JP2007281551A - 化合物半導体スイッチ回路装置 - Google Patents

Abstract

【課題】ロジック回路を内蔵した化合物半導体スイッチＭＭＩＣにおいて、ロジック回路はＥ−ＦＥＴ、スイッチング素子はＤ−ＦＥＴで形成しており、プロセスが複雑になる問題があった。
【解決手段】ロジック回路のインバータ素子をＤ−ＦＥＴとＳＢＤで構成する。すなわち、第２ＦＥＴのゲート電極にＳＢＤのカソード電極が接続し、ＳＢＤのアノード電極が入力抵抗Ｒｉを介して制御端子Ｃｔｌに接続する。また、第２ＦＥＴのソース電極が接地端子ＧＮＤに接続し、第２ＦＥＴのドレイン電極が負荷抵抗Ｒｌの一端に接続する。負荷抵抗Ｒｌの他端は電源端子Ｖ_ＤＤに接続する。入力信号ラインの制御端子と接地端子間および、反転信号ラインと接地端子間にはそれぞれ容量Ｃｉ、Ｃｒが接続されて、入力信号ライン、反転信号ラインを介してスイッチング素子に接続する。これにより、ロジック回路内蔵のスイッチＭＭＩＣをすべてＤ−ＦＥＴおよびＳＢＤで形成できる。
【選択図】 図２

Description

本発明は、化合物半導体スイッチ回路装置に係り、特にロジック回路を有する化合物半導体スイッチ回路装置に関する。

ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）はＭＥＳＦＥＴと同様に、ゲート電圧が０Ｖの場合にチャネルが形成されるか否かによりディプレッション型と、エンハンスメント型があり、これらを１チップに集積化したものも知られている。

図１２は、エンハンスメント型ＦＥＴ（ＨＥＭＴ）とディプレッション型ＦＥＴ（ＨＥＭＴ）を集積化する一例として、ロジック回路Ｌ’（二点鎖線）を内蔵するハイパワーＤＰＤＴ（Ｄｏｕｂｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）スイッチＭＭＩＣを示す等価回路図である。

ＤＰＤＴは、第１〜第４スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４と、２つの第１ＲＦポート（第１共通入力端子ＩＮ１、第２共通入力端子ＩＮ２）と２つの第２ＲＦポート（第１共通出力端子ＯＵＴ１、第２共通出力端子ＯＵＴ２）を有する。第１〜第４スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、ディプレッション型ＦＥＴ（以下Ｄ−ＦＥＴ）で構成される。

ロジック回路Ｌ’は、インバータ素子Ｉ（破線）と、容量Ｃｒ、Ｃｉと、入力抵抗Ｒｉと、電源端子Ｖ_ＤＤと、制御端子Ｃｔｌと、接地端子ＧＮＤとから構成される。

インバータ素子Ｉはエンハンスメント型ＦＥＴ（以下Ｅ−ＦＥＴ）と負荷抵抗Ｒｌを接続してなる。すなわち詳細には、Ｅ−ＦＥＴのソース電極が接地端子ＧＮＤに接続し、Ｅ−ＦＥＴのドレイン電極が負荷抵抗Ｒｌの一端に接続し、負荷抵抗Ｒｌの他端は電源端子Ｖ_ＤＤに接続する。またＥ−ＦＥＴのゲート電極が入力抵抗Ｒｉを介して制御端子Ｃｔｌに接続する。

ロジック回路Ｌ’は、入力信号ラインＩＬおよび反転信号ラインＲＬによりスイッチング素子と接続される。ロジック回路Ｌ’の制御端子Ｃｔｌに入力された制御信号（入力信号）はそのまま入力信号ラインＩＬの信号となり第１スイッチング素子ＳＷ１および第４スイッチング素子に印加される。

また、制御端子Ｃｔｌに印加された制御信号（入力信号）の反転信号は、反転信号ラインＲＬを介して第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３に印加される。

スイッチング素子に、ロジック回路Ｌ’を接続することにより制御端子数を減らすことができるが、この場合スイッチング素子はＤ−ＦＥＴにより構成され、ロジック回路はＥ−ＦＥＴにより構成される。（例えば特願２００５−１３０７６６号明細書参照）。

図１３は、Ｄ−ＦＥＴ（ＨＥＭＴ）とＥ−ＦＥＴ（ＨＥＭＴ）を同一基板に集積化した場合の断面図を示す。

ＧａＡｓ基板２３１にバッファ層２３２、ｎ＋型ＡｌＧａＡｓ層２３３、ＩｎＧａＡｓ層２３５、ｎ＋型ＡｌＧａＡｓ層２３３、ＡｌＧａＡｓ層２３６、ｎ＋型ＧａＡｓ層２３７を積層し、ソース電極３１５、３３５、ドレイン電極３１６、３３６、ゲート電極３２７、３２８を設ける。

Ｄ−ＦＥＴ５５０とＥ−ＦＥＴ５６０には、それぞれ所望のピンチオフ電圧があるため、これらを同一基板に集積化する場合には、それぞれのピンチオフ電圧に応じてゲート電極３２７、３２８の底部の高さを制御し、空乏層の広がる領域を異ならせている。すなわち、半導体層のエッチング量を制御することでゲート電極３２７、３２８の底部の高さを制御し、Ｄ−ＦＥＴ５５０およびＥ−ＦＥＴ５６０がそれぞれの所定のピンチオフ電圧を得るように制御している（例えば、特許文献１参照。）。
特公平１−２３９５５号公報

上記の如く、Ｄ−ＦＥＴ５５０とＥ−ＦＥＴ５６０を同一基板に形成する場合には、Ｄ−ＦＥＴ５５０のゲート電極３２７をＡｌＧａＡｓ層２３６表面に形成した後、所定の深さまでＡｌＧａＡｓ層２３６のエッチングを行い、Ｅ−ＦＥＴ５６０のゲート電極３２８を形成している。

ＨＥＭＴにおいては、ゲート電極底部の高さのばらつきがピンチオフ電圧（以下Ｖｐと称する）のばらつきに影響する。

例えば、スイッチング素子として使用するＤ−ＦＥＴ（ＨＥＭＴ）のピンチオフ電圧Ｖｐのばらつきの最大値がスイッチＭＭＩＣのリニアリティ特性に影響する。また、スイッチＭＭＩＣに内蔵されるロジック回路を構成するＥ−ＦＥＴ（ＨＥＭＴ）のピンチオフ電圧Ｖｐのばらつきの最大値もスイッチＭＭＩＣのリニアリティ特性に影響する。

このように、Ｅ−ＦＥＴとＤ−ＦＥＴで、それぞれの所望のピンチオフ電圧Ｖｐに応じたばらつきの制御を行う必要があり、工数が増大するなどの問題があった。

本発明は上述した諸々の事情に鑑み成されたもので、化合物半導体基板に設けられた複数のスイッチング素子と、基板に設けられスイッチング素子に制御信号を印加するロジック回路と、を具備する化合物半導体スイッチ回路装置において、スイッチング素子は、第１のディプレッション型ＦＥＴにより構成され、ロジック回路は、第２のディプレッション型ＦＥＴ、負荷およびダイオードにより構成されるインバータ素子を有し、インバータ素子が電源端子、制御端子および接地端子に接続することを特徴とするものである。

本発明に依れば、スイッチＭＭＩＣのロジック回路のインバータ素子を負荷と、ショットキーバリアダイオード（ＳＢＤ）とＤ−ＦＥＴで形成する。ＳＢＤは、スイッチング素子を構成する第１のＤ−ＦＥＴおよびインバータ素子を構成する第２のＤ−ＦＥＴと同時に形成できる。また負荷が第３のＤ−ＦＥＴにより構成される場合も他のＤ−ＦＥＴと同時に形成できる。従って、ロジック回路を内蔵するスイッチＭＭＩＣにおいてＥ−ＦＥＴを形成する必要が無く、Ｅ−ＦＥＴのゲート形成工程が不要となり、工数が削減できる。ピンチオフ電圧ＶｐのばらつきのコントロールもＤ−ＦＥＴのみでよく、制御が容易となるため歩留が大幅に向上する。

図１から図１１を参照し、ロジック回路を内蔵したスイッチＭＭＩＣとしてＤＰＤＴ（Ｄｏｕｂｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）を例に、本発明の実施の形態を詳細に説明する。

まず、図１から図４を参照し、本発明の第１の実施形態を説明する。図１は、ＦＥＴを複数段接続した４つのスイッチング素子からなるＤＰＤＴスイッチＭＭＩＣの回路図の一例を示す。

ＤＰＤＴは、ＣＤＭＡ携帯電話等に用いられるスイッチＭＭＩＣであり、第１〜第４スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、２つの第１ＲＦポート（第１共通入力端子ＩＮ１、第２共通入力端子ＩＮ２）と２つの第２ＲＦポート（第１共通出力端子ＯＵＴ１、第共通２出力端子ＯＵＴ２）を有する。第１および第２スイッチング素子ＳＷ１、ＳＷ２で構成されるＳＰＤＴスイッチと、第３および第４スイッチング素子ＳＷ３、ＳＷ４で構成される他のＳＰＤＴスイッチを、第２ＲＦポートで互いに接続した構成である。

第１〜第４スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、それぞれＦＥＴが３段直列に接続したＦＥＴ群である。例えば第１スイッチング素子ＳＷ１は、ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３が直列接続する。第２スイッチング素子ＳＷ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３が直列接続する。第３スイッチング素子ＳＷ３は、ＦＥＴ３−１、ＦＥＴ３−２、ＦＥＴ３−３が、第４スイッチング素子ＳＷ４は、ＦＥＴ４−１、ＦＥＴ４−２、ＦＥＴ４−３がそれぞれ直列接続する。

また、第１〜第４スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を構成するＦＥＴは、すべて第１のＤ−ＦＥＴ（以下第１ＦＥＴ）６５であり、ピンチオフ電圧Ｖｐはそれぞれ−０．８Ｖである。

第１スイッチング素子ＳＷ１の一端（ＦＥＴ１−３）のドレイン電極（またはソース電極）は、第３スイッチング素子ＳＷ３の一端（ＦＥＴ３−３）のドレイン電極（またはソース電極）と接続し、第２スイッチング素子ＳＷ２の一端（ＦＥＴ２−３）のドレイン電極（またはソース電極）は、第４スイッチング素子ＳＷ４の一端（ＦＥＴ４−３）のドレイン電極（またはソース電極）と接続する。

第１および第２スイッチング素子ＳＷ１、ＳＷ２の他端（ＦＥＴ１−１、ＦＥＴ２−１）のソース電極（またはドレイン電極）は第１共通入力端子ＩＮ１に接続し、第３および第４スイッチング素子ＳＷ３、ＳＷ４の他端（ＦＥＴ３−１、ＦＥＴ４−１）のソース電極（またはドレイン電極）は第２共通入力端子ＩＮ２に接続する。

また第１、第３スイッチング素子ＳＷ１、ＳＷ３に共通の第１共通出力端子ＯＵＴ１、およびまた第２、第４スイッチング素子ＳＷ２、ＳＷ４に共通の第２共通出力端子ＯＵＴ２を有する。尚、スイッチＭＭＩＣにおいては、ソース電極およびドレイン電極は等価である。従って以下ソース電極およびドレイン電極のいずれかを用いて説明するが、これらを入れ替えても同様である。

コントロール抵抗ＣＲは、交流接地となる制御端子Ｃｔｌの直流電位およびロジック回路Ｌの直流電位に対して、各ＦＥＴのゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。コントロール抵抗ＣＲの抵抗値はそれぞれ５ＫΩ〜１０ＫΩ程度である。また、制御端子Ｃｔｌに印加される制御信号は、例えば３Ｖまたは０Ｖのディジタル信号である。

ＤＰＤＴスイッチＭＭＩＣにはロジック回路Ｌが接続する。ロジック回路Ｌと第１スイッチング素子ＳＷ１〜第４スイッチング素子ＳＷ４とは、入力信号ラインＩＬおよび反転信号ラインＲＬにより接続される。すなわち、第１スイッチング素子ＳＷ１と第４のスイッチング素子ＳＷ４を構成する各ＦＥＴのゲート電極にはそれぞれコントロール抵抗ＣＲが接続し、入力信号ラインＩＬを介してロジック回路Ｌに接続する。ロジック回路Ｌの制御端子Ｃｔｌに入力された制御信号（入力信号）はそのまま入力信号ラインＩＬの信号となる。

また第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３のゲート電極もそれぞれコントロール抵抗ＣＲに接続し、反転信号ラインＲＬを介して接続点ＣＰにおいてロジック回路Ｌと接続する。反転信号ラインＲＬには制御端子Ｃｔｌに印加された制御信号（入力信号）の反転信号が印加される。

図１（Ａ）の如く、ロジック回路Ｌ（二点鎖線）は、インバータ素子７０（破線）と、容量Ｃｒ、Ｃｉと、入力抵抗Ｒｉと、電源端子Ｖ_ＤＤと、制御端子Ｃｔｌと、接地端子ＧＮＤを有する。

インバータ素子７０は、第２のＤ−ＦＥＴ（以下第２ＦＥＴ７１）と、ショットキーバリアダイオード（以下ＳＢＤ７２）と、負荷ＬＯを接続してなる。

負荷ＬＯは、負荷抵抗Ｒｌまたは第３のＤ−ＦＥＴ（以下第３ＦＥＴ）７３であり、第１の実施形態では図１（Ｂ）の如く負荷抵抗Ｒｌを用いる場合を説明する。

図１（Ｂ）の如く、第２ＦＥＴ７１のゲート電極にＳＢＤ７２のカソード電極が接続し、ＳＢＤ７２のアノード電極が入力抵抗Ｒｉを介して制御端子Ｃｔｌに接続する。また、第２ＦＥＴ７１のソース電極が接地端子ＧＮＤに接続し、第２ＦＥＴ７１のドレイン電極が接続点ＣＰに接続する。更に接続点ＣＰに負荷抵抗Ｒｌの一端が接続し、負荷抵抗Ｒｌの他端は電源端子Ｖ_ＤＤに接続する。

入力信号側となる制御端子Ｃｔｌと接地端子ＧＮＤ間には、雑音吸収および発振防止のため容量Ｃｉが接続する。また、反転信号ラインＲＬが接続し反転信号側となる接続点ＣＰと、接地端子ＧＮＤ間には同じく雑音吸収および発振防止のために容量Ｃｒが接続されている。また入力抵抗Ｒｉは静電破壊防止、雑音吸収および発振防止のために配置されている。

ロジック回路Ｌにより、制御端子Ｃｔｌに印加された制御信号（入力信号）はインバータ素子７０により反転され、接続点ＣＰに入力信号の反転信号が発生する。すなわち制御端子Ｃｔｌが３Ｖのときは接続点ＣＰは０Ｖとなり、制御端子Ｃｔｌが０Ｖのときは接続点ＣＰは３Ｖとなる。

図１のＤＰＤＴスイッチＭＭＩＣの回路動作は以下のとおりである。まず、第２ＦＥＴ７１のピンチオフ電圧Ｖｐは、第１ＦＥＴ６５と同様−０．８Ｖである。また、ＳＢＤ７２の順方向立ち上がり電圧Ｖｆは、例えば１Ｖである。

つまり、ＳＢＤ７２のアノード電極−カソード電極間は、１Ｖ以上の電圧で電流が流れ始める。また第２ＦＥＴ７１においては、ゲート電極の電位がソース電極の電位に対して−０．８Ｖ以上で、ドレイン電流が流れ始める。

従って、第２ＦＥＴ７１は、制御端子Ｃｔｌの電位が、接地端子の電位（ＧＮＤ電位）に対して、０．２Ｖ（−０．８［Ｖ］＋１．０［Ｖ］）以上になった時点で導通し、ドレイン電流が流れ始める。

制御端子Ｃｔｌに３Ｖの制御信号が印加されると、この制御信号はＧＮＤ電位に対して０．２Ｖより十分高いため、第２ＦＥＴ７１は導通する。そして入力信号ラインＩＬを介して制御端子Ｃｔｌの入力信号がそのままゲート電極に入力される第１スイッチング素子ＳＷ１および第４スイッチング素子ＳＷ４が、オンとなる。これにより、第１共通入力端子ＩＮ１−第１共通出力端子ＯＵＴ１間および第２共通入力端子ＩＮ２−第２共通出力端子ＯＵＴ２間が導通状態となりそれぞれ信号経路が形成される。

一方接続点ＣＰにおいては、ロジック回路Ｌにより入力信号が反転される。すなわち反転信号（０Ｖ）が反転信号ラインＲＬを介してゲート電極に入力される第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３は、オフとなる。従って、第１共通入力端子ＩＮ１−第２共通出力端子ＯＵＴ２間および第２共通入力端子ＩＮ２−第１共通出力端子ＯＵＴ１間が遮断される。

制御端子Ｃｔｌに０Ｖが印加されるときはその逆の動作である。すなわち、第１スイッチング素子ＳＷ１および第４スイッチング素子ＳＷ４が、オフとなり、第１共通入力端子ＩＮ１−第１共通出力端子ＯＵＴ１間および第２共通入力端子ＩＮ２−第２共通出力端子ＯＵＴ２間が遮断される。一方第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３は、オンとなり、第１共通入力端子ＩＮ１−第２共通出力端子ＯＵＴ２間および第２共通入力端子ＩＮ２−第１共通出力端子ＯＵＴ１間が導通し、信号経路が形成される。

ここでの負荷ＬＯ（負荷抵抗Ｒｌ）は、制御信号の影響を受けない（固定した）インピーダンス特性（電流−電圧特性）を有しており、制御信号により大きくインピーダンスが変化する第２ＦＥＴ７１と直列に接続されて、接続点ＣＰの電位を、制御信号の反転信号の電位となるようにする。その理由は、接続点ＣＰの電位は負荷のインピーダンスと第２ＦＥＴ７１のインピーダンスのインピーダンス分割により決定するためである。

具体的に電源端子Ｖ_ＤＤ電圧が３Ｖの場合で説明する。第２ＦＥＴ７１がオンの場合、負荷ＬＯのインピーダンスに比べて第２ＦＥＴ７１のインピーダンスが圧倒的に小さいため、接続点ＣＰの電位はほとんど０Ｖになる。一方、第２ＦＥＴ７１がオフの場合、負荷ＬＯのインピーダンスに比べて第２ＦＥＴ７１のインピーダンスが圧倒的に大きいため、接続点ＣＰの電位はほとんど３Ｖになる。

このようなＤＰＤＴでは、第１ＲＦポートと第２ＲＦポートを入れ替えて使用することができる。その場合には第１、第２共通入力端子ＩＮ１、ＩＮ２から第１、第２共通出力端子ＯＵＴ１、ＯＵＴ２へ向かう高周波信号の経路が逆向きとなる。

本実施形態では、スイッチＭＭＩＣに集積化されるロジック回路Ｌにおいて、インバータ素子７０をＤ−ＦＥＴ（第２ＦＥＴ７１）とＳＢＤ７２および負荷ＬＯとしての抵抗（負荷抵抗）Ｒｌで構成する。これにより、同一基板に集積化するインバータ素子７０と、第１スイッチング素子ＳＷ１〜第４スイッチング素子ＳＷ４を同じピンチオフ電圧ＶｐのＤ−ＦＥＴで形成できる。従って、各ＦＥＴのゲート電極の形成工程も同一工程で実施でき、ピンチオフ電圧Ｖｐのばらつきの制御も共通にできる。

図２は、上記のＤＰＤＴを化合物半導体基板の１チップに集積化した平面図である。回路を構成するそれぞれの素子のパターン配置は図１の回路図の配置とほぼ同様である。以下、Ｄ−ＦＥＴ（第１ＦＥＴ６５および第２ＦＥＴ７１）はＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）を例に説明するが、ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＧａＡｓ ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）でも良い。

ＨＥＭＴの基板構造は、例えば半絶縁性ＧａＡｓ基板上にバッファ層、電子供給層、チャネル（電子走行）層、キャップ層等を積層したものである。また、ＨＥＭＴにおいては、バッファ層に達する絶縁化領域５０で分離することにより、動作領域１００、コントロール抵抗ＣＲ、負荷抵抗Ｒｌや入力抵抗Ｒｉなどの伝導領域を形成する。以下、伝導領域とは絶縁化領域５０以外の領域であり、高濃度の不純物層を含む不純物領域である。

第１スイッチング素子ＳＷ１〜第４スイッチング素子ＳＷ４は、それぞれ３つの第１ＦＥＴ６５（Ｄ−ＦＥＴ）を直列接続したＦＥＴ群である。各スイッチング素子ＳＷ１〜ＳＷ４のゲート電極にはそれぞれ、コントロール抵抗ＣＲが接続されている。また第１共通入力端子ＩＮ１、第２共通入力端子ＩＮ２、第１共通出力端子ＯＵＴ１、第２共通出力端子ＯＵＴ２に接続する第１共通入力端子パッドＩ１、第２共通入力端子パッドＩ２、第１共通出力端子パッドＯ１、第２共通出力端子パッドＯ２が基板の周辺に設けられている。

各スイッチング素子は、同様の構成であるので、以下第１スイッチング素子ＳＷ１について説明する。

ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３は、それぞれ３つの金属層により形成される。第１層目の金属層は、基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり、２層目の金属層は、基板表面にショットキー接合を形成するゲート金属層（例えばＰｔ／Ｍｏ）２０である。また第３層目の金属層は、配線金属層（Ｔｉ／Ｐｔ／Ａｕ）である。配線金属層は更に１層目の第１配線金属層３０と、ハッチングで示す２層目の第２配線金属層４０がある。

動作領域１００上にオーミック金属層によって、第１ソース電極および第１ドレイン電極が形成される。尚、図２ではオーミック金属層は第１配線金属層３０と重なるために図示されていない。櫛状のゲート電極２７はゲート金属層２０により形成され、各櫛歯が第１ソース電極および第１ドレイン電極間に配置される。

第２ソース電極３１および第２ドレイン電極３２はオーミック金属層に重畳する第１配線金属層（Ｔｉ／Ｐｔ／Ａｕ）３０であり、それぞれ櫛状に形成される。又、各パッドは、第１配線金属層３０が基板表面に設けられ、その上層に第２配線金属層４０が形成された２層構造である。

ＦＥＴ１−１は左側から伸びる３本の第１配線金属層３０が第１共通入力端子パッドＩ１に接続される第２ソース電極３１であり、この下にオーミック金属層で形成される第１ソース電極がある。また右側から伸びる３本の第１配線金属層３０がＦＥＴ１−１の第２ドレイン電極３２であり、この下に第１ドレイン電極がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート電極２７が５本配置されている。

ＦＥＴ１−２では、左側から延びる３本の第２ソース電極３１は、ＦＥＴ１−１の第２ドレイン電極３２と接続している。ここで、この電極は高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。また、右側から延びる４本の第２ドレイン電極３２は、ＦＥＴ１−３の第２ソース電極３１に接続している。この電極も同様に高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。この両電極の下にオーミック金属層がある。これらは櫛歯をかみ合わせた形状に配置され、その間にゲート電極２７が６本の櫛状に配置されている。

ＦＥＴを多段に直列に接続したスイッチ回路装置はＦＥＴ１段のスイッチ回路装置に比べ、ＦＥＴ群がＯＦＦの時により大きな電圧振幅に耐えられるため高出力スイッチ回路装置となる。その際ＦＥＴを直列に接続するときに接続部となるＦＥＴのソース電極またはドレイン電極は一般には外部に導出する必要が無いためパッドを設ける必要はない。

ＦＥＴ１−３は左側から伸びる３本の第１配線金属層３０が第２ソース電極３１であり、この下に第１ソース電極がある。また右側から伸びる櫛状の４本の第１配線金属層３０が、第１共通出力端子パッドＯ１に接続する第２ドレイン電極３２であり、この下に第１ドレイン電極がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート電極２７が６本配置されている。ゲート電極２７は、コントロール抵抗ＣＲおよび、第１配線金属層３０で形成された入力信号ラインＩＬを介して、制御端子パッドＣと接続する。

第２ソース電極３１、第２ドレイン電極３２は動作領域１００外においてそれぞれの電極の櫛歯を配線し、窒化膜（ここでは不図示）上に延在している。

コントロール抵抗ＣＲは、前述の如く絶縁化領域５０により分離された伝導領域により構成され、ここでは例えば高抵抗体により構成される。高抵抗体は、ＨＥＭＴ構造のキャップ層を除去し、下層の高シート抵抗値を有する半導体層のみを抵抗層としたものである。コントロール抵抗ＣＲは高周波信号の漏れを防止するため、高い抵抗値にする必要があるが、高抵抗体で構成することにより、短い距離で抵抗値を高めることができる。一方負荷抵抗Ｒｌや入力抵抗Ｒｉは精度の良い抵抗値を得るためＨＥＭＴ構造のキャップ層を除去しない伝導領域より構成されている。

また、各パッドＩ１、Ｉ２、Ｏ１、Ｏ２周辺の基板表面には、高周波信号の漏れを防ぎ、アイソレーション向上のため周辺伝導領域（不純物領域）５１が配置される。また、各パッド−各ＦＥＴ間、各パッド−ソース（ドレイン）電極間、コントロール抵抗ＣＲ−コントロール抵抗ＣＲ間の基板表面にはフローティング電位の伝導領域５２が形成されている。フローティング電位の伝導領域５２によってもアイソレーションを向上させることができる。更に各櫛歯を配線し、窒化膜上に延在する第２ソース電極３１、および第２ドレイン電極３２の下方の基板表面にも伝導領域５２が設けられる。これらの周辺伝導領域５１、伝導領域５２も絶縁化領域５０により分離される。

尚、第２スイッチング素子ＳＷ２、第４スイッチング素子ＳＷ４のゲート電極に接続する反転信号ラインＲＬは、第２配線金属層４０により形成され、ロジック回路Ｌの接続点ＣＰに接続する。

ロジック回路Ｌは、二点鎖線の領域に構成され、チップの一辺に沿って電源端子Ｖ_ＤＤ、接地端子ＧＮＤ、制御端子Ｃｔｌにそれぞれ接続する電源端子パッドＶ、第１接地端子パッドＧ１、制御端子パッドＣが配置される。またこれらと並んで接地端子ＧＮＤに接続する第２接地端子パッドＧ２が配置される。そしてこれらのパッドの間に、入力抵抗Ｒｉおよびインバータ素子７０を配置する。インバータ素子７０は、第２ＦＥＴ７１、ＳＢＤ７２および負荷抵抗Ｒｌからなるが、詳細については後述する。

図２では、インバータ素子７０の第２ＦＥＴ７１より下方が入力信号（制御信号）側となり、第２ＦＥＴ７１より上方が、入力信号を反転した反転信号側となる。そして入力信号側の制御端子パッドＣおよび第２接地端子パッドＧ２に沿って容量Ｃｉが配置される。また反転信号側の第１接地端子パッドＧ１、電源端子パッドＶに沿って容量Ｃｒが配置される。

容量Ｃｉ、Ｃｒはそれぞれ基板表面に下部電極５５ｉ、５５ｒ（ここでは不図示）を設け、窒化膜を介して上部電極５６ｉ、５６ｒを配置したものである。下部電極５５ｉ、５５ｒは第１配線金属層３０により形成され、上部電極５６ｉ、５６ｒは第２配線金属層４０により形成される。入力信号ラインＩＬの第２配線金属層４０は、容量Ｃｉの上部電極５６ｉとコンタクトする。また反転信号ラインＲＬの第２配線金属層４０は、容量Ｃｒの上部電極５６ｒとコンタクトする。尚本実施形態の容量Ｃｉ、Ｃｒの下部電極５５ｉ、５５ｒは連続している。

更に、入力信号側の容量Ｃｉの下部電極５５ｉは第２接地端子パッドＧ２と接続する。すなわち下部電極５５ｉと第２接地端子パッドＧ２の下層の第１配線金属層３０は連続する。また、反転信号側の容量Ｃｒの下部電極５５ｒは第１接地端子パッドＧ２と接続する。すなわち下部電極５５ｒと第１接地端子パッドＧ２の下層の第１配線金属層３０は連続する。

電源端子パッドＶ、第１および第２接地端子パッドＧ１、Ｇ２、制御端子パッドＣの周辺の基板表面にはアイソレーション向上のため周辺伝導領域５１が配置される。また、容量Ｃｉ、Ｃｒの下部電極５５ｉ、５５ｒの周辺の基板表面にも周辺伝導領域５１が形成される。

尚、パッドの下層の第１配線金属層３０は窒化膜に設けられたコンタクトホールを介して基板に直接コンタクトしており、本実施形態の周辺伝導領域５１は、全て各パッドの周辺で、少なくとも一部がパッドとコンタクトするか、パッドから０μｍ〜５μｍ離間して配置される。パッドとコンタクトする場合は、パッドよりはみ出して設けられ、パッド下全面に設けられてもよい。このような配置により、周辺伝導領域５１は、各パッドと直流電流が流れる状態で接続（以下直流的に接続）することができる。尚、下部電極５５ｉ、５５ｒの周辺伝導領域５１も同様である。

また、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２（第２ソース電極３１）とロジック回路Ｌ（容量Ｃｒ、Ｃｉ）の間の基板表面にもフローティング電位の伝導領域５２を配置し、アイソレーションを向上させる。

図３は、図２の破線で示したインバータ素子７０の拡大平面図を示す。

インバータ素子７０は、第２ＦＥＴ７１のゲート電極２１とＳＢＤ７２の第２カソード電極３７を接続し、第２ＦＥＴ７１の第２ドレイン電極３６と負荷抵抗Ｒｌを接続したものである。

第２ＦＥＴ７１は、第１ＦＥＴ６５と同様の構成のＤ−ＦＥＴである。すなわち第２ＦＥＴ７１は、絶縁化領域５０で分離された動作領域１００上に第１配線金属層３０よりなる櫛状の第２ソース電極３５および櫛状の第２ドレイン電極３６が設けられる。これらは櫛歯を交互にかみ合わせるように配置され、その間にゲート金属層２０よりなるゲート電極２１が配置される。尚、第２ソース電極３５および第２ドレイン電極３６の下層には、オーミック金属層よりなる第１ソース電極及び第１ドレイン電極が配置されているが、ここでの図示は省略する。

第２ＦＥＴ７１の第２ドレイン電極３６は、第２配線金属層４０よりなる反転信号ラインＲＬに接続する。反転信号ラインＲＬは第１接地端子パッドＧ１と容量Ｃｒ（図２参照）間に延在し、負荷抵抗Ｒｌの一端と接続する。負荷抵抗Ｒｌは絶縁化領域５０により分離された伝導領域である。

第２ＦＥＴ７１の第２ソース電極３５は、第１接地端子パッドＧ１に接続する。第１接地端子パッドＧ１は、負荷抵抗Ｒｌと第２ＦＥＴ７１の間に配置される。負荷抵抗Ｒｌの他端は、電源端子パッドＶ（図２参照）に接続する。第２ＦＥＴ７１のゲート電極２１はＳＢＤ７２の第２カソード電極３７と接続する。

ＳＢＤ７２は、第１ＦＥＴ６５および第２ＦＥＴ７１などのＤ−ＦＥＴと同様の構造を持つショットキーバリアダイオードである。すなわちＳＢＤ７２は、絶縁化領域５０で分離された動作領域１００上に配線金属層３０よりなる櫛状の第２カソード電極３７が設けられ、その間にゲート金属層２０よりなるアノード電極２２が配置される。つまり、Ｄ−ＦＥＴの構造において第２ソース電極および第２ドレイン電極を接続することで第２カソード電極３７を形成し、Ｄ−ＦＥＴのゲート電極をアノード電極２２とすることによりＳＢＤ７２が形成できる。

尚、第２カソード電極３７の下層には、オーミック金属層よりなる第１カソード電極が配置されているが、ここでの図示は省略する。

ＳＢＤ７２のアノード電極２２は入力抵抗Ｒｉを介して制御端子パッドＣ（図２参照）に接続する。入力抵抗Ｒｉは絶縁化領域５０により分離された伝導領域である。

図４は、第２ＦＥＴ７１およびＳＢＤ７２を示す図である。図４（Ａ）は第２ＦＥＴ７１を示し、図３のa−ａ線断面図である。また図４（Ｂ）はＳＢＤ７２を示し、図３のｂ−ｂ線断面図である。

基板は、半絶縁性ＧａＡｓ基板１３１上にノンドープのバッファ層１３２を積層し、バッファ層１３２上に、第１電子供給層となるｎ＋型ＡｌＧａＡｓ層１３３ａ、チャネル（電子走行）層となるノンドープＩｎＧａＡｓ層１３５、第２電子供給層となるｎ＋型ＡｌＧａＡｓ層１３３ｂを積層したものである。第１電子供給層１３３ａとチャネル層１３５および第２電子供給層１３３ｂとチャネル層１３５間には、それぞれスペーサ層１３４が配置される。

バッファ層１３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。第２電子供給層１３３ｂ上には、障壁層１３６となるノンドープのＡｌＧａＡｓ層を積層し、所定の耐圧とピンチオフ電圧を確保している。障壁層１３６の上には、安定層となるｎ＋型（またはノンドープ）ＩｎＧａＰ層１４０が設けられる。安定層１４０は製造工程において動作領域１００の保護層となり、またゲート電極形成時のリセスエッチングにおいて選択エッチングを可能にするためのエッチングストップ層として設けられる。更にキャップ層となるｎ＋型ＧａＡｓ層１３７が最上層に積層される。キャップ層１３７には高濃度の不純物が添加されており、その不純物濃度は、１〜５×１０^１８ｃｍ^−３程度である。

電子供給層１３３（第１電子供給層１３３ａ、第２電子供給層１３３ｂ）、障壁層１３６、スペーサ層１３４は、チャネル層１３５よりバンドギャップが大きい材料が用いられる。また電子供給層１３３には、ｎ型不純物（例えばＳｉ）が２〜４×１０^１８ｃｍ^−３程度に添加されている。

第２ＦＥＴ７１の動作領域１００は、バッファ層１３２に達する絶縁化領域５０によって分離される。ここで、ＨＥＭＴのエピタキシャル構造はキャップ層１３７を含んでいる。キャップ層１３７の不純物濃度は１〜５×１０^１８ｃｍ^−３程度と高濃度であるため、キャップ層１３７の配置されている領域は機能的には高濃度の不純物領域といえる。以下、第２ＦＥＴ７１（第１ＦＥＴ６５も同様）の動作領域１００とは、絶縁化領域５０で分離され、第１ソース電極１５、第２ソース電極３５、第１ドレイン電極１６、第２ドレイン電極３６およびゲート電極２１が配置される領域の半導体層をいう。すなわち電子供給層１３３、チャネル（電子走行）層１３５、スペーサ層１３４、障壁層１３６、キャップ層１３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。

絶縁化領域５０は、半絶縁性ＧａＡｓ基板１３１同様、絶縁体のように電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化領域５０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。尚、ＦＥＴがイオン注入型のＧａＡｓ ＭＥＳＦＥＴの場合には、伝導領域とは半絶縁基板にｎ型不純物を選択的にイオン注入した不純物領域であり、絶縁化領域５０とは、伝導領域が形成されない半絶縁性ＧａＡｓ基板の一部に相当する。つまり、本実施形態の絶縁化領域５０は、半絶縁性ＧａＡｓ基板１３１と同程度の１×１０^７Ωｃｍ〜１×１０^９Ωｃｍの比抵抗を有しており、比抵抗が１×１０^１０Ωｃｍ以上であるガラス、セラミックおよびゴムのような絶縁体とは明確に区別される。 動作領域１００では図のごとく、高濃度不純物が添加されたキャップ層１３７を部分的に除去することにより、ソース領域１３７ｓおよびドレイン領域１３７ｄを設ける。ソース領域１３７ｓおよびドレイン領域１３７ｄにはオーミック金属層１０で形成される第１ソース電極１５、第１ドレイン電極１６が接続し、その上層には第１配線金属層３０により第２ソース電極３５、第２ドレイン電極３６が形成される。

また、動作領域１００の一部のキャップ層１３７および安定層１４０をエッチングにより除去して、ノンドープＡｌＧａＡｓ層１３６を露出し、ゲート金属層２０をショットキー接続させてゲート電極２１を形成する。ゲート金属層２０は、例えばＰｔ／Ｍｏであり、それぞれ厚みはＰｔ：４５Å、Ｍｏ：５０Åである。

ゲート電極２１は、熱処理により最下層金属であるＰｔの一部がノンドープＡｌＧａＡｓ層１３６内に埋め込まれる。Ｐｔの埋め込み深さはＰｔ蒸着膜厚の２．４倍であり、埋め込まれたＰｔ（以下埋め込み部２１ｂ）の底部はノンドープＡｌＧａＡｓ層１３６表面から１０８Åの深さに位置する。これにより、電子供給層１３３の所定の不純物濃度および障壁層１３６の所定の厚みにおいて−０．８Ｖのピンチオフ電圧Ｖｐを実現している。

またゲート金属層２０としてＰｔの上にはＭｏなどＰｔ埋め込み熱処理においてＧａＡｓと反応しない金属を、Ｐｔに引き続き連続して蒸着することが望ましい。ゲート電極２１をＰｔのみで形成すると、Ｐｔ蒸着後、Ｐｔ埋め込み熱処理までの間にＰｔ表面に異物が付着した場合、その異物までＰｔ埋め込み熱処理反応に関与することになり、ＨＥＭＴの特性が劣化する。従って熱によりＧａＡｓと反応しないＭｏでＰｔの上を覆うことによりＭｏ上に同様の異物が付着したとしても、Ｍｏがバリアとなりその異物がＰｔ埋め込み熱処理反応に関与することは無い。

またウエハ完成後においても実装時に半田付けの熱が加わることなどが有る。この場合、ゲート電極２１をＰｔのみで形成するとＰｔの上に異物が付着している場合、その異物が半田付けの熱などによってＧａＡｓと反応しＨＥＭＴの特性が劣化する場合がある。その際にもＭｏでＰｔの上を覆うことによりＭｏ上に異物があってもＭｏがバリアとなりその異物が半田付けの熱などによってＧａＡｓと反応することは無い。Ｍｏの厚みはあまり厚くするとＰｔとの間でストレスが発生するため、最大でもＰｔの厚みと同程度とすることが望ましい。Ｐｔ厚みは４５ÅであるためＭｏも同程度の５０Åとする。

スイッチＭＭＩＣの場合、ゲート電極２１から制御端子までの間に１０ＫΩ程度以上の抵抗が挿入されるため、ゲート電極２１自体の抵抗値は高くても問題なく、Ｐｔ／Ｍｏというゲート金属層の構造が最適である。

また熱によりＧａＡｓと反応しない金属としてＭｏの替わりにＷも考えられるが、Ｗは融点が高いため一般にはスパッタで形成しており蒸着では形成できない。従ってＰｔの蒸着と連続してＷは形成できず、またスパッタの場合高熱が発生するためレジストが耐えられずリフトオフによる形成も不可能である。

尚、ゲート金属層２０にＴｉ／Ｐｔ／Ａｕを採用し、ゲート埋め込みの熱処理を行わず、障壁層１３６とショットキー接合を形成するゲート電極２１を形成してもよい。

図４（Ｂ）の如く、ＳＢＤ７２も第２ＦＥＴ７１と同様の構成であり、ＳＢＤ７２の各電極は、第２ＦＥＴ７１と同じオーミック金属層１０、ゲート金属層２０、第１配線金属層３０により構成される。

ＳＢＤ７２の動作領域１００も、バッファ層１３２に達する絶縁化領域５０によって分離される。すなわち、ＳＢＤ７２の動作領域１００も、絶縁化領域５０で分離され、第１カソード電極１７、第２カソード電極３７およびアノード電極２２が配置される領域の半導体層をいう。すなわち電子供給層１３３、チャネル（電子走行）層１３５、スペーサ層１３４、障壁層１３６、キャップ層１３７などのＳＢＤ７２を構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。

動作領域１００では図のごとく、高濃度不純物が添加されたキャップ層１３７を部分的に除去することにより、高濃度伝導領域（カソード領域）１３７ａを設ける。カソード領域１３７ａにはオーミック金属層１０で形成される第１カソード電極１７がコンタクトし、その上層には第１配線金属層３０により第２カソード電極３７が形成される。

また、動作領域１００の一部のキャップ層１３７をエッチングにより除去して、ノンドープＡｌＧａＡｓ層１３６を露出し、ゲート金属層２０をショットキー接続させてアノード電極２２を形成する。ゲート金属層２０は、第２ＦＥＴ７２のゲート電極２１と同じ金属層であり、ゲート電極２１に埋め込み電極構造を採用する場合には、ＳＢＤ７２のアノード電極２２も埋め込み電極構造となる。すなわち、アノード電極２２は、熱処理により最下層金属であるＰｔの一部がノンドープＡｌＧａＡｓ層１３６内に埋め込まれる。埋め込まれたＰｔ（以下埋め込み部２２ｂ）の底部はノンドープＡｌＧａＡｓ層１３６表面から１０８Åの深さに位置する。このとき順方向立ち上がり電圧Ｖｆは１．０Ｖとなるが、順方向立ち上がり電圧Ｖｆの値はＰｔの蒸着膜厚や埋め込み深さにかかわらず一定である。

このように本実施形態では、順方向立ち上がり電圧Ｖｆが１．０ＶのＳＢＤ７２のアノード電極２２を制御端子パッドＣに接続し、第２カソード電極３７を、ピンチオフ電圧Ｖｐが−０．８Ｖの第２ＦＥＴ７１のゲート電極２１に接続する。

これにより、制御端子パッドＣの電位が、第１接地端子パッドＧの電位（ＧＮＤ電位）に対して、０．２Ｖ（−０．８［Ｖ］＋１．０［Ｖ］）以上になった時点で第２ＦＥＴ７１を導通させ、ドレイン電流を流すことができる。

尚、ゲート金属層２０にＴｉ／Ｐｔ／Ａｕを採用し、ゲート埋め込みの熱処理を行わず、障壁層１３６とショットキー接合を形成するアノード電極２２を形成してもよい。この場合の順方向立ち上がり電圧Ｖｆは例えば０．８Ｖとなる。従って、制御端子パッドＣの電位が、第１接地端子パッドＧの電位（ＧＮＤ電位）に対して、０．２Ｖ以上になった時点で第２ＦＥＴ７１を導通させるためには第２ＦＥＴ７１のピンチオフ電圧Ｖｐを−０．６Ｖにする必要がある（−０．６［Ｖ］＋０．８［Ｖ］＝０．２［Ｖ］）。このとき第２ＦＥＴ７１のゲート金属もＴｉ／Ｐｔ／Ａｕであり、電子供給層１３３の所定の不純物濃度において障壁層１３６の厚みの設定を調節することによりピンチオフ電圧Ｖｐを−０．６Ｖにすることができる。

制御端子Ｃｔｌの入力信号の電圧は、３Ｖまたは０Ｖである。例えば３Ｖの制御信号が印加されると、この制御信号はＧＮＤ電位に対して０．２Ｖより十分高いため、第２ＦＥＴ７１は導通する。そして入力信号ラインＩＬを介して制御端子Ｃｔｌの入力信号によって第１スイッチング素子ＳＷ１および第４スイッチング素子ＳＷ４が、オンとなる。

一方接続点ＣＰにおいては、ロジック回路Ｌにより入力信号が反転され、反転信号（０Ｖ）が印加される第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３は、オフとなる。制御端子Ｃｔｌに０Ｖが印加されるときはその逆の動作である。

このように、本実施形態ではＥ−ＦＥＴを採用することなく、ロジック回路Ｌを構成することができる。ここで、第１ＦＥＴ６５は、第２ＦＥＴ７１と同様の構成であり、すなわち図２のｃ−ｃ線で示す第１ＦＥＴ６５の断面図は、図４（Ａ）と同様である。つまり、本実施形態によれば、第１スイッチング素子ＳＷ１〜第４スイッチング素子ＳＷ４およびロジック回路Ｌにおいて、同じＤ−ＦＥＴを採用できる。また、ロジック回路Ｌを構成するＳＢＤ７２もＤ−ＦＥＴと同じ断面構造を持つ。すなわちＤ―ＦＥＴと同じ金属層を用い、同じ半導体層にそれぞれ蒸着することにより形成できる。

従って、ロジック回路Ｌを内蔵したスイッチＭＭＩＣにおいて、Ｅ−ＦＥＴの形成が全く不要となり、またピンチオフ電圧Ｖｐの制御も１種類の制御で済むため容易となる。

次に、図５から図７を参照し、本発明の第２の実施形態を説明する。第２の実施形態は、インバータ素子７０のＳＢＤ７２を複数設けるものである。

図５は、第２の実施形態のＤＰＤＴスイッチＭＭＩＣの回路図の一例を示す。尚、ＤＰＤＴは第１の実施形態と同様であるので、説明は省略する。また、ロジック回路Ｌにおいても第１の実施形態と同一構成要素は同一符号とし、詳細な説明は省略する。

ロジック回路Ｌは、インバータ素子７０と、容量Ｃｒ、Ｃｉと、入力抵抗Ｒｉと、電源端子Ｖ_ＤＤと、制御端子Ｃｔｌと、接地端子ＧＮＤを有する。

インバータ素子７０は、第２ＦＥＴ７１と、ＳＢＤ７２と、負荷ＬＯ（負荷抵抗Ｒｌ）を接続してなる。ＳＢＤ７２は、例えばアノード電極にＴｉ／Ｐｔ／Ａｕを使用する。このとき順方向立ち上がり電圧Ｖｆがそれぞれ例えば０．８Ｖの第１ＳＢＤ７２ａと第２ＳＢＤ７２ｂを直列接続したものである。すなわち、第２ＦＥＴ７１のゲート電極に第１ＳＢＤ７２ａのカソード電極が接続し、第１ＳＢＤ７２ａのアノード電極が第２ＳＢＤ７２ｂのカソード電極に接続する。第２ＳＢＤ７２ｂのアノード電極は入力抵抗Ｒｉを介して制御端子Ｃｔｌに接続する。また、第２ＦＥＴ７１のソース電極が接地端子ＧＮＤに接続し、第２ＦＥＴ７１のドレイン電極が接続点ＣＰに接続する。更に接続点ＣＰに負荷抵抗Ｒｌの一端が接続し、負荷抵抗Ｒｌの他端は電源端子Ｖ_ＤＤに接続する。

後述するが、ここでは第２ＦＥＴ７１のピンチオフ電圧Ｖｐを例えば−１．４Ｖとする。従って、第２ＦＥＴ７１は、制御端子Ｃｔｌの電位が、接地端子の電位（ＧＮＤ電位）に対して、０．２Ｖ（−１．４［Ｖ］＋（０．８［Ｖ］＋０．８［Ｖ］））以上になった時点で導通し、ドレイン電流が流れ始める。

つまり、制御端子Ｃｔｌに３Ｖの制御信号が印加されると、この制御信号はＧＮＤ電位に対して０．２Ｖより十分高いため、第２ＦＥＴ７１は導通する。これにより第１共通入力端子ＩＮ１−第１共通出力端子ＯＵＴ１間および第２共通入力端子ＩＮ２−第２共通出力端子ＯＵＴ２間が導通状態となりそれぞれ信号経路が形成される。一方、第１共通入力端子ＩＮ１−第２共通出力端子ＯＵＴ２間および第２共通入力端子ＩＮ２−第１共通出力端子ＯＵＴ１間が遮断される。制御端子Ｃｔｌが０Ｖの場合、逆の動作となる。

図６は、図５に示すスイッチＭＭＩＣのインバータ素子７０部分の拡大平面図である。ここに示した以外の平面図は、図２と同様である。また図７は、図６の断面図であり、図７（Ａ）が図６のｄ−ｄ線断面図、図７（Ｂ）が図６のｅ−ｅ線、ｆ−ｆ線断面図である。

図６を参照し、第２ＦＥＴ７１の平面図は、第１の実施形態と同様であるので詳細な説明は省略するが、第２ＦＥＴ７１の第２ソース電極３５は、第１接地端子パッドＧ１に接続し、第２ドレイン電極３６は負荷抵抗Ｒｌの一端に接続する。第１接地端子パッドＧ１は、負荷抵抗Ｒｌと第２ＦＥＴ７１の間に配置される。負荷抵抗Ｒｌの他端は、電源端子パッドＶ（図２参照）に接続する。第２ＦＥＴ７１のゲート電極２１は第１ＳＢＤ７２aの第２カソード電極３７ａと接続する。第１ＳＢＤ７２ａのアノード電極２２ａは、第２ＳＢＤ７２ｂの第２カソード電極３７ｂと接続し、第２ＳＢＤ７２ｂのアノード電極２２ｂは、入力抵抗Ｒｉを介して制御端子パッドＣ（図２参照）に接続する。

第２の実施形態ではゲート金属層２０にＴｉ／Ｐｔ／Ａｕを採用し、ゲート埋め込みの熱処理を行わない。

すなわち、図７（Ａ）を参照し、第２ＦＥＴ７１（第１ＦＥＴ６５も同様）のゲート電極２１は、障壁層１３６とショットキー接合を形成する。このとき電子供給層１３３の所定の不純物濃度において障壁層１３６の厚みの設定を調節する。これにより、第２ＦＥＴ７１のピンチオフ電圧Ｖｐを例えば−１．４Ｖにすることができる。これ以外は、第１の実施形態の第２ＦＥＴ７１（図４（Ａ））と同様であるので、説明は省略する。

また、図７（Ｂ）の如く、第１ＳＢＤ７２ａ、第２ＳＢＤ７２ｂは、アノード電極２２がＴｉ／Ｐｔ／Ａｕにより形成されて障壁層１３６とショットキー接合を形成し、動作領域への埋め込みはされていない。この場合の順方向立ち上がり電圧Ｖｆは、それぞれ０．８Ｖである。

これ以外の構成は、第１の実施形態のＳＢＤ７２（図４（Ｂ））と同様であるので、説明は省略する。

図８から図１１を参照し、本発明の第３の実施形態を説明する。第３の実施形態は、インバータ素子７０の負荷ＬＯとして、Ｄ−ＦＥＴを使用したものである。

図８は、第３の実施形態のＤＰＤＴスイッチＭＭＩＣの回路図の一例を示す。尚、ＤＰＤＴは第１の実施形態と同様であるので、説明は省略する。また、ロジック回路Ｌにおいても第１の実施形態と同一構成要素は同一符号とし、詳細な説明は省略する。

図８および図９は第１の実施形態と同様に、ＳＢＤ７２を１つ設ける場合を示す。

図８（Ａ）の如く、インバータ素子７０は、第２ＦＥＴ７１とＳＢＤ７２と負荷ＬＯとなる第３ＦＥＴ７３が接続する。第３ＦＥＴ７３は第２ＦＥＴ７１と同様のＤ−ＦＥＴでありピンチオフ電圧Ｖｐ＝−０．８Ｖである。

すなわち、第３ＦＥＴ７３のソース電極およびゲート電極と、第２ＦＥＴ７１のドレイン電極を接続点ＣＰにより接続する。第３ＦＥＴ７３のドレイン電極は、電源端子Ｖ_ＤＤに接続する。

第２ＦＥＴ７１のゲート電極にＳＢＤ７２のカソード電極が接続し、ＳＢＤ７２のアノード電極が入力抵抗Ｒｉを介して制御端子Ｃｔｌに接続する。また、第２ＦＥＴ７１のソース電極が接地端子ＧＮＤに接続する。

第２ＦＥＴ７１のピンチオフ電圧Ｖｐは、−０．８Ｖである。ＳＢＤ７２の順方向立ち上がり電圧Ｖｆは、例えば１Ｖである。

制御端子Ｃｔｌに３Ｖの制御信号が印加されると、この制御信号はＧＮＤ電位に対して０．２Ｖより十分高いため、第２ＦＥＴ７１は導通する。これにより第１共通入力端子ＩＮ１−第１共通出力端子ＯＵＴ１間および第２共通入力端子ＩＮ２−第２共通出力端子ＯＵＴ２間が導通状態となりそれぞれ信号経路が形成される。一方、第１共通入力端子ＩＮ１−第２共通出力端子ＯＵＴ２間および第２共通入力端子ＩＮ２−第１共通出力端子ＯＵＴ１間が遮断される。制御端子Ｃｔｌが０Ｖの場合、逆の動作となる。

第３ＦＥＴ７３は、第１の実施形態の負荷抵抗Ｒｌと同様に制御信号によりインピーダンスが変化しない負荷ＬＯである。

図８（Ｂ）は、第２の実施形態と同様の第１ＳＢＤ７２ａと第２ＳＢＤ７２ｂを直列接続したものであり、負荷抵抗に変えて第３ＦＥＴ７３を採用した場合である。第１ＳＢＤ７２ａと第２ＳＢＤ７２ｂの順方向立ち上がり電圧Ｖｆは、それぞれ０．８Ｖである。インバータ素子７０の動作については、図８（Ａ）と同様であり、説明は省略する。

図９は図８（Ａ）のインバータ素子７０部分の拡大図である。図９（Ａ）は平面図であり、図９（Ｂ）は図９（Ａ）のｇ−ｇ線断面図である。これ以外の平面図は、図２と同様である。また図９（Ａ）のｈ−ｈ線断面図は図４（Ａ）と同様であり、図９（Ａ）のｉ−ｉ線断面図は図４（Ｂ）と同様である。

図９（Ａ）の如く第３ＦＥＴ７３は、第２ＦＥＴ７２と同様であるので詳細な説明は省略するが、絶縁化領域５０で分離された動作領域１００上に第１配線金属層３０よりなる短冊状の第２ソース電極３８および短冊状の第２ドレイン電極３９が設けられる。これらは並行に配置され、その間にゲート金属層２０よりなるゲート電極２３が配置される。

また、第３ＦＥＴ７３の第２ソース電極３８とゲート電極２３は第２ＦＥＴ７１の第２ドレイン電極３６に接続する。第３ＦＥＴ７３の第２ドレイン電極３９は電源端子パッドＶ（図２参照）に接続する。

第２ＦＥＴ７１の第２ソース電極３５は、第１接地端子パッドＧ１に接続する。第１接地端子パッドＧ１は、第３ＦＥＴ７３と第２ＦＥＴ７１の間に配置される。

第２ＦＥＴ７１のゲート電極２１はＳＢＤ７２の第２カソード電極３７と接続し、ＳＢＤ７２のアノード電極２２は、入力抵抗Ｒｉを介して制御端子パッドＣ（図２参照）に接続する。第２ＦＥＴ７１、ＳＢＤ７２の平面図は第１の実施形態と同様である。

図９（Ｂ）を参照し、第３ＦＥＴ７３の動作領域１００は、第２ＦＥＴ７１の動作領域１００と同様バッファ層１３２に達する絶縁化領域５０によって分離される。

動作領域１００では図のごとく、ソース領域１３７ｓおよびドレイン領域１３７ｄを設ける。ソース領域１３７ｓおよびドレイン領域１３７ｄにはオーミック金属層１０で形成される第１ソース電極１８、第１ドレイン電極１９が接続し、その上層には第１配線金属層３０により第２ソース電極３８、第２ドレイン電極３９が形成される。

また、動作領域１００の一部のキャップ層１３７をエッチングにより除去して、ノンドープＡｌＧａＡｓ層１３６を露出し、ゲート金属層２０をショットキー接続させてゲート電極２３を形成する。オーミック金属層１０，ゲート金属層２０および第１配線金属層３０は、第２ＦＥＴ７１を構成する金属層と同一である。

図１０および図１１は第２の実施形態と同様に、ＳＢＤ７２を複数個設ける場合を示す。

図１０は、図８（Ｂ）のインバータ素子７０部分の拡大平面図である。ここに示した以外の平面図は、図２と同様である。また図１１は図１０のｊ−ｊ線断面図である。尚、図１０のｋ−ｋ線断面図は図７（Ａ）と同様であり、図１０のｌ−ｌ線、ｍ−ｍ線断面図は図７（Ｂ）と同様であるので、説明は省略する。

図１０の如く、第３ＦＥＴ７３の第２ソース電極３８とゲート電極２３は第２ＦＥＴ７１の第２ドレイン電極３６に接続する。第３ＦＥＴ７３の第２ドレイン電極３９は電源端子パッドＶ（図２参照）に接続する。

第２ＦＥＴ７１の第２ソース電極３５は、第１接地端子パッドＧ１に接続する。第１接地端子パッドＧ１は、第３ＦＥＴ７３と第２ＦＥＴ７１の間に配置される。

第２ＦＥＴ７１のゲート電極２１は第１ＳＢＤ７２aの第２カソード電極３７ａと接続する。第１ＳＢＤ７２ａのアノード電極２２ａは、第２ＳＢＤ７２ｂの第２カソード電極３７ｂと接続し、第２ＳＢＤ７２ｂのアノード電極２２ｂは、入力抵抗Ｒｉを介して制御端子パッドＣ（図２参照）に接続する。

図１１を参照し、この場合はゲート金属層２０にＴｉ／Ｐｔ／Ａｕを採用し、ゲート埋め込みの熱処理を行わない。

すなわち、図１１の如く、第３ＦＥＴ７３のゲート電極２３（第２ＦＥＴ７１のゲート電極２１も同様）は、障壁層１３６とショットキー接合を形成する。このとき電子供給層１３３の所定の不純物濃度において障壁層１３６の厚みの設定を調節する。これにより、第２ＦＥＴ７１および第３ＦＥＴ７３のピンチオフ電圧Ｖｐを例えば−１．４Ｖにすることができる。これは、第２の実施形態の第２ＦＥＴ７１（図７（Ａ））と同様である。

ＳＢＤ７２は、第１ＳＢＤ７２ａと第２ＳＢＤ７２ｂを直列接続したものである。これらのアノード電極２２もＴｉ／Ｐｔ／Ａｕであり、障壁層１３６には埋め込まれずその表面とショットキー接合を形成する。このとき順方向立ち上がり電圧Ｖｆは、それぞれ例えば０．８Ｖである。

これは、第２の実施形態のＳＢＤ７２（図７（Ｂ））と同様である。

従って、第２ＦＥＴ７１は、制御端子Ｃｔｌの電位が、接地端子の電位（ＧＮＤ電位）に対して、０．２Ｖ（−１．４［Ｖ］＋（０．８［Ｖ］＋０．８［Ｖ］））以上になった時点で導通し、ドレイン電流が流れ始める。

以上、ロジック回路を備えたＤＰＤＴスイッチＭＭＩＣを例に説明したが、スイッチ回路装置の構成は上記の例に限らず、ＳＰ３Ｔ、ＳＰ４Ｔ、ＤＰ４Ｔ、ＤＰ７Ｔのように入力ポート数および出力ポート数が異なるスイッチ回路装置であっても良い。

本発明を説明するための回路図である。 本発明を説明するための平面図である。 本発明を説明するための平面図である。 本発明を説明するための断面図である。 本発明を説明するための回路図である。 本発明を説明するための平面図である。 本発明を説明するための断面図である。 本発明を説明するための回路図である。 本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。 本発明を説明するための平面図である。 本発明を説明するための断面図である。 従来技術を説明するための回路図である。 従来技術を説明するための断面図である。

符号の説明

１０ オーミック金属層
１５、１８ 第１ソース電極
１６、１９ 第１ドレイン電極
１７ 第１カソード電極
２１、２３、２７ ゲート電極
２２ アノード電極
２０ ゲート金属層
３０ 第１配線金属層
３１、３５、３８ 第２ソース電極
３２、３６、３９ 第２ドレイン電極
３７ 第２カソード電極
４０ 第２配線金属層
５０ 絶縁化領域
５１ 周辺伝導領域
５２ 伝導領域
６５ 第１ＦＥＴ
７０ インバータ素子
７１ 第２ＦＥＴ
７２ ＳＢＤ
７２ａ 第１ＳＢＤ
７２ｂ 第２ＳＢＤ
７３ 第３ＦＥＴ
１００ 動作領域
１３１ 半絶縁性ＧａＡｓ基板１３１
１３２ バッファ層
１３３ 電子供給層
１３３ａ 第１電子供給層
１３３ｂ 第２電子供給層
１３４ スペーサ層
１３５ チャネル（電子走行）層
１３６ 障壁層
１３７ キャップ層
１４０ 安定層
ＩＮ１ 第１共通入力端子
ＩＮ２ 第２共通入力端子
Ｃｔｌ 制御端子
ＯＵＴ１ 第１共通出力端子
ＯＵＴ２ 第２共通出力端子
Ｉ１ 第１共通入力端子パッド
Ｉ２ 第２共通入力端子パッド
Ｃ 制御端子パッド
Ｏ１ 第１共通出力端子パッド
Ｏ２ 第２共通出力端子パッド
ＣＲ コントロール抵抗
ＳＷ１ 第１スイッチング素子
ＳＷ２ 第２スイッチング素子
ＳＷ３ 第３スイッチング素子
ＳＷ４ 第４スイッチング素子
ＣＰ 接続点
Ｖ 電源端子パッド
Ｇ１ 第１接地端子パッド
Ｇ２ 第２接地端子パッド
ＧＮＤ 接地端子
Ｖ_ＤＤ 電源端子
Ｃｒ、Ｃｉ 容量
ＩＬ 入力信号ライン
ＲＬ 反転信号ライン
Ｒｉ 入力抵抗
Ｒｌ 負荷抵抗
Ｌ ロジック回路
Ｄ−ＦＥＴ ディプレッション型ＦＥＴ
ＬＯ 負荷

Claims (7)

1. 化合物半導体基板に設けられた複数のスイッチング素子と、
   前記基板に設けられ前記スイッチング素子に制御信号を印加するロジック回路と、
   を具備する化合物半導体スイッチ回路装置において、
   前記スイッチング素子は、第１のディプレッション型ＦＥＴにより構成され、
   前記ロジック回路は、第２のディプレッション型ＦＥＴ、負荷およびダイオードにより構成されるインバータ素子を有し、該インバータ素子が電源端子、制御端子および接地端子に接続することを特徴とする化合物半導体スイッチ回路装置。
2. 前記第２のディプレッション型ＦＥＴのゲート電極は前記ダイオードおよび入力抵抗を介して前記制御端子に接続し、該制御端子に印加される正電位により前記第２のディプレッション型ＦＥＴが導通することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
3. 前記ロジック回路は、前記第２のディプレッション型ＦＥＴのソース電極が前記接地端子に接続し、前記第２のディプレッション型ＦＥＴのドレイン電極は前記負荷を介して前記電源端子に接続し、前記第２のディプレッション型ＦＥＴのゲート電極は前記ダイオードおよび前記入力抵抗を介して前記制御端子に接続し、第１容量および第２容量の一端はそれぞれ前記接地端子に接続し、他端はそれぞれ前記制御端子および前記第２のディプレッション型ＦＥＴのドレイン電極に接続することを特徴とする請求項２に記載の化合物半導体スイッチ回路装置。
4. 前記負荷は抵抗であることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
5. 前記負荷は第３のディプレッション型ＦＥＴであることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
6. 前記インバータ素子は、前記ダイオードと直列に他のダイオードを接続することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
7. 前記第１のディプレッション型ＦＥＴおよび前記第２のディプレッション型ＦＥＴは同等のピンチオフ電圧を有することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。

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