KR20020067379A - 정전 방전 보호 기능을 가진 반도체 장치 - Google Patents
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Abstract
본 발명은 반도체 장치에 있어서, 제1터미널와 제2터미널사이에 직렬연결된 제1 및 제2모오스 트랜지스터를 가지며, 상기 제1모오스 트랜지스터와 상기 제2모오스 트랜지스터가 소정의 깊이와 농도를 가지는 웰 영역을 통하여 연결된다. 상기 웰 영역의 깊이와 농도가 상기 모오스 트랜지스터들의 활성영역보다 더 깊고 더 적다.
Description
본 발명은 집적회로의 보호장치에 관한 것으로서, 특히 집적회로의 출력회로에서 정전 방전(ESD) 보호를 위한 반도체장치에 관한 것이다.
최근의 집적회로 기술에서는, SOC(System On Chip)와 같은 제품처럼 고속 동작 및 저전력화에 대응하는 제품 및 공정개발이 진행되고 있다. 고속 동작에 대응함에 있어서는, 회로를 구성하는 능동(active) 소자 및 수동(passive) 소자의 특성이 집적회로 제품의 성능을 결정하는 중요한 요소이다. 특히, 대표적인 능동소자인 트랜지스터에 있어서는, 드레인과 소오스간의 포화전류(saturation current)의 증가와 함께 트랜지스터의 구조상 존재하는 기생저항(parasitic resistance) 및 기생용량(parasitic capacitance)을 최대한 줄여야 한다. 제1A도에 보인 모오스(MOS) 트랜지스터의 기생저항(Rd; 드레인측 기생저항, Rs; 소오스측 기생저항)을 줄이기 위한 공정에서는, 제1A도에 보인 바와 같이, 트랜지스터의 게이트, 소오스 및 드레인의 표면에 저항이 작은 금속성 물질과 실리콘을 자체적인 반응에 의해 형성시키는 자가정렬 규화(self-align silicidation; salicidation) 공법을이용하고 있다. 이러한 자가정렬 규화 공법을 적용한 경우에는, 기생저항의 감소로 인해 트랜지스터의 특성은 향상되지만 ESD와 같은 비장상적인 신호가 외부에서 유입되는 경우에는 트랜지스터의 방전영역으로 작용하는 유효 접합 영역(effective junction area)이 게이트 폴리실리콘층(GP) 스페이서(GS)의 하부 영역으로 제한된다. 그결과, 정전 방전(electrostatic discharge; ESD) 또는 전기적인 과잉스트레스(electrical overstress; EOS)와 같은 과잉 순시 성분(electrical transient)이 패드(pad)를 통하여 유입되면, 작은 방전 영역으로 인해 물리적인 손괴가 발생되어 그러한 트랜지스터(제1C도에 보인 구조를 가진)를 보호소자를 채용하는 제품의 사용이 불가능하게 된다.
따라서, 자가정렬 규화 공법을 적용하는 경우에는 낮은 ESD특성을 갖는 트랜지스터를 대신할 수 있는 보호회로를 사용하여야 한다. 그러한 보호회로로서는 다이오드(diode) 또는 실리콘제어 정류회로(silicon controlled rectifier; SCR) 등이 있다. 그렇지만, 집적회로장치에서는, 출력 구동 회로에서 모오스 트랜지스터가 기본적으로 사용되므로, 모오스 트랜지스터에 기생하는 수평 NPN 바이폴라 트랜지스터(lateral NPN bipolar transistor; LNPN)의 턴온전압(또는 snap-back voltage)보다 낮은 전압에서 많은 양의 전류를 흘릴 수 있는 보호회로가 바람직하다 (출력회로의 모오스트랜지스터가 과잉 순시 성분에 의해 손괴되기 전에 방전시켜 주어야 함). 그러나, 대부분 보호소자의 턴온전압이 기생 LNPN에 비해 크기 때문에, 그러한 보호회로(낮은 턴온전압에서 큰 전류 구동능역을 가진)는 현실적으로 적용상의 어려움이 있다. 그리하여, 기생 LNPN의 턴온전압을 높이기 위한 방안으로서, 기생 LNPN 바이폴라 트랜지스터의 베이스 폭을 늘리거나, 제2도에 보인 바와 같이, 엔모오스 트랜지스터의 소오스와 접지전압(Vss)사이에 저항(Rs)을 연결하여 소오스(기생 LNPN의 에미터)와 P형 기판(LNPN의 베이스)사이의 순방향 턴온전압을 증가시킨다.
전술한 기생 LNPN의 베이폭을 증가시키는 방식에서는, 보호회로보다 턴온전압이 크도록 하기 위하여 게이트 길이(게이트 길이가 길수록 턴온전압이 상승함)를 증가시킨 엔모오스 트랜지스터로써 출력회로를 구성한다. 그러나, 이와 같은 방식은, 보호회로보다 출력회로의 턴온전압을 더 크게 할 수는 있지만, 낮은 전류 구동 능력을 보상하기 위하여 회로 면적을 크게 할 수 밖에 없는 단점이 있다. 한편, 제2도와 같이 출력회로(10)에 저항(Rs)을 추가하는 경우에는, 기생 LNPN의 활성화를 억제할 수는 있지만, 전술한 베이스 폭 증가 방식과 마찬가지로, 저항 추가로 인한 전류 구동 능력의 저하를 보상하기 위한 회로면적의 증가가 불가피하다.
출력회로의 턴온전압을 보호회로의 것보다 더 높여 엔모오스 트랜지스터(예컨대, 제2도에 보인 것)의 손괴를 방지하기 위한 또 다른 방안은, 제3A도에 도시된 바와 같이, 출력회로(11)와 보호회로(12)를 구성하는 엔모오스 트랜지스터들을 각각 직렬로 연결하여 기생 LNPN의 베이스 폭을 확장시킨 구조이다. 이러한 구조을 형성하는 방법은 2가지로서, 그 하나는 제3B도 및 제3C도에 도시되고 나머지 하나는 제3D도 및 제3E도에 도시되어 있다.
먼저 제3B도 및 제3C도에서는, 두개의 엔모오스트랜지스터(N1,N2)의 활성영역(또는 N+ 확산영역)들이 분리되고, 패드(PAD)에 연결된 엔모오스트랜지스터(N1)의 드레인과 접지전압(Vss)에 연결된 엔모오스트랜지스터(N2)의 소오스가 금속선(M)을 통하여 연결되어 있다. 제3D도 및 제3E도는, 회로면적의 효율적인 이용을 위하여 엔모오스트랜지스터들(N1,N2)의 소오스와 드레인을 활성영역을 통하여 연결시킨 구조이다.
그러나, 제3B도 내지 제3E도에 보인 구조들은, 패드(PAD)에 연결된 드레인(기생 LNPN의 컬렉터)과 접지전압(Vss)에 연결된 소오스(기생 LNPN의 에미터)사이의 베이스 폭은 증가되어 기생 LNPN의 활성화는 억제될 수 있지만(LNPN의 턴온전압이 증가됨), 제3F도의 등가회로에 보인 바와 같이, 확장된 베이스폭을 가지는 기생 바이폴라트랜지스터 Q3가 형성되며, Q3의 낮은 전류이득( β; 컬렉터전류 증가분/베이스전류 증가분)으로 인해 ESD특성이 저하되는 단점이 있다.
이러한 회로적인 개선방안 외에, 자가 정렬 규화 공법이 적용된 모오스트랜지스터의 ESD특성을 향상시키기 위한 공정적인 해결책에 관하여 제4도 및 제5도에 도시되어 있다. 제4도에서는, 이온주입공정에 의해 N+ 소오스(S) 및 드레인영역(D)을 형성한 후 별도의 마스크공정으로써 폴리실리콘 게이트층(GP)의 상면과 소오스/드레인영역의 상면에 형성된 절연막(41)의 일부를 제거한다. 그러면, 게이트층(GP)과 소오스 및 드레인영역의 일부 표면만이 노출되는 개구들(42)이 형성된다. 그 다음, 남아 있는 절연막(41)을 마스크로 한 국부 자가 정렬 규화 공법(local salicidation)을 진행하면, 게이트층과 소오스 및 드레인영역의 일부표면에 규화막들(44)이 형성된 구조를 얻는다. 제4도의 구조는, 자가정렬 규화 공법을 적용하디 않는 종래의 구조와 동일하기 때문에 ESD와 같이 외부에서 전달되는 비전상적인 신호에 대한 방전면적을 증가시킬 수 있는 공정기술이다. 그러나, 별도의 마스크 사용에 따른 제조 비용의 상승과, 기생 저항 성분의 증가에 따른 고주파 동작상의 어려움이 있다. 또한, 게이트층과 소오스 및 드레인층의 일부표면만을 노출시키는 정밀한 작업이 요구되기 때문에, 회로크기의 축소 또는 정렬 여유 등의 고집적화 추세를 고려하면 진행하기 어려운 점이 있다.
제5도에서는, 소오스 및 드레인영역을 형성한 후, 마스크공정을 사용한 고에너지 이온주입공정을 진행하여 기존의 소오스(S) 및 드레인확산영역(D)의 하부에 더 확장된 확산영역(S', D')을 형성한 다음, 자가정렬 규화를 진행하여 엔모오스 트랜지스터를 완성한다. 제5도의 공정에 의한 구조에서는, 더 깊이 확장된 확산영역(S', D')에 의해 기판과의 접합영역이 확대됨으로써 그만큼의 방전영역을 확보하는 이점은 있으나, 추가적인 마스크공정이 요구되는 단점이 있다. 또한, 실질적인 ESD특성의 향상 정도가 그리 크지 않다.
따라서, 본 발명의 목적은 자가정렬 규화공법에 의해 제작된 트랜지스터들을 포함하는 집적회로에서 신뢰성있는 ESD 보호특성을 가진 반도체 장치를 제공함에 있다.
본 발명의 다른 목적은 자가정렬 규화공법에 의해 제작된 트랜지스터들을 포함하는 집적회로에서 별도의 공정을 사용하지 않고도 신뢰성있는 ESD 보호특성을 가진 반도체 장치를 제공함에 있다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 장치에 있어서, 제1터미널와 제2터미널사이에 직렬연결된 제1 및 제2모오스 트랜지스터를 가지며, 상기 제1모오스 트랜지스터와 상기 제2모오스 트랜지스터가 소정의 깊이와 농도를 가지는 웰 영역을 통하여 연결된다. 상기 웰 영역의 깊이와 농도가 상기 모오스 트랜지스터들의 활성영역보다 더 깊고 더 적다.
상기 제1 및 제2모오스 트랜지스터들은 엔모오스 트랜지스터로 구성되며, 그들의 게이트들의 접속관계는 본 발명의 실시예에서 다양한 연결방식을 가진다. 즉, 엔모오스 트랜지스터들로 구성된 경우에는 전원전압 및 소정의 내부신호에 각각 접속된다.
또한, 상기 제1 및 제2모오스 트랜지스터의 게이트들은 소정의 내부신호에 공통으로 접속되거나, 별도의 내부신호에 각각 접속된다.
제1A도 및 제1B도는 각각 엔모오스 및 피모오스 트랜지스터의 등가회로도.
제1C도는 모오스 트랜지스터의 단면구조도.
제2도는 출력회로에 저항을 추가한 종래의 반도체 장치의 회로도.
제3A도는 엔모오스 트랜지스터를 직렬연결한 종래의 반도체 장치의 회로도.
제3B도 및 제3C도는 제3A도의 회로를 실현한 종래의 반도체 장치의 평면 및 단면구조도.
제3D도 및 제3E도는 제3A도의 회로를 실현한 종래의 반도체 장치의 다른 예를 보여주는 평면 및 단면구조도.
제3F도는 제3B도 내지 제3E도에 보인 반도체장치들에 의한 기생 바이폴라 트랜지스터들의 등가회로도.
제4A도 내지 제4B도는 부분 자가 규화 공법을 이용한 엔모오스 트랜지스터의 제조 과정을 보여주는 공정 흐름도.
제5A도 및 제5B도는 이온주입단계를 추가한 엔모오스 트랜지스터의 제조과정을 보여주는 공정 흐름도.
제6도 및 제7도는 본 발명에 따른 반도체 장치의 평면 및 단면 구조도.
제8도는 제6도 또는 제7도의 구조에 의한 기생 바이폴라 트랜지스터들의 등가회로도.
제9A도 내지 제9C도는 본 발명의 반도체 장치가 엔모오스 트랜지스터들로 구성된 경우에 그들의 게이트 접속에 관한 실시예들을 보여 준다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 제6도 및 제7도는 본 발명에 따른 장치의 평면 및 단면구조도로서, 전술한 출력회로(예컨대, 제3A도의 11)에서 2개의 엔모오스 트랜지스터가 패드(PAD)와 접지전압(GND)사이에 직렬연결된 회로구조에 본 발명에 따른 구조를 적용한 경우이다..
제6도 및 제7도를 참조하면, 본 발명에 따른 출력회로의 구조는 패드(PAD)에 연결된 엔모오스 트랜지스터(N1)의 드레인영역(D1)을 중심으로 대칭적으로 되어 있으며, 엔모오스트랜지스터들(N1,N2)의 각각은 이중적인 구조로 되어 있다. 엔모오스 트랜지스터(N1)의 소오스영역(S1)과 엔모오스 트랜지스터(N2)의 드레인영역(D2)은 엔형(N-type) 웰(60,61)을 통하여 서로 공통으로 되어 있다. 엔형 웰(60,61)은 엔모오스 트랜지스터들(N1, N2)의 게이트(G1,G2)사이의 기판(50)에 형성되어 있다. 엔모오스 트랜지스터(N1)의 게이트와 엔모오스 트랜지스터(N2)의 게이트는 전술한 자가 규화 공법(salicidation)에 의해 형성된 것들이며, 각각 전원전압(VDD)과 제어회로(control circuit)로부터의 출력(NG)에 연결된다. 엔모오스 트랜지스터(N1)의 드레인영역(D1)과 엔모오스 트랜지스터(N2)의 소오스영역(S2)은 금속층(M)을 통하여 패드(PAD)와 접지전압(GND)에 각각 연결된다.
이와 같은 구조에서는, 제7도에 보인 바와 같이, 패드(PAD)와 접지전압(GND)사이에 걸쳐 형성되는 기생 바이폴라 트랜지스터(Q1)의 에미터와 기생 바이폴라 트랜지스터(Q2)의 컬렉터사이에 저농도의 엔형 웰(60 또는 61)이 형성되기 때문에, 수평 NPN트랜지스터의 전류 이득(current gain)이 거의 0에 가깝게 된다. 따라서, ESD특성을 저하시키는 수평 NPN들의 활성화는 거의 억제되고 N+ 확산영역과 P- 기판에 의한 N+/P- 접합 다이오우드를 통하여 정전 방전이 이루어진다. 즉, 제6도 및 제7도에 따른 구조에서 기생 바이폴라 트랜지스터들의 등가회로를 보여주는 제8도를 참조하면, 기생 바이폴라 트랜지스터들(Q1,Q2)이 패드(PAD)와 접지전압(GND)사이에 형성되지만, Q1의 에미터 바이어스 또는 Q2의 컬렉터 바이어스에 의해 Q1 및 Q2는 턴온되지 못한다. 즉, Q1의 에미터와 Q2의 컬렉터는 엔형 웰(60 또는 61)에 의해 서로 분리된 상태로 되고 그 사이에서의 임피이던스(Z)는 무한대의 값이 된다. 또한, 제3F도에서 형성되었던 바이폴라 트랜지스터 Q3의 컬렉터와 에미터사이에 형성된 엔형 웰(60 또는 61)에 의해 전류 이득이 0에 가까운값이므로 Q3는 등가회로상에서 존재하지 않게 된다. 결과적으로, 기판(50)에 깊이 형성된 저농도의 엔형 웰(60 또는 61)로 인해 수평 NPN동작이 제거되어 ESD특성이 향상됨을 알 수 있다. 엔형 웰(60 또는 61)을 형성하는 공정은, 기존의 엔형 웰 형성을 위한 마스크를 그대로 적용하여 이온주입 에너지 및 농도만을 조정하여 진행하면 되므로, 전술한 제4도 또는 제5도의 경우와 같이 추가적인 마스크 공정 또는 이온 주입 공정이 필요하지 않다.
제6도 내지 제7도에 보인 구조에서는 패드(PAD)에 연결된 엔모오스트랜지스터(N1)의 게이트는 전원전압(VDD)에 연결하고 접지전압에 연결된 엔모오스 트랜지스터(N2)의 게이트를 제어회로의 출력(NG)에 연결시킨 경우였으나, 제9B도 내지 제9C도에 보인 바와 같이, 2개의 엔모오스 트랜지스터를 패드(PAD)와 접지전압(GND)사이에 직렬로 연결시킨 상태에서 그들의 게이트 접속 형태를 다르게 변형할 수 있다. 예컨대, 제9B도에 보인 바와 같이, 제어회로의 출력(NG)에 2개의 게이트를 공통으로 접속시키거나, 제9C도에 보인 바와 같이, 제어회로로부터 인가되는 서로 다른 출력(NG1,NG2)에 각각 게이트를 접속시킨다.
또한, 전술한 본 발명의 실시예에서는 모오스트랜지스터들의 게이트가 자가 규화 공법에 의해 형성된 경우였으나, 웰에 의하여 수평 바이폴라 트랜지스터의 활성을 억제하는 효과가 있기 때문에 자가 규화 공법에 의해 형성된 게이트를 가지지 않은 경우에도 ESD특성을 향상시키기 위하여 본 발명이 적용될 수 있음을 이해하여야 한다.
상술한 바와 같이, 본 발명은 직렬연결된 출력회로의 모오스 트랜지스터들의 확산영역을 그들의 소오스 또는 드레인영역이 되는 확산영역보다 더 깊은 저농도의 웰을 통하여 연결함으로써, 수평 기생 바이폴라트랜지스터에 의한 ESD 특성의 저하를 억제하는 효과가 있다. 또한, 본 발명은, 추가적인 마스크공정을 사용하지 않고도 ESD 특성이 개선된 반도체 장치를 제공하는 이점이 있다.
Claims (8)
- 반도체 장치에 있어서:제1터미널와 제2터미널사이에 직렬연결된 제1 및 제2모오스 트랜지스터를 가지며;상기 제1모오스 트랜지스터와 상기 제2모오스 트랜지스터가 소정의 깊이와 농도를 가지는 웰 영역을 통하여 연결됨을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제1터미널이 패드이고 상기 제2터미널이 접지전압임을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제1터미널이 전원전압이고 상기 제2터미널이 패드임을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 웰 영역의 깊이와 농도가 상기 모오스 트랜지스터들의 활성영역보다 더 깊고 더 적음을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제1 및 제2모오스 트랜지스터의 게이트들이 전원전압 및 소정의 내부신호에 각각 접속됨을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제1 및 제2모오스 트랜지스터의 게이트들이 소정의 내부신호 및 기준전압에 각각 접속됨을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제1 및 제2모오스 트랜지스터의 게이트들이 소정의 내부신호에 공통으로 접속됨을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제1 및 제모오스 트랜지스터의 게이트들이 소정의 제1 및 제2내부신호에 각각 접속됨을 특징으로 하는 반도체 장치.
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| KR10-2001-0007913A KR100399367B1 (ko) | 2001-02-16 | 2001-02-16 | 정전 방전 보호 기능을 가진 반도체 장치 |
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-
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