KR20050008639A - 보호 소자 - Google Patents

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Abstract

마이크로파 FET에서는, 내재되는 쇼트키 접합 용량 또는 PN 접합 용량이 작아, 이들의 접합이 정전기에 약하다. 그러나, 마이크로파 디바이스에서는 보호 다이오드를 접속함에 따른 기생 용량의 증가가 고주파 특성의 열화를 초래하여, 그 방법을 사용할 수 없었다는 등의 문제가 있었다. 이를 해결하기 위해, PN 접합, 쇼트키 접합, 또는 용량을 갖는 피보호 소자의 2 단자 사이에 제1 N+형 영역-절연 영역-제2 N+형 영역으로 이루어지는 보호 소자를 병렬로 접속한다. 근접한 제1, 제2 N+영역 사이에서 방전할 수 있기 때문에, 기생 용량을 늘리지 않고 FET의 동작 영역에 이르는 정전 에너지를 감쇠시킬 수 있다.

Description

보호 소자{PROTECTIVE DEVICE}
도 11에, 접합 또는 용량을 갖는 반도체 장치의 등가 회로도를 도시한다.
도 11의 (A)는 GaAs MESFET을, 도 11의 (B)는 바이폴라 트랜지스터를, 도 11의 (C)는 MOSFET을 도시하는 등가 회로도이다.
이와 같이, 어떠한 반도체 디바이스도, 정전 파괴 전압을 생각할 때, 도면과 같이 다이오드, 용량, 저항(고주파 디바이스인 경우에는 인덕터를 포함하는 경우도 있음)으로 구성되는 등가 회로로 표현할 수 있다.
또한, 이 다이오드는 PN 접합이나 쇼트키 접합을 나타낸다. 예를 들면, GaAs MESFET의 다이오드는 쇼트키 배리어 다이오드이고, 바이폴라 트랜지스터의 다이오드는 PN 접합 다이오드이다.
종래의 반도체 장치에서, 일반적으로 정전기로부터 디바이스를 보호하기 위해서는 정전 파괴되기 쉬운 PN 접합, 쇼트키 접합, 용량을 포함하는 디바이스에, 정전 파괴 보호 다이오드를 병렬로 접속하는 방법을 생각할 수 있다.
본 발명은 보호 소자에 관한 것으로, 특히 피보호 소자의 고주파 특성을 열화시키지 않고 정전 파괴 전압을 대폭 향상시키는 보호 소자에 관한 것이다.
도 1은 본 발명을 설명하기 위한 개념도.
도 2의 (A)는 본 발명을 설명하기 위한 단면도.
도 2의 (B)는 본 발명을 설명하기 위한 단면도.
도 2의 (C)는 본 발명을 설명하기 위한 단면도.
도 2의 (D)는 본 발명을 설명하기 위한 단면도.
도 3의 (A)는 본 발명을 설명하기 위한 단면도.
도 3의 (B)는 본 발명을 설명하기 위한 단면도.
도 4의 (A)는 본 발명을 설명하기 위한 평면도.
도 4의 (B)는 본 발명을 설명하기 위한 단면도.
도 4의 (C)는 본 발명을 설명하는 등가 회로도.
도 5의 (A)는 본 발명을 설명하기 위한 평면도.
도 5의 (B)는 본 발명을 설명하는 단면도.
도 6은 본 발명을 설명하기 위한 평면도.
도 7의 (A)는 본 발명을 설명하기 위한 평면도.
도 7의 (B)는 본 발명을 설명하기 위한 등가 회로도.
도 8의 (A)는 본 발명을 설명하기 위한 평면도.
도 8의 (B)는 본 발명을 설명하는 등가 회로도.
도 8의 (C)는 본 발명을 설명하는 등가 회로도.
도 9의 (A)는 본 발명을 설명하기 위한 평면도.
도 9의 (B)는 본 발명을 설명하는 단면도.
도 9의 (C)는 본 발명을 설명하는 등가 회로도.
도 10의 (A)는 본 발명을 설명하기 위한 평면도.
도 10의 (B)는 본 발명을 설명하는 등가 회로도.
도 10의 (C)는 본 발명을 설명하는 등가 회로도.
도 11의 (A)는 종래예를 설명하기 위한 등가 회로도.
도 11의 (B)는 종래예를 설명하기 위한 등가 회로도.
도 11의 (C)는 종래예를 설명하기 위한 등가 회로도.
도 12는 본 발명의 디바이스 시뮬레이션의 단면 모델도.
도 13은 본 발명의 전자 전류 밀도 분포도.
도 14는 본 발명의 홀 전류 밀도 분포도.
도 15는 본 발명의 재결합 밀도 분포도.
도 16의 (A)는 a 구조의 전류 경로 개요도.
도 16의 (B)는 b 구조의 전류 경로 개요도.
도 17는 본 발명의 전류-전압 특성도.
도 18은 본 발명의 시뮬레이션 결과를 나타내는 도면.
도 19의 (A)는 본 발명의 시뮬레이션 결과를 나타내는 도면.
도 19의 (B)는 본 발명의 시뮬레이션 결과를 나타내는 도면.
도 19의 (C)는 b 구조의 전류 경로 개요도.
도 20은 본 발명의 시뮬레이션 결과를 나타내는 도면.
도 21의 (A)는 본 발명의 시뮬레이션 결과를 나타내는 도면.
도 21의 (B)는 본 발명의 평면 개요도.
도 22의 (A)는 본 발명의 단면 개요도.
도 22의 (B)는 본 발명의 시뮬레이션 결과를 나타내는 도면.
도 23의 (A)는 본 발명의 평면 개요도.
도 23의 (B)는 본 발명의 시뮬레이션 결과를 나타내는 도면.
도 24는 c 구조의 전류 경로 개요도.
도 25는 본 발명의 평면 개요도.
도 26의 (A)는 본 발명을 설명하는 평면도.
도 26의 (B)는 본 발명을 설명하는 평면도.
발명이 해결하고자 하는 과제
상술한 바와 같이, 일반적으로 정전기로부터 디바이스를 보호하기 위해서는 정전 파괴되기 쉬운, PN 접합, 쇼트키 접합, 용량을 포함하는 디바이스에, 정전 파괴 보호 다이오드를 병렬로 접속하는 방법을 생각할 수 있다. 그러나, 마이크로파 디바이스에서는 보호 다이오드를 접속함에 따른 기생 용량의 증가로 인해 고주파 특성의 열화가 초래되어, 그와 같은 방법을 취할 수 없었다.
이 때문에, 이들 마이크로파 통신용 디바이스는 다른 음향용, 영상용, 전원용 디바이스와 상이하며, 이들 디바이스에 내재하는 쇼트키 접합 용량 또는 PN 접합 용량, 게이트 MOS 용량이 작아, 이들 접합이 정전기에 약하다는 문제가 있었다. 또한, 마이크로파 집적 회로에 집적화되는 용량도 용량값이 작아, 절연 파괴에 약하다는 문제가 있었다.
과제를 해결하기 위한 수단
본 발명은 상술한 여러 가지의 사정을 감안하며 이루어진 것으로, 제1 양태는, 제1 고농도 불순물 영역과, 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역 사이에 접촉하여 배치된 절연 영역을 가지며, 상기 제1 및 제2 고농도 불순물 영역을 2 단자로서, PN 접합 또는 쇼트키 접합을 갖는 피보호 소자의 2 단자 사이에 병렬로 접속하며, 상기 피보호 소자의 2 단자 사이에 인가되는 정전 에너지를 상기 제1 및 제2 고농도 불순물 영역 사이에서 방전시켜, 상기 정전 에너지를 감쇠시킴으로써 해결하는 것이다.
제2 양태는, 제1 고농도 불순물 영역과, 제2 고농도 불순물 영역과, 상기제1 및 제2 고농도 불순물 영역 사이에 접촉하여 배치된 절연 영역을 가지며, 상기 제1 및 제2 고농도 불순물 영역을 2 단자로서, 용량을 구성하는 피보호 소자의 2 단자 사이에 병렬로 접속하며, 상기 피보호 소자의 2 단자 사이에 인가되는 정전 에너지를 상기 제1 및 제2 고농도 불순물 영역 사이에서 방전시켜, 상기 정전 에너지를 감쇠시킴으로써 해결하는 것이다.
이하에 본 발명의 실시 형태를 도 1 내지 도 10을 이용하여 상세히 설명한다. 도 1은 보호 소자를 도시하는 개요 도면이다.
본 명세서에서의 보호 소자(200)란, 도면과 같이, 근접하는 제1 고농도 불순물 영역(201)과 제2 고농도 불순물 영역(202)의 2 단자 사이에 절연 영역(203)을 배치한 소자이다. 제1 및 제2 고농도 불순물 영역(201, 202)은 기판(201)에 이온 주입 및 확산에 의해 형성된다. 본 명세서에서는 이후 이들 고농도 불순물 영역을 제1 N+형 영역(201), 제2 N+형 영역(202)으로서 설명한다. 제1 및 제2 N+형 영역(201, 202)은 정전 에너지를 통과시킬 수 있는 거리, 예를 들면 4㎛ 정도 이격하여 형성되고, 그 불순물 농도는 모두 1×1017㎝-3이상이다. 또한, 제1 및 제2 N+형 영역(201, 202) 사이에는 절연 영역(203)이 접촉하여 배치된다. 여기서, 절연 영역(203)은 전기적으로 완전한 절연이 아니라, 반절연성 기판의 일부(203a), 또는 기판(201)에 불순물을 이온 주입하며 절연화한 절연화 영역(203b)이다. 또한, 절연 영역(203)의 불순물 농도는 1×1014cm-3이하 정도이며, 저항율은 1×103Ω㎝ 이상이 바람직하다.
절연 영역(203)의 양단에 접촉하여 고농도 불순물 영역(201, 202)를 배치하며, 2개의 고농도 불순물 영역(201, 202)의 이격 거리를 4㎛ 정도로 하면, 2개의 고농도 불순물 영역(201, 202)이 각각 접속하는 피보호 소자의 2 단자 사이로 외부로부터 인가되는 정전 에너지를 절연 영역(203)을 통해 방전할 수 있다.
이 2개의 N+형 영역의 이격 거리 4㎛는 정전 에너지를 통과시키는 데 적당한 거리이고, 10㎛ 이상 이격하면 보호 소자 사이에서의 방전이 확실하지 않다. N+형 영역의 불순물 농도 및 절연 영역의 저항값도 마찬가지이다.
통상의 FET 동작에서는 정전기와 같이 높은 전압이 인가되지 않기 때문에, 4㎛의 절연 영역을 신호가 통과하지는 않는다. 또한, 마이크로파와 같은 고주파라도 마찬가지로 4㎛의 절연 영역을 신호가 통과하지는 않는다. 따라서, 통상의 동작에서는 보호 소자는 특성에 아무런 영향을 미치지 않기 때문에, 존재하지 않은 것과 동일하다. 그러나, 정전기는 순간적으로 높은 전압이 인가되는 현상이고, 그 때에는 4㎛의 절연 영역을 정전 에너지가 통과하여, 고농도 불순물 영역 사이에서 방전된다. 또한, 절연 영역의 두께가 10㎛ 이상이 되면, 정전기에서도 저항이 커서 방전되기 어려워진다.
이들 제1 N+형 영역(201) 및 제2 N+형 영역(202)을 피보호 소자의 2개의 단자 사이에 병렬로 접속한다. 제1 및 제2 N+형 영역(201, 202)은 그대로 보호소자(200)의 단자로 하여도 되며, 또한 금속 전극(204)을 형성해도 된다.
도 2 및 도 3에, 금속 전극(204)을 형성하는 경우를 도시한다. 이 금속 전극(204)은 피보호 소자인, 예를 들면 MESFET(100)의 단자와 접속하는 본딩 패드, 또는 본딩 패드에 접속하는 배선과 접속한다. 도 2는 제1 및 제2 N+형 영역(201, 202)과 쇼트키 접합을 형성하는 금속 전극(204)이고, 도 3은 오믹 접합을 형성하는 금속 전극(204)이다. 여기서는 편의상, 쇼트키 접합의 금속 전극(204s), 오믹 접합의 금속 전극(204o)으로서 설명한다.
도 2의 (A)는 금속 전극(204s)이 제1 N+형 영역(201) 및/또는 제2 N+형 영역(202) 표면과 쇼트키 접합을 형성하는 것이다. 마스크 정합 정밀도 및 양 N+영역(201, 202)의 저항분을 고려하여, 절연 영역(203) 단부로부터 0.1㎛ 내지 5㎛ 이격하여, 제1, 제2 N+형 영역(201, 202) 표면에 형성된다. 5㎛ 이상 이격하면 저항분이 커서 정전기가 통과하기 어렵게 된다. 금속 전극(204s)은 제1, 제2 N+형 영역(201, 202) 상에만 형성되어도 되고, 그 일부가 반절연 기판(101)으로 연장되어 기판 표면과 쇼트키 접합을 형성해도 된다.
또한, 도 2의 (B), 도 2의 (C)와 같은, 제1, 제2 N+형 영역(201, 202) 상에, 보호용 질화막 등의 절연막(205)을 개재하여 금속 전극(204s)을 형성하여도 된다. 이 경우, 금속 전극(204s)은 반절연 기판(101) 상으로 연장되며, 기판(101)을 통해제1, 제2 N+형 영역(201, 202)과 접속하게 된다. 또한, 도 2의 (D)과 같은, 양 N+형 영역(201, 202) 위에는 금속층이 형성되지 않고, 그 외측의 반절연 기판(101)과 금속 전극(204s)이 쇼트키 접합을 형성하는 구조이어도 된다.
도 2의 (B), 도 2의 (C), 도 2의 (D)의 경우 전부, 금속 전극(204s)은 제1, 및/또는 제2 N+형 영역(201, 202)에 직접 접속되지 않는다. 이와 같이, 금속 전극(204s)은 제1 및/또는 제2 N+형 영역(201, 202) 단부로부터 0㎛ 내지 5㎛ 정도 외측에서 기판과 쇼트키 접합을 형성하는 구조이어도 된다. 즉, 도 2의 (B), 도 2의 (C), 도 2의 (D)과 같이, 제1, 제2 N+형 영역(201, 202)과 금속 전극(204s)은 접할 필요가 없어, 5㎛ 이내이면 반절연 기판을 통해 N+형 영역과 금속 전극(204s)은 충분한 접속을 확보할 수 있다.
한편, 도 3에는 제1 및/또는 제2 N+형 영역과 오믹 접합을 형성하는 금속 전극(204o)을 도시한다.
금속 전극(204o)은 상기 제1 및/또는 제2 N+형 영역(201, 202)과 오믹 접합을 형성해도 된다. 반절연 기판(101)과 금속 전극(204o)은 오믹 접합을 형성할 수 없기 때문에, 이 경우에는 인접하는 기판(101) 상에 금속 전극(204o)이 연장되지 않는다. 금속 전극(204o)은 피보호 소자의 본딩 패드(또는, 본딩 패드에 접속하는 배선)(120)와 접속하게 되지만, 오믹 접합인 경우에는 도면과 같이, 다른금속층(206)을 통해 금속 전극(204o)과 패드(또는 배선)(120)를 접속시킨다.
오믹 접합 쪽이 쇼트키 접합보다 저항분이 작아서, 정전기를 통과시키기 쉽다. 그러한 의미로, 오믹 접합 쪽이 쇼트키 접합보다 정전 파괴로부터의 보호 효과가 크다.
그러나, 오믹 접합은 오믹 전극 금속(204o)이 깊게 기판 내부까지 확산되는 경우가 많아, 고농도층의 깊이 이상으로 오믹 전극 금속(204o)이 도달하면, 기판의 반절연 영역과 오믹 전극 금속(204o)이 접촉하게 되고, 이 때에는 반대로 보호 소자(200) 자신이 정전 파괴되기 쉬워진다.
예를 들면, 제1 N+영역(201), 제2 N+영역(202) 모두 오믹 접합에 의한 금속이 형성되며, 오믹 접합끼리의 거리가 10㎛로 되고, 오믹 전극 금속(204o)이 N+영역(201, 202)의 깊이 이상으로 기판의 반절연 영역까지 확산되고 있다고 하면, N+영역의 깊이보다 깊은 부분에서는, 오믹 접합-절연 영역-오믹 접합의 구조가 생기게 되고, 이 구조는 정전 에너지에 약한 것으로 알려져 있기 때문에, 이 때 보호 소자 자신이 정전 파괴될 우려가 있다.
따라서, 오믹 전극 금속(204o)이 이들 2개의 N+영역의 깊이 이상으로 기판의 반절연 영역까지 확산될 경우에는 쇼트키 접합이어야만 하고, 오믹 전극 금속(204o)이 N+영역의 깊이로까지 도달하지 않는 경우에는 오믹 접합 쪽이 보호 효과가 크다.
또한, 도 3의 (B)와 같이, 보호 소자(200)의 2 단자가 모두 동일한 금속 전극 구조일 필요는 없으며, 제1 및 제2 N+형 영역이 각각 단독으로, 도 2 및 도 3에 도시하는 구조를 가지고 있어도 된다. 또한, 한쪽 단자는 금속 전극(204)을 가지며, 다른쪽 단자는 금속 전극(204)을 형성하지 않아도 되지만, 저항분을 작게 하기 위해 가능한 한 형성하는 쪽이 좋으며, 그만큼 보호 효과가 증가한다.
또한, 이들 금속 전극(204)은 본딩 패드의 일부 또는 본딩 패드에 접속하는 배선의 일부이어도 되고, 후에 자세히 설명하지만 이들을 이용함으로써, 보호 소자(200)를 접속함에 따른 칩 면적의 증대를 방지할 수 있다.
도 4는 보호 소자의 접속예를 나타내는 제1 실시 형태이고, 피보호 소자로서 GaAs MESFET을 예로 하여 설명한다. 도 4의 (A)는 평면도이며, 도 4의 (B)는 도 4의 (A)의 A-A 선 단면도이고, 도 4의 (C)는 도 4의 (A)의 등가 회로도이다.
도 4의 (A), 도 4의 (B)와 같이, 피보호 소자(100)는 MESFET이고, 반절연 기판(101)인 GaAs 표면에 형성한 동작층(102)과 쇼트키 접합을 형성하는 게이트 전극(105)과, 동작층(102) 양단에 형성한 고농도 불순물 영역으로 이루어지는 소스 영역(103) 및 드레인 영역(104)과, 그 표면에 오믹 접합을 형성하는 소스 전극(106) 및 드레인 전극(107)을 갖는다. 여기서, 각 전극이 접속하는 동작층(102), 소스 및 드레인 영역(103, 104)을 FET의 동작 영역(108)이라 하며, 도 4의 (A)에서는 파선으로 나타낸다.
본 명세서에서는, FET 동작 영역(108) 내의 게이트 전극(105), 소스전극(106), 드레인 전극(107)은 게이트 배선(112), 소스 배선(113), 드레인 배선(114)을 통해 게이트 패드 GP, 소스 패드 SP, 드레인 패드 DP와 각각 접속하는 것으로 한다. 또한, 게이트 배선(112), 소스 배선(113), 드레인 배선(114)이 집속되며, 대응하는 각 패드에 이르는 부분을 게이트 단자 G, 소스 단자 S, 드레인 단자 D라 한다.
단자에 대하여, 여기서는 도시를 생략하지만, 피보호 소자(100)에, 게이트 패드 GP, 소스 패드 SP, 드레인 패드 DP 전부를 구비하지 않아도 되며, 패드는 배치되어 있지 않지만 단자가 존재하는 경우를 포함하는 것으로 한다. 예를 들면, 2개의 FET을 집적화한 2단 증폭기 MMIC에서는, 전단 FET의 드레인과 후단 FET의 게이트에는 패드가 존재하지 않지만 단자는 존재하는 것과 같은 경우이다.
각 배선(112, 113, 114)은 금속 배선에 한하지 않으며, N+층에 의한 저항 등도 포함한다. 또한, 동작 영역(108) 내의 각 전극에 대응하는 각 본딩 패드 SP, DP, GP는 똑같은 배선만으로 접속되어 있다고는 할 수 없으며, 배선 도중에 저항이나 용량, 인덕터 등이 삽입되어 있는 경우도 포함한다. 즉, DC, AC, 고주파 등 어떠한 전기적 신호가 각 동작 영역(108) 내의 전극에 상당하는 각 본딩 패드 사이에 제공되는, 모든 경우를 포함하면 한다.
여기서는 일례로서, 게이트 전극(105), 소스 전극(106) 및 드레인 전극(107)은 각각 금속 배선(112, 113, 114)에 의해 연장되어, 게이트 패드 GP, 소스 패드 SP, 드레인 패드 DP와 접속한다.
MESFET에서는, 게이트 쇼트키 접합 용량이 작은 게이트 단자 G-소스 단자 S 사이 또는 게이트 단자 G-드레인 단자 D 사이에, 게이트 단자 G 측을 마이너스로 하여 서지 전압을 인가하는 경우가 정전 파괴에 가장 약하다. 이 경우, 동작 영역(108)과 동작 영역(108)의 표면에 형성된 게이트 전극(105)과의 계면에 형성되는 쇼트키 배리어 다이오드(115)에 대하여 역 바이어스로 정전기가 인가되는 상태로 된다.
도 4의 (B), 도 4의 (C)와 같이, GaAs MESFET(100)에서, 정전 파괴 전압을 고려할 때에는 게이트 쇼트키 접합은 역 바이어스 상태이다. 즉, 그 때의 등가 회로는 게이트 단자 G-소스 단자 S 사이 및 게이트 단자 G-드레인 단자 D 사이에, 쇼트키 배리어 다이오드(115)가 접속된 회로로 된다.
정전 파괴로부터의 보호를 위해서는, 약한 접합인 게이트 전극(105)의 쇼트키 접합에 걸리는 정전 에너지를 경감하면 된다. 따라서, 본 실시 형태에서는 MESFET(100)의 2 단자 사이에 병렬로 상기의 보호 소자(200)를 접속하며, 대응하는 2 단자 사이에서 인가되는 정전 에너지에 대하여, 그것을 일부 방전하기 위한 바이패스로 되는 경로를 형성함으로써, 정전 파괴로부터 약한 접합을 보호하는 것으로 하였다.
본 실시 형태에서는, 도 4의 (A), 도 4의 (C)와 같이, 소스 단자 S-게이트 단자 G의 2 단자 사이로 되는 소스 패드 SP-게이트 패드 GP 사이와, 드레인 단자 D-게이트 단자 G의 2 단자 사이로 되는 드레인 패드 DP-게이트 패드 GP 사이에, 보호 소자(200)를 각각 병렬로 접속한다. 이것에 의해, 2 단자가 접속되는 본딩 패드로부터 인가된 정전 에너지를 각 배선(120)을 사용하여, 보호 소자(200) 내부에서 일부 방전시킬 수 있다. 즉, 정전 파괴 강도가 가장 약한 FET 동작 영역(108) 상의 게이트 쇼트키 접합에 이르는 정전 에너지를 감소시켜, FET(100)을 정전 파괴로부터 보호할 수 있다. 여기서는, 게이트 단자 G-드레인 단자 D 사이 및 게이트 단자 G-소스 단자 S 사이 둘 다에 보호 소자(200)를 접속하여 방전시키지만, 어느쪽이든 한쪽만이어도 된다.
도 4의 (A)의 보호 소자의 B-B선 단면도는 도 2의 (A)와 마찬가지이다. 이와 같이, 본 명세서에서 보호 소자(200)의 접속이란, 피보호 소자(100)가 형성되는 반절연성 기판(101) 표면에, 4㎛의 이격 거리를 갖고 제1 N+형 영역(201) 및 제2 N+형 영역(202)을 주입·확산에 의해 형성하며, 제1 N+형 영역(201)을 FET의 하나의 단자와 접속하고, 제2 N+형 영역(202)을 FET의 다른 단자와 접속하는 것을 말하며,피보호 소자인 MESFET(100)과 보호 소자(200)는 동일한 칩에 집적화된다. 또한, 기판 표면이 반절연성이 아닌 경우에는, 불순물 이온 주입에 의한 절연화 영역(203)이 양 N+형 영역(201, 202) 사이에 형성된다.
또한, 본 명세서에서는 설명의 편의상, FET(100)의 1개의 단자인 게이트 단자 G에 접속하는 보호 소자(200)의 단자를 제1 N+형 영역(201)으로 하며, 다른 단자로 되는 소스 단자 S 및 드레인 단자 D에 접속하는 보호 소자(200)의 단자를 제2 N+형 영역(202)으로 하여 설명한다. 즉, 도 1에서는 FET(100)에 접속하는 보호 소자(200)가 2개 있으며, 각각의 제1 N+형 영역(201)이 금속 전극(204)을 통해 게이트 패드 GP에 접속되며, 제2 N+형 영역(202)이 금속 전극(204)을 통해 드레인 패드 DP 및 소스 패드 SP에 접속한다. 금속 전극(204)과 제1 및 제2 N+형 영역(201, 202)은 쇼트키 접합을 형성하며, 금속 전극(204)의 일부는 반절연 기판(101)으로 연장되어 기판 표면과 쇼트키 접합을 형성한다. 또한, 금속 전극(204)의 구조는 일례이며 도 2 및 도 3의 구조 중 어느 것이어도 된다.
즉, 이 보호 소자(200)는 각 패드에 접속하는 배선(120)을 통해 1개의 단자로 되는 제1 N+형 영역(201)을 게이트 패드 GP에 접속하며, 또 하나의 단자로 되는 제2 N+형 영역(202)을 소스 패드 SP 및 드레인 패드 DP에 접속하고 있고, FET의 접합인 게이트 단자 G-소스 단자 S 사이 및 게이트 단자 G-드레인 단자 D 사이에 병렬로 접속되어 있다.
이것에 의해, 게이트 단자 G-소스 단자 S 사이 및 게이트 단자 G-드레인 단자 D 사이에 인가된 정전 에너지를 보호 소자(200)에 의해 일부 방전시킬 수 있다. 즉, 정전 파괴 강도가 가장 약한 FET 동작 영역 상의 게이트 쇼트키 접합에 이르는 정전 에너지를 크게 감쇠시켜, FET을 정전 파괴로부터 보호할 수 있다. 방전시키는 것은 게이트 단자 G-소스 단자 S 사이 및 게이트 단자 G-드레인 단자 D 사이이다. 또한, 어느쪽이든 한쪽이어도 된다. 즉, 이 구조에 의해, 보호 소자를 이용하지 않는 종래 구조와 비교하여, FET의 정전 파괴 전압을 대폭 향상시킬 수 있다.
종래에는, 게이트 단자 G-소스 단자 S 사이 및 게이트 단자 G-드레인 단자 D 사이에 인가된 정전 에너지는 동작 영역(108)에 100% 전달되고 있었지만, 본 발명에 따르면, 각 배선 또는 본딩 패드를 이용하여, 정전 에너지를 일부 보호 소자(200)에 바이패스시켜 보호 소자(200) 내부에서 방전시킬 수 있다. 이것에 의해, 동작 영역(108)에 전달되는 정전 에너지를 동작 영역(108)의 게이트 전극-소스 전극 사이 및 게이트 전극-드레인 전극 사이의 정전 파괴 전압을 초과하지 않을 정도까지 감쇠할 수 있다.
도 5는 보호 소자의 하나의 단자의 금속 전극에 본딩 패드를 이용한 예를 나타낸다. 도 5의 (A)는 평면도이고, 도 5의 (B)는 C-C선 단면도이다.
도 4에서는, 소스 패드 SP 및 드레인 패드 DP로부터 배선(120)을 인출하며, 그 배선(120)에 보호 소자(200)를 접속한 예를 나타내었다. 도 5에서는, 소스 패드 SP 및 드레인 패드 DP 주변에, 각 본딩 패드의 최하층의 쇼트키 금속층(210)과 쇼트키 접합을 형성하는 제2 N+형 영역(202)을 형성하며, 소스 패드 SP, 드레인 패드 DP의 일부를 제2 N+형 영역(202)에 접속하는 금속 전극(204)으로서 이용하는 구조이다. 제1 N+형 영역(201)은 제2 N+형 영역(202)과 근접하도록 배치되며, 게이트 패드 GP에 접속하는 배선(120)과 접속시킨다. 이와 같이, FET의 다른 단자와 접속하는 소스 패드 SP, 드레인 패드 DP에 직접 제2 N+형 영역(202)을 접속하여, 각 패드에 근접하게 보호 소자(200)를 배치하면, 소스, 드레인 패드 SP, DP로부터 직접 보호 소자(200)로 정전 에너지를 방전할 수 있기 때문에, 정전 파괴 전압을 향상시키는 효과가 크고, 또한 패드 주변의 스페이스를 유효하게 이용할 수 있기 때문에, 보호 소자(200)를 추가함에 따른 칩 면적의 증대를 방지할 수 있다.
또한 도시는 생략하였지만, 게이트 패드 GP에 직접 제1 N+영역(201)을 접속하며, 또한 제2 N+형 영역(202)은 제1 N+형 영역(201)에 근접하도록 배치하고, 또한 소스 패드 SP, 드레인 패드 DP에 접속하는 배선(120)과 접속시키면, 게이트 패드 GP로부터 직접 보호 소자(200)로 정전 에너지를 방전시킬 수 있으며, 마찬가지로 정전 파괴 전압을 향상시키는 효과가 크고, 보호 소자(200) 추가에 따른 칩 면적의 증대도 방지할 수 있다.
도 6은 신호 경로 도중에 보호 소자(200)를 접속한 것이다. 상술한 바와 같이, 게이트 전극(105)의 쇼트키 접합이 가장 정전 파괴에 약하여, 실제로 파괴되는 것은 동작 영역(108)의 게이트 전극(105) 부분에서 가장 많다. 따라서, 도 6과 같이, 게이트 패드 GP로부터 동작 영역(108)의 게이트 전극(105)에 이르는 신호 경로 도중에 보호 소자(200)를 접속함으로써, 가장 효과적으로 정전 파괴로부터 보호할 수 있다.
이 경우, 제1 N+형 영역(201)은 게이트 패드 GP로부터 동작 영역(108)에 이르는 게이트 배선(112)의 일부에 접속한다. 제2 N+형 영역(202)은 소스 패드 SP 및드레인 패드 DP 또는 각 패드에 접속하는 배선(120)과 접속한다. 예를 들면, 도 6의 게이트-소스 사이에서는 제2 N+형 영역(202)을 제1 N+형 영역(201)과 근접하게 배치하기 때문에, 제2 N+형 영역(202) 부분까지 소스 패드 SP로부터 배선(120)이 연장된다.
예를 들면, 게이트 배선(112)을 소스 패드 SP 또는 드레인 패드 DP에 근접하게 배선하여 동작 영역(108)에 접속하면, 신호 경로 도중에도 FET의 패드에 근접하게 보호 소자(200)를 접속할 수 있어서, 정전 에너지로부터의 보호에 보다 효과적이다.
또한, 보호 소자(200)는, 단자인 제1 및 제2 N+형 영역(201, 202)의 거리가 긴 쪽이 효과적이다. 이 거리는, 예를 들면 10㎛ 이상이 바람직하기 때문에, 피보호 소자의 패드나 배선 중 일부를 보호 소자(200)의 금속 전극(204)으로서 이용하면 된다. 예를 들면, 패드 중 적어도 한 변을 따라 보호 소자를 접속하면, 패드 주변의 스페이스를 활용하여 효과적으로 접속할 수 있다.
여기서, FET에서는 게이트 쇼트키 접합, 및 게이트 PN 접합이 가장 정전 파괴에 약하기 때문에, 게이트 단자 G-소스 단자 S 사이와 게이트 단자 G-드레인 단자 D 사이에 보호 소자를 접속하는 일례를 나타냈지만, 소스 단자 S-드레인 단자 D 사이에 보호 소자를 병렬로 접속해도 된다.
도 7에는 그 개념도를 도시한다. 접속예는 일례이다. 예를 들면 이 경우,소스 패드 SP에 접속하는 보호 소자(200)의 단자를 제2 N+형 영역(202)으로 하며, 드레인 패드 DP에 접속하는 보호 소자(200)의 단자를 제1 N+형 영역(201)으로 한다. 제2 N+형 영역은 패드 주변에 형성되고, 소스 패드 SP를 금속 전극(204)으로서 이용하고 있다.
이 등가 회로도는 도 7의 (B)이다. 이 경우, 게이트 단자 G-소스 단자 S 사이의 쇼트키 배리어 다이오드와 게이트 단자 G-드레인 단자 D 사이의 쇼트키 배리어 다이오드가 직렬로 접속한 것을 보호하고 있다. 이것은, 예를 들면 스위치 회로 장치와 같이 소스 전극과 드레인 전극이 양쪽 모두 입출력 단자로서 신호의 출입구로 되어 있는 경우 등에서, 이 보호 소자의 접속은 효과가 있다.
일반적으로, GaAs MESFET은 위성 방송, 휴대 전화, 무선 브로드밴드용 등, ㎓대 이상의 마이크로파 용도에 이용된다. 따라서, 양호한 마이크로파 특성을 확보하기 위해, 게이트 길이도 서브 미크론 오더로 되어 있어, 게이트 쇼트키 접합 용량이 매우 작게 설계되어 있다. 그 때문에, 정전 파괴에 매우 약하므로, GaAs MESFET을 집적화한 MMIC를 포함하여, 그 취급에 세심한 주의가 필요하였다. 또한, 음향, 영상, 전원용 등 주파수가 낮은 일반 민생용 반도체에서, 정전 파괴 전압을 높이기 위해 널리 채용되어 있는 보호 다이오드는 PN 접합을 갖기 때문에, 그 사용에 의해 기생 용량이 최소 수백 fF 이상으로 크게 증가하므로, GaAs MESFET의 마이크로파 특성을 크게 열화시켜서, 사용할 수 없었다.
그러나, 본 발명의 정전 파괴 보호 소자는 PN 접합이 없으며, 용량은 크더라도 수십 fF 이하이기 때문에, GaAs MESFET의 마이크로파 특성을 전혀 열화시키지 않고, 정전 파괴 전압을 크게 향상시킬 수 있다.
또한, 도 8, 도 9는 보호 소자의 다른 접속예를 나타내는 등가 회로도이다. 상술한 바와 같이, 본 발명의 보호 소자는 쇼트키 접합에 한하지 않고 PN 접합도 보호할 수 있다.
도 8은 실리콘 바이폴라 트랜지스터이다. 동작 영역(302)은 기판에, 예를 들면 N형 콜렉터 영역, P형 베이스 영역, N형 에미터 영역을 형성하고, 콜렉터 전극(305), 베이스 전극(304), 에미터 전극(303)을 접속한 것이다. 콜렉터 전극(305), 베이스 전극(304), 에미터 전극(303)은 동작 영역 밖에서 집속하여 콜렉터 단자 C, 베이스 단자 B, 에미터 단자 E로 된다. 또한, 콜렉터 단자 C, 베이스 단자 B, 에미터 단자 E에는 각각 콜렉터 패드 CP, 베이스 패드 BP, 에미터 패드 EP가 접속된다.
에미터 패드 EP, 베이스 패드 BP, 콜렉터 패드 CP로부터 인출한 배선(120)을 금속 전극(204)으로 하여 보호 소자(200)를 접속한다. 또한, 도 5, 도 6과 같이 패드나 패드에 접속하는 배선 중 일부를 금속 전극(204)으로서 이용함으로써, 보호 소자(200)의 한쪽 단자를 패드 또는 배선과 직접 접속해도 된다. 또한, 예를 들면 베이스 단자 B와 접속하는 베이스 패드로부터 동작 영역에 이르는 배선에, 보호 소자(200)의 1 단자를 접속해도 된다. 또한, 이 경우 기판은 실리콘 기판이기 때문에, 보호 소자(200)의 절연 영역(203)은 불순물 이온 주입에 의한 절연화 영역(203b)이다.
이러한 NPN 트랜지스터에서는, 베이스-에미터 간 접합, 베이스-콜렉터 간 접합이 각각 PN 접합이고, 콜렉터-에미터 간 접합이 NPN 접합이다. 특히 고농도층끼리의 접속인 에미터-베이스 사이가 가장 정전 파괴에 약하며, 다음으로 에미터-콜렉터 사이가 약한 접합이다. 집적 회로에서 베이스 단자 B가 직접 패드에 접속되지 않고, 에미터 단자 E와 콜렉터 단자 C가 직접 패드에 접속되어 있는 경우에는 에미터-콜렉터 사이가 가장 정전 파괴에 약해진다.
따라서, 도 8의 (B)와 같이 베이스-에미터 간 접합, 베이스-콜렉터 간 접합, 콜렉터-에미터 간 접합에 각각 병렬로 보호 소자를 접속하고 있다. 이것에 의해, 1개의 소자 내의 모든 PN 접합을 보호 소자에 의해 보호할 수 있다. 콜렉터-에미터 간 접합에 병렬로 보호 소자를 접속할 경우에는, NPN 접합에 보호 소자를 병렬로 접속한 것이 된다.
이 도면에서는 에미터 패드 EP에는 보호 소자(200)가 2개 접속되어 있다. 이와 같이, 동일한 패드에 대하여 복수의 보호 소자(200)가 접속되어도 된다.
도 8의 (C)는 피보호 소자의 에미터-콜렉터 사이에만 보호 소자를 접속한 등가 회로도이다. 에미터-콜렉터 사이는 베이스-에미터 사이 다음으로 정전 파괴에 약하다. 에미터가 GND이고, 콜렉터가 출력 단자로 되는 경우가 많으며, 이러한 경우에는 에미터-콜렉터 사이에 보호 소자를 접속하면 된다. 베이스가 입력 단자로 되는 경우도 많으며 그 때에는 베이스-에미터 사이에 보호 소자를 포함시키면 된다.
최근 실리콘 바이폴라 트랜지스터에 대하여 급속히 미세화 및 입체 구조화가진행하여, 기생 용량, 기생 저항을 대폭 저감함으로써, 종래 GaAs 디바이스만으로는 달성할 수 없었던 마이크로파 특성을 얻을 수 있게 되어, 휴대 전화, 무선 브로드밴드의 로우 노이즈 증폭기나 RF 블록용 MMIC 등의 ㎓대의 마이크로파 용도에 널리 사용되게 되었다. 따라서, GaAs MESFET와 마찬가지로, 양호한 마이크로파 특성을 확보하기 위해 에미터 폭도 서브 미크론 오더로 되어 있어서, 에미터-베이스 접합 용량 및 베이스-콜렉터 접합 용량이 매우 작게 설계되어 있다. 그 때문에, 정전 파괴에 매우 약하므로, 그 취급에 세심한 주의가 필요하였다. 또한, 음향, 영상, 전원용 등 주파수가 낮은 일반 민생용 반도체에서, 정전 파괴 전압을 높이기 위해 널리 채용되어 있는 보호 다이오드는 PN 접합을 갖기 때문에, 그 사용에 의해 기생 용량이 최소 수백 fF 이상 크게 증가하기 때문에, 실리콘 마이크로파 바이폴라 트랜지스터의 마이크로파 특성을 크게 열화시켜서, 사용할 수 없었다.
그러나, 본 발명의 정전 파괴 보호 소자는 PN 접합이 없으며, 용량은 크더라도 수십 fF 이하이기 때문에, 실리콘 마이크로파 바이폴라 트랜지스터의 마이크로파 특성을 전혀 열화시키지 않아, 정전 파괴 전압을 크게 향상시킬 수 있다.
다음으로, 도 9를 참조하여, 보호 소자의 접속예의 제2 실시 형태로서 용량을 예로서 설명한다.
도 9의 (A)는 집적 회로에 내장되는 용량의 평면도이고, 도 9의 (B)는 도 9의 (A)의 D-D선 단면도이며, 도 9의 (C)는 등가 회로도이다. 이 경우, 매립 산화막(402)을 형성한 실리콘 기판(401)의 표면에, 절연화 영역(203b)을 협지하여 제1N+형 영역(201) 및 제2 N+형 영역(202)을 형성하여, 보호 소자(200)로 한다. 또한, 하층 전극(404) 및 상층 전극(403)이 제1 N+형 영역(201) 및 제2 N+형 영역(202)과 각각 오믹 접합을 형성한다. 상층 전극(403) 및 하층 전극(404)은 유전체로 되는 층간 산화막(405)을 개재하여 배치된다. 종래에는 기판(401)에 형성한 절연화층(125)에 의해, 상층 전극(403)과 하층 전극(404)의 전위를 분리할 뿐이었지만, 본 실시 형태과 같이 기판(401)에 보호 소자(200)를 더 형성함으로써, 도 9의 (C)와 같이 상층 전극(403)과 하층 전극(404) 사이에 보호 소자(200)를 병렬로 접속한 구조로 된다. 일반적으로, 층간 산화막(405)은 얇아, 용량이 2개인 단자인 상층 전극(403)-하층 전극(404) 사이에 외부로부터 정전 에너지가 인가되었을 때, 층간 산화막(405)이 절연 파괴되기 쉽다. 또한, 마이크로파 집적 회로에 집적화되는 용량은 용량값이 작으며, 또한 한층 더 절연 파괴되기 쉽다. 따라서, 보호 소자(200) 사이에서 외부로부터 인가되는 정전 에너지의 일부를 방전시켜, 층간에 인가되는 정전 에너지를 저감함으로써 절연 파괴로부터 용량을 보호할 수 있다.
또한, 도 10은 MOSFET을 도시한다.
동작 영역(502)은 기판에 예를 들면 N형 드레인 영역, N형 소스 영역, P형 채널 영역을 형성하고, 드레인 전극(505), 소스 전극(504), 게이트 전극(503)을 접속한 것이다. 드레인 전극(505), 소스 전극(504), 게이트 전극(503)은 동작 영역 밖에서 집속하며 드레인 단자 D, 소스 단자 S, 게이트 단자 G로 된다. 또한, 드레인 단자 D, 소스 단자 S, 게이트 단자 G에는 각각 드레인 패드 DP, 소스 패드 SP,게이트 패드 GP가 접속한다.
드레인 패드 DP, 소스 패드 SP, 게이트 패드 GP에서 인출한 배선(120)을 금속 전극(204)으로 하여 보호 소자(200)를 접속한다. 또한, 도 5, 도 6과 같이 패드나 패드에 접속하는 배선의 일부를 금속 전극(200)으로서 이용함으로써, 보호 소자(200)의 한쪽 단자를 패드 또는 배선과 직접 접속해도 된다. 또한, 예를 들면 게이트 단자 G가 접속되는 패드로부터 동작 영역에 이르는 배선에, 보호 소자(200)의 1 단자를 접속해도 된다. 또한, 이 경우 기판은 실리콘 기판이기 때문에, 보호 소자(200)의 절연 영역(203)은 불순물 이온 주입에 의한 절연화 영역(203b)이다.
MOSFET은 게이트 전극과 동작 영역과의 사이에 게이트 절연막이 존재하며, 게이트 MOS 용량을 구성하고 있다. 등가 회로 상으로는, 게이트-소스 사이 및 게이트-드레인 사이에, 용량이 존재하고 있는 것으로 된다. 게이트 절연막은 스위칭 스피드를 향상시키기 위해 매우 얇게 형성되어 있어서, 게이트 용량이 정전 파괴에 약하다.
따라서, 도 10과 같이 MOSFET의 게이트-소스 사이 및 게이트-드레인 사이에 보호 소자(200)를 병렬로 접속함으로써, 약한 게이트 MOS 용량을 정전 파괴로부터 보호할 수 있다.
또한, 도 10의 (C)와 같이, 예를 들면 게이트-소스 사이 등, 피보호 소자의 2 단자 사이 중 어느 하나에 접속해도 된다.
최근 MOSFET은 PC용 마이크로 프로세서 LSI나 메모리용 LSI의 고속화를 도모하기 위해, 미세화, 입체 구조화가 진행되어, 기생 용량, 기생 저항을 대폭 저감함으로써, 종래 GaAs 디바이스만으로는 달성할 수 없었던 마이크로파 특성을 얻을 수 있게 되어, 휴대 전화, 무선 브로드밴드의 파워 증폭기나 RF 블록용 MMIC 등의 ㎓대의 마이크로파 용도에 널리 사용되게 되었다. 따라서, GaAs MESFET와 같이 양호한 마이크로파 특성을 확보하기 위해, 게이트 길이도 서브 미크론 오더로 되어 있어서, 게이트 MOS 용량이 매우 작게 설계되어 있다. 또한, 고속화를 도모하기 위해 게이트 산화막도 얇게 되어 있는 것도 원인이 되어, 정전 파괴에 매우 약하므로, 그 취급에 세심한 주의가 필요하였다. 또한, 음향, 영상, 전원용 등 주파수가 낮은 일반 민생용 반도체에서, 정전 파괴 전압을 높이기 위해 널리 채용되어 있는 보호 다이오드는 PN 접합을 가지며, 있고, 그 사용에 의해 기생 용량이 최소 수백 fF 이상으로 크게 증가하기 때문에, 마이크로파 MOSFET의 마이크로파 특성을 크게 열화시켜, 사용할 수 없었다.
그러나, 본 발명의 정전 파괴 보호 소자는 PN 접합이 없고, 용량은 크더라도 수십 fF 이하로 되기 때문에, 마이크로파 MOSFET의 마이크로파 특성을 전혀 열화시키지 않고, 정전 파괴 전압을 크게 향상시킬 수 있다.
본 발명의 보호 소자는 PN 접합, 쇼트키 접합 또는 용량을 갖는 피보호 소자의 2 단자 사이에 접속함으로써, 보호 소자 내에서 정전 에너지를 방전시켜, 피보호 소자의 정전 파괴 내압을 향상시키는 것이다. 즉, 상술한 예에 한하지 않고 PN 접합, 쇼트키 접합을 갖는 모든 반도체 소자에 적용할 수 있는 것이다. 또한, 접속예는 일례일 뿐, 청구항에 기재된 범위에 의해서만 규정되는 것이다.
상술한 피보호 소자에서는, 종래에는 어느 것이나 피보호 소자 중 어느 2 단자 사이의 최저 정전 파괴 전압은 200V 이하이었다. 그러나, 본 발명의 보호 소자를 접속함으로써, 최저 정전 파괴 전압으로 되는 2 단자 사이의 정전 파괴 전압을 보호 소자 접속 전과 비교할 때 20V 이상 향상시킬 수 있어, 200V 이상으로 할 수 있다.
여기서, 보호 소자(200)의 형상 및 접속 위치에 대하여 더 설명한다. 보호 소자(200)에 정전기가 인가되었을 때에는 정전기 전류가 발생된다고 생각되기 때문에, 보호 소자(200)에 정전기 전류를 많이 흘리면 보호 효과가 보다 향상된다. 즉, 보호 소자(200)를 흐르는 정전기 전류를 보다 많이 흘릴 수 있도록 보호 소자(200)의 형상 및 접속 위치를 고려하면 된다.
상술한 바와 같이, 본 실시 형태의 보호 소자는 제1 고농도 불순물 영역(201)과 제2 고농도 불순물 영역을 대향 배치하고, 양 영역 주위에 절연 영역(203)을 배치한 구조이다. 양 영역을 2 단자로 하여 피보호 소자에 접속하며, 피보호 소자의 2 단자 사이에 인가되는 정전 에너지를 제1 고농도 불순물 영역(201)과 제2 고농도 불순물 영역(202) 사이에서 방전시킨다.
도 12와 같이, 제1 고농도 불순물 영역(201)은 제2 고농도 불순물 영역(202)에 대향하는 1개의 측면과, 반대측의 측면을 갖는다. 제2 고농도 불순물 영역도 마찬가지로, 제1 고농도 불순물 영역(201)에 대향하는 1개의 측면과, 반대측의 측면을 갖는다. 양 영역이 상호 대향하고 있는 1개의 측면을 대향면 OS라 한다.
또한, 이하 제1 고농도 불순물 영역은 제1 N+형 영역(201)을, 제2 고농도 불순물 영역은 제2 N+형 영역(202)을 예로 설명하지만, 본 실시 형태의 제2 고농도 불순물 영역(202)은 1개의 확산 영역에 한하지 않는다. 즉, 제1 고농도 불순물 영역(201)에 대향 배치되며, 정전 에너지를 방전하기 위해 이용되는 모든 고농도 불순물 영역을 총칭한다. 즉, 제2 고농도 불순물 영역(202)은 1개의 제1 고농도 불순물 영역(201)에 대향 배치되어 있으면, 1개의 불순물 확산 영역으로 구성되어도 되고, 분할된 복수의 불순물 영역의 집합이어도 된다.
또한, 제2 고농도 불순물 영역(202)은 복수 종류로 나뉘어져 있는 경우, 상호 직접적으로는 연속하지 않고 불연속으로 되어 있어도 된다. 즉, 동일한 피보호 소자(100)의 동일한 단자에 접속되어 있으며, 대향하는 제1 고농도 불순물 영역(201)이 공통인 제2 고농도 불순물 영역(202)은 제2 고농도 불순물 영역(202) 상에 금속 전극이 있는 경우, 정전기에 의한 전압에 의해 공핍층이 금속 전극에 도달하여 보호 소자 자체가 파괴하지 않을 정도로 충분히 높은 불순물 농도를 유지하고 있으면, 불순물 농도의 차이가 있어도 된다. 또한, 이들 불순물 농도의 차이, 사이즈의 차이, 형상의 차이 등 어떠한 종류의 차이가 있더라도 이들을 총칭하여 제2 고농도 불순물 영역(202)으로 한다.
마찬가지로, 동일한 피보호 소자(100)의 동일한 단자에 접속되어 있으며, 대향하는 제2 고농도 불순물 영역(202)이 공통인 제1 고농도 불순물 영역(201)은 불순물 농도의 차이, 사이즈의 차이, 형상의 차이 등 어떠한 종류라도 이들을 총칭하여 제1 고농도 불순물 영역(201)으로 한다.
또한, 이하의 절연 영역(203)은 GaAs 기판의 일부(203a)를 예로 설명하였지만, 상술한 바와 같이 기판에 불순물을 이온 주입하여 절연화한 절연화 영역(203b)이어도 마찬가지로 실시할 수 있다.
도 12는 ISE TCAD(ISE사제 TCAD)에 의해 보호 소자(200)의 전압-전류 특성을 디바이스 시뮬레이션했을 때의 단면 모델이다. 50㎛ 두께의 GaAs 반절연 기판 상에 도우즈량 5×13㎝-2, 가속 전압 90KeV의 이온 주입과 어닐링에 의해 제1 N+영역(201), 제2 N+영역(202)을 형성하여, 보호 소자(200)를 형성한다. 즉, 이 구조에서는 제1 N+형 영역(201)과 제2 N+형 영역(202) 사이 및 양 영역 주위가 모두 절연 영역(203)으로 된다.
제1 N+영역(201)은 도 12에 도시하는 바와 같이 양 영역의 대향면 OS에 대하여 이격되는 방향의 폭 α1을 5㎛ 정도 이하로 하며, 구체적으로는 3㎛로 한다. α1은 좁으면 좁을수록 좋지만, 보호 소자로서 기능하는 한계로서 0.1㎛ 이상은 필요하다. 또한, 본 실시 형태에서는 제2 N+형 영역(202)으로부터 4㎛ 정도 이격하여 거의 평행하게 배치하지만, 방전하기 쉽게 하기 위해 평면 패턴에서 제1 N+형 영역의 끝을 뾰족하게 한 형상으로 하는, 즉 제2 N+형 영역(202)과의 이격 거리가 변화되는 패턴이어도 된다. α1을 5㎛ 이하로 하는 근거에 대해서는 후에 설명한다.
제1 N+형 영역(201) 및 제2 N+영역(202)에는 도 12와 같이 금속 전극(204)이 접속된다. 또한, 금속 전극(204)과 제1 및 제2 N+형 영역의 접속 방법에는 도 2 및 도 3에 나타낸 방법을 생각할 수 있다.
제2 N+형 영역(202)은, 예를 들면 패드 아래에 형성된 확산 영역이고, 여기서는 그 폭 α2를 51㎛로 한다. 제1 및 제2 N+형 영역의 각각에 금속 전극(204)을 1㎛씩 내측에 형성한다. 또한, 디바이스 사이즈로 되는 깊이(예를 들면, FET이면 게이트 폭)는 1㎛로 한다.
그리고, 제1 N+영역(201)을 플러스로 하며, 제2 N+영역(202)을 마이너스로 하고, 220㎊, 0Ω으로 정전기 전압 700V가 인가된 것을 상정하여 1A의 전류를 흘리는 시뮬레이션을 행하였다.
도 13, 도 14, 도 15에는 각각 시뮬레이션에 의한 전자 전류 밀도, 홀 전류 밀도 및 재결합 밀도의 분포를 나타낸다. 단위는 어느 것이나 ㎝-3이다. 또한, 도 13에는 상부에 도 12에 도시한 단면 모델을 중첩하여 배치하였다. 도 14 및 도 15도 마찬가지이다.
도 13의 전자 전류 밀도 분포에서, p1 영역이 제1 N+형 영역(201), 제2 N+형 영역(202) 양쪽에 걸친 영역 중에서 가장 밀도가 높은 영역이다. 전자 전류와 홀 전류를 합한 전류가 전체 전류이지만 홀 전류보다 전자 전류쪽이 훨씬 크기 때문에 전자 전류를 전류의 대표로 하여, 본 실시 형태에서는 제1 및 제2 N+형 영역 주변,혹은 기판 표면으로부터, p1의 10% 정도의 전자 전류 밀도로 되는 q1 영역 부근까지를 보호 소자(200)의 전류 경로로 정의한다. q1 영역 부근까지로 한 이유는 q1 영역보다도 전류 밀도가 적은 영역에서는 동작에 영향을 미치지 않는다고 생각되기 때문이다.
도 13으로부터 알 수 있는 바와 같이, α1의 폭이 좁음으로써 전류는 제1 N+영역(201)의 대향면 OS와 반대측면에도 많이 돌아 들어가고 있다. 이 돌아 들어가는 전류는 정전기가 인가되었을 때도 마찬가지로 발생한다고 생각된다.
제1 N+영역(201)의 외측에 있는 q1 영역은 제1 N+영역(201)으로부터 가장 먼 장소이며, X 축에서 20㎛ 부근으로 되어 있다. 제1 N+영역(201)의 외측 끝의 X 좌표는 도 12와 같이 5㎛이고, 제1 N+영역(201)의 외측 15㎛까지는 제1 N+영역(201), 제2 N+영역(202)의 양쪽에 걸친 가장 전자 전류 밀도가 높은 영역의 10% 정도의 전자 전류가 흐르고 있다.
도 14의 홀 전류도 마찬가지로 제1 N+영역(201)의 외측으로 돌아 들어간다. 이 홀 전류 밀도 분포에서 X 좌표 20㎛ 부근의 q2 영역의 홀 전류 밀도는 제1 N+영역(201), 제2 N+영역(202)의 양쪽에 걸친 가장 밀도가 높은 홀 전류 밀도의 p2 영역에 대하여 2% 정도의 홀 전류 밀도로 되어 있다.
도 15의 재결합 전류도 마찬가지로 제1 N+영역(201)의 외측에 돌아 들어간다. 도 15의 재결합 밀도 분포에서 X 좌표 20㎛ 부근의 q3 영역의 재결합 밀도는 제1 N+영역(201), 제2 N+영역(202)의 양쪽에 걸치는 가장 밀도가 높은 재결합 밀도의 p3 영역에 대하여 10% 정도로 되어 있다.
도 16은 상기 분포도를 바탕으로, 제1 N+형 영역(201)과 제2 N+형 영역(202) 주위의 절연 영역(203)에 형성되는 전류 경로를 나타내는 모식도이다. 비교를 위해, 도 16의 (A)에 α1과 α2가 동등한 폭으로, 51㎛ 전후로 넓은 경우(이하 a 구조라 함)의 모식도를 도시한다. 도 16의 (B)는 도 12에 도시한, 제1 N+형 영역(201)을 제2 N+형 영역(202)과 비교하여 충분히 좁은 폭(α1<<α2 : 이하 b 구조라 함)으로 한 경우이다.
또한, 도 16의 (A)의 바탕으로 되는 분포도는 α1 및 α2가 동일하기 때문에 좌우 대칭으로 밀도가 분포되어 있다. a 구조에 대해서는 분포도의 도시는 생략하고, 모식도를 도시한다.
도 16의 (A)와 같이, α1 및 α2의 폭이 넓은 (50㎛) 경우에는, 대향면 사이 및 저면부 부근에 화살표과 같이 전류 경로(p1 영역부터 q1 영역 부근까지)가 형성된다. 본 명세서에서는, 도면과 같이 기판 표면으로부터 소정의 깊이로 형성되며, 제1 N+영역(201) 및 제2 N+형 영역(202)의 대향면 OS 사이와, 양 영역의 저면 부근사이의 절연 영역(203)에 형성되는 전자 전류 및 홀 전류의 경로를 제1 전류 경로 I1라 한다. 즉, a 구조의 보호 소자의 전류 경로는 제1 전류 경로 I1뿐이다.
한편, 도 16의 (B)와 같이, α1을 5㎛ 정도까지 좁게 하면, 전자 전류 및 홀 전류는 대향면 OS 사이와 저면부 부근에 형성되는 제1 전류 경로 I1 이외에, 제1 전류 경로 I1보다 깊은 영역에 경로가 더 형성된다. 이 경로는 제1 N+영역(201)을 돌아 들어가며, 대향면 OS와 반대측의, 제1 N+형 영역 외측의 측벽도 이용하여 전자 전류 및 홀 전류가 이동하여, a 구조에 비해 q1 영역이 하방에 형성된다.
본 명세서에서는 도면과 같이, 제1 전류 경로 I1보다 깊은 영역에 형성되며, 제2 N+형 영역(202)으로부터, 제1 N+형 영역(201)의 대향면 OS와는 반대측의 측면에 이르는 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로를 제2 전류 경로 I2라 한다.
도 16의 (B)에서, 제2 전류 경로 I2는 제2 N+형 영역(202)의 폭이 50㎛로 충분히 넓기 때문에, 제2 N+형 영역(202) 부근에서는 넓은 저면부의 수평 방향으로 전류 경로가 형성된다.
한편, 제1 N+형 영역(201)에서는 폭 α1이 상술한 바와 같이 5㎛ 정도로 좁기 때문에, 제1 N+형 영역(201)을 돌아 들어가는 경로로 전류가 흐르며, 제1 N+형 영역(201)의 저면부뿐만 아니라, 대향면 OS와 반대측의 측면도 전류 경로로 된다.
즉, 상기 도면으로부터 알 수 있는 바와 같이, a 구조의 경우에는 보호 소자의 전류 경로는 제1 전류 경로 I1뿐이지만, b 구조의 보호 소자(200)는 미세한 제1 N+영역(201)에 의해 제2 전류 경로 I2를 형성하여, 제1 전류 경로 I1과 제2 전류 경로 I2의 2개의 전류 경로를 형성하고 있다.
제2 전류 경로 I2는 제1 N+영역(201)의 외측 측면으로부터 전류가 출입하고 있다. 또한, 제2 전류 경로 I2는 제1 전류 경로 I1에 비해, 제1 및 제2 N+형 영역보다 깊은 영역을 통해, 우회(멀리 돌아감)하여 제1 N+형 영역(201)에 도달하는 것으로, 절연 영역(203) 내에 긴 경로를 얻을 수 있다. 이것에 의해, 절연 영역(203) 내의 트랩(GaAs인 경우 EL2)을 이용하여 전도도 변조 효과의 기회를 보다 많이 만들 수 있다.
즉, b 구조에서는 제2 전류 경로 I2를 형성함으로써, 제1 전류 경로 I1뿐인 경우에 비해 전도도 변조 효율을 향상시켜, 보다 많은 전류를 흘리는 것을 가능하게 하고 있다. 제1 및 제2 N+형 영역 사이를 흐르는 전류값이 증가하는 것은 정전기가 인가되었을 때, 정전기 전류를 보다 많이 흘릴 수 있게 되어, 보호 소자로서의 효과가 증대된다.
이와 같이, 고의로 전류 경로를 길게 우회시킴으로써 메인 캐리어가 그 극성과 반대의 극성의 캐리어와 만날 기회를 늘려 전도도 변조 효율을 향상시키는 방법은 IGBT 등의 전도도 변조 디바이스에서는 바람직하게 채용되는 방법이며, 이하에자세히 설명한다.
일반적으로, 절연 영역을 절연 영역답게 형성하는 것이 트랩의 존재이다. 도너 트랩이란 원래의 성질은 플러스 전하를 가지며, 전자가 들어오면 중성이 되어 전도도 변조의 매체로 될 수 있는 것으로, GaAs의 경우에는 EL2가 도너 트랩이다. 또한, 불순물 주입에 의한 절연화 영역(203b)에도 트랩은 존재한다.
도 17에, 도 12에 도시하는 구조의 디바이스에서, 제1 N+형 영역(201)을 플러스로 하며 제1 N+형 영역(201)-제2 N+형 영역(202) 사이에 인가하는 전압을 높여 갔을 때의 깊이 1㎛에서의 전압-전류 특성을 시뮬레이션한 결과를 나타낸다. 이 도면에 도시하는 바와 같이, 항복 전압은 20∼30V이다.
이와 같이, 보호 소자(200)는 20∼30V에서 항복되며, 그 이상의 전압이 인가되면 바이폴라 동작으로 되어 전도도 변조가 일어난다. 보호 소자는 수백 V의 정전기 전압이 인가된 경우에 항복시켜 사용하기 때문에, 보호 소자(200)의 동작 상태는 초기 상태에서부터 전도도 변조가 일어나고 있다.
이 전도도 변조가 보다 많이 행해지면 그만큼 항복 후의 사태 증배가 보다 심하게 되어 전자-홀의 생성 재결합이 왕성하게 진행되기 때문에 전류가 보다 많이 흐른다.
이와 같이, 보호 소자(200)에 제2 전류 경로 I2를 형성함으로써, 깊은 영역 및 대향면 OS와 반대측의 제1 N+형 영역(201)의 외측 방향에서의 전도도 변조 효율을 향상시킬 수 있다.
또한, 제2 전류 경로 I2를 형성하기 위해 제1 N+형 영역(201)의 폭을 5㎛ 이하로 좁히기 때문에, 제1 전류 경로 I1에서도 제1 N+형 영역(201) 부근의 전자가 서로 섞여 서로 반발하게 되어, a 구조에 비해 보다 깊은 경로를 주된 캐리어인 전자가 통과하게 되기 때문에, 그만큼 제1 전류 경로 I1 자신도, 종래보다 전도도 변조를 많이 받는다.
도 18에 나타내는 그래프를 이용하여, b 구조의 전체 전류값에 대한 제2 전류 경로 I2의 전류값의 비율을 구하였다. 이것은 제1 N+형 영역(201)을 플러스로 하며, 220㎊, 0Ω에서 약 700V의 정전기가 인가된 것을 상정하여 깊이 1㎛에 1A의 전류를 흘린 시뮬레이션을 행한 경우의, 표면으로부터 2㎛ 깊이의 전자 전류 밀도의 X 좌표 의존성 그래프이다.
표면으로부터 2㎛의 깊이의 전자 전류 밀도에서, 제1 N+형 영역(201) 바로 아래에 상당하는 전자 전류 밀도를 제1 N+형 영역(201)의 X 방향의 폭으로 적분하여 그 값을 제1 전류 경로 I1분으로 하고, 제1 N+형 영역(201)으로부터 외측 부분에 상당하는 전자 전류 밀도를 그 외측 부분의 X 방향의 폭으로 적분한 값을 제2 전류 경로 I2분으로 하여, 제2 전류 경로 I2의 전류값의 비율을 계산하였다.
그 결과, 전체 전류값에 대한 제2 전류 경로 I2의 비율은 0.48(2.89/(3.08+ 2.89))이며, 제1 전류 경로 I1과 동등한 전류값인 것을 알 수 있다.
또한, 후에 자세히 설명하지만 b 구조의 경우의 제1 전류 경로 I1 자체가 a 구조의 제1 전류 경로 I1보다도 큰 전류값을 갖고 있다. 즉, b 구조에서는 제2 전류 경로 I2는 자신의 제1 전류 경로 I1과 동등하기 때문에, 전체적으로 a 구조보다 훨씬 큰 전류가 흐르게 된다.
또한, 부차적인 효과로서 상술한 바와 같이, 제1 전류 경로 I1과 제2 전류 경로 I2를 합쳐 a 구조보다 전류 경로가 대폭적으로 크게 넓어지기 때문에, 결정 내의 온도가 종래보다 내려가고, 그만큼 전자, 홀의 이동도가 높아져서, 그만큼 전류를 보다 많이 흘릴 수 있다.
그 결과, 보호 소자(200) 전체적으로의 전류값이 증가하기 때문에, 보호 효과가 높아진다.
도 19에는, 전자 전류, 홀 전류, 재결합 밀도의 범위(넓이)를 비교한 표를 나타낸다. 이것은 a 구조의 경우와 b 구조의 경우에 대하여 시뮬레이션하며, 그 결과 얻어진 도 13~도 15와 마찬가지의 밀도 분포의 값을 일정 조건 하에서 비교한 것이다.
도 19의 (A)에서, y_2는 각각의 밀도 분포도에서 표면에서 2㎛의 깊이에서 수평 방향으로 절단했을 때의 단면으로, 각 밀도가 105㎝-3이 되는 곳의 X 방향의 폭을 ㎛ 단위로 나타낸 수치이다.
X_0은 도 12에 나타내는 좌표에서 X=0㎛의 Y 방향의 단면에서 각 밀도가 105㎝-3이 되는 곳의 표면으로부터의 깊이를 ㎛의 단위로 나타낸 수치이다.
승산은 y_2의 값과 X_0의 값을 곱한 값으로, 각 밀도에서의 105㎝-3의 포인트별를 서로 연결하여 합한 결과 생기는 도형의 면적을 의사적으로 비교하기 위한 값이다. 즉, 승산이란 각각 전자, 홀, 재결합의 각 범위를 나타내는 지표이다.
또한, 표에 나타낸 a 구조란, 제1 N+영역(201), 제2 N+영역(202) 모두 51㎛(=α1=α2)의 폭이고, 제2 N+영역(202)을 플러스로 하며, 제1 N+영역을 마이너스로 하고 깊이를 1㎛로 한 a 구조이며, 0.174A를 흘린 계산 결과이다.
b 구조-1은 제1 N+영역(201)의 폭 α1을 3㎛, 제2 N+영역(202)의 폭 α2를 51㎛로 하며 제2 N+영역(202)을 플러스로 하며, 제1 N+영역을 마이너스로 한 b 구조이고, 깊이 1㎛에서 0.174A를 흘린 계산 결과이다.
b 구조-2는, b 구조-1과 인가하는 극성을 반대로 하고, 제1 N+영역(201)의 폭 α1을 3㎛로 하며, 제2 N+영역(202)의 폭 α2를 51㎛로 하고 제1 N+영역을 플러스로 하며, 제2 N+영역을 마이너스로 한 b 구조이고, 깊이 1㎛에서 0.174A를 흘린 계산 결과이다.
이상의 3개의 각 밀도에서의 모든 승산은 b 구조-1, b 구조-2 모두 a 구조보다 큰 값으로 되어 있다.
이것은 제1 N+영역(201)이 플러스이더라도, 제2 N+영역(202)이 플러스이어도, 어느 극성에서도 b 구조쪽이 a 구조보다 전자 전류, 홀 전류, 재결합 어느 것이나 넓은 범위로 분포하는 것을 나타내고 있으며, 그만큼 전도도 변조 효율이 높아지는 것을 나타내고 있다. 또한, 전류가 넓은 범위에 걸쳐 흐르는 것은 온도가 저하되는 것을 나타내고 있으며 그만큼 이동도가 높아지고, 또한 전류가 증가하는 것을 나타내고 있다.
여기서, 도 19의 (B)에, b 구조-3으로서, 제1 N+영역(201)에 플러스를 인가한 경우에, 1A인 경우의 b 구조의 계산 결과를 나타낸다. 도 19의 (A)의 3가지 계산은 계산 능력 면에서 어느 것이나 0.174A의 전류로 통일하여 비교하였지만, 실제의 정전기의 전류는 정전기 전압 700V, 220㎊, 0Ω인 경우 깊이 1㎛에서 1A 정도이다. 시뮬레이션에 의해 제1 N+영역(201)에 플러스를 인가한 경우에만 1A의 계산을 얻었기 때문에 그 결과를 나타낸다.
도 19의 (A)의 b 구조-2와 비교하여, b 구조-3에서는 동일한 극성이어도 0.174A부터 1A로 전류를 증가시켜 계산하면 각 승산의 값이 1 자릿수 혹은 그 이상 증가하는 것을 알 수 있다.
이것으로부터, 도 19의 (C)와 같이 보호 소자(200)에 의해 높은 정전기 전압이 인가되며, 도 13 및 그 모식도인 도 16의 (B)에서 나타낸 전류보다도 많은 정전기 전류가 흐른 경우, 절연 영역(203)이 충분히 넓으면, 도 13에서 나타낸 q1 영역(가장 고밀도 영역의 10% 정도의 전류 밀도의 영역)은 보다 하방 및 대향면 OS와 반대측의 외측 방향으로 넓어지게 되는, 즉 제2 전류 경로 I2가 넓어진다. 제2전류 경로 I2가 넓어질수록 전도도 변조 효율을 보다 상승시킬 수 있고, 통과하는 전류가 증가하여 q1 영역이 하방으로 넓어지기 때문에 제2 전류 경로 I2가 더 넓어진다. 이것에 의해, 기판의 결정 온도가 저하되기 때문에, 캐리어의 이동도를 보다 상승시켜, 전류를 더 많이 흘려 보호 효과를 보다 향상시킬 수 있다.
즉, b 구조에서는 인가되는 정전기의 전압이 높아질수록 전도도 변조 효율이 점점 더 높아지며, 전류 경로가 크게 넓어지기 때문에, 전도도 변조 효과를 자동 조정할 수 있다.
또한, 제1 전류 경로 I1도 정전기의 전압이 높아질수록 보다 깊은 곳에 전류가 흐르게 되며, 제2 전류 경로 I2도 마찬가지로 전도도 변조 효과를 자동 조정할 수 있다.
따라서, 후에 자세히 설명하지만 제2 전류 경로 I2로 될 수 있는 절연 영역(203)을 충분히 확보하면, 220㎊, 0Ω에서 2500V의 정전기로부터도 피보호 소자의 파괴를 막을 수 있는 구조로 되어 있다. 더구나, 기생 용량을 거의 갖지 않기 때문에 피보호 소자의 고주파 특성을 열화시키지 않는다. 즉, 원래 정전 파괴 전압이 100V 정도인 소자에 기생 용량 20fF의 본 발명의 보호 소자를 접속함으로써 정전 파괴 전압을 20배 이상 향상시킬 수 있다.
여기서, 도 20을 이용하여, b 구조의 α1이 5㎛ 이하가 바람직한 이유를 설명한다. 도 20은 도 19의 b 구조-2에서의 전자 전류 밀도를, 제1 N+영역(201)의 폭 α1을 바꾸어 계산한 것이다.
제1 N+영역(201)의 폭 α1을 5㎛ 이하로 하면 급격히 제2 전류 경로 I2의 비율이 상승한다. 즉, 전류가 수평 방향과 깊이 방향으로 넓어지기 때문에, 그만큼 전도도 변조 효율이 높아지며, 온도가 저하되어 캐리어의 이동도가 증가하기 때문에 전류값이 대폭 증가하고, 보호 소자로서의 보호 효과가 크게 향상된다.
여기서, 도 18에 나타내는 α1=3㎛의 제2 전류 경로 I2의 비율이 0.48인 데 대하여, 도 20에서 동일한 제1 N+영역에서 제1 N+영역 폭이 3㎛인 포인트의 I2 비율이 0.3뿐인 것은, 도 20이 0.174A이고 도 18이 1A이기 때문에, 어떤 일정 전류값까지는 전류가 많은 쪽이 제2 전류 경로 I2의 비율이 커지는 것을 알 수 있다. 또한, 큰 디바이스를 시뮬레이션할 때의 계산 능력의 한계 때문에 0.174A로 비교하였지만, 상대 비교이면 이 전류값으로 충분히 비교할 수 있다.
다음으로, 제1 N+형 영역(201)의 외측에 확보해야 할 절연 영역(203)의 폭 β 에 대하여 설명한다. 상술한 바와 같이, 제2 전류 경로 I2는 제1 N+형 영역(201)의 대향면 OS와 반대측의 절연 영역(203)에도 제2 전류 경로 I2가 넓어지기 때문에, 여기에 충분한 폭 β의 절연 영역(203)을 확보하면 된다.
도 21을 참조하여 b 구조의 β와 정전 파괴 전압에 대하여 설명한다. 절연 영역(203)을 충분히 확보하는 것은, 제2 전류 경로 I2로 될 수 있는 영역을 충분히 확보하게 되어 보호 효과가 높은 점에 대해서는 전술한 바와 같다. 즉, 도 21의 (B)의 평면도와 같이 대향면 OS와 반대측에 소정의 절연 영역 폭 β를 확보한다.도 21의 (A)는 실제로 β의 값을 변동시켜 정전 파괴 전압을 조사한 결과를 나타낸다.
측정한 피보호 소자(100)는 게이트 길이 0.5㎛, 게이트 폭 600㎛의 GaAs MESFET의 게이트에 10㏀의 저항을 직렬로 접속한 소자이다. 보호 소자(200)를 접속하기 전에는, 소스 또는 드레인 전극과 저항단과의 사이의 정전 파괴 전압은 100V 정도이다. 그 사이, b 구조의 보호 소자(200)의 제1 N+형 영역(201)과 제2 N+형 영역(202)의 양단을 병렬 접속하고, β의 값을 변화시켜 정전 파괴 전압을 측정하였다. 제1 N+형 영역(201)과 제2 N+형 영역(202) 사이의 용량은 20fF이다.
도 21의 (A)에 도시하는 바와 같이, β를 25㎛까지 크게 하면 정전 파괴 전압은 2500V까지 향상하였다. 도 21의 (B)에 나타내는 β가 15㎛일 때의 정전 파괴 전압은 700V이다. 이것은 정전기 전압을 700V에서 2500V까지 높였을 때 제1 N+형 영역(201)에서 제2 전류 경로 I2는 대향면 OS와 반대측의 외측 방향(β)으로 15㎛ 이상 신장되어 있는 것을 나타낸다.
정전기 전압이 높아진다는 것은, 그만큼 제2 전류 경로 I2가 넓어진다는 것을 의미한다. 즉, 절연 영역(203)이 충분히 확보되어 있지 않은 경우에는, 제2 전류 경로 I2의 확대가 제한되지만, 절연 영역(203)을 충분히 확보함으로써, 제2 전류 경로 I2를 충분히 넓힐 수 있다.
즉, b 구조에서는 제1 N+형 영역(201)의 외측의 절연 영역(203) 폭 β를 10㎛ 이상, 적합하게는 15㎛ 이상 확보하면, 제2 전류 경로 I2를 보다 넓게 하여 전도도 변조 효율을 보다 상승시킬 수 있다.
a 구조에서는, 보호 소자를 접속한 경우에 2배∼3배 정도까지밖에 정전 파괴 전압을 높일 수 없지만, b 구조에서는, β가 15㎛인 경우 정전 파괴 전압이 700V로 되며, β를 25㎛까지 늘리면 2500V로 되어, 정전 파괴 전압을 25배까지 높일 수 있는 것을 확인할 수 있다. 즉, b 구조에서는 소정의 β를 확보하면 종래의 보호 소자에 비해 적어도 약 10배의 전류를 흘릴 수 있다.
전술한 바와 같이 제1 전류 경로 I1에 흐르는 전류와 제2 전류 경로 I2에 흐르는 전류는 거의 동등하고, 종래의 보호 소자에 흐르는 전류 중 적어도 10배의 전류를 흘릴 수 있다는 것은, 제1 전류 경로 I1, 제2 전류 경로 I2 모두 각 전류 경로에 흐르는 전류가 각각 종래보다 적어도 5배인 것을 알 수 있다.
이와 같이, β는 10㎛ 이상이 바람직하고, 이것은 칩 상에 보호 소자(200)를 집적화할 때에는, 제1 N+형 영역(201)의 외측에는 폭 β의 절연 영역(203)을 확보하고 다른 구성 요소나 배선 등을 배치하는 것을 의미한다.
마찬가지로, 도 22와 같이 제2 전류 경로 I2를 확보하기 위해 깊이 방향으로도 충분한 절연 영역을 확보하는 것이 바람직하다. 도 22의 (A)는 단면도이고, 제1 N+형 영역(201) 및 제2 N+형 영역(202)의 하방에 소정의 깊이 b의 절연 영역(203)을 확보한다.
도 22의 (B)에, 제1 N+형 영역(201)을 플러스로 하며, 220㎊, 0Ω에서 700V의 정전기 전압이 인가된 것을 상정하고, 1㎛의 깊이에 1A를 흘리는 시뮬레이션을 행하며, 좌표 X=0㎛에서의 Y 방향의 단면의 전자 전류 밀도의 그래프를 나타낸다. 이 그래프에서 표면에서부터 전자 전류 밀도를 깊이 방향으로 적분해 갔을 때, 깊이(Y) 19㎛까지의 적분(해칭 부분)이 전체 50㎛까지의 적분의 90%인 것을 알았다. 즉, 절연 영역(203)의 깊이 δ는 20㎛ 이상이 적합하다.
이상, 보호 소자(200) 주변에 확보해야 할 절연 영역(203) 사이즈(β나 δ)와, 제1 N+형 영역(201)의 폭(α1)에 대하여 설명하였지만, 칩 상의 배치에 따라서는 충분한 β나 δ, 또는 대향면 OS 간의 거리를 확보할 수 없는 경우가 있다.
그 경우에는, 도 23의 평면도과 같이 제1 N+형 영역(201)을 대향면 OS로부터 이격되는 방향으로 곡절(曲折)하여 연장부(300)를 형성하고, 대향면 OS를 연장한 방향으로 소정의 절연 영역 γ를 확보하여, 연장부(300)와 제2 N+형 영역 사이의 절연 영역(203)에, 전도도 변조 효율이 높은 전자 전류 및 홀 전류의 경로로 되는 제3 전류 경로 I3을 형성하면 된다.
제3 전류 경로 I3은 대향면 OS를 연장한 방향(대향면 OS에 직교하는 면으로부터 이격되는 방향), 즉 연장부(300) 및 제2 N+형 영역(202)의 외측 방향에 의해 큰 전류 경로를 확보할 수 있다. 도면에서는 평면적으로 나타내고 있지만 지면에 수직인 방향(장치의 깊이 방향)으로도 제3 전류 경로 I3이 형성되기 때문에, 깊이 방향의 전류도 증가한다. 또한, 대향면 OS의 깊이 방향(지면에 수직 방향)으로는제1 전류 경로 I1 및 제2 전류 경로 I2가 형성되어, 보호 소자의 전류 경로는 제1, 제2, 제3 전류 경로 I1∼I3으로 된다.
도 23의 (B)에 γ와 정전 파괴 전압의 비교를 실제로 측정한 값을 나타낸다. 피보호 소자(100), 보호 소자(200)의 접속 방법은 도 21에서 β 값을 변동시켜 정전 파괴 전압을 측정했을 때와 동일하다.
도 23의 (B)에 도시하는 바와 같이, γ를 30㎛까지 크게 하면 정전 파괴 전압은 1200V까지 향상하였다. γ가 25㎛일 때의 정전 파괴 전압은 700V이다. 이것은 정전기 전압을 700V에서 1200V까지 높였을 때 제3 전류 경로 I3은 연장부(300)와 제2 N+형 영역 사이의 상기 절연 영역에서 25㎛ 이상 신장되어 있는 것을 나타낸다.
이와 같이, 연장부(300)를 형성한 경우에도, 정전기의 전압이 높아질수록 전류 경로 I3을 보다 넓게 하여, 전도도 변조 효율을 보다 상승시킬 수 있다. 즉, 인가되는 정전기의 전압에 의해 전도도 변조 효과를 자동 조정할 수 있다. 이것에 의해, 절연 영역의 온도가 저감되어 캐리어의 이동도를 보다 상승시킬 수 있기 때문에, 전류가 보다 많이 흘러, 보호 효과가 향상된다.
즉, 연장부(300)도 주위에 충분한 절연 영역(203)을 확보하는 것이 바람직하며, γ를 충분히 확보함으로써 제3 전류 경로 I3이 충분히 넓어지는 스페이스를 확보할 수 있어서, 정전기 전압에 따른 정전기 전류를 보다 많이 흘릴 수 있다. 따라서, 폭 γ는 10㎛ 이상이 바람직하고, 20㎛ 이상이면 보다 적합하다. 또한, 도23의 (A)에서, γ는 연장부(300)의 외측(도면의 우측)에 확보되어 있지만, 연장부(30)를 중심으로 하여 대칭으로 되는 내측(도면의 좌측)에도 확보되는, 즉, 연장부(300)의 양쪽 측면측에 γ를 확보하면 보다 효과가 향상된다.
또한, β를 확보한 후에 γ를 확보하는 것이 최적이지만, β가 불충분하더라도 γ를 확보함으로써 보호 소자의 효과가 향상된다.
도 24에는 제1 N+형 영역(201) 및 제2 N+형 영역(202) 모두 5㎛ 이하인 경우(이하 c 구조라 함)의 전류 경로의 모식도를 도시한다.
c 구조는 b 구조에서의 제2 N+형 영역(202)의 폭 α2를 제1 N+형 영역 α1과 마찬가지로 좁힌 구조이고, 서로 4㎛ 정도의 이격 거리로 대향 배치되며, 주위에 절연 영역(203)이 배치되어 있다. c 구조에서도, 제1 전류 경로 I1 및 제2 전류 경로 I2가 형성된다.
제1 전류 경로 I1은 기판 표면으로부터 제1 및 제2 N+형 영역의 대향면 OS 사이 및 양 영역의 저면 부근 사이의 절연 영역(203)에 형성되며, 전자 전류 및 홀 전류의 경로로 된다.
제2 전류 경로 I2는 제1 및 제2 N+형 영역보다도 충분히 깊은 영역을 우회하며, 상호 양 영역의 대향면 OS와 반대측의 측면에 도달하여 형성된다. 즉, 제1 N+형 영역(201)과 제2 N+형 영역(202) 모두, 대향면 OS와 반대의 외측 측면을 전류 경로로서 이용할 수 있어서, 제1 전류 경로 I1보다 깊은 영역에 제2 전류 경로 I2가 형성된다.
또한, 제1 N+형 영역(201)은 도 25와 같이, 대향면 OS로부터 이격되는 방향으로 곡절한 연장부(300a)를 형성하여, 연장부(300a)와 제2 N+형 영역(202)의 절연 영역에, 전도도 변조를 일으키는 전자 전류 및 홀 전류의 경로로 되는 제3 전류 경로 I3을 형성해도 된다.
또한, 마찬가지로 제2 N+형 영역(202)은 대향면 OS로부터 이격되는 방향으로 곡절한 연장부(300b)를 형성하여, 연장부(300b)와 제1 N+형 영역(201)의 절연 영역에, 전도도 변조를 일으키는 전자 전류 및 홀 전류의 경로로 되는 제3 전류 경로 I3을 형성해도 된다.
연장부(300a, 300b)는 어느 한쪽이어도 되며, 양 영역에 형성하여도 된다. 이것에 의해, 도 25와 같이 전류 경로 I3이 형성되기 때문에, 전류값이 증가하여 보호 효과가 증대된다.
또한, β, γ, δ의 값은 상술한 값이 적합하지만, 그 이하이어도 a 구조에 비해 보다 큰 전류 경로를 확보할 수 있지만, 가능한 한 각 값을 확보하는 패턴으로 하는 쪽이 바람직하다.
즉, 보호 소자(200)를 구성하는 제1 N+형 영역(201)(c 구조의 경우에는 제2N+형 영역(202))의 주위 절연 영역(203)에는 제2 전류 경로 I2 또는 제3 전류 경로 I3을 저해하지 않도록 충분한 스페이스(β, γ)를 확보하여, 보호 소자(200)가 접속하는 피보호 소자(100)나 다른 구성 요소 및 배선 등은 제1 N+형 영역(201)으로부터 외측에 10㎛ 정도 이상 이격하여 배치하면 된다. 또한, 칩 단부도 전류 경로를 저해하게 되기 때문에, 제1 N+형 영역(201)이 칩 단부에 배치되는 패턴인 경우에는 칩 단부까지의 거리를 10㎛ 정도 이상 확보하면 된다.
도 26에는 칩 상에 피보호 소자(100)와 보호 소자(200)를 집적화한 예를 나타낸다.
도 26은 GaAs MESFET의 칩 패턴의 일례이다. GaAs 기판(203)에 FET을 배치하고, FET의 게이트 전극(106)에 저항 R이 접속되어 있다. 소스 전극 패드 SP, 드레인 전극 패드 DP, 및 저항 R의 또 다른 한쪽 단부에, 게이트 전극 패드 GP가 FET의 주위에 각각 형성되어 있다.
여기서, 각 패드 아래 및 주변에는 각 패드로부터 고주파 신호가 누설되지 않도록, 아이솔레이션 대책으로서, 패드 N+영역(350)이 배치되어 있다. 각 패드의 가장 아래의 게이트 금속층(320)은 GaAs 반절연성 기판과 쇼트키 접합을 형성하고 있으며, 그 패드 N+영역(350)과 각 패드는 쇼트키 접합을 형성하고 있다.
즉, 도 26의 (A)는 저항 R을 드레인 전극 패드 DP에 근접하게 배치함으로써,저항 R을 구성하는 N+형 영역과 근접하는 패드 N+형 영역(350)의 이격 거리는 4㎛로 되며, 주위에 절연 영역(203)이 배치되어 보호 소자(200)로 된다. 저항 R의 일부가 제1 N+형 영역(201)이고, 드레인 전극 패드 DP 아래 및 주변의 패드 N+형 영역(350)의 일부가 제2 N+형 영역(202)이다. 즉, FET의 게이트-드레인 단자 사이에 병렬로 보호 소자(200)를 접속한 것이 된다. 이 패턴에서 저항 R의 폭이 α1이고, 5㎛ 이하로 한다. 또한, 제1 N+형 영역(201)으로 되는 저항 R의 외측의 절연 영역(203)의 폭 β를 10㎛ 이상 확보하여, 다른 구성 요소를 배치한다. 이 패턴의 경우 β의 끝은 칩단이고 저항 R에서부터 칩단까지의 거리 β를 10㎛ 이상 확보한다.
또한, 도 26의 (B)도 동일하게 저항 R을 드레인 전극 패드 DP에 근접하게 배치함으로써, 저항 R을 구성하는 N+형 영역과 근접하는 패드 N+형 영역(350)의 이격 거리는 4㎛로 되며, 반절연성 기판(101)을 협지하여 보호 소자(200)로 된다. 마찬가지로 저항 R의 일부가 제1 N+형 영역(201)이고, 드레인 전극 패드 DP 아래 및 주변의 패드 N+형 영역(350)의 일부가 제2 N+형 영역(202)이다. 즉, FET의 게이트-드레인 단자 사이에 병렬로 보호 소자(200)를 접속한 것이 된다.
이 패턴에서도 저항 R의 폭이 α1이고, 5㎛ 이하로 한다. 또한, 제1 N+형 영역(201)으로 되는 저항 R의 외측의 절연 영역(203)의 폭 β를 10㎛ 이상 확보하여, 다른 구성 요소를 배치한다. 그러나, 도 26의 (B)에서는 도 26의 (A)에 비해 β의 거리가 약간 짧고, 또한 β를 10㎛ 이상 확보할 수 있는 폭도 좁다. 그만큼 도 26의 (A)에 비교하며 전류 경로 I2에 흐르는 전류가 적어진다. 그 대책으로서 저항 R의 일부를 곡절하여 연장부(300)를 형성하여, 드레인 패드 아래 및 주변의 N+영역(350)과의 사이에 전류 경로 I3을 흘릴 수 있는 영역을 확보하였다. 이 패턴의 경우에는, 저항 연장부(300)와 칩단 사이와, 드레인 패드 아래 및 주변의 N+영역(350)과 칩단 사이의 절연 영역이 전류 경로 I3을 흘릴 수 있는 영역이다. 이 폭 γ는 10㎛ 이상 확보하여 보호 소자(200)를 형성한다. 즉, 도 26의 (A)에 비해 도 26의 (B)는 전류 경로 I2에 흐르는 전류가 적은 만큼, 도 26의 (A)에는 존재하지 않는 전류 경로 I3을 형성하여 정전기로부터 GaAs MESFET의 게이트-드레인 사이의 쇼트키 접합을 충분히 보호하고 있다.
이와 같이, 본 실시 형태의 보호 소자(200)는, 제1 N+형 영역(201) 및 제2 N+형 영역 중 적어도 어느 한쪽의 고농도 영역의 폭을 5㎛ 이하로 하고, 주위에 충분한 절연 영역(β, γ)을 확보하여, 피보호 소자로 되는 2 단자 사이에 배치한다.
이상 절연 영역(203)이 GaAs인 경우를 예로 설명하였지만, 절연 영역(203)은 상술한 바와 같이 기판에 불순물을 주입·확산하여 절연화한 영역(203b)이어도 되며, 그 경우 실리콘 기판이라도 마찬가지로 실시할 수 있다.
이상에서 상술한 바와 같이, 본 발명에 따르면 이하의 많은 효과를 얻을 수 있다.
제1 효과로, 정전 파괴되기 쉬운 PN 접합 또는 쇼트키 접합을 포함하는 피보호 소자, 혹은 용량을 구성하는 피보호 소자의 2 단자 사이에, 고농도 영역-절연 영역-고농도 영역으로 이루어지는 보호 소자를 병렬 접속함으로써, 외부로부터 인가되는 정전 에너지를 바이패스시키는 것이 가능하다. 이것에 의해, 보호 소자가 접속된 단자 사이에서는, 정전 파괴에 약한 접합이나 용량이 존재하는 동작 영역에 이르는 경로 도중에 보호 소자에 의해 정전 에너지가 방전되기 때문에, 정전 파괴로부터 피보호 소자를 보호할 수 있다.
제2 효과로, 보호 소자는 고농도 영역-절연 영역-고농도 영역으로 이루어지고 PN 접합을 갖지 않기 때문에, 보호 소자 자체의 기생 용량이 발생하지 않는다. 피보호 소자와 동일한 기판으로 보호 소자를 제작할 수 있으며, 기생 용량의 증가를 그다지 수반하지 않아서, 따라서 고주파 특성을 열화시키지 않으면서, 피보호 소자의 정전 파괴를 방지할 수 있다.
제3 효과로, 보호 소자를 접속함으로써, 최저 정전 파괴 전압으로 되는 2 단자 사이의 정전 파괴 전압을 20V 이상 향상시킬 수 있으며, 200V 이상으로 할 수 있다.
제4 효과로, 피보호 소자의 단자와 접속하는 패드에 근접하여 보호 소자를 접속함으로써, 정전 에너지의 인가 직후에 방전시킬 수가 있어서, 정전 파괴 내압의 향상에 보다 기여할 수 있다.
제5 효과로, 피보호 소자의 단자와 접속하는 본딩 패드로부터 동작 영역으로의 경로 도중에 보호 소자를 접속함으로써, 가장 효과적으로 동작 영역의 정전 파괴에 약한 접합이나 용량을 정전 파괴로부터 보호할 수 있다.
제6 효과로, 보호 소자는 정전 에너지를 방전하는 면이, 수평면으로 되는 보호 다이오드와 상이하여 수직면이 되기 때문에, 칩 면적의 증대를 거의 초래하지 않고, 이것을 집적화할 수 있다.
제7 효과로, 보호 소자(200)는 보호 소자의 단자로 되는 제1 N+형 영역(201) 및 제2 N+형 영역 중 적어도 어느 한쪽의 고농도 영역의 폭을 5㎛ 이하로 함으로써, 절연 영역(203)에 제2 전류 경로 I2가 형성되며, 전자 전류, 홀 전류, 재결합 어느 것이나 넓은 범위로 분포하여, 그만큼 전도도 변조 효율이 높아진다.
제8 효과로, 제2 전류 경로 I2에 의해 전류가 넓은 범위에 걸쳐 흐르기 때문에 온도가 저하되어, 그만큼 캐리어의 이동도가 높아지고, 또한 전류가 증가한다.
제9 효과로, 제2 전류 경로 I2에 의해, 인가되는 정전기의 전압이 높아질수록 전도도 변조 효율이 점점 더 높아지고, 전류 경로가 크게 넓어지기 때문에, 전도도 변조 효과를 자동 조정할 수 있다.
제10 효과로, 보호 소자의 한쪽의 단자로 되는 고농도 영역의 폭을 5㎛ 이하로 함으로써, 제1 전류 경로 I1도 정전기의 전압이 높아질수록 보다 깊은 곳에 전류가 흐르게 되고, 제2 전류 경로 I2도 마찬가지로 전도도 변조 효과를 자동 조정할 수 있다.
제11 효과로, 제2 전류 경로 I2로 될 수 있는 절연 영역(203)을 충분히 확보함으로써, 정전 파괴 전압을 20배 이상 향상시킬 수 있다.
제12 효과로, b 구조에서는 제1 N+형 영역(201)의 외측의 절연 영역(203) 폭 β를 10㎛ 이상 확보하면, 제2 전류 경로 I2를 보다 넓게 하여 전도도 변조 효율을 보다 상승시킬 수 있다. 구체적으로는, β를 25㎛ 확보하면 a 구조의 보호 소자에 비해 적어도 약 10배의 전류를 흘릴 수 있다.
제13 효과로, 칩 상의 배치에 따라서, 충분한 β나 δ, 또는 대향면 OS 사이의 거리를 확보할 수 없는 경우에는, 제1 N+형 영역(201)을 대향면 OS로부터 이격되는 방향으로 곡절하여 연장부(300)를 형성하고, 연장부(300)와 다른 구성 요소와 사이에 폭(γ) 10㎛ 이상의 절연 영역(203)을 확보하여, 연장부(300)와 제2 N+형 영역(202) 사이에 전도도 변조 효율이 높은 전자 전류 및 홀 전류의 경로로 되는 제3 전류 경로 I3을 형성한다.
이것에 의해, 연장부(300) 및 제2 N+형 영역(202)의 외측 방향에 보다 큰 전류 경로를 확보할 수 있다. 장치의 깊이 방향으로도 제3 전류 경로 I3이 형성되기 때문에, 깊이 방향의 전류도 증가한다.

Claims (19)

  1. 2개의 측면을 갖는 제1 고농도 불순물 영역과,
    상기 제1 고농도 불순물 영역의 1개의 측면에 대향 배치되며, 상기 제1 고농도 불순물 영역보다도 그 폭이 충분히 넓은 제2 고농도 불순물 영역과,
    상기 제1 및 제2 고농도 불순물 영역 주위에 배치되는 절연 영역과,
    상기 제1 및 제2 고농도 불순물 영역의 대향면 사이 및 상기 양 영역의 저면 부근 사이의 상기 절연 영역에 형성되며, 전자 전류 및 홀 전류의 경로로 되는 제1 전류 경로와,
    상기 제2 고농도 불순물 영역으로부터, 상기 제1 및 제2 고농도 불순물 영역보다도 충분히 깊은 영역을 우회하여 상기 제1 고농도 불순물 영역의 다른 측면에 이르는 상기 절연 영역에 형성되며, 전자 전류 및 홀 전류의 경로로 되는 제2 전류 경로를 포함하며,
    상기 제1 및 제2 고농도 불순물 영역을 2 단자로서, 피보호 소자의 2 단자 사이에 병렬로 접속하고,
    상기 피보호 소자의 2 단자 사이에 인가되는 정전 에너지를 상기 제1 및 제2 고농도 불순물 영역 사이에서 방전시켜, 상기 정전 에너지를 감쇠시키는 것을 특징으로 하는 보호 소자.
  2. 제1항에 있어서,
    상기 제1 고농도 불순물 영역을 상기 제2 고농도 불순물 영역과의 상기 대향면으로부터 이격되는 방향으로 곡절(曲折)한 연장부를 형성하며, 상기 연장부와 상기 제2 고농도 불순물 영역 사이의 상기 절연 영역에, 전자 전류 및 홀 전류의 경로로 되는 제3 전류 경로를 형성하는 것을 특징으로 하는 보호 소자.
  3. 2개의 측면을 갖는 제1 고농도 불순물 영역과,
    2개의 측면을 가지며, 상기 제1 고농도 불순물 영역과 동등한 폭으로 상기 영역과 상호 하나의 측면을 대향 배치한 제2 고농도 불순물 영역과,
    상기 제1 및 제2 고농도 불순물 영역 주위에 배치되는 절연 영역과,
    상기 제1 및 제2 고농도 불순물 영역의 대향면 사이 및 상기 양 영역의 저면 부근 사이의 상기 절연 영역에 형성되며, 전자 전류 및 홀 전류의 경로로 되는 제1 전류 경로와,
    상기 제2 고농도 불순물 영역의 다른 측면으로부터, 상기 제1 및 제2 고농도 불순물 영역보다도 충분히 깊은 영역을 우회하여 상기 제1 고농도 불순물 영역의 다른 측면에 이르는 상기 절연 영역에 형성되며, 전자 전류 및 홀 전류의 경로로 되는 제2 전류 경로를 포함하며,
    상기 제1 및 제2 고농도 불순물 영역을 2 단자로서, 피보호 소자의 2 단자 사이에 병렬로 접속하고,
    상기 피보호 소자의 2 단자 사이에 인가되는 정전 에너지를 상기 제1 및 제2 고농도 불순물 영역 사이에서 방전시켜, 상기 정전 에너지를 감쇠시키는 것을 특징으로 하는 보호 소자.
  4. 제3항에 있어서,
    상기 제1 고농도 불순물 영역을 상기 제2 고농도 불순물 영역과의 상기 대향면으로부터 이격되는 방향으로 곡절한 연장부를 형성하며, 상기 연장부와 상기 제2 고농도 불순물 영역 사이의 상기 절연 영역에, 전자 전류 및 홀 전류의 경로로 되는 제3 전류 경로를 형성하는 것을 특징으로 하는 보호 소자.
  5. 제3항에 있어서,
    상기 제2 고농도 불순물 영역을 상기 제1 고농도 불순물 영역과의 상기 대향면으로부터 이격되는 방향으로 곡절한 연장부를 형성하며, 상기 연장부와 상기 제1 고농도 불순물 영역 사이의 상기 절연 영역에, 전자 전류 및 홀 전류의 경로로 되는 제3 전류 경로를 형성하는 것을 특징으로 하는 보호 소자.
  6. 제1항 또는 제3항에 있어서,
    제1 고농도 불순물 영역은 5㎛ 이하의 폭을 갖는 것을 특징으로 하는 보호 소자.
  7. 제1항 또는 제3항에 있어서,
    상기 제2 전류 경로는 상기 제1 전류 경로보다도 훨씬 높은 전도도 변조 효율을 갖는 것을 특징으로 하는 보호 소자.
  8. 제1항 또는 제3항에 있어서,
    상기 제2 전류 경로를 통과하는 전류값은 상기 제1 전류 경로를 통과하는 전류값과 동등하거나 그 이상인 것을 특징으로 하는 보호 소자.
  9. 제1항 또는 제3항에 있어서,
    제2 전류 경로는 상기 제1 고농도 불순물 영역의 상기 다른 측면으로부터 10㎛ 이상의 폭을 확보하여 형성되는 것을 특징으로 하는 보호 소자.
  10. 제1항 또는 제3항에 있어서,
    상기 제2 전류 경로는 상기 제1 및 제2 고농도 불순물 영역 바닥부에서부터 깊이 방향으로 20㎛ 이상의 폭을 확보하여 형성되는 것을 특징으로 하는 보호 소자.
  11. 제1항 또는 제3항에 있어서,
    상기 제2 전류 경로는 상기 정전기 에너지의 증가에 따라 전류 경로가 크게 넓어짐으로써 전도도 변조 효율이 향상되는 것을 특징으로 하는 보호 소자.
  12. 제1항 또는 제3항에 있어서,
    제1 고농도 영역과 제2 고농도 영역 사이의 용량이 40fF 이하이며, 피보호 소자의 2 단자 사이에, 제1 고농도 영역과 제2 고농도 영역의 2 단자를 병렬로 접속함으로써, 접속 전과 비교하여 정전 파괴 전압이 10배 이상 향상되는 것을 특징으로 하는 보호 소자.
  13. 제2항, 제4항 및 제5항 중 어느 한 항에 있어서,
    상기 제3 전류 경로는 상기 제1 전류 경로보다도 훨씬 높은 전도도 변조 효율을 갖는 것을 특징으로 하는 보호 소자.
  14. 제2항, 제4항 및 제5항 중 어느 한 항에 있어서,
    제3 전류 경로는 상기 곡절부의 측면으로부터 10㎛ 이상의 폭을 확보하여 형성되는 것을 특징으로 하는 보호 소자.
  15. 제2항, 제4항 및 제5항 중 어느 한 항에 있어서,
    상기 제3 전류 경로는 상기 정전기 에너지의 증가에 따라 전류 경로가 크게 넓어짐으로써 전도도 변조 효율이 향상되는 것을 특징으로 하는 보호 소자.
  16. 제1 고농도 불순물 영역과,
    제2 고농도 불순물 영역과,
    상기 제1 및 제2 고농도 불순물 영역 주위에 접촉하여 배치된 절연 영역을가지며,
    상기 제1 및 제2 고농도 불순물 영역 중 적어도 한쪽에서, 상기 양 고농도 불순물 영역이 대향하는 면과 반대측의 상기 절연 영역을 10㎛ 이상 확보하고,
    상기 제1 및 제2 고농도 불순물 영역을 2 단자로서, PN 접합 또는 쇼트키 접합을 갖는 피보호 소자의 2 단자 사이에 병렬로 접속하며,
    상기 피보호 소자의 2 단자 사이에 인가되는 정전 에너지를 상기 제1 및 제2 고농도 불순물 영역 사이에서 방전시켜, 상기 정전 에너지를 감쇠시키는 것을 특징으로 하는 보호 소자.
  17. 제1 고농도 불순물 영역과,
    제2 고농도 불순물 영역과,
    상기 제1 및 제2 고농도 불순물 영역 주위에 접촉하여 배치된 절연 영역을 가지며,
    상기 제1 및 제2 고농도 불순물 영역 중 적어도 한쪽에서, 상기 양 고농도 불순물 영역이 대향하는 면과 반대측의 상기 절연 영역을 10㎛ 이상 확보하고,
    상기 제1 및 제2 고농도 불순물 영역을 2 단자로서, 용량을 구성하는 피보호 소자의 2 단자 사이에 병렬로 접속하며,
    상기 피보호 소자의 2 단자 사이에 인가되는 정전 에너지를 상기 제1 및 제2 고농도 불순물 영역 사이에서 방전시켜, 상기 정전 에너지를 감쇠시키는 것을 특징으로 하는 보호 소자.
  18. 제1 고농도 불순물 영역과,
    제2 고농도 불순물 영역과,
    상기 제1 및 제2 고농도 불순물 영역 주위에 접촉하여 배치된 절연 영역을 가지며,
    상기 제1 및 제2 고농도 불순물 영역이 대향하는 면의 연장 방향으로 상기 절연 영역을 10㎛ 이상 확보하고,
    상기 제1 및 제2 고농도 불순물 영역을 2 단자로서, PN 접합 또는 쇼트키 접합을 갖는 피보호 소자의 2 단자 사이에 병렬로 접속하며,
    상기 피보호 소자의 2 단자 사이에 인가되는 정전 에너지를 상기 제1 및 제2 고농도 불순물 영역 사이에서 방전시켜, 상기 정전 에너지를 감쇠시키는 것을 특징으로 하는 보호 소자.
  19. 제1 고농도 불순물 영역과,
    제2 고농도 불순물 영역과,
    상기 제1 및 제2 고농도 불순물 영역 주위에 접촉하여 배치된 절연 영역을 가지며,
    상기 제1 및 제2 고농도 불순물 영역이 대향하는 면의 연장 방향으로 상기 절연 영역을 10㎛ 이상 확보하고,
    상기 제1 및 제2 고농도 불순물 영역을 2 단자로서, 용량을 구성하는 피보호소자의 2 단자 사이에 병렬로 접속하며,
    상기 피보호 소자의 2 단자 사이에 인가되는 정전 에너지를 상기 제1 및 제2 고농도 불순물 영역 사이에서 방전시켜, 상기 정전 에너지를 감쇠시키는 것을 특징으로 하는 보호 소자.
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