JPH0758286A - 半導体装置の保護回路 - Google Patents

半導体装置の保護回路

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JPH0758286A
JPH0758286A JP19824893A JP19824893A JPH0758286A JP H0758286 A JPH0758286 A JP H0758286A JP 19824893 A JP19824893 A JP 19824893A JP 19824893 A JP19824893 A JP 19824893A JP H0758286 A JPH0758286 A JP H0758286A
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type
type region
diode
main surface
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JP19824893A
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English (en)
Inventor
Yutaka Tajima
豊 田島
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Nissan Motor Co Ltd
Original Assignee
Nissan Motor Co Ltd
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Abstract

(57)【要約】 【目的】サージ耐量が大きく、内部の半導体装置に対し
良好な保護効果を有する半導体装置の保護回路を提供す
ることにある。 【構成】サージ電圧が印加される電極は何れも基板主面
に設けられているにもかかわらず、サージ電流が基板面
近くを平行に流れることにより異なる導電形領域の境界
端部に集中しないように、基板内部ではサージ電流がな
るべく基板面に直交する縦方向に均等密度に分布して流
れるように、且つ、できれば複数の流路に分かれて流れ
るように、導電形や不純物濃度の異なる領域、特にその
境界面の方向や配置を、例えば外部回路に接続する高不
純物濃度領域102、104に接して其の周囲に深く形
成された夫々同じ導電形で低不純物濃度のガードリング
的領域106、109を配置するなど、設定した。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体装置の、入力
端子または出力端子と、Vdd端子またはVss端子とに接
続されたサージ耐量の大きな保護回路に関する。
【0002】
【従来の技術】通常の半導体装置は、特定限度を超えた
電圧、電流によって損傷されてしまう。例えば、乾燥し
易い冬期などには絶縁物製床面を歩く人体には、電位が
数万Vに上昇するほどの電荷が蓄積する場合もあること
が知られているが、そのような高電位が印加されれば、
無対策の半導体装置の場合には、それによるサージ電流
で容易に破壊されてしまう。半導体装置を損傷するよう
な状況は上記以外にも種々生ずることが想定されるか
ら、限度以上の電圧が印加されても、避雷器の場合のよ
うに、予め準備したサージ耐量が大きい特定部位に大電
流が流れるだけで、他の部位の半導体装置は損傷されな
いように保護するために、種々の半導体装置の保護回路
が用いられて来た。
【0003】図18は、半導体装置の保護回路の第1従
来例の断面構造を示し、図19は、上記第1従来例の平
面構造を示す。まず図18と図19によって構造を説明
する。なお、図18中の斜線部は絶縁膜を示し、その他
の半導体等の断面部にハッチングを施すと却って見難く
なるので省略してある。後述の各図についても同様であ
る。n形基板1主面にn+形領域4、p+形領域6、p形
ウエル3、および絶縁膜2が形成され、さらに、p形ウ
エル3主面にn+形領域5が形成され、p形ウエル3の
端部主面にp+形領域7が形成されている。n+形領域4
を内部回路に高電位を与えるVdd端子に接続し、p+形
領域7を内部回路に低電位例えば接地電位を与えるVss
端子に接続する。またp+形領域6とn+形領域5を入力
端子に接続する。p+形領域6とn形基板1とによりプ
ルアップダイオード30が形成され、n+形領域5とp
形ウエル3とによりプルダウンダイオード31が形成さ
れている。次にその動作を説明する。まず入力端子・V
dd端子間に印加される静電サージ(以下、単にサージと
記す)に対する保護動作を説明する。 (A)入力端子に正のサージ電圧が印加された場合 プルアップダイオード30が順バイアスされて、サージ
電流は入力端子からVdd端子へ流れる。 (B)入力端子に負のサージ電圧が印加された場合 プルアップダイオード30が降伏して、サージ電流はV
dd端子から入力端子へ流れる。しかし、第1従来例のプ
ルアップダイオードには、以下に示す問題点があった。
(A)入力端子に正のサージが印加された場合 プルアップダイオード30を流れる順バイアス電流は、
p+形領域6から主にn形基板1主面近傍を経てn+形領
域4へ流れる。順バイアスの度合は、いわゆる電流集中
効果によりp+形領域6端部の方がp+形領域6底部より
も強くなる。このためサージ電流の大部分はp+形領域
6端部を流れる。p+形領域6端部の接合面積は小さい
ので、サージ電流密度は高くなる。よってプルアップダ
イオード30の接合部温度は容易に上昇して、やがて破
壊に至る。ここでプルアップダイオード30の破壊が起
きるサージ電圧(破壊耐量)を高くするためには、n+
形領域4とp+形領域6の間隔を広くする必要がある。
しかし、こうすることによって (i)サージ電流はn形基板1主面近傍を流れるので、
n+形領域4とp+形領域6の間に他の素子を形成できな
い。そのために保護回路の面積が大きくなり、パターン
レイアウトが制約される。 (ii)プルアップダイオード30のインピーダンスが大
きくなるので、サージ電流がプルアップダイオード30
にバイパスされ難くなり、内部回路の破壊が起き易くな
る。 (iii)プルアップダイオード30の破壊耐量が十分に
高くなるわけではない。 (B)入力端子に負のサージが印加された場合 プルアップダイオード30は降伏する。ここでp+形領域
6端部における降伏電圧は、p+形領域6底部の降伏電
圧より低い。アバランシェ降伏の度合は、p+形領域6
端部におけるpn接合の方が、p+形領域6底部におけ
るpn接合部分よりも強くなる。さらにプルアップダイ
オード30のカソードであるn+形領域4はn形基板1
主面にあるため、サージ電流は主に基板1主面近傍を流
れる。以上のようにしてサージ電流はプルアップダイオ
ード30を構成する接合の端部に集中する。そのために
(A)の場合と同様にして、プルアップダイオードが破
壊するに至る。ここでプルアップダイオード30の破壊
耐量を高くするためには、(A)同様にn+形領域4と
p+形領域6の間隔を広くする必要がある。しかしなが
ら、(A)に示した(i)、(ii)、(iii)の問題点が
生じる。以上、プルアップダイオードについて述べた。
プルダウンダイオードについても、入力端子とVss端子
間にサージが印加された場合、サージ電流がダイオード
の接合端部に集中する。よって接合端部において、ダイ
オードが破壊される。
【0004】
【発明が解決しようとする課題】このように半導体保護
装置の第1従来例においては、第1に、サージ電流が面
積の小さいpn接合端部に集中するため、破壊耐量が十
分には大きくないという問題点があった。第2に、破壊
耐量を高くするためにはダイオードの接合部と、基板ま
たはウェルのダイオード電極領域の間隔を広くする必要
がある。かつ、ダイオードの接合部と基板またはウェル
のダイオード電極領域の間に他の素子を形成することが
できない。このため保護回路面積が大きくなり、パター
ンレイアウトに非常に大きな制約が生じるという問題点
があった。また、半導体保護装置の第2従来例として
は、図20に示すもの(米国特許第4429324号)
がある。図20によってその構造を説明する。n形基板
11主面上にp形領域17が形成され、その直下のn形
基板11主面にp形領域24を介してn形領域21を有
する。またp形領域24端部に接してp形ガードリング
23を有する。p形領域17主面上およびn形基板11
裏面に、それぞれ電極18、19を有する。p形領域2
4とn形領域21からなるpn接合22によって保護ダ
イオード(図示せず)が形成される。次にその作用を説
明する。保護ダイオードとして、電極18を入力端子
に、電極19をVdd端子に接続した場合を考える。入力
端子とVdd端子間にサージが印加されると、保護ダイオ
ードが縦形構造であるため、サージ電流はpn接合をほ
ぼ均一に流れ、サージ耐量は第1従来例の場合よりも高
くなる。なお、p形ガードリング23は保護ダイオード
の降伏電圧を均一にするために設けられている。p形ガ
ードリング23が無い場合でも、ダイオードが縦形構造
であるならば、サージ電流はpn接合22をほぼ均一に
流れ、サージ耐量は高くなる。しかし、上記第2の従来
例には以下に示す問題点があった。第1に、ダイオード
を縦形構造とするために、基板裏面に電極を設ける必要
がある。このため処理工程が複雑になり、原価が上昇す
る。第2に、入力端子とVdd端子間に縦形構造のダイオ
ードを設けると、入力端子・Vss端子間に縦形構造ダイ
オードを設けることができない。このためCMOS等の
ゲートを十分に保護することができなくなる。
【0005】本発明は上記各従来例について述べたよう
な問題点を解消させ、サージ耐量が十分大きく、しかも
保護用ダイオードのために広い面積をとられず、パター
ンレイアウトに大きな制約を与えないようにした半導体
装置の保護回路を提供することを課題とする。
【0006】
【課題を解決するための手段】上記課題を解決するため
に本発明においては、半導体基板の同一主面にアノード
電極とカソード電極を配設し、これらの電極の何れか
を、上記半導体基板に形成した半導体装置のための入力
端子あるいは出力端子に接続した保護用ダイオードを設
け、サージ電圧印加時の大電流をバイパスさせるように
した半導体装置の保護回路において、半導体の導電形の
n形またはp形の何れか一方を任意にa形、他方をb形
と仮称することにして、半導体装置を形成すべきa形基
板にb形のウェルを設け、上記a形半導体基板の主面に
a+形領域およびb+形領域を、上記b形ウェルの主面に
b+形領域およびa+形領域を、それぞれ互いに離して形
成させ、上記a形半導体基板の主面に形成させたb+形
領域の底部に接してa+形領域を、また、上記b形ウェ
ルの主面に形成させたa+形領域の底部に接してb+形領
域を、形成させ、上記a形半導体基板の主面に設けたb
+形領域の端部に接して其の周囲に、また、上記b形ウ
ェルの主面に設けたa+形領域の端部に接して其の周囲
に、それぞれ、上記b+領域の深さよりも深くb-形領域
を、上記a+形領域の深さよりも深くa-形領域を、形成
させ、上記a形半導体基板の主面に形成させたb+形領
域、または、上記b形ウェルの主面に形成させたa+形
領域を、半導体装置のための入力端子または出力端子に
接続し、上記a形半導体基板の主面に形成させたa+形
領域、または、上記b形ウェルの主面に形成させたb+
形領域を、Vdd電源端子またはVss電源端子に接続する
ことにした。さらに具体的には、上記b-形領域または
a-形領域の深さdと、これらの領域から、その外側に
あって逆導電形の上記電源端子に接続する電極となる領
域までの間隔Lとの間に、 d〔μm〕×L〔μm〕≧30〔μm2〕 なる関係が成立するようにしてダイオードの性能確保を
図った。
【0007】
【作用】保護用ダイオードにバイパスされたサージ電流
が、従来のように、基板表面近くを流れ、電流がダイオ
ードの電極を形成する領域の端部の狭い個所に集中する
のを避けるために、基板またはウェルとは逆導電形で比
較的浅い高濃度不純物領域を、やはり逆導電形で低不純
物濃度の深い領域で囲むと共に、上記高濃度不純物領域
の底部に、基板またはウェルと同導電形でそれより不純
物濃度が高い領域を設けて上記底部を接合部とする保護
用ダイオードを基板面に直角な方向に縦形に形成させる
か、又は、保護回路構成にMOSFETを加え、そのド
レイン領域に上記縦形保護用ダイオードを配設し、サー
ジ電流をMOSFETと上記保護用ダイオードと寄生ラ
テラルバイポーラトランジスタとに分流させ、ダイオー
ド電流とトランジスタ電流が、それぞれ、MOSFET
のドレイン領域の異なる部分を流れるようにしたので、
電流の集中が生じ難くなり、しかも保護用ダイオードの
ために大きな面積をとられて肝心な半導体装置のパター
ンレイアウトが制約を被るような事態も避けられるよう
になった。
【0008】
【実施例】以下、この発明を図面によって更に詳細に説
明する。図1はこの発明の第1実施例の断面構造図であ
る。n形基板1主面にn+形領域101、p+形領域10
2、p形ウエル107および絶縁膜2を形成する。p+
形領域102底部に、基板1よりは不純物濃度が高いn
形領域105を設け、また、p+形領域102端部に接
して、この領域を取り囲むようにp形領域106を設け
る。またp形ウェル107端部主面にp+形領域103
を設け、p形ウェル107中央部主面にn+形領域10
4を設ける。n+形領域104底部に接して、p形ウェ
ル107よりは不純物濃度が高いp形領域108を形成
させ、また、n+形領域104端部に接して、この領域
を取り囲むようにn形領域109を形成する。なおp形
領域106はp+形領域102より深く形成し、またn
形領域109はp形ウェル107より浅く、かつn+形
領域104より深く形成する。そしてn+形領域101
をVdd端子に接続し、p+形領域103をVss端子に接
続する。p+形領域102とn+形領域104を入力端子
に接続する。p+形領域102およびp形領域106
と、n形基板1およびn形領域105によりプルアップ
ダイオードが形成され、n+形領域104およびn形領
域109と、p形ウェル107およびp形領域108に
よりプルダウンダイオードが形成される。
【0009】図2にプルアップダイオードの等価回路を
示す。p形領域106とn形基板1によりダイオード1
10が形成され、p+形領域102とn形領域105に
よりダイオード111が形成される。抵抗112は、n
形基板1中におけるダイオード110の寄生抵抗であ
る。抵抗115は、n形領域105中におけるダイオー
ド111の寄生抵抗である。また抵抗114は、n形基
板1中においてn形領域105直下部分のダイオード1
11の寄生抵抗であり、抵抗113は、n形基板1中に
おいてn形領域105直下部分以外のダイオード111
の寄生抵抗である。
【0010】次に作用を説明する。まず入力端子・Vdd
端子間に印加されるサージに対する保護動作を図2によ
って説明する。 (A)入力端子に正のサージが印加された場合 ダイオード110、111ともに順バイアスされる。サ
ージ電流の一部分はダイオード110を流れる。ダイオ
ード110の接合面積はp+形領域102の端部面積よ
りも大きいので、サージ電流密度は第1従来例のダイオ
ードのpn接合端部を流れるサージ電流密度よりも小さ
い。またサージ電流の残りの部分はダイオード111を
流れる。ダイオード111を流れる電流成分は次のよう
に分離できる。
【0011】(i)正孔がp+形領域102からn形領
域105を経てn形基板1へ注入される。 (ii)電子がn+形領域101からn形基板1とn形領
域105を経て、p+形領域102へ注入される。 ここでn形領域105周辺の正孔と電子の流れを図3
(a)によって説明する。 121と示すように基板1
へ注入された正孔を再結合するために、電子は120と
示すように流れる。すなわち、n+形領域101から基
板1へ注入された電子の大部分は、p形領域106がp
+形領域102より深いために、n形領域105底部に
注入される。そしてn形領域105は基板よりも高不純
物濃度であり低抵抗であるため、電子がn形領域105
底部に不均一に注入されても、p+形領域102近傍に
おける電子の流れは垂直方向成分のみとなり、電子の流
束密度はほとんど均一となる。よってp+形領域102
近傍におけるn形領域105内部の等電位線は、p+形
領域102底面に平行となる。ダイオード111は電流
集中効果を起こさずに、均一に順バイアスされる。この
ためp+形領域102からn形領域105へ注入される
正孔電流も均一になる。よってダイオード111を流れ
る正孔電流密度、電子電流密度ともに第1の従来例の場
合より小さい。上記のようにして、サージ印加による保
護回路の破壊が起き難くなり、サージ電流は入力端子か
らVdd端子へバイパスされる。 (B)入力端子に負のサージが印加された場合 ダイオード110、111ともに降伏して、サージ電流
はVdd端子から入力端子へ流れる。ダイオード110の
降伏電圧はダイオード111の降伏電圧より高いので、
大部分のサージ電流はダイオード111を流れる。ここ
でダイオード111の降伏電流の流れを図3(b)によ
って説明する。ダイオード111の降伏により、ダイオ
ード111の接合部分で生じた正孔は、同図に示す正孔
の流束121のようにp+型領域102を経て入力端子
へ達する。一方、ダイオード111の接合部分で生じた
電子は、同図の電子の流束120に示すようにn形領域
105を経てn形基板1へ注入される。その際、n形基
板1のポテンシャルは、ダイオード111のアノードで
あるp+形領域102やp形領域106のポテンシャル
より低いので、n形基板1へ注入された電子は、p形領
域106へ入ることはない。p形領域106はp+形領
域102より深いので、大部分の電子はn形領域105
底部から、n形基板1へ注入される。ここでn形領域1
05は基板よりも高不純物濃度で低抵抗であるため、電
子はn形領域105内部を均一に垂直方向に流れてか
ら、n形基板1へ注入されることになる。その後、電子
はp形領域106下のn形基板1内部を経て、n+形領
域101へ達する。以上のように、サージ印加によりダ
イオード111の接合部で生じた電子が接合部を均一に
流れ、電流集中が生じないために、ダイオード111を
流れる正孔電流密度、電子電流密度ともに第1の従来例
の場合より小さくなる。そのためにサージ印加による保
護回路の破壊が起き難くなる。
【0012】なおp型領域106をn形領域105より
もさらに深く形成すれば、ダイオード111が順バイア
スおよび逆バイアスの両場合において、電子電流および
正孔電流のより多くの部分がn形領域105の底部を、
より均一に流れる。このためダイオード111の接合を
流れるサージ電流がより一層均一になってサージ電流密
度が減少する。よってサージ電圧印加による保護回路の
破壊がますます起き難くなる。
【0013】以上プルアップダイオードにサージ電圧が
印加された場合の保護動作について述べてきた。プルダ
ウンダイオードについても同様な構造であるため、入力
端子とVss端子間に印加されたサージに対する保護がで
きる。
【0014】なお本実施例では入力端子とVdd端子間、
または入力端子とVss端子間に印加されたサージに対す
る保護動作を説明した。本実施例によるプルアップダイ
オードを出力端子とVdd端子間に接続すれば、出力端子
とVdd端子間に印加されたサージに対する保護ができ
る。また本実施例によるプルダウンダイオードを出力端
子とVss端子間に接続すれば、出力端子とVss端子間に
印加されたサージに対する保護ができる。
【0015】さらに本実施例において、p形領域106
とp形ウェル107を内部回路部分のp形ウェル(図示
せず)と同一の形成方法で形成し、かつ、n形領域10
5とn形領域109とを同一の形成方法で形成すれば、
保護ダイオードを形成するために必要な工程を最小限に
できる。
【0016】本発明に係るダイオードにおいて、ダイオ
ードのpn接合端部に設けた低濃度領域の深さdと、低
濃度領域から、この領域とは逆導電形で其の外側の、電
源端子との接続電極となる領域(コンタクト領域)まで
の間隔Lとの積、即ちd・L積とサージ耐量の間に顕著
な関係があることが判った。図4に、本発明のダイオー
ドにおいてd・L積とサージ耐量の関係のうち、代表的
な例を示す。なお同図には参考として第1従来例のダイ
オード(プルアップダイオード)のサージ耐量も併せて
示す。第1従来例のダイオードの場合は、dの値はpn
接合を構成する高濃度領域の深さとし、Lの値はpn接
合端部からコンタクト領域までの間隔とした。但し、図
4(a)は逆方向サージ印加の場合を、図4(b)は順
方向サージ印加の場合を示す。図4に示した結果によ
り、逆方向サージ印加および順方向サージ印加の両場合
において、本発明のダイオードのサージ耐量は d・L≧30〔μm2〕 ……(1) の領域で、従来のダイオードよりもサージ耐量が顕著に
高くなることが判った。d・L<30〔μm2〕のとき
にはd・Lの値の変化に対してサージ耐量が急激に低下
してしまう。すなわち、本発明のダイオードを(1)式
を満たすように形成すれば、サージ耐量が十分に高いダ
イオードを確実に設計できることがわかった。なお、d
・L≧30〔μm2〕の範囲でdを大きくすればする
程、Lの値を小さくできるので素子の微細化には効果的
である。
【0017】次に、(1)式をもとに、本実施例による
保護ダイオードのパターンレイアウトを、プルアップダ
イオードを例にとり説明する。図5にプルアップダイオ
ードの平面図を示す。p形領域106を設ける際に、こ
のp形領域106の形成条件により、深さdの値が決ま
る。例えば、p形領域106を内部回路のp形ウェル
(図示せず)と同一の形成方法で形成すれば、深さd
は、内部回路のp形ウェルの深さと同じになる。よって
p形領域106とn+形領域101の間隔Lを、(1)
式を変形して得られた(2)式を満たすようにすれば、
サージ耐量が高いプルアップダイオードを容易に設計で
きる。
【0018】
【数2】
【0019】図6に、p形領域106とn+形領域10
1との間に、プルダウンダイオードまたは内部回路のn
チャンネルMOSFET(図示せず)を形成するp形ウ
ェル130を設けた場合の、プルアップダイオード部分
の平面図を示す。プルアップダイオードを流れるサージ
電流はn形基板1内部を流れるため、p形ウェル130
の存在によってプルアップダイオードのサージ耐量およ
びサージバイパス能力が損なわれることはない。同図L
の値を(2)式を満足するようにすれば、サージ耐量の
高いプルアップダイオードを容易に設計できる。プルダ
ウンダイオードについても、n形領域109の深さdを
もとにして、(2)式を満たすように、n形領域109
とp+形領域103の間隔Lを決めれば、サージ耐量が
高いプルダウンダイオードを容易に設計できる。
【0020】図7は本発明の第2実施例の断面構造を示
す図である。本実施例は、出力保護回路を構成するCM
OSFETの、nチャンネルMOSFET部分に本発明
に係るダイオード構造を採用している。まず図7によっ
て構造を説明する。n形基板1の主面にp形ウェル20
0を形成する。p形ウェル200主面にn+形領域20
2とn+形領域203を設け、また、p形ウェル200
端部主面にp+形領域201を設ける。n+形領域202
の底部とn+形領域203の底部にそれぞれp形領域2
05とp形領域207を設ける。n+形領域202の端
部に接して其の周囲に基板よりも低不純物濃度のn形領
域204をn+形領域202よりも深く形成させ、n+形
領域203の端部に接して其の周囲に基板よりも低不純
物濃度のn形領域206をn+形領域203よりも深く
形成させた。またn形領域204主面とn形領域206
主面に第2の絶縁膜210を形成させる。さらにn形領
域204とn形領域206の間のp形ウェル200主面
上と、n形領域206に対向するn形領域204端部主
面上、およびn形領域204に対向するn形領域206
端部主面上にゲート酸化膜208を介してゲート電極2
09を設ける。ゲート電極209を内部回路に接続し、
n+形領域203を出力端子に接続する。またp+形領域
201とn+形領域202をVss端子に接続する。
【0021】図8に、第2実施例の等価回路を示す。n
+形領域202およびn形領域204をソース、n+形領
域203およびn形領域206をドレイン、ゲート電極
209をゲートとするnチャンネルMOSFET230
が形成されると共に、n+形領域203およびn形領域
206をコレクタ、p形ウェル200をベース、n+形
領域202およびn形領域204をエミッタとするnp
nバイポーラトランジスタ231が形成される。またn
+形領域203およびn形領域206をカソード、p形
ウェル200およびp形領域207をアノードとするダ
イオード232が形成される。抵抗233は、p形ウェ
ル200内部におけるnpnバイポーラトランジスタ2
31の寄生ベース抵抗である。
【0022】次に図7および図8によって、出力端子・
Vss端子間に印加されるサージに対する保護動作を説明
する。 (A)出力端子に正のサージが印加された場合 ダイオード232が降伏すると共に、ダイオード232
の降伏電流によってnpnトランジスタ231がターン
オンする。サージ電流は、出力端子からダイオード23
2またはnpnトランジスタ231を経てVss端子へ流
れる。本実施例では以下の効果がある。第1に、ダイオ
ード232の構造は第1実施例におけるダイオード構造
と同様であるため、サージに対する耐量は高い。第2
に、ダイオード232の降伏により生じた正孔が、p形
ウェル200内部を抵抗233を経てp+形領域201
へ流れる。抵抗233での電圧降下によりnpnトラン
ジスタ231は順バイアスされる。npnトランジスタ
231のエミッタはn+形領域202とn形領域204
とで構成されるため、npnトランジスタ231のエミ
ッタ面積はn形領域204が無い場合よりも広い。この
ためnpnトランジスタ231のエミッタを流れるサー
ジ電流密度が減少する。第3に、npnトランジスタ2
31のトランジスタ電流である電子の大部分は、トラン
ジスタのエミッタに対向したn形領域206に注入され
る。このn形領域206があるためにnpnトランジス
タ231のコレクタ領域端部の面積が拡大される。この
ためトランジスタ231のコレクタ領域端部を流れるサ
ージ電流密度が減少する。第4に、n形領域204およ
びn形領域206が電界緩和領域として働くため、サー
ジ電圧によるゲート酸化膜208の破壊が起き難い。第
5に、n形領域204は低濃度不純物層であり、かつn
+形領域202の底部は、不純物濃度が高いp形領域2
05に接している。このためトランジスタ231のエミ
ッタ注入効率が低くなり、トランジスタ231を流れる
電流密度がより一層低下する。
【0023】以上より、サージ電流による保護回路の破
壊が起き難くなる。 (B)出力端子に負のサージが印加された場合 ダイオード232が順バイアスされると共に、トランジ
スタ231の逆トランジスタがターンオンする。サージ
電流はVss端子からダイオード232又はトランジスタ
231の逆トランジスタを経て、出力端子に達する。本
実施例には以下の効果がある。第1にダイオード232
のサージに対する耐量は、第1実施例のダイオードと同
様に高い。第2に、(A)の第2及び第5の効果と同様
に、トランジスタ231の逆トランジスタのエミッタ面
積が増大すると共に、エミッタ注入効率が低下する。こ
のため、逆トランジスタへの電流集中が緩和される。第
3に、(A)の第3の効果と同様に、トランジスタ23
1の逆トランジスタのコレクタ面積が増大することによ
り、逆トランジスタへの電流集中が一層緩和される。以
上のようにして、サージ電流による保護回路の破壊が起
き難くなる。なお本実施例においては、CMOSFET
のうちnチャンネルMOSFETについて説明した。p
チャンネルMOSFETにおいても、本実施例と同様の
構造にすることにより、Vdd端子と出力端子間に印加さ
れたサージに対する耐量を向上できる。また第2の絶縁
膜210を、フィールド酸化膜である絶縁膜2と同一に
しても、サージに対する同様の保護効果を期待できる。
【0024】図9は、本実施例の製造方法の一例を示す
図である。工程(a)では図9(a)に示すように、n
形基板1主面にp形ウェル200と酸化膜220を形成
する。酸化膜220主面に窒化膜221を形成する。そ
の後、窒化膜221の、n形領域を形成すべき部分およ
びフィールド酸化膜となる絶縁物を形成すべき部分をエ
ッチングする。そして基板主面全体にレジストを塗布し
た後、n形領域を形成する部分のみ、レジストを除去す
る。その後n形不純物を注入する。工程(b)では図9
(b)に示すように、レジストを除去してから、基板1
を酸化雰囲気中で熱処理することにより、絶縁物領域2
と絶縁物領域210を形成すると共に、n形不純物を拡
散させてn形領域204とn形領域206を形成する。
その際、n形領域204端部およびn形領域206端部
が絶縁物210端部よりも外側になるようにする。ま
た、p形領域205、p形領域207を設ける。工程
(c)では図9(c)に示すように、n形領域204と
n形領域206の間のp形ウェル200主面と、n形領
域206に対向するn形領域204端部主面、およびn
形領域204に対向するn形領域206端部主面に、ゲ
ート酸化膜208を介してゲート電極209を設ける。
その後さらに、p+形領域201、n+形領域202、お
よびn+形領域203を形成する。以上のようにして、
nMOSFET230においてチャネルが形成される部
分の長さ、すなわち実効ゲート長はn形領域204とn
形領域206の間隔で決まる。この間隔の精度は、工程
(a)における窒化膜221のエッチング精度、および
工程(b)におけるn形領域204とn形領域206の
横方向拡散長のばらつきのみで決まる。ここで、不純物
領域の横方向拡散長は再現性良く制御可能であるから、
実効ゲート長は窒化膜221のエッチング工程での、エ
ッチング用マスク合わせ精度でのみセルフアラインで決
まる。また絶縁物領域210が、n形領域204および
n形領域206の内側にのみあるため、絶縁物領域21
0端部で、n形領域204、n形領域206の不純物濃
度が低くなることがない。すなわちnMOSFET23
0のオン抵抗が顕著に高くなることはない。なお本実施
例のnチャンネルMOSFETのドレインを入力端子
に、ゲートとソースをVss端子に接続すれば、入力端子
とVss端子間に印加されたサージに対する保護効果があ
る。また本実施例のnチャンネルMOSFETと同様の
構造のpチャンネルMOSFETのドレインを入力端子
に、ゲートとソースをVdd端子に接続すれば、入力端子
とVdd端子間に印加されたサージに対する保護効果があ
る。
【0025】図10は、本発明の第3の実施例の断面構
造を示す図である。この実施例も、出力保護回路を構成
するCMOSFETにおいて、nチャンネルMOSFE
T部分に本発明に係るダイオード構造を採用している。
まず図10によって構造を説明する。n形基板1主面に
p形ウェル250と絶縁物領域2を形成する。p形ウェ
ル250主面にn+形領域252、n+形領域253を形
成し、p形ウェル250端部にp+形領域251を形成
する。n+形領域252底部にp形領域255を設け、
n+形領域252端部に設けたトレンチ溝を半導体のn
形領域254で埋める。またn+形領域253底部にp
形領域257を設け、n+形領域253端部に設けたト
レンチ溝を半導体のn形領域256で埋める。そしてn
形領域254とn形領域256の間のp形ウェル250
主面と、n形領域256に対向するn形領域254主
面、およびn形領域254に対向するn形領域256主
面にゲート酸化膜258を介してゲート電極259を設
ける。また熱処理により、n形領域254、n形領域2
56からp形ウェル250中へ不純物を拡散させて、そ
れぞれn形領域260、n形領域261を形成する。ゲ
ート電極259を内部回路へ接続し、n+形領域253
を出力端子へ接続する。またp+形領域251とn+形領
域252をVss端子へ接続する。本実施例の等価回路
は、第2実施例の等価回路と同様であって、n+形領域
253およびn形領域256、n形領域261をドレイ
ン、ゲート電極259をゲート、n+形領域252およ
びn形領域254、n形領域260をソースとするnチ
ャンネルMOSFETが形成されると共に、n+形領域
253およびn形領域261をコレクタ、p形ウェル2
50をベース、n+形領域252およびn形領域260
をエミッタとするnpnバイポーラトランジスタが形成
される。またn+形領域253およびn形領域261を
カソード、p形ウェル250およびp形領域257をア
ノードとするダイオードが形成される。本実施例におい
て、出力端子とVss端子間に印加されたサージに対する
保護動作は、第2実施例の場合と同様である。
【0026】本実施例では、nチャンネルMOSFET
のチャネル長はn形トレンチ領域254とn形トレンチ
領域256の間隔で決まるため、nMOSFETのチャ
ネル長を短くすることが容易である。さらにトレンチn
形領域254およびトレンチn形領域256において、
ゲート電極259直下部分の不純物濃度が、第2実施例
のように他の部分に比べて少なくなることはない。これ
によりnMOSFETのオン抵抗を小さくできる。この
ため通常の回路動作において所望の出力電流を得るため
に必要なnMOSFETのゲート幅が短くて済み、出力
保護回路面積を小さくできる。さらにn形領域254、
n形領域256はトレンチ形状であるためn形領域25
4、n形領域256の深さを任意の値に設定でき、その
ためサージ耐量の設計の自由度が第2実施例の場合より
も高くなる。
【0027】なお、以上、本実施例の出力保護回路を構
成するCMOSFETのうちnチャンネルMOSFET
に関して説明した。pチャンネルMOSFETについて
も本実施例と同様の構造にすることにより、Vdd端子と
出力端子間に印加されたサージに対する耐量を向上でき
る。また本実施例は出力保護回路に限定されたものでは
ない。すなわち、nチャンネルMOSFETにおいて、
ドレインを入力端子に、ゲートとソースをVss端子に接
続すれば、入力端子とVss端子間に印加されたサージに
対する保護効果がある。pチャンネルMOSFETにお
いても同様に、ドレインを入力端子に、ゲートとソース
をVdd端子に接続すれば、入力端子とVdd端子間に印加
されたサージに対する保護効果がある。
【0028】図11は、本発明の第4の実施例の断面構
造を示す図である。この実施例でも、出力保護回路を構
成するCMOSFETにおいて、nチャンネルMOSF
ET部分に本発明に係るダイオード構造を採用してい
る。まず図11によって構造を説明する。n形基板1主
面にp形ウェル300と絶縁物領域2を形成する。p形
ウェル300主面にゲート酸化膜308とゲート電極3
09を形成する。p形ウェル300主面の、ゲート電極
309の一端側にn+形領域302を、他端側にn+形領
域303を、それぞれゲート電極309にオフセットし
て設ける。n+形領域302とゲート電極の間、および
n+形領域302端部に設けたトレンチ溝をn形領域3
04で埋める。またn+形領域303とゲート電極の
間、およびn+形領域303端部に設けたトレンチ溝を
n形領域306で埋める。ここでトレンチ溝は、ゲート
電極309の主面に酸化膜を設け、この酸化膜をエッチ
ングマスクとして、シリコンエッチングを行なうことに
より形成する。このためn形領域304およびn形領域
306とゲート電極309はセルフアラインとなる。そ
して、n+形領域302底部にp形領域305を、n+形
領域303底部にp形領域307をそれぞれ設ける。p
形ウェル300端部主面にp+形領域301を設ける。
また熱処理により、n形領域304、n形領域306か
らp形ウェル300中へ不純物を拡散させて、それぞれ
n形領域310とn形領域311を形成する。ゲート電
極309を内部回路へ接続し、n+形領域303を出力
端子へ接続する。またp+形領域301とn+形領域30
2をVss端子へ接続する。本実施例の等価回路は、第3
実施例の等価回路と同様であり、n+形領域303およ
びn形領域306、n形領域311をドレイン、ゲート
電極309をゲート、n+形領域302およびn形領域
304、n形領域310をソースとするnチャンネルM
OSFETが形成されると共に、n+形領域303およ
びn形領域311をコレクタ、p形ウェル300をベー
ス、n+形領域302およびn形領域310をエミッタ
とするnpnバイポーラトランジスタが形成される。ま
たn+形領域303およびn形領域311をカソード、
p形ウェル300およびp形領域307をアノードとす
るダイオードが形成される。
【0029】本実施例では、出力端子・Vss端子間に印
加されるサージに対する保護動作は、第3実施例の場合
と同じである。さらに本実施例では第3実施例の効果に
加えて、以下の効果がある。すなわち、nチャンネルM
OSFETがセルフアラインで形成されるため、nチャ
ンネルMOSFETのオン抵抗のばらつきが小さくな
る。またnチャンネルMOSFETのゲートとドレイン
のオーバラップが小さいため、ゲート・ドレイン間容量
が小さい。このためnチャンネルMOSFETのスイッ
チング速度が遅くなることはない。なお本実施例におい
ても、第3実施例の場合と同様にpチャンネルMOSF
ETも同様の構造にすれば、出力端子とVdd端子間のサ
ージに対する保護効果が得られる。さらに本実施例も第
3実施例と同じように、出力保護回路に限定されたもの
ではない。すなわちnチャンネルMOSFETのドレイ
ンを入力端子に、ゲートとソースをVss端子に接続すれ
ば、入力・Vss間のサージ耐量が高くなる。pチャンネ
ルMOSFETのドレインを入力端子に、ゲートとソー
スをVdd端子に接続すれば、入力・Vdd間のサージ耐量
が高くなる。なお第2実施例、第3実施例、および第4
実施例において、ソース領域端部に、ソース領域と同導
電形の低濃度不純物領域を設けず、かつソース領域底部
に、ソース領域と逆導電形の高濃度不純物領域を設けな
い場合、以下に述べる保護効果が生じる。 (A)Vss端子に対して出力端子に正のサージが印加さ
れた場合;第2実施例の(A)項で述べた第1、第3及
び第4の効果が生じる。 (B)Vss端子に対して出力端子に負のサージが印加さ
れた場合;第2実施例の(B)項で述べた第1及び第2
の効果が生じる。 また第2実施例、第3実施例、および第4実施例におい
て、ソース領域底部に、ソース領域と逆導電形の高濃度
不純物領域を設けない場合、以下に述べる効果が生じ
る。 (A)Vss端子に対して出力端子に正のサージが印加さ
れた場合;第2実施例の(A)項で述べた第1、第2、
第3及び第4の効果が生じる。 (B)Vss端子に対して出力端子に負のサージが印加さ
れた場合;第2実施例の(B)項で述べた効果が生じ
る。 なお第2実施例、第3実施例、および第4実施例におい
て、ソース領域がドレイン領域と基板(ウェル)コンタ
クトの間にある場合について説明した。後述する第6実
施例のようにドレイン領域をソース領域と基板(ウェ
ル)コンタクト領域の間に設ければ、 (i)第6実施例(A)項の第1効果のように、ダイオ
ード電流と寄生ラテラルトランジスタ電流が、MOSF
ETのドレイン領域の同じ部分に集中しない。 (ii)第6実施例(A)項の第2の効果のように、寄生
ラテラルトランジスタのターンオンが浅くなり、寄生ラ
テラルトランジスタへの電流集中が緩和される。このた
めサージ耐量がより一層向上する。
【0030】図12は、本発明の第5実施例の断面構造
を示す図である。n形基板1主面にp形ウェル500と
p形ウェル501、および絶縁物領域2を形成する。そ
してp形ウェル500主面にn+形領域503を設け、
p形ウェル500端部にp+形領域502を設ける。ま
たp形ウェル501主面にn+形領域507を設け、p
形ウェル501端部にp+形領域506を設ける。n+形
領域503端部にn形領域505を形成し、n+形領域
503底部にp形領域504を形成する。またn+形領
域507端部にn形領域509を形成し、n+形領域5
07底部にp形領域508を形成する。n形領域505
はn+形領域503より深くし、n形領域509はn+形
領域507より深くする。n+形領域503をVdd端子
に接続し、p+形領域506をVss端子に接続する。ま
たp+形領域502とn+形領域507を入力端子に接続
する。
【0031】n+形領域503およびn形領域505と
p形領域504およびp形ウェル500によってプルア
ップダイオードが形成される。n+形領域507および
n形領域509とp形領域508およびp形ウェル50
1によってプルダウンダイオードが形成される。
【0032】次に入力端子・Vss端子間に印加されるサ
ージに対する保護動作を説明する。本実施例のプルダウ
ンダイオードは第1実施例のプルダウンダイオードと同
じ構造である。このため第1実施例の場合と同じ保護動
作を行う。従って従来例よりも、サージによる半導体装
置保護回路の破壊が起き難くなる。入力端子・Vdd端子
間に印加されるサージに対する保護動作を説明する。本
実施例のプルアップダイオードはプルダウンダイオード
と同様の構造である。このためプルダウンダイオードの
場合と同様の、サージに対する保護動作を行う。従って
従来例よりも、サージによる半導体装置保護回路の破壊
が起き難くなる。
【0033】さらに本実施例ではプルアップダイオード
とプルダウンダイオードが同様の構造であるため、第1
実施例のプルアップダイオードのアノード端部に設けら
れたp形ウェル106が必要ない。よって第1実施例の
プルアップダイオードのようにアノード端部全周をp形
領域で取り囲む場合と比べれば、本実施例のプルアップ
ダイオードは小面積で形成できる。しかも第1実施例に
おけるn形領域105とn形領域109という異なるn
形領域は、本実施例では必要ない。よって本実施例は第
1実施例よりも形成が容易になる。
【0034】なお本実施例では入力端子とVdd端子間ま
たは入力端子とVss端子間に印加されたサージに対する
保護動作を説明した。本実施例によるプルアップダイオ
ードを出力端子とVdd端子間に接続すれば、出力端子と
Vdd端子間に印加されたサージに対する保護ができる。
また本実施例によるプルダウンダイオードを出力端子と
Vss端子間に接続すれば、出力端子とVss端子間に印加
されたサージに対する保護ができる。さらにn形領域5
05をp形領域504より深くし、かつ、n形領域50
9をp形領域508より深くすれば、第1実施例の場合
と同様に、サージに対する保護効果がより一層高くな
る。
【0035】図13は、本発明の第6実施例の断面構造
を示す図である。図14は第6実施例の平面図を示し、
図15は第6実施例の等価回路図である。この実施例
は、出力保護回路を構成するCMOSFETにおけるp
チャンネルMOSFET部分を示している。まず図13
と図14によって構造を説明する。n形基板1主面にp
+形領域603を設ける。n形基板1主面においてp+形
領域603の長手方向端部に対向するようにp+形領域
602を設ける。p+形領域602に対向したp+形領域
603端部にp形領域605を設けると共に、p+形領
域603に対向したp+形領域602端部にp形領域6
04を設ける。p形領域604及びp形領域605の間
のn形基板1主面上に絶縁膜を隔ててゲート電極606
を形成する。またn形基板1主面における、p+形領域
602外周にn+形領域601を形成する。
【0036】ここでp形領域604はp+形領域602
より深くするとともに、p形領域605はp+形領域6
03より深くする。n+形領域601とp+形領域603
はVdd端子に接続し、p+形領域602は出力端子に接
続する。p+形領域602とn形基板1とにより、ダイ
オード610が形成され、p形領域604をコレクタ、
p形領域605をエミッタ、n形基板1をベースとする
ラテラル形寄生pnpバイポーラトランジスタ611が
形成される。抵抗612は、n形基板1内部におけるト
ランジスタ611のエミッタ・ベース間シャント抵抗で
ある。
【0037】次に図13と図15によって等価回路を説
明する。p+形領域602をドレイン、p+形領域603
をソース、ゲート電極606をゲートとするpチャンネ
ルMOSFET613が形成される。FET613のド
レインは出力端子に接続され、FET613のソースは
Vdd端子に接続されている。またFET613のゲート
は内部回路に接続される。FET613のドレインには
バイポーラトランジスタ611のコレクタが接続され、
FET613のソースにはバイポーラトランジスタ61
1のエミッタが接続されている。バイポーラトランジス
タ611のエミッタ・ベース間には抵抗612が接続さ
れ、バイポーラトランジスタ611のベース・コレクタ
間にはダイオード610が接続されている。
【0038】次に、図13、図14、及び図15によっ
て、出力端子・Vdd端子間に印加されるサージに対する
保護動作を説明する。 (A)サージの極性が、Vdd端子に対して出力端子が負
となる場合;ダイオード610が降伏する。ダイオード
610の降伏電流が抵抗612を流れることによって、
pnpトランジスタ611がターンオンする。サージ電
流は、Vdd端子からダイオード610またはpnpトラ
ンジスタ611を経て出力端子へ流れる。本実施例で
は、以下の効果がある。第1に、p形領域604とn形
基板1から成る接合の降伏電圧は高いため、ダイオード
610の降伏電流は主に、p形領域604が形成されて
いないp+形領域602端部を流れる。一方、pnpト
ランジスタ611のトランジスタ電流はp形領域604
に注入される。即ちpnpトランジスタ611のトラン
ジスタ電流とダイオード610の降伏電流は、p+形領
域602及びp形領域604とn形基板1から成る接合
の同じ部分に集中することはない。従ってp+形領域6
02あるいはp形領域604の一部分に過大なサージ電
流が集中することはない。第2に、ドレイン領域である
p+形領域602が基板コンタクトであるn+形領域60
1とソース領域であるp+形領域603の間にあり、さ
らにダイオード610の降伏電流で生じた電子の大部分
は、p形領域604の電位障壁によりp+形領域603
直下のn形基板1を流れて抵抗612をバイアスするこ
となく、n+形領域601に達する。このためpnpト
ランジスタ611のエミッタ・ベース接合の順バイアス
が浅くなり、pnpトランジスタ611への電流集中が
緩和される。第3に、p+形領域602に対向したp+形
領域603端部にp形領域605があるために、pnp
トランジスタ611のエミッタ面積が増大すると共に、
pnpトランジスタ611のエミッタ注入効率が低下す
る。このためエミッタ電流集中効果が弱くなり、pnp
トランジスタ611への電流集中が一層緩和される。第
4に、pnpトランジスタ611のトランジスタ電流で
ある正孔の大部分は、トランジスタのエミッタに対向し
たトランジスタのコレクタ領域、即ちp形領域604に
注入される。p形領域604の存在により、pnpトラ
ンジスタ611のコレクタ領域端部の面積が拡大され
る。このためpnpトランジスタ611のコレクタ領域
端部を流れるサージ電流密度が低下し、pnpトランジ
スタ611への電流集中がさらに一層緩和される。以上
述べた効果によって、サージによるpチャンネルMOS
FETの破壊を防ぐことができる。なお、本実施例では
図14に示すように、ソース領域603がゲート606
で完全に囲まれておらず、ソース領域603側面におい
て、ソース領域603と基板コンタクト601の間隔が
短くなっている。このためソース領域と基板コンタクト
の間にドレイン領域があっても、ソース領域と基板コン
タクト間の抵抗(図示せず)の値が過大になることはな
い。従ってp+形領域602以外からn形基板1へ正孔
が注入され、寄生pnpトランジスタ611がターンオ
ンするラッチアップ現象が起きやすくなることもない。
なお本実施例のようにp形領域605を設けない場合で
も、上記第1、第2及び第4の効果によって、サージ電
流によるpチャンネルMOSFETの破壊を起き難くす
ることができる。また本実施例のようにp形領域604
とp形領域605を設けない場合でも、上記第1と第2
の効果によって、サージ電流によるpチャンネルMOS
FETの破壊を防ぐことができる。さらに本実施例のよ
うにドレイン領域をソース領域と基板コンタクト領域の
間に設けるのではなく、ソース領域をドレイン領域と基
板コンタクト領域の間に設ける場合でも、上記第3と第
4の効果によって、サージ電流によるpチャンネルMO
SFETの破壊を防ぐことができる。
【0039】(B)サージの極性が、Vdd端子に対して
出力端子が正となる場合;ダイオード610が順バイア
スされるとともに、pnpトランジスタ611の逆トラ
ンジスタがターンオンする。サージ電流は出力端子から
ダイオード610またはpnpトランジスタ611の逆
トランジスタを経てVdd端子へ達する。本実施例では以
下の効果がある。第1に、ダイオード610の順バイア
ス電流は、n+形領域601に対向したp+形領域602
端部を流れる。一方、pnpトランジスタ611の逆ト
ランジスタ電流はp形領域604を流れる。よって
(A)における第1の効果と同様に、p+形領域602
あるいはp形領域604の一部分に過大なサージ電流が
集中することはない。第2の効果は、(A)の第3の効
果と同様に、pnpトランジスタ611の逆トランジス
タのエミッタ面積が増大するとともに、エミッタ注入効
率が低下する。このため、逆トランジスタへの電流集中
が緩和される。第3の効果は、(A)の第4の効果と同
様に、pnpトランジスタ611の逆トランジスタのコ
レクタ面積が増大することにより、逆トランジスタへの
電流集中が一層緩和される。以上述べた効果によって、
サージによるpチャンネルMOSFETの破壊を防ぐこ
とができる。なお本実施例のようにp形領域605を設
けない場合でも、上記第1と第2の効果によって、サー
ジ電流によるpチャンネルMOSFETの破壊を起き難
くすることができる。また本実施例のようにp形領域6
04とp形領域605を設けない場合でも、上記第1の
効果によって、サージ電流によるpチャンネルMOSF
ETの破壊を防ぐことができる。さらに本実施例のよう
にドレイン領域をソース領域と基板コンタクト領域の間
に設けるのではなく、ソース領域をドレイン領域と基板
コンタクト領域の間に設けた場合でも、上記第2と第3
の効果によって、サージ電流によるpチャンネルMOS
FETの破壊を防ぐことができる。
【0040】以上、出力端子・Vdd端子間に印加される
サージに対する保護動作を説明した。ここでp形領域6
04とp形領域605が形成されていない場合のサージ
耐量の一例を示す。本実施例のように、ドレイン領域を
ソース領域と基板コンタクト領域の間に設けた場合のサ
ージ耐量は、マシンモデルで840Vであった。一方、
ソース領域をドレイン領域と基板コンタクト領域の間に
設けた場合のサージ耐量は、マシンモデルで520Vで
あった。よって本実施例で示したドレイン領域をソース
領域と基板コンタクト領域の間に設ける構造によって、
サージによる破壊電圧は1.6倍以上、破壊のパワーは
2.5倍以上になることが判る。
【0041】なお第6実施例においては、Vdd端子と出
力端子の間に接続されたpチャンネルMOSFETにつ
いて説明した。Vss端子と出力端子の間に接続されたn
チャンネルMOSFETについても、本実施例のp形領
域とn形領域を入れかえVdd端子をVss端子にすれば、
同様の効果が生じる。
【0042】図16は本発明の第7実施例の断面構造を
示し、図17は本実施例のプルアップダイオード部分の
等価回路を説明する図である。本実施例は、第1実施例
におけるp形領域106内部およびn形領域109内部
に、それぞれ絶縁物領域150を形成している点が、第
1実施例と異なる。その他の構成は第1実施例と同じで
ある。次に本実施例の作用を、第17図に示すプルアッ
プダイオードを例にとって説明する。p形領域106内
部に絶縁物領域150があるために、ダイオード110
とp+形領域102との間に高抵抗151が接続されて
いることになる。従って入力端子に正サージ又は負サー
ジが印加されると、第1実施例のプルアップダイオード
と比較して、ダイオード110を流れるサージ電流の割
合が減少し、ダイオード111を流れるサージ電流の割
合が増加する。ここで、ダイオード111を流れる電流
は、第1実施例の場合と同様にpn接合を均一に流れ
る。一方、ダイオード110を流れるサージ電流は以下
の理由により均一に流れ難い。 a)n形基板およびp形ウェル(p形領域)は、一般に
主面に近付くほど不純物濃度が高くなる。 b)n形基板の主面に近いほど、ダイオード110のp
n接合とn+形領域101及びp+形領域102との距離
が短くなる。従ってダイオード110を流れるサージ電
流密度は、n形基板主面に近いほど、高くなる。特にダ
イオード110が順バイアスされる場合、ダイオード1
10のサージ電流密度が高くなる。本実施例では前述し
たように、p形領域106中に絶縁物領域150がある
ために、ダイオード110に過度のサージ電流が流れる
ことがない。上記のようにして本実施例では、第1実施
例よりもサージ印加による破壊が起き難くなる。以上、
プルアップダイオードについて説明したが、プルダウン
ダイオードについても同様な構造であるため、第1実施
例のプルダウンダイオードよりも、サージ印加による破
壊が起き難くなる。なお、本実施例のプルダウンダイオ
ードと同様な構造のダイオードのカソードをVdd端子
に、アノードを入力端子に接続しても、入力端子・Vdd
端子間に印加されるサージに対する保護効果がある。こ
の場合、第5実施例と同様にp形領域106が必要ない
ためプルアップダイオードを小面積で形成できると共
に、n形領域105が必要ないため工程が容易になる。
【0043】以上、本実施例の説明では、入力端子とV
dd端子間または入力端子とVss端子間に印加されたサー
ジに対する保護動作を説明した。本実施例によるプルア
ップダイオードを出力端子とVdd端子間に接続すれば、
出力端子とVdd端子間に印加されたサージに対する保護
ができる。また本実施例によるプルダウンダイオードを
出力端子とVss端子間に接続すれば、出力端子とVss端
子間に印加されたサージに対する保護ができる。
【0044】なお、絶縁物領域150の代りに、p形領
域106内部においてはn形領域を、またn形領域10
9内部においてはp形領域をそれぞれ形成し、かつこれ
らの新たに設けたn形領域およびp形領域を電気的にフ
ローティングにしても、本実施例と同様な効果が得られ
る。
【0045】さらに、第1実施例、第5実施例、又は第
7実施例で述べたダイオードの構造を、バイポーラトラ
ンジスタのエミッタ・ベース接合またはベース・コレク
タ接合に適用すると、バイポーラトランジスタのサージ
に対する破壊耐量が向上する。
【0046】
【発明の効果】以上説明してきたように本発明によれ
ば、サージ電圧印加時に流れる大電流が、ダイオードの
接合面やMOSFETのドレイン領域面に、ほぼ均等な
密度で流れるようになってサージ耐量が高まり、また、
そうするための指標が得られて設計が容易になり、さら
に所要面積が比較的小さくて済むのでパターンレイアウ
トが容易になり、しかもそのために工程が特に複雑にな
ることもなく実行できる。また、MOSFETのソース
領域に形成させた保護ダイオードのダイオード電流と、
寄生ラテラルバイポーラトランジスタの電流が、MOS
FETのドレイン領域の異なる部分を流れるようになっ
てサージ耐量が高まり、そうするための所要面積が特に
大きくなることもなく実行できる。
【図面の簡単な説明】
【図1】本発明の第1実施例の断面構造図である。
【図2】第1実施例におけるプルアップダイオードの等
価回路図である。
【図3】第1実施例の入力端子に正、負のサージが印加
された際の、電子、正孔の流れを説明する図である。
【図4】本発明に係るダイオードの低濃度領域の深さd
と、此の領域から、その外側の、逆導電形でダイオード
接続電極となる領域までの間隔Lとの積d・Lとサージ
耐量との関係を、dをパラメータにして、正、負サージ
の場合それぞれについて示す図である。
【図5】第1実施例におけるプルアップダイオードのパ
ターンレイアウトの例を示す平面図である。
【図6】第1実施例で、端子接続部となるp+形領域お
よびその周囲の低濃度p形領域と、n+形領域との間
に、プルダウンダイオードを形成するp形ウェルを設け
た場合の平面図である。
【図7】本発明第2実施例の断面構造図である。
【図8】第2実施例の等価回路図である。
【図9】第2実施例の製造方法の一例を説明する図であ
る。
【図10】本発明第3実施例の断面構造図である。
【図11】本発明第4実施例の断面構造図である。
【図12】本発明第5実施例の断面構造図である。
【図13】本発明第6実施例の断面構造図である。
【図14】第6実施例の平面図である。
【図15】第6実施例の等価回路図である。
【図16】本発明第7実施例の断面構造図である。
【図17】第7実施例のプルアップダイオード部分の等
価回路を説明する図である。
【図18】半導体装置の保護回路の第1従来例の断面構
造図である。
【図19】半導体装置の保護回路の第1従来例の平面図
である。
【図20】半導体装置の保護回路の第2従来例の断面構
造を説明する図である。
【符号の説明】
1…n形基板 2…絶縁膜 3…p形ウェル 4、5…n+形領
域 6、7…p+形領域 11…n形基板 14…保護膜 17…p形領域 18、19…電極 21…n形領域 22…pn接合 23…p形ガード
リング 24…p形領域 30…プルアップ
ダイオード 31…プルダウンダイオード 101、104…
n+形領域 102、103…p+形領域 105、109…
n形領域 106、108…p形領域 107…p形ウェ
ル 110、111…ダイオード 112、113、
114、115…抵抗 120…電子の流束 121…正孔の流
束 130…p形ウェル 150…絶縁物領
域 151…抵抗 200…p形ウェ
ル 201…p+形領域 202、203…
n+形領域 204、206…n形領域 205、207…
p形領域 208…ゲート酸化膜 209…ゲート電
極 210…第2の絶縁膜 220…酸化膜 221…窒化膜 230…nチャン
ネルMOSFET 231…npnバイポーラトランジスタ 232…ダイオード 233…抵抗 250…p形ウェル 251…p+形領
域 252、253…n+形領域 254、256…
トレンチn形領域 255、257…p形領域 258…ゲート酸
化膜 259…ゲート電極 260、261…
n形領域 300…p形ウェル 301…p+形領
域 302、303…n+形領域 304、306…
トレンチn形領域 305、307…p形領域 308…ゲート酸
化膜 309…ゲート電極 310、311…
n形領域 500、501…p形ウェル 502、506…
p+形領域 503、507…n+形領域 504、508…
p形領域 505、509…n形領域 601…n+形領
域 602、603…p+形領域 604、605…
p形領域 606…ゲート電極 610…ダイオー
ド 611…ラテラル型寄生pnpバイポーラトランジスタ 612…抵抗 613…pチャン
ネルMOSFET

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】半導体基板の同一主面にアノード電極とカ
    ソード電極を配設し、これらの電極の何れかを、上記半
    導体基板に形成した半導体装置のための入力端子あるい
    は出力端子に接続した保護用ダイオードを設け、サージ
    電圧印加時の大電流をバイパスさせるようにした半導体
    装置の保護回路において、 半導体の導電形のn形またはp形の何れか一方を任意に
    a形、他方をb形と仮称することにして、 半導体装置を形成すべきa形基板にb形のウェルを設
    け、 上記a形半導体基板の主面にa+形領域およびb+形領域
    を、上記b形ウェルの主面にb+形領域およびa+形領域
    を、それぞれ互いに離して形成させ、 上記a形半導体基板の主面に形成させたb+形領域の底
    部に接してa+形領域を、また、上記b形ウェルの主面
    に形成させたa+形領域の底部に接してb+形領域を、形
    成させ、 上記a形半導体基板の主面に設けたb+形領域の端部に
    接して其の周囲に、また、上記b形ウェルの主面に設け
    たa+形領域の端部に接して其の周囲に、それぞれ、上
    記b+領域の深さよりも深くb-形領域を、上記a+形領
    域の深さよりも深くa-形領域を、形成させ、 上記a形半導体基板の主面に形成させたb+形領域、ま
    たは、上記b形ウェルの主面に形成させたa+形領域
    を、半導体装置のための入力端子または出力端子に接続
    し、上記a形半導体基板の主面に形成させたa+形領
    域、または、上記b形ウェルの主面に形成させたb+形
    領域を、Vdd電源端子またはVss電源端子に接続したこ
    とを特徴とする半導体装置の保護回路。
  2. 【請求項2】上記b-形領域またはa-形領域の深さd
    と、これらの領域から、その外側にあって逆導電形の上
    記電源端子に接続する電極となる領域までの間隔Lとの
    間に、 d〔μm〕×L〔μm〕≧30〔μm2〕 なる関係が成立することを特徴とする請求項1記載の半
    導体装置の保護回路。
  3. 【請求項3】上記a形半導体基板の主面に形成させたb
    +形領域、または、上記b形ウェルの主面に形成させた
    a+形領域を、上記半導体装置の入力端子あるいは出力
    端子に接続すると共に、 上記b-形領域またはa-形領域を、それぞれ、bチャン
    ネルMOSFETのドレイン領域またはaチャンネルM
    OSFETのドレイン領域としたことを特徴とする請求
    項1または2記載の半導体装置の保護回路。
  4. 【請求項4】上記b-形領域またはa-形領域主面から其
    の領域内部にかけて、絶縁物領域か、または逆導電型領
    域の、何れか少なくとも一方を形成したことを特徴とす
    る請求項1または2記載の半導体装置の保護回路。
  5. 【請求項5】上記b-形領域またはa-形領域を、上記a
    形半導体基板またはb形ウェルの主面に設けたトレンチ
    溝内に周囲とは逆導電形で低濃度の半導体領域を埋める
    ことにより形成したことを特徴とする請求項1または2
    または3記載の半導体装置の保護回路。
  6. 【請求項6】上記aチャンネルMOSFETまたはbチ
    ャンネルMOSFETのソース領域と、上記電源端子に
    接続されるa+形領域またはb+形領域との間に、上記ド
    レイン領域を形成させたことを特徴とする請求項3記載
    の半導体装置の保護回路。
  7. 【請求項7】上記ソース領域の端部に、このソース領域
    と同導電形で不純物濃度が低く、かつ同領域より深い第
    1の領域を形成させるか、又は、上記第1の領域を設け
    ると共に、このソース領域の底部に、上記MOSFET
    が形成されている基板またはウェルと同導電形で、不純
    物濃度が上記基板またはウェルより高い第2の領域を設
    けたことを特徴とする請求項3または6記載の半導体装
    置の保護回路。
  8. 【請求項8】ドレイン領域が半導体装置の入力端子また
    は出力端子に接続されたMOSFETの上記ドレイン領
    域を、上記MOSFETのソース領域と、上記MOSF
    ETが形成されている基板またはウェルに電位を与える
    電源端子が接続されている領域との間に形成させ、かつ
    上記領域に上記ソース領域を接続したことを特徴とする
    半導体装置の保護回路。
  9. 【請求項9】上記ソース領域に対向した上記ドレイン領
    域端部に、このドレイン領域と同導電形で不純物濃度が
    低く、かつ同領域より深い第3の領域を形成するか、又
    は上記第3の領域を設けると共に、上記ドレイン領域に
    対向した上記ソース領域端部に、このソース領域と同導
    電形で不純物濃度が低く、かつ同領域より深い第4の領
    域を形成させたことを特徴とする請求項8記載の半導体
    装置の保護回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007538390A (ja) * 2004-05-25 2007-12-27 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 半導体素子のesd保護構造

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007538390A (ja) * 2004-05-25 2007-12-27 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 半導体素子のesd保護構造
JP4854663B2 (ja) * 2004-05-25 2012-01-18 インフィネオン テクノロジーズ アーゲー 半導体素子のesd保護構造

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