JP4854663B2 - 半導体素子のｅｓｄ保護構造 - Google Patents

Description

発明の詳細な説明

本発明は、少なくとも一つの半導体ダイオードを有する、半導体素子のＥＳＤ保護構造に関するものである。この半導体ダイオードは、ｐ−導電帯域およびｎ−導電帯域が、半導体素子の保護構造部の同じ型の電荷キャリアを有するそれぞれの領域と第１接触位置および第２接触位置において電気的に接触接続されている。

このタイプの構造は、寄生容量の影響で生じる静電気放電の不制御によるダメージまたは破壊から半導体素子を保護する。寄生容量は、保護構造を通じた所望の方式、および低抵抗方式において供給線の一つへ導電された電気充電の蓄積により生じる。これは、数アンペアの放電電流による素子のアバランシェ降伏、および素子の破壊を防止することができる。また、ＥＳＤ保護構造は、破壊すること無しに必要な通電容量を半導体素子へ与えることができる寸法を有している。

集積密度が大きくなるにつれて、だんだん小さくなっている半導体構造は、静電気容量に対する素子の感度が増している。特に、微細化に伴うＭＯＳ素子のゲート酸化物の薄型化は、半導体素子の信号入力および信号出力の感度を高める。これは、例えば、ゲート酸化物領域の破壊は、ゲート酸化物の電子の注入、および、上記放電電流の場合に素子の破壊を必然的に引き起こすチャネルの電荷キャリアの加速と関連しているためである。

電荷の所望のバイパスによって素子の保護をもたらす、ＥＳＤ保護構造のよく知られた実施の形態では、半導体構造内にダイオードを設けている。この場合、ダイオードの降伏電圧を、半導体素子の保護構造の降伏電圧よりも低くすることができる。このダイオードは、基板の表面付近の領域のｐ型およびｎ型にドープされた領域に対応して形成される。降伏は、互いに垂直方向または側面方向に隣接した領域のエリアで起こる。この場合、ＥＳＤ保護構造の内部抵抗は、重要な要素である。このようなダイオードは、一般的に、非常に大きな寄生直列抵抗を持っている。この寄生直接抵抗は、短絡に至る電流量をかなり制限する。ｐｎ整合部のアクティブエリアを拡張する、例えばダイオードに大きなエリアを持たせることによって、該ダイオードの内部抵抗を減らすことができる。しかしながら、入力回路の静電容量（キャパシタンス）を増やすと共に、素子のチップ密度を減らすだけでなく、半導体素子全体にかかるコストがアップする。

表面付近の領域に注入することによって、ＥＤＳ保護構造を実現する場合、シリコン表面付近に流れる電流は、局所的な温度上昇をもたらし、さらに、通電容量が減少し、さらに、局所的に高温の場合に、素子に対するダメージが大きくなる。

従って、本発明は、少なくとも要求されるスペースと同程度のスペースを有する、または、少なくとも要求されるスペースよりも小さいスペースと同程度の通電容量を有すると同時に、より高い通電容量を得ることができ、かつ、低コストのＥＳＤ保護構造を提供することを目的とする。

本発明によれば、上記半導体ダイオードの一方の電荷キャリア型である第１帯域は、上記半導体素子の半導体基板内に形成されたチャネルの内部領域の少なくとも一部を覆っており、他方の電荷キャリアの型である第２帯域は、上記チャネル付近において第１帯域と隣接して形成されており、第１帯域は、適切に導電ドープされたポリシリコンによって形成されており、該ポリシリコンによって充填されていない、空きチャネル領域には、誘電体が充填されている。

上記ＥＳＤ保護構造のチャネル型の形態では、第１電荷キャリア型の帯域を第２の電荷キャリア型の帯域に少なくとも部分的に落ち込ませることができる。ｐｎ接合のアクティブ領域は、必要なチップ領域に対して十分に大きく、ＥＳＤ保護構造の通電容量は、同程度増える。この場合、ｐｎ接合のアクティブ領域のサイズは、最大でチャネルの横領域全体のサイズまで、ＥＳＤ保護構造に応じてかなりフレキシブルに設定することができる。

チャネルの深さがチャネルの幅よりも大きい場合、ＥＳＤ保護構造に必要なチップ領域と、ｐｎ接合のアクティブ領域との間の比率は、かなり好適な比率となり、高い通電容量を持つＥＳＤ保護構造はとても効果的にすることができ、特に有利な形態を提供することができる。この場合、ｐｎ接合は、ＥＳＤ保護構造の形状に依存して、ｐｎ接合とｎｐ接合の両方を含んでいる。

チャネル内の半導体ダイオードとして試験済みのＥＳＤ保護構造、いわゆる、トレンチプロセスモジュールの形態では、所望の第１帯域の生成によって、チャネルの内部領域を少なくとも部分的に覆うことを可能にしている。上記第１帯域は、保護すべき半導体素子のタイプによって、ｐ−導電またはｎ−導電とすることができる。ｐ−導電としての第１帯域の構成は、標準形態として用いることができ、ｎ−導電としての第１の帯域の構成により、例えば、いろいろなタイプのＣＭＯＳ素子の保護など、多数を加えることができる。

本発明によれば、チャネルの内部領域は、少なくとも部分的に、第１帯域にて覆われている。第１帯域と、半導体素子の保護構造部と同じ型の電荷キャリアの領域と、間での電気的な接触（ここでは第１の接触位置と称する）が、ＥＳＤの場合に、電荷が上記第１接触位置を通してバイパスでの迂回を確実にするために実現されている限り、原理上、チャネルは、異なる材料にて充填された部分を含んでいる。しかしながら、概略的には、チャネルの内部領域全体は、第１帯域に覆われている。

ｐｎまたはｎｐ半導体ダイオードは、第１および第２帯域のドーピングによって形成される。この場合、特に、第２帯域は、保護のための半導体素子のウエルによって形成され、これによって、第２帯域のドーピングが規定される。チャネルが形成された第２帯域は、例えば、半導体素子のｎ型ウエルとしてもよい。これにより、第１帯域は、ｐ−導電型にドープされたポリシリコンによって形成することができる。

半導体素子の既存の基板を第２帯域として用いるか、または、第２帯域を積極的に半導体基板に形成するかは、個々のケース、半導体素子の構造および生成された通電容量に依存している。

本発明によれば、第１のゾーンとしてポリシリコンを用いており、ＥＳＤ保護構造のｐｎ接合は、非常に低抵抗と接続される。従って、チャネル内の第１帯域の直列抵抗は、ｐｎ接合の抵抗よりも低くなり、その結果、チャネル内のより深くに位置するダイオード領域全体にダイオード降伏が同時に生じる。このように、半導体素子を保護する通電容量は、ｐｎ接合のアクティブ領域全体によって規定され、この領域を生成する方法技術によって直接的に決めることができる。

上記事実によれば、特に本発明の有利な構成は、チャネルにおける第１のｐ型またはｎ型接触位置から離れた部分に位置する第１帯域の領域は、チャネルにおける該帯域の領域以外の領域よりも、ｐｎ接合のドーピングが高ドーピングとなっていることである。第１の降伏の位置は、所望の方式においてチャネルの下方領域へとシフトする。チャネルの内部抵抗の全域の電圧降下は、その後、降伏がチャネルの上方領域で生じるという効果を生む。

ポリシリコンにて充填されていないチャネルの領域は、例えば酸化珪素などの誘電体が一様に充填されている。半導体素子の保護構造部と同じ型の電荷キャリアの領域、例えば、ｐ導電第１帯域の場合、ｐ導電領域が、部分的に第１帯域と重なり、寄生容量がこれらの接合部分を通じて導電することによって、第１の接触領域が形成されている。

本発明のさらに他の構成において、チャネル全体がポリシリコンによって充填されていれば、第１の接触位置は、さらにフレキシブルに設計することができ、かつ、接合部分は、完全に重なった場合、最大となる。この構成は、半導体素子の構造によれば、導電させる期待電流および第１接触位置を生成する可能性に従って用いられる。

上記の通り、原理上は、チャネルを第１帯域としてのポリシリコンを用いて充填することによって、ｐｎ接合を能動（アクティブ）領域とすることができる。しかし、第１帯域に近接した第２帯域の形状およびサイズの構成によってさらに費用効率を高めることができる。

本発明のさらなる構成、通電容量を必要とする構成によれば、第１帯域が少なくともチャネルの下部領域においてチャネルの内部領域を覆っている場合、第２帯域を埋め込み層として形成することができる。また、埋め込み層が半導体素子の保護構造部と同じ型の電荷キャリアを有する領域と電気的に接触していない場合、この場合、第２接触位置は、第３帯域によって統合されている。第３帯域は、第２帯域と同じ電荷キャリアの型を有しており、第２帯域と電気的、導電的に隣接している。

ところで、上記の埋め込み層は、ＥＳＤ保護構造として、半導体素子に用いられている層である。しかしながら、ＥＳＤ保護構造のために、特別に埋め込まれたウエルによって第２帯域を得ることができる。これは、半導体ダイオードの降伏を、ｐｎ接合のドーピングによって、狙い通りに行うことができる、という利点がある。

さらに、他の例では、第１帯域は、チャネルの内部領域全体を覆っており、第２帯域は、埋め込み層としてチャネルの下部領域に隣接して形成されており、この埋め込み層上には第３帯域として後に続く層から電気的に絶縁するさらなる層が配置され、このさらなる層は、第２帯域と電荷キャリアの型が同じであり、第２のｐ型またはｎ型接触位置を形成しているものを提供することができる。この特徴を有する構造は、素子構造に現在利用されているＢｉＣＭＯＳ素子のＥＳＤ保護構造に適している。

さらに、第３帯域のドーピング量と第２帯域のドーピング量とを互いに異ならせることによって、電荷の損失調整およびｐｎ接合のドーピングを狙い通りにすることができる。

導入部に記載したように、ｐｎ接合のアクティブ領域が増えるに従って、ＥＳＤ保護構造の通電容量が増えて、半導体ダイオードの内部抵抗は小さくなる。特に、本発明の有利な構成では、チャネルは、広範囲に幾何学的な範囲を有しており、特に、細長形状（form of strips）、湾曲形状、または、または円形状を有している。

チャネル形状の生成は、半導体ダイオードおよび降伏領域の形状とを規定するため、ＥＳＤ保護構造を形成するために利用可能なスペースに依存して、最適な接合領域を形成するのと同様に、チャネル形状を規定することができる。また、ＥＳＤ構造では、２つまたはそれ以上の半導体ダイオードを含めることができる。一例として、半導体素子の保護構造部を入出力パッドとした場合、例えば、平行な細長形状、曲線形状、円形状のパッドの下の半導体ダイオードの配置は、とても効率的なものにすることができる。

第１帯域のポリシリコンは、電気的、伝導的、直接的に、金属接続パッドと隣接している。

本発明について、以下に示すより詳細な実施の形態の説明を基に説明する。

図１ａｂは、従来技術としてのＥＳＤ保護ダイオードを示す概略図である。

図２は、本発明のＥＳＤ保護構造を示す概略図である。

図３は、埋め込み層を有するＥＳＤ保護構造の実施の形態を示す概略図である。

図４は、ＢｉＣＭＯＳのＥＳＤ保護構造を示す概略図である。

図５ａｂは、それぞれＥＳＤ保護構造の幾何学配置が異なる実施の形態を示す図である。

従来技術によれば、ＥＳＤ保護ダイオードは、図１ａｂに示すように、半導体素子の入出力パッドと一体化されており、これ以上詳細な説明は開示されていない。

これらの図面によれば、ＥＳＤ保護ダイオードは、第１接続パッド２のｐ型領域と電気的に接続されｐ導電型にドープされたウエル（ｐ型ウエル）１と、該ｐ型ウエル１よりも半導体基板３に相対的に深い領域に位置し、上記ｐ型ウエル１に隣接したｎ導電型にドープされたウエル（ｎ型ウエル）４と、を有している。ｐ型ウエル１とｎ型ウエル４との間の接触領域には、ｐｎ接合５のアクティブ領域が形成されている。この領域のサイズは、ウエルの垂直範囲（垂直方向の範囲）、または、水平範囲（垂直方向の範囲）によって直接規定されている。ｐｎ接合５は、図１ａに示す水平範囲を有しており、図１ｂに示す垂直範囲を有している。そのため、ｐ型・ｎ型ウエル１・４によって形成されたダイオードの降伏は、垂直方向（図１ａ）および横方向（図１ｂ）に生じる。

ＥＳＤを用いた場合に蓄積される余剰電荷は、さらに別のｎ型ウエル６を通して、低抵抗方式（fashion）の供給線へ導電される。このｎ型ウエル６は、ダイオードのｎ型ウエル４、および、第２の接続パッド７のｎ型領域に電気的に接続されている。

本発明のＥＳＤ保護構造は、図２に示すように、上記と同様に、半導体ダイオードである。この半導体ダイオードは、ｎ型ウエル４に取り込まれたチャネル９の内部領域を全面的に覆うｐ−導電第１帯域８から形成されている。チャネルにおける、ｐ−導電第１帯域８にて覆っている部分の厚みは、チャネルの厚みの半分よりも小さい。結果として、チャネル９は、ｐ−導電第１帯域８にて充填されておらず、空き残存領域には、二酸化珪素誘電体１０が充填されている。

ところで、第１帯域８は、第１接触位置１１において、第１接続パッド２のｐ型領域と電気的に接触している。チャネル９を完全に取り囲んでいる、半導体基板３のｎ型ウエル４は、第２帯域１３を形成している。この第２帯域１３は、同時に、第２接続パッド（第２接触位置１２）７のｎ型領域も完全に取り囲んでいる。ｐｎ接合５のアクティブ領域は、チャネル９の外部領域によって形成されており、このｐｎ接合５のアクティブ領域は、チャネルの内部領域と対応しており、さらに、第１帯域８と第２の帯域との接合部分によって形成されている。ＥＳＤを用いた場合、余剰電荷は、よく知られた方法によって、供給線を通して、導電される。

このような半導体ダイオードを製造するために、半導体素子構造の製造を同時に行う。しかし、ここでは、ＥＳＤ構造の製造のみに言及する。幾何学的に延びたチャネル９、または、その他の多数のチャネル９は、特に、異方性エッチングによって十分薄くされたｎドープ層の開始材料によって取り囲まれている。チャネル９内にｐドープされたポリシリコンを堆積させることによって、第１帯域８を所望の厚みにすることができ、その後、チャネル９に充填する酸化物層１０を所望の厚みにすることができる。半導体素子の製造の途中において、接続パッド２・７のｎ型、ｐ型領域をｎ型ウエル（開始材料）４に形成する。

図３に示すＥＤＳ保護構造は、上記と同様に、半導体ダイオードの構成を示している。半導体ダイオードの必須の構成は図２と同じである。この実施の構成によれば、第２の帯域１３は、埋め込み層１６によって形成されている。この埋め込み層１６は、打ち込み（implantation）によって形成されており、チャネルの下半分を取り囲んでいる。その結果、チャネルの外部領域のこの下側部分のみにおいて、チャネル９の下側領域における第１帯域８と埋め込み層１６内の第２帯域１３との間が、ｐｎ接合５として機能する。

供給線へ余剰電荷を導電させるための、第２接続パッド７のｎ型領域と第２帯域１３との電気的な接触接続は、ｎ型ウエル４として形成された第３帯域１４にて実現されている。第２接触位置１２は、上記第３帯域１４、および、第２接続パッド７のｎ型領域によって形成されている。

本発明のＥＳＤ保護構造は、図４に示すように、ｐ−導電キャリア基板１５、この上に続けて設けられたｐ導電埋め込み層１６、および、さらに、この上に続けて設けられこれらを統合するｐ型ウエル１によって保護される、既存のＢｉＣＭＯＳ構造を利用することができる。本実施の形態によれば、チャネル９は、キャリア基板１５に至るまで下方へ広がっている。従って、チャネル９は、ｐ型ウエル１および埋め込み層１６を貫いて延びており、第２帯域１３は、これら２つの層の間で分割されている。
第２帯域１３は、ｐドープ層として設けられているので、チャネル９内の第１帯域８は、ｎドープシリコンを有しており、第２接続パッド７のｎ型領域に接触接続されている。

図５ａ・ｂによる本発明の典型的な実施の形態は、ＥＳＤ保護構造が幾何学的な広がりが可能であることを示している。

この構造は、図５ａでは、多数の平行でストリップ形状の半導体ダイオードによって形成されており、図５ｂでは、円形状の半導体ダイオードによって形成されている。ここでは、半導体ダイオードの可能な構造の一つを記載しているにすぎない。しかしながら、これらのＥＳＤ保護構造は、接続パッド２、７のｎ型領域およびｐ型領域に、この構造を有する半導体ダイオードによって接続されているのではなく、金属接続パッド１７に直接接続されている。

従来技術としてのＥＳＤ保護ダイオードを示す概略図である。 従来技術としてのＥＳＤ保護ダイオードを示す概略図である。 本発明のＥＳＤ保護構造を示す概略図である。 埋め込み層を有するＥＳＤ保護構造の実施の形態を示す概略図である。 ＢｉＣＭＯＳのＥＳＤ保護構造を示す概略図である。 ＥＳＤ保護構造の幾何学配置が異なる実施の形態を示す図である。 ＥＳＤ保護構造の幾何学配置が異なる実施の形態を示す図である。

符号の説明

１ ｐ型ウエル
２ 第１接続パッドのｐ型領域
３ 半導体基板
４ ｎ型ウエル
５ ｐｎ接合
６ さらなるｎ型ウエル
７ 第２接続パッドのｎ型領域
８ 第１帯域
９ チャネル
１０ 誘電体
１１ 第１接触位置
１２ 第２接触位置
１３ 第２帯域
１４ 第３帯域
１５ キャリア基板
１６ 埋め込み層
１７ 金属接続パッド

Claims (11)

1. ｐ−導電帯域およびｎ−導電帯域が、半導体素子の保護構造部における同じ型の電荷キャリアを有するそれぞれの領域と第１接触位置および第２接触位置において電気的に接触接続された、半導体ダイオードを少なくとも一つ有する半導体素子のＥＳＤ保護構造であって、
   上記半導体ダイオードの一方の電荷キャリアの型である第１帯域（８）は、上記半導体素子の半導体基板（３）内に形成されたトレンチ（９）の内部領域の少なくとも一部を覆っており、
   他方の電荷キャリアの型である第２帯域（１３）は、上記トレンチ付近において第１帯域（８）と隣接して形成されており、
   第１帯域（８）は、適切に導電ドープされたポリシリコンによって形成されており、
   該ポリシリコンによって充填されていない、空きトレンチ領域には、誘電体（１０）が充填されており、
   トレンチ（９）における第１のｐ型またはｎ型接触位置（１１）から離れた部分に位置する第１帯域（８）の領域は、トレンチ（９）における該帯域の領域以外の領域よりも、ｐｎ接合（５）のドーピングが高ドーピングであることを特徴とする半導体素子のＥＳＤ保護構造。
2. トレンチの幅に対するトレンチの深さの比率は、１よりも大きいことを特徴とする請求項１に記載の半導体素子のＥＳＤ保護構造。
3. トレンチ（９）全体はポリシリコンにて充填されていることを特徴とする請求項１または２に記載の半導体素子のＥＳＤ保護構造。
4. 第１帯域（８）は、少なくともトレンチ（９）の下部領域においてトレンチ（９）の内部領域を覆っており、
   第２帯域（１３）は、埋め込み層（１６）として、第１帯域（８）に隣接するように形成されていることを特徴とする請求項１から３のいずれか１項に記載の半導体素子のＥＳＤ保護構造。
5. 第２の接触領域（１２）は、第３帯域（１４）によって統合されており、
   第３帯域（１４）は、
   第２帯域（１３）と電荷キャリアの型が一致しており、
   第２帯域（１３）、および、半導体素子の保護構造部の同じ電荷キャリアの型を有する領域と、互いに電気的、導電的に隣接していることを特徴とする請求項４に記載の半導体素子のＥＳＤ保護構造。
6. 第１帯域（８）は、トレンチ（９）の内部領域全体を覆っており、
   第２帯域（１３）は、埋め込み層（１６）としてトレンチ（９）の下部領域に隣接して形成されており、
   この埋め込み層（１６）上には第３帯域（１４）として後に続く層から電気的に絶縁するさらなる層が配置され、
   このさらなる層は、第２帯域（１３）と電荷キャリアの型が同じであり、第２のｐ型またはｎ型接触位置（１２）を形成していることを特徴とする請求項１から４のいずれか１項に記載の半導体素子のＥＳＤ保護構造。
7. 第３帯域（１４）は、第２帯域（１３）とドーピング量が異なっていることを特徴とする請求項５または６に記載の半導体素子のＥＳＤ保護構造。
8. トレンチ（９）は、広範囲に幾何学的な広がり、特に、細長形状、湾曲形状、または、または円形状を有していることを特徴とする請求項１から７のいずれか１項に記載の半導体素子のＥＳＤ保護構造。
9. 少なくとも２つの半導体ダイオードから形成されていることを特徴とする請求項１から８のいずれか１項に記載の半導体素子のＥＳＤ保護構造。
10. 半導体素子の保護構造部は、入出力パッドであることを特徴とする請求項１から９のいずれか１項に記載の半導体素子のＥＳＤ保護構造。
11. 第１帯域（８）のポリシリコンは、電気的、導電的、直接的に、金属接続パッド（１７）に隣接していることを特徴とする請求項１０に記載の半導体素子のＥＳＤ保護構造。

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