KR20240041724A - 정전기 방전 소자 및 이를 포함하는 디스플레이 구동 칩 - Google Patents

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Abstract

일부 실시예들에 따르면 ESD 소자가 제공된다. 상기 ESD 소자는, 반도체 기판; 상기 반도체 기판 내의 베이스 웰; 상기 베이스 웰 내에서, 제1 도전형을 갖는 제1 영역 베이스 웰과 상기 제1 영역 베이스 웰 상에서 상기 제1 도전형을 갖는 제1 불순물 영역을 포함하는 제1 영역; 상기 베이스 웰 내에서, 상기 제1 영역으로부터 수평 방향으로 이격되어 배치되며, 상기 제1 도전형의 반대인 제2 도전형을 갖는 제2 영역 베이스 웰, 상기 제2 영역 베이스 웰 내에서 상기 제2 도전형을 갖는 제2 영역 중간 웰, 및 상기 제2 영역 중간 웰 상에서 상기 제2 도전형을 갖는 제2 불순물 영역을 포함하는 제2 영역; 상기 제1 불순물 영역 상에서 상기 제1 불순물 영역과 수직 방향에서 적어도 부분적으로 중첩되는 제1 실리사이드막; 및 상기 제2 불순물 영역 상에서 상기 제1 실리사이드막과 수평 방향으로 이격되어 배치되며, 상기 제2 불순물 영역과 수직 방향에서 적어도 부분적으로 중첩되는 제2 실리사이드막;을 포함하고, 서로 이격된 상기 제1 영역과 상기 제2 영역 사이에 상기 베이스 웰의 일부인 제1 부분이 배치되며, 상기 제1 부분은 서로 이격된 상기 제1 실리사이드막과 상기 제2 실리사이드막 사이의 제1 이격 영역에 배치된다.

Description

정전기 방전 소자 및 이를 포함하는 디스플레이 구동 칩{ELECTROSTATIC DISCHARGE DEVICE AND DISPLAY DRIVE CHIP INCLUDING THE SAME}
본 발명의 기술적 사상은 ESD(Electrostatic Discharge) 소자에 관한 것으로서, 더욱 상세하게는 다이오드(diode) 구조를 갖는 ESD 소자 및 이를 포함하는 디스플레이 구동 칩에 관한 것이다.
반도체 소자는 여러 가지 원인에 의해 순간적으로 수 천 볼트 이상의 ESD에 노출될 수 있다. 반도체 소자가 ESD에 노출되면, 반도체 소자 내의 트랜지스터의 게이트 절연막 파괴나 금속-실리콘 접합에서 접합 스파이킹 등이 발생하여 반도체 소자가 파괴되거나 손상을 받을 수 있다. 따라서, ESD는 반도체 소자의 신뢰성에 심각한 영향을 미칠 수 있다. ESD에 의한 손상을 방지하기 위하여 일반적으로 전자장치들에는 ESD 소자 내지 ESD 보호 회로가 사용되고 있는데, 최근 전자장치들이 고집적화 됨에 따라 칩 사이즈가 계속 감소하는 추세이며, 그에 따라, ESD 내성을 유지하면서 ESD 소자 내지 ESD 보호 회로의 사이즈를 감소시키기 위한 연구가 지속적으로 진행되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 작은 사이즈를 가지면서도 신뢰성이 향상된 ESD 소자 및 그 소자를 포함하는 디스플레이 구동 칩을 제공하는 것이다.
상술한 기술적 과제를 해결하기 위한 일부 실시예들에 따르면, 정전기 방전(Electrostatic discharge, 이하 ESD) 소자가 제공된다. 상기 ESD 소자는, 반도체 기판; 상기 반도체 기판 내의 베이스 웰; 상기 베이스 웰 내에서, 제1 도전형을 갖는 제1 영역 베이스 웰과 상기 제1 영역 베이스 웰 상에서 상기 제1 도전형을 갖는 제1 불순물 영역을 포함하는 제1 영역; 상기 베이스 웰 내에서, 상기 제1 영역으로부터 수평 방향으로 이격되어 배치되며, 상기 제1 도전형의 반대인 제2 도전형을 갖는 제2 영역 베이스 웰, 상기 제2 영역 베이스 웰 내에서 상기 제2 도전형을 갖는 제2 영역 중간 웰, 및 상기 제2 영역 중간 웰 상에서 상기 제2 도전형을 갖는 제2 불순물 영역을 포함하는 제2 영역; 상기 제1 불순물 영역 상에서 상기 제1 불순물 영역과 수직 방향에서 적어도 부분적으로 중첩되는 제1 실리사이드막; 및 상기 제2 불순물 영역 상에서 상기 제1 실리사이드막과 수평 방향으로 이격되어 배치되며, 상기 제2 불순물 영역과 수직 방향에서 적어도 부분적으로 중첩되는 제2 실리사이드막;을 포함하고, 서로 이격된 상기 제1 영역과 상기 제2 영역 사이에 상기 베이스 웰의 일부인 제1 부분이 배치되며, 상기 제1 부분은 서로 이격된 상기 제1 실리사이드막과 상기 제2 실리사이드막 사이의 제1 이격 영역에 배치된다.
상술한 기술적 과제를 해결하기 위한 일부 실시예들에 따르면, 정전기 방전(Electrostatic discharge, 이하 ESD) 소자가 제공된다. 상기 ESD 소자는, 반도체 기판; 상기 반도체 기판 내에서 제1 도전형을 갖는 베이스 웰; 상기 베이스 웰 내에서, 상기 제1 도전형을 갖는 제1 영역 베이스 웰과 상기 제1 영역 베이스 웰 상에서 상기 제1 도전형을 갖는 제1 불순물 영역을 포함하는 제1 영역; 상기 베이스 웰 내에서, 상기 제1 영역으로부터 수평 방향으로 이격되어 배치되며, 상기 제1 도전형의 반대인 제2 도전형을 갖는 제2 영역 베이스 웰, 상기 제2 영역 베이스 웰 내에서 상기 제2 도전형을 갖는 제2 영역 중간 웰, 및 상기 제2 영역 중간 웰 상에서 상기 제2 도전형을 갖는 제2 불순물 영역을 포함하는 제2 영역; 상기 제1 불순물 영역 상에서 상기 제1 불순물 영역과 수직 방향에서 적어도 부분적으로 중첩되며, 제1 전극과 연결되는 제1 실리사이드막; 상기 제2 불순물 영역 상에서 상기 제1 실리사이드막과 수평 방향으로 이격되어 배치되며, 상기 제2 불순물 영역과 수직 방향에서 적어도 부분적으로 중첩되고, 제2 전극과 연결되는 제2 실리사이드막; 및 상기 제1 실리사이드막과 상기 제2 실리사이드막 사이의 제1 이격 영역에서, 상기 반도체 기판의 상면 상에 배치되는 더미 게이트 구조체;를 포함한다.
상술한 기술적 과제를 해결하기 위한 일부 실시예들에 따르면, 디스플레이 구동 칩이 제공된다. 상기 디스플레이 구동 칩은, 회로 영역; 입력 영역; 및 출력 영역을 포함하고, 상기 출력 영역은 ESD 소자를 포함하는 복수의 셀들을 포함하며, 상기 ESD 소자는, P형 반도체 기판; 상기 P형 반도체 기판 내에서, N형을 갖는 베이스 웰; 상기 베이스 웰 내에서, 제1 도전형을 갖는 제1 영역 베이스 웰과 상기 제1 영역 베이스 웰 상에서 상기 제1 도전형을 갖는 제1 불순물 영역을 포함하는 제1 영역; 상기 베이스 웰 내에서, 상기 제1 영역으로부터 수평 방향으로 이격되어 배치되며, 상기 제1 도전형의 반대인 제2 도전형을 갖는 제2 영역 베이스 웰, 상기 제2 영역 베이스 웰 내에서 상기 제2 도전형을 갖는 제2 영역 중간 웰, 및 상기 제2 영역 중간 웰 상에서 상기 제2 도전형을 갖는 제2 불순물 영역을 포함하는 제2 영역; 상기 제1 불순물 영역 상에서 상기 제1 불순물 영역과 수직 방향에서 적어도 부분적으로 중첩되며, 제1 전극과 연결되는 제1 실리사이드막; 상기 제2 불순물 영역 상에서 상기 제1 실리사이드막과 수평 방향으로 이격되어 배치되며, 상기 제2 불순물 영역과 수직 방향에서 적어도 부분적으로 중첩되고, 제2 전극과 연결되는 제2 실리사이드막;을 포함하고, 상기 베이스 웰의 일부는 상기 제1 영역과 상기 제2 영역 사이에 배치되며, 상기 제1 실리사이드막 및 상기 제2 실리사이드막 사이에서 반도체 기판의 상면에 노출된다.
본 발명의 기술적 사상에 따르면, ESD 소자의 크기를 감소시키면서 ESD 소자의 순방향전압(forward bias) 인가 시 클램핑 성능이 향상될 수 있고, 높은 항복 전압(breakdown voltage)이 유지될 수 있다.
본 발명의 일부 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 않은 다른 효과들은 이하의 설명으로부터 본 개시의 일부 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 일부 실시예들을 실시함에 따른 의도하지 않은 효과들 역시 본 개시의 일부 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 일부 실시예들에 따른 ESD 보호 회로에 대한 등가 회로도이다.
도 2a 및 도 2b는 일부 실시시예들에 따른 ESD 소자에서 활성 영역 내의 실리사이드 영역과 이격 영역의 형태를 개략적으로 보여주는 평면도들이다.
도 3a는 도 2a 및 도 2b의 평면도를 갖는 일부 실시예들에 따른 ESD 소자의 I-I'선에 따른 단면도이다.
도 3b는 도 2a 및 도 2b의 평면도를 갖는 일부 실시예들에 따른 ESD 소자의 I-I'선에 따른 단면도이다.
도 3c는 도 2a 및 도 2b의 평면도를 갖는 일부 실시예들에 따른 ESD 소자의 I-I'선에 따른 단면도이다.
도 3d는 도 2a 및 도 2b의 평면도를 갖는 일부 실시예들에 따른 ESD 소자의 I-I'선에 따른 단면도이다.
도 3e는 도 2a 및 도 2b의 평면도를 갖는 일부 실시예들에 따른 ESD 소자의 I-I'선에 따른 단면도이다.
도 4a는 기존 P형 다이오드 구조의 ESD 소자와 예시적인 실시예들에 따른 P형 다이오드 구조의 ESD 소자의 온 저항(Ron) 특성을 보여주는 그래프이다.
도 4b는 기존 P형 다이오드 구조의 ESD 소자와 예시적인 실시예들에 따른 P형 다이오드 구조의 ESD 소자의 발열 특성을 보여주는 그래프이다.
도 5는 일부 실시예들에 따른 ESD 소자를 포함하는 디스플레이 구동 칩을 설명하기위한 평면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 예시적인 실시예들에 따른 ESD 보호 회로(1)에 대한 등가 회로도이다.
도 1을 참조하면, ESD 보호 회로(1)는 ESD 소자(100)를 포함할 수 있다. 일부 실시예들에 있어서, ESD 소자(100)는 보호 대상 소자(302)와 함께 기판(도 3a의 110 참조) 상에 형성될 수 있다. 일부 실시예들에 있어서, 신호 전압이 입출력(input/output, 이하 I/O) 패드(304)를 통해 보호 대상 소자(302)에 인가될 수 있다.
예시적인 실시예들에 따르면, ESD 보호 회로(1)는 2 이상의 ESD 소자들(100)을 포함할 수 있다. 예를 들면, ESD 보호 회로(1)는 2개의 ESD 소자들(100)을 갖는 듀얼-다이오드(dual-diode) 구조를 포함할 수 있다. 예를 들면, 2개의 ESD 소자(100)들은 직렬 연결될 수 있다.
예시적인 실시예들에 따르면, ESD 소자(100)는 P형 다이오드 구조의 제1 ESD 소자(100-1) 또는 N형 다이오드 구조의 제2 ESD 소자(100-2)일 수 있다. 일부 실시예들에 있어서, ESD 보호 회로(1)는 서로 직렬로 연결된 제1 ESD 소자(100-1) 및 제2 ESD 소자(100-2)를 포함할 수 있다. 다른 일부 실시예들에 있어서, ESD 보호 회로(1)는 제1 ESD 소자(100-1), 및 제1 ESD 소자(100-1)와 직렬로 연결되며 본 발명에 따른 ESD 소자(100)와는 다른 구조를 갖는 N형 다이오드 구조의 ESD 소자를 포함할 수도 있다.
일부 실시예들에 있어서, ESD 보호 회로(1)는 복수 개의 제1 ESD 소자들(100-1) 및 복수 개의 제2 ESD 소자들(100-2)을 포함할 수 있다. 이 경우, 복수 개의 제1 ESD 소자들(100-1)은 서로 병렬로 연결될 수 있고, 마찬가지로 복수 개의 제2 ESD 소자들(100-2)은 서로 병렬로 연결될 수 있다.
예시적인 실시예들에 따르면, 제1 ESD 소자(100-1)의 애노드(anode) 단자는 I/O 패드(304)에 전기적으로 연결되고, 캐소드(cathode) 단자는 파워 패드(306)에 전기적으로 연결될 수 있다. 예시적인 실시예들에 따르면, 제2 ESD 소자(100-2)의 애노드 단자는 그라운드 패드(308)에 전기적으로 연결되고, 캐소드 단자는 I/O 패드(304)에 전기적으로 연결될 수 있다. 예시적인 실시예들에 따르면, I/O 패드(304)는 보호 대상 소자(302)와 전기적으로 연결 되어 보호 대상 소자(302)에 신호 전압을 인가하도록 구성될 수 있고, I/O 패드(304)는 제1 ESD 소자(100-1)의 애노드 및 제2 ESD 소자(100-2)의 캐소드에 공통으로 연결될 수 있다.
예시적인 실시예들에 따르면, ESD 보호 회로(1)는 ESD 소자들(100)을 포함하여, 정전기 전류가 보호 대상 소자(302)로 흐르는 것을 방지하도록 구성될 수 있다. 예시적인 실시예들에 따르면, 정전기가 I/O 패드(304)를 통해 ESD 보호 회로(1)에 유입될 수 있다. 일부 실시예들에 있어서, 플러스(+) 정전기는 제1 ESD 소자(100-1)의 순방향으로 흘러(즉, 순방향 바이어스(forward bias)) 전원 전압(Vdd)이 인가되는 파워 패드(306) 측 단자로 빠져나갈 수 있다. 이 경우, 제2 ESD 소자(100-2)는 역방향으로 바이어스(reverse biased)될 수 있고, 플러스(+) 정전기는 제2 ESD 소자(100-2)에 의해 역방향으로 흐르지 못하도록 차단(cut off)될 수 있다. 일부 실시예들에 있어서, 마이너스(-) 정전기가 인가된 경우, 마이너스(-) 정전기는 제2 ESD 소자(100-2)의 순방향으로 흘러 그라운드 전압(Vss)이 인가되는 그라운드 패드(308) 측 단자로 빠져나갈 수 있다. 이 경우, 제1 ESD 소자(100-1)는 역방향으로 바이어스되어, 마이너스(-) 정전기가 역방향으로 흐르지 못하게 차단할 수 있다. 본 발명의 예시적인 실시예들에 따른 ESD 소자(100)는, 후술하는 바와 같이 ESD 소자의 크기를 감소시키면서 ESD 소자(100)에 순방향 전압 인가 시 낮은 온 저항을 구현할 수 있고, 역방향 전압 인가 시 높은 항복 전압을 유지할 수 있다.
일부 실시예들에 있어서, 보호 대상 소자(302) 전단에 보호 대상 소자(302)를 보다 안전하게 보호하기 위한 저항 소자(310)가 추가될 수 있다. 일부 실시예들에 있어서, 저항 소자(310)는 ESD 보호 회로(1)와 별도의 구성으로서 보호 대상 소자(302)의 전단에 추가될 수 있고, ESD 보호 회로(1)의 일 구성으로서 포함될 수도 있다.
일부 실시예들에 있어서, 제1 ESD 소자(100-1) 및 제2 ESD 소자(100-2)는, ESD 보호 기능을 수행하는 하나의 단위인 셀(200)에 포함될 수 있다. 일부 실시예들에 있어서, 셀(200)은 I/O 패드(304) 및 저항 소자(310)를 더 포함하는 단위로서 구성될 수도 있다.
일부 실시예들에 있어서, 보호 대상 소자(302)는 ESD로부터 보호가 필요한 모든 종류의 전기전자소자를 포함할 수 있다. 예를 들면, 보호 대상 소자(302)는 DRAM, 플래시 등의 다양한 메모리 소자, 제어부들을 구성하는 로직 소자, 데이터 통신을 위한 인터페이스 소자 등의 다양한 반도체 소자를 포함할 수 있다.
한편, 보호 대상 소자(302)의 ESD 특성에 따라, 보호 대상 소자(302)가 파손되는 모델은 HBM(Human Body Model)과 CDM(Charged Device Model)으로 구별될 수 있다. 여기서, HBM은 대전된 사람이 보호대상 소자(300)에 ESD를 발생시켜 보호 대상 소자(302)를 파손하는 경우이고, CDM은 보호 대상 소자(302) 자체에 대전이 되고 보호 대상 소자(302)가 인체나 금속과 같은 도체에 ESD를 발생시켜 보호 대상 소자(302)가 파손되는 경우를 의미할 수 있다. 본 발명의 예시적인 실시예들에 따른 ESD 소자(100)는 HBM용과 CDM용 양쪽 모두에 이용될 수 있다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 ESD 소자(100)를 설명하기 위한 평면도이다.
도 2a 및 도 2b를 참조하면, ESD 소자(100)는 기판(110)(도 3a 참조) 상에서 소자분리막(102)에 의해 정의된 활성 영역(ACT)을 포함할 수 있다. 예시적인 실시예들에 따르면, 활성 영역(ACT)은 반도체 기판(110)의 상면(110U)에 실리사이드(silicide)가 형성된 영역인 제1 실리사이드막 영역(SA1)과 제2 실리사이드막 영역(SA2), 및 제1 실리사이드막 영역(SA1)과 제2 실리사이드막 영역(SA2) 사이의 이격 영역(DA)을 포함할 수 있다. 제1 실리사이드막 영역(SA1)과 제2 실리사이드막 영역(SA2)은 각각 평면적 관점에서 반도체 기판(110)의 상면(110U)에 노출되는 제1 실리사이드막(138)과 제2 실리사이드막(148)이 배치된 영역을 의미할 수 있고, 이격 영역(DA)은 제1 실리사이드막 영역(SA1)과 제2 실리사이드막 영역(SA2)이 배치되지 않은 영역을 의미할 수 있다(도 3a을 참조).
도 2a를 참조하면, 제1 실리사이드막 영역(SA1)은 제2 실리사이드막 영역(SA2)로부터 제1 방향(X 방향)으로 이격되어 배치될 수 있다. 일부 실시예들에 있어서, ESD 소자(100)는 제1 실리사이드막 영역(SA1) 및 제2 실리사이드막 영역(SA2)이 제1 수평 방향(X 방향)에 수직인 제2 수평 방향(Y 방향)으로 연장하는 바-타입(bar-type) 구조를 가질 수 있다. 일부 실시예들에 있어서, 제1 실리사이드막 영역(SA1)을 중심에 두고 양 측에 2개의 제2 실리사이드막 영역(SA2)이 제1 수평 방향(X 방향)으로 이격되어 배치될 수 있다. 이 경우, 제1 실리사이드막 영역(SA1)과 제2 실라사이드막 영역(SA2) 사이에 이격 영역(DA)이 형성될 수 있다.
도 2b를 참조하면, 제2 실리사이드막 영역(SA2)은 제1 실리사이드막 영역(SA1) 으로부터 수평 방향(X 방향 및/또는 Y 방향)으로 이격되며, 제1 실리사이드막 영역(SA1)을 둘러싸도록 배치될 수 있다. 일부 실시예들에 있어서, ESD 소자(100)는 제1 실리사이드막 영역(SA1)이 중심에 배치되고, 제2 실리사이드막 영역(SA2)이 제1 실리사이드막 영역(SA1)을 링-형태로 둘러싸는 랩 어라운드-타입(wrap around-type) 구조를 가질 수 있다.
예시적인 실시예들에 따르면, 제1 ESD 소자(100-1)의 경우, 제1 실리사이드막 영역(SA1)과 수직 방향(Z 방향)에서 중첩되는 상기 제1 영역(130)의 도전형은 P형일 수 있고, 제2 실리사이드막 영역(SA2)과 수직 방향(Z 방향)에서 중첩되는 상기 제2 영역(140)의 도전형은 N형일 수 있다. 예시적인 실시예들에 따르면, 제2 ESD 소자(100-2)의 경우, 제1 실리사이드막 영역(SA1)과 수직 방향(Z 방향)에서 중첩되는 상기 제1 영역(130)의 도전형은 N형일 수 있고, 제2 실리사이드막 영역(SA2)과 수직 방향(Z 방향)에서 중첩되는 상기 제2 영역(140)의 도전형은 P형일 수 있다.
도 3a는 도 2a 또는 도 2b의 평면도를 갖는 일부 실시예들에 따른 ESD 소자(100)의 I-I'선에 따른 단면도이다.
도 3a를 참조하면, ESD 소자(100)는 반도체 기판(110) 내의 제1 영역(130)과 제2 영역(140), 제1 영역(130) 상의 제1 실리사이드막(138), 및 제2 영역(140) 상의 제2 실리사이드막(148)을 포함할 수 있다.
예시적인 실시예들에 따르면, 반도체 기판(110)은 Si 또는 Ge와 같은 IV 족 반도체, SiGe 또는 SiC와 같은 IV-IV 족 화합물 반도체, 또는 GaAs, InAs, 또는 InP와 같은 III-V 족 화합물 반도체를 포함할 수 있다. 본 명세서에서 사용되는 용어 "SiGe", "SiC", "GaAs", "InAs", "InGaAs", 및 "InP"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
예시적인 실시예들에 따르면, 반도체 기판(110) 내에 베이스 웰(122)이 배치될 수 있고, 베이스 웰(122) 내에 서로 다른 도전형을 갖는 제1 영역(130)과 제2 영역(140)이 배치될 수 있다. 예를 들면, 제1 영역(130)은 제1 도전형을 가질 수 있고, 제2 영역(140)은 제2 도전형을 가질 수 있다. 예시적인 실시예들에 따르면, 베이스 웰(122), 제1 영역(130) 및 제2 영역(140)은 각각 P 형 도펀트 또는 N 형 도펀트로 도핑된 반도체 기판일 수 있다. 예를 들면, 상기 P 형 도판트는 B(boron) 및 Ga(gallium) 중에서 선택될 수 있다. 예를 들면, 상기 N 형 도판트는 P(phosphorus), As(arsenic), 및 Sb(antimony) 중에서 선택될 수 있다.
예시적인 실시예들에 따르면, 반도체 기판(110)은 불순물로 도핑된 반도체 기판일 수 있다. 예시적인 실시예들에 따르면, 반도체 기판(110)은 제1 도전형을 갖는 반도체 기판 또는 제2 도전형을 갖는 반도체 기판일 수 있다. 예시적인 실시예들에 다르면, 반도체 기판(110)은 베이스 웰(122)과 서로 반대되는 도전형을 가질 수 있다. 일부 실시예들에 있어서, 반도체 기판(110)은 P형을 가질 수 있고, 베이스 웰(122)은 N형을 가질 수 있다. 다른 일부 실시예들에 있어서, 반도체 기판(110)은 N형을 가질 수 있고, 베이스 웰(122)은 P형을 가질 수 있다.
일부 실시예들에 있어서, 베이스 웰(122)은 제2 영역(140)과 같은 도전형을 가질 수 있다. 다른 일부 실시예들에 있어서, 베이스 웰(122)은 제1 영역(130)과 같은 도전형을 가질 수도 있다.
본 발명의 예시적인 실시예들에 따른 ESD 소자(100)는 서로 다른 도전형을 갖는 제1 영역(130)과 제2 영역(140) 사이에 절연 구조물을 포함하지 않을 수 있다. 예를 들면, ESD 소자(100)의 서로 다른 도전형을 갖는 활성 영역들 사이에 STI(Shallow Trench Isolation), DIT(Deep Trench Isolation) 등과 같은 구조물이 배치되지 않을 수 있다. 이에 따라, ESD 소자(100)에 순방향 전압 인가 시 반도체 기판(110)의 상면(110U) 인근에서 수평 방향(X 방향 및/또는 Y 방향) 전류 흐름이 형성되어, 낮은 온-저항 특성이 구현될 수 있다.
예시적인 실시예들에 따르면, 제1 실리사이드막(138) 및 제2 실리사이드막(148)은 각각 반도체 기판(110)의 상면(110U)에 노출될 수 있다. 예를 들면, 제1 실리사이드막(138)의 상면과 제2 실리사이드막(148)의 상면은 각각 반도체 기판(110)의 상면(110U)의 일부를 이룰 수 있다.
예시적인 실시예들에 따르면, 제1 실리사이드막(138)은 제1 영역(130) 상에서 제1 영역(130)과 수직 방향(Z 방향)으로 적어도 부분적으로 중첩될 수 있고, 제2 실리사이드막(148)은 제2 영역(140) 상에서 제2 영역(140)과 수직 방향(Z 방향)으로 적어도 부분적으로 중첩될 수 있다.
예시적인 실시예들에 따르면, 제1 영역(130)은 제1 영역 베이스 웰(132) 및 제1 영역 베이스 웰(132) 상의 제1 불순물 영역(136)을 포함할 수 있다. 이 경우, 제1 불순물 영역(136) 상에 제1 실리사이드막(138)이 배치될 수 있다. 예를 들면, 제1 실리사이드막(138)은 제1 불순물 영역(136)을 전체적으로 덮을 수 있다. 예시적인 실시예들에 따르면, 제2 영역(140)은 제2 영역 베이스 웰(142), 제2 영역 베이스 웰(142) 내의 제2 영역 중간 웰(144), 및 제2 영역 중간 웰(144) 상의 제2 불순물 영역(146)을 포함할 수 있다. 이 경우, 제2 불순물 영역(146) 상에 제2 실리사이드막(148)이 배치될 수 있다. 예를 들면, 제2 실리사이드막(148)은 제2 불순물 영역(146)을 전체적으로 덮을 수 있다. 예시적인 실시예들에 따르면, 제1 실리사이드막(138)의 하면은 수직 방향(Z 방향)에서 제1 불순물 영역(136)의 하면보다 높은 레벨에 위치할 수 있고, 제2 실리사이드막(148)의 하면은 수직 방향(Z 방향)에서 제2 불순물 영역(146)의 하면보다 높은 레벨에 위치할 수 있다.
예시적인 실시예들에 따르면, 제1 영역(130)과 제2 영역(140)은 수평 방향(X 방향 및/또는 Y 방향)으로 서로 이격될 수 있다. 이 경우, 평면적 관점에서, 제1 영역(130)과 제2 영역(140) 사이에 베이스 웰(122)이 부분적으로 배치될 수 있다. 예시적인 실시예들에 따르면, 베이스 웰(122) 중 수평적 관점에서 제1 영역(130)과 제2 영역(140) 사이에 배치된 부분인 제1 부분(P1)은 반도체 기판(110)의 상면(110U)에 노출될 수 있다. 예를 들면, 베이스 웰(122)의 제1 부분(P1)의 적어도 일부는 제1 실리사이드막(138)과 제2 실리사이드막(148) 사이에 배치될 수 있다. 예를 들면, 상기 제1 부분(P1)의 상면은 반도체 기판(110)의 상면(110U)과 동일한 평면을 공유할 수 있다.
일부 실시예들에 있어서, 베이스 웰(122)은 제1 영역(130)과 다른 도전형을 가질 수 있고, 제1 영역(130) 및 베이스 웰(122) 사이에 PN 접합(PN junction)이 형성될 수 있다. 이 경우, 제2 도전형을 갖는 베이스 웰(122)의 불순물 농도는 제2 영역(140)의 불순물 농도보다 낮을 수 있다. 다른 일부 실시예들에 있어서, 베이스 웰(122)은 제1 영역(130)과 같은 도전형을 가질 수 있고, 제2 영역(140) 및 베이스 웰(122) 사이에 PN 접합이 형성될 수도 있다. 이 경우, 제1 도전형을 갖는 베이스 웰(122)의 불순물의 농도는 제1 영역(130)의 불순물 농도 보다 낮을 수 있다.
본 발명의 예시적인 실시예들에 따른 ESD 소자(100)는 서로 이격된 제1 영역(130) 및 제2 영역(140)을 포함하여, ESD 소자(100)의 사이즈가 감소되고 제1 영역(130)과 제2 영역(140) 사이에 별도의 절연 구조물이 배치되지 않은 경우 높은 항복 전압(breakdown voltage)을 가질 수 있다.
예시적인 실시예들에 따르면, 제1 실리사이드막(138)과 제2 실리사이드막(148)은 반도체 기판(110) 내의 서로 다른 도전형을 갖는 영역이 수평 방향(X 방향 및/또는 Y 방향)에서 접하는 부분(예를 들면, PN 접합이 형성되는 부분)인 제1 경계(B1)와 수직 방향(Z 방향)에서 중첩되지 않을 수 있다. 예시적인 실시예들에 따르면, 제1 실리사이드막(138)과 제2 실리사이드막(148)은 제1 경계(B1) 상에서, 수평 방향(X 방향 및/또는 Y 방향)으로 제1 이격 거리(ds1)만큼 서로 이격될 수 있다.
예시적인 실시예들에 따르면, 베이스 웰(122)의 제1 부분(P1)은 제1 실리사이드막 영역(SA1)과 제2 실리사이드막 영역(SA2) 사이의 이격 영역(DA)에서 반도체 기판(110)의 상면(110U)에 노출될 수 있다. 예시적인 실시예들에 따르면, 제1 실리사이드막 영역(SA1)과 제2 실리사이드막 영역(SA2) 사이의 이격 영역(DA)에서 제1 영역(130)의 일부 및/또는 제2 영역(140)의 일부가 반도체 기판(110)의 상면(110U)에 노출될 수 있다.
일부 실시예들에 있어서, 베이스 웰(122)이 제2 영역(140)과 동일한 도전형을 갖는 경우, 도 3a와 같이, PN 접합이 형성되는 제1 경계(B1)는 베이스 웰(122)의 제1 부분(P1)과 제1 영역(130) 사이의 계면에 형성될 수 있다. 예를 들면, 이격 영역(DA)은 평면적 관점에서 베이스 웰(122)의 제1 부분(P1)과 제1 영역(130) 사이의 경계를 포함할 수 있다. 예를 들면, 제2 실리사이드막(148)은 제2 영역(140)을 덮으며 베이스 웰(122)의 제1 부분(P1)을 부분적으로 덮을 수 있고, 제1 실리사이드막(138)은 제1 영역(130)을 부분적으로 덮을 수 있다. 예를 들면, 제2 실리사이드막(148)은 제2 불순물 영역(146), 제2 영역 중간 웰(144) 및 제2 영역 베이스 웰(142)과 수직 방향(Z 방향)에서 중첩될 수 있고 베이스 웰(122)의 제1 부분(P1)의 일부와 수직 방향(Z 방향)에서 중첩될 수 있다. 예를 들면, 제1 실리사이드막(138)은 제1 불순물 영역(136)과 수직 방향(Z 방향)에서 중첩될 수 있고, 제1 영역 베이스 웰(132)의 일부와 수직 방향(Z 방향)에서 중첩될 수 있다.
다른 일부 실시예들에 있어서, 베이스 웰(122)이 제1 영역(130)과 동일한 도전형을 갖는 경우, 도 3a와 달리, PN 접합이 형성되는 제1 경계(B1)는 베이스 웰(122)의 제1 부분(P1)과 제2 영역(140) 사이의 계면에 형성될 수도 있다. 예를 들면, 이격 영역(DA)은 평면적 관점에서 베이스 웰(122)의 제1 부분(P1)과 제2 영역(140) 사이의 경계를 포함할 수 있다. 예를 들면, 제1 실리사이드막(138)은 제1 영역(130)을 덮으며 베이스 웰(122)의 제1 부분(P1)과 수직 방향(Z 방향)에서 부분적으로 중첩될 수 있고, 제2 실리사이드막(148)은 제1 실리사이드막(138)과 제2 영역(140)을 부분적으로 덮을 수 있다. 예를 들면, 제1 실리사이드막(138)은 제1 불순물 영역(136) 및 제1 영역 베이스 웰(132)과 수직 방향(Z 방향)에서 중첩될 수 있고 베이스 웰(122)의 제1 부분(P1)의 일부와 수직 방향(Z 방향)에서 중첩될 수 있다. 예를 들면, 제2 실리사이드막(148)은 제2 불순물 영역(146), 제2 영역 중간 웰(144)과 수직 방향(Z 방향)에서 중첩될 수 있고, 제2 영역 베이스 웰(142)의 일부와 수직 방향(Z 방향)에서 중첩될 수 있다.
예시적인 실시예들에 따르면, 제1 실리사이드막(138) 및 제2 실리사이드막(148) 각각은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 또는 Pd를 포함하는 금속-반도체 화합물일 수 있다.
예시적인 실시예들에 따르면, 제1 영역 베이스 웰(132)의 하면은 제1 영역(130)의 하면을 이룰 수 있고, 제1 영역 베이스 웰(132)의 하면은 수직 방향(Z 방향)에서 제1 불순물 영역(136)의 하면보다 낮은 레벨에 위치할 수 있다. 예시적인 실시예들에 따르면, 제1 불순물 영역(136)은 제1 영역 베이스 웰(132)의 경계로부터 수평 방향(X 방향 및/또는 Y 방향)에서 내측으로 이격되어 배치될 수 있다. 이에 따라, ESD 소자(100)에 역방향 바이어스 인가 시의 항복 전압이 향상될 수 있다.
예시적인 실시예들에 따르면, 제2 영역 베이스 웰(142)의 하면은 제2 영역(140)의 하면을 이룰 수 있고, 제2 영역 베이스 웰(142)의 하면은 수직 방향(Z 방향)에서 제2 영역 중간 웰(144)의 하면보다 낮은 레벨에 위치할 수 있으며, 제2 영역 중간 웰(144)의 하면은 수직 방향(Z 방향)에서 제2 불순물 영역(146)의 하면보다 낮은 레벨에 위치할 수 있다. 예시적인 실시예들에 다르면, 제2 영역 중간 웰(144)은 제2 영역 베이스 웰(142)의 경계로부터 수평 방향(X 방향 및/또는 Y 방향) 내측으로 이격되어 배치될 수 있다. 예시적인 실시예들에 따르면, 제2 불순물 영역(146)은 제2 영역 중간 웰(144)의 경계로부터 수평 방향(X 방향 및/또는 Y 방향)에서 내측으로 이격되어 배치될 수 있다. 이에 따라, ESD 소자(100)에 역방향 바이어스 인가 시의 항복 전압이 향상될 수 있다.
예시적인 실시예들에 따르면, 제1 영역(130) 및 제2 영역(140)은 각각의 영역 내에서 점진적으로 도핑된 구조를 가질 수 있다. 예시적인 실시예들에 따르면, 제1 영역(130)내에서 제1 도전형을 갖는 불순물의 농도는 반도체 기판(110)의 상면(110U)으로부터 수직 방향(Z 방향)으로 멀어질수록 낮아질 수 있다. 예시적인 실시예들에 따르면, 제1 영역(130)에서, 제1 불순물 영역(136)의 불순물 농도는 제1 영역 베이스 웰(132)의 불순물 농도보다 높을 수 있다. 예시적인 실시예들에 따르면, 제2 영역(140) 내에서 제2 도전형을 갖는 불순물의 농도는 반도체 기판(110)의 상면(110U)으로부터 수직 방향(Z 방향)으로 멀어질수록 낮아질 수 있다. 예시적인 실시예들에 따르면, 제2 영역(140)에서, 제2 불순물 영역(146)의 불순물 농도는 제2 영역 중간 웰(144)의 불순물 농도보다 높을 수 있고, 제2 영역 중간 웰(144)의 불순물 농도는 제2 영역 베이스 웰(142)의 불순물 농도보다 높을 수 있다. 이에 따라, 수직적 관점에서 제1 영역(130) 내에서 및 제2 영역(140) 내에서 수직 방향 전류 흐름이 유도될 수 있다. 예를 들면, ESD 전류가 반도체 기판(110)의 상면(110U)에 집중되지 않고, 반도체 기판(110)의 상면(110U)으로부터 멀어지는 방향으로 분산될 수 있다. 이에 따라, 정전기 유입 시 ESD 소자(100d)가 과열되는 것이 방지될 수 있고, ESD 소자의 구동 능력이 저하되는 것을 방지할 수 있다.
또한, ESD 전류의 흐름 방향의 관점에서, 서로 다른 도전형을 갖는 영역 사이의 급경사 접합(abrupt junction)이 방지될 수 있다. 일부 실시예들에 있어서, 베이스 웰(122)이 제1 영역(130)과 다른 도전형을 갖는 경우, 제1 영역(130)과 베이스 웰(122) 사이의 급경사 접합이 방지될 수 있다. 다른 일부 실시예들에 있어서, 베이스 웰(122)이 제1 영역(130)과 같은 도전형을 갖는 경우, 베이스 웰(122)과 제2 영역(140) 사이의 급경사 접합이 방지될 수 있다. 이에 따라, ESD 소자(100)는 감소된 크기를 가지면서 제1 영역(130)과 제2 영역(140) 사이에 배치되는 별도의 절연 구조물을 포함하지 않는 경우에도 높은 항복 전압(breakdown voltage)을 가질 수 있다.
일부 실시예들에 있어서, 제1 영역(130) 및 제2 영역(140) 내에서 불순물의 농도는 연속적으로 변화할 수 있다. 다른 일부 실시예들에 있어서, 제1 영역(130) 및 제2 영역(140) 내에서 불순물의 농도는 단속적으로 변화할 수 있다.
도 3a에서, 제1 및 제2 불순물 영역(136, 146)의 수직 방향(Z 방향) 깊이가 서로 동일한 것으로 도시되었으나, 이에 제한되지 않는다. 일부 실시예들에 있어서, 제1 불순물 영역(136)의 하면은 제2 불순물 영역(146)의 하면보다 수직 방향(Z 방향)에서 더 낮은 레벨에 위치할 수 있다. 다른 일부 실시예들에 있어서, 제2 불순물 영역(146)의 하면은 제1 불순물 영역(136)의 하면보다 수직 방향(Z 방향)에서 더 낮은 레벨에 위치할 수 있다.
도 3a에서, 제1 영역 베이스 웰(132) 및 제2 영역 베이스 웰(142)이 수직 방향(Z 방향)에서 깊이가 서로 동일한 것으로 도시되었으나, 이에 제한되지 않는다. 일부 실시예들에 있어서, 제1 영역 베이스 웰(132)의 하면은 제2 영역 베이스 웰(142)의 하면보다 수직 방향(Z 방향)에서 더 낮은 레벨에 위치할 수 있다. 다른 일부 실시예들에 있어서, 제2 영역 베이스 웰(142)의 하면은 제1 영역 베이스 웰(132)의 하면보다 수직 방향(Z 방향)에서 더 낮은 레벨에 위치할 수 있다.
일부 실시예들에 있어서, 제1 불순물 영역(136)의 수평 방향(X 방향 및/또는 Y 방향) 면적은 제2 불순물 영역(146)의 수평 방향(X 방향 및/또는 Y 방향) 면적보다 클 수 있다. 도 2a를 참조하면, 바-타입 구조를 갖는 ESD 소자(100)는 수평 방향(X 방향 및/또는 Y 방향) 면적이 제2 불순물 영역(146)보다 큰 제1 불순물 영역(136)을 포함할 수 있다.
다른 일부 실시예들에 있어서, 제1 불순물 영역(136)의 수평 방향(X 방향 및/또는 Y 방향) 면적은 제2 불순물 영역(146)의 수평 방향(X 방향 및/또는 Y 방향) 면적보다 작을 수 있다. 도 2b를 참조하면, 랩 어라운드-타입 구조를 갖는 ESD 소자(100)는 수평 방향(X 방향 및/또는 Y 방향) 면적이 제2 불순물 영역(146)보다 작은 제1 불순물 영역(136)을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 영역(130)은, 제2 영역(140)에서 제2 불순물 영역(146)과 제2 영역 베이스 웰(142) 사이에 제2 영역 중간 웰(144)이 배치되는 것과 달리, 제1 불순물 영역(136)과 제1 영역 베이스 웰(132) 사이에 별도의 중간 웰을 포함하지 않을 수 있다. 예를 들면, 제1 영역(130)에서 반도체 기판(110)의 상면(110U)으로부터 멀어지는 방향 거리 변화에 대한 제1 도전형 불순물 농도 변화의 기울기는 제2 영역(140)에서 반도체 기판(110)의 상면(110U)으로부터 멀어지는 방향 거리 변화에 대한 제2 도전형 불순물 농도 변화의 기울기보다 클 수 있다. 이에 따라, 제1 불순물 영역(136)의 평면적이 제2 불순물 영역(146)의 평면적보다 큰 경우, 다른 도전형을 갖는 제1 영역(130) 및 제2 영역(140) 사이 전하 불균형(charge imbalance)을 방지할 수 있고, ESD 소자(100)에 역방향 인가 시 높은 항복 전압을 유지할 수 있다.
예시적인 실시예들에 따르면, ESD 소자(100)는 구동 시 제1 불순물 영역(136)과 전기적으로 연결되는 제1 전극(168) 및 제2 불순물 영역(146)과 전기적으로 연결되는 제2 전극(178)을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 불순물 영역(136)과 제1 전극(168) 사이에 제1 실리사이드막(138)이 개재될 수 있고, 제2 불순물 영역(146)과 제2 전극(178) 사이에 제2 실리사이드막(148)이 개재될 수 있다. 일부 실시예들에 있어서, 제1 실리사이드막(138)은 제1 콘택 구조물(162)을 통해 제1 전극(168)과 전기적으로 연결될 수 있고, 제2 실리사이드막(148)은 제2 콘택 구조물(172)을 통해 제2 전극(178)과 전기적으로 연결될 수 있다.
일부 실시예들에 있어서, 제1 콘택 구조물(162)은 제1 실리사이드막(138)의 상면에 접하는 복수의 제1 콘택 필라들(164)을 포함할 수 있고, 복수의 제1 필라들(164)과 제1 전극(168)을 전기적으로 연결하도록 구성된 제1 콘택 라인(166)을 포함할 수 있다. 일부 실시예들에 있어서, 제2 콘택 구조물(172)은 제2 실리사이드막(148)의 상면에 접하는 복수의 제2 콘택 필라들(174)을 포함할 수 있고, 복수의 제2 콘택 필라들(174)과 제2 전극(178)을 전기적으로 연결하도록 구성된 제2 콘택 라인(176)을 포함할 수 있다. 일부 실시예들에 있어서, ESD 소자(100)는 반도체 기판(110)의 상면(110U)을 덮으며 제1 콘택 구조물(162) 및 제2 콘택 구조물(172)을 둘러싸도록 배치되는 절연막(미도시)을 더 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 불순물 영역(136)은 제1 실리사이드막(138)과 제1 전극(168)을 통해 제1 패드(182)와 전기적으로 연결될 수 있고, 제2 불순물 영역(146)은 제2 실리사이드막(148)과 제2 전극(178)을 통해 제2 패드(184)와 전기적으로 연결될 수 있다. 예시적인 실시예들에 따르면, 제1 전극(168) 및 제2 전극(178)은 각각 에노드 및 캐소드, 또는 캐소드 및 애노드로서 작용하도록 구성될 수 있다. 예시적인 실시예들에 따르면, 제1 패드(182) 및 제2 패드(184)는 각각 파워 패드(306), I/O 패드(304), 그라운드 패드(308) 중 어느 하나일 수 있다.
일부 실시예들에 있어서, 제1 ESD 소자(100-1)의 경우, 제1 도전형은 P형일 수 있고, 제2 도전형은 N형일 수 있다. 일부 실시예들에 있어서, 제1 패드(182)는 I/O 패드(304)일 수 있고, 제1 패드(182)에 신호 전압이 인가될 수 있다. 이 경우, 제1 전극(168)은 애노드로서 작용할 수 있다. 일부 실시예들에 있어서, 제2 패드(184)는 파워 패드(306)일 수 있고, 제2 패드(184)에 전원 전압이 인가될 수 있다. 이 경우, 제2 전극(178)은 캐소드로서 작용할 수 있다.
일부 실시예들에 있어서, 제2 ESD 소자(100-2)의 경우, 제1 도전형은 N형일 수 있고, 제2 도전형은 P형일 수 있다. 일부 실시예들에 있어서, 제1 패드(182)는 I/O 패드(304)일 수 있고, 제1 패드(182)에 신호 전압이 인가될 수 있다. 이 경우, 제1 전극(168)은 캐소드로서 작용할 수 있다. 일부 실시예들에 있어서, 제2 패드(184)는 그라운드 패드(308)일 수 있고, 제2 패드(184)에 그라운드 전압이 인가될 수 있다. 이 경우, 제2 전극(178)은 애노드로서 작용할 수 있다.
일부 실시예들에 있어서, 제2 ESD 소자(100-2)는 제1 도전형이 P형이고, 제2 도전형이 N형일 수도 있다. 일부 실시예들에 있어서, 제1 패드(182)는 그라운드 패드(308)일 수 있고, 제1 패드(182)에 그라운드 전압이 인가될 수 있다. 이 경우, 제1 전극(168)은 애노드로서 작용할 수 있다. 일부 실시예들에 있어서, 제2 패드(184)는 I/O 패드(304)일 수 있고, 제2 패드(184)에 신호 전압이 인가될 수 있다. 이 경우, 제2 전극(178)은 캐소드로서 작용할 수 있다. 예를 들면, 제1 ESD 소자(100-1) 및 제2 ESD 소자(100-2)는 실질적으로 동일한 구조의 불순물 영역 및 웰 구조를 가질 수 있고, 제1 및 제2 ESD 소자들(100-1, 100-2)의 제1 전극(168) 및 제2 전극(178)만 서로 다른 패드에 전기적으로 연결될 수 있다.
도 3b는 도 2a 및 도 2b의 평면도를 갖는 일부 실시예들에 따른 ESD 소자(100a)의 I-I'선에 따른 단면도이다. 도 3b와 도 3a의 차이는, 제1 실리사이드막(138)과 제2 실리사이드막(148)이 각각 제1 불순물 영역(136)과 제2 불순물 영역(146)을 부분적으로만 덮는지 여부이다.
도 3b를 참조하면, 제1 실리사이드막(138)은 제1 불순물 영역(136)을 부분적으로만 덮을 수 있고, 제2 실리사이드막(148)은 제2 불순물 영역(146)을 부분적으로만 덮을 수 있다. 예시적인 실시예들에 따르면, 제1 실리사이드막(138)은 제1 불순물 영역(136)의 경계로부터 수평 방향(X 방향 및/또는 Y 방향)에서 내측으로 이격되어 배치될 수 있고, 제2 실리사이드막(148)은 제2 불순물 영역(146)의 경계로부터 수평 방향(X 방향 및/또는 Y 방향)에서 내측으로 이격되어 배치될 수 있다. 예를 들면, 제1 실리사이드막(138)은 베이스 웰(122)의 제1 부분(P1)으로부터 멀어지는 방향으로 제1 불순물 영역(136)의 경계로부터 이격될 수 있다. 예를 들면, 제2 실리사이드막(148)은 베이스 웰(122)의 제1 부분(P1)으로부터 멀어지는 방향으로 제2 불순물 영역(146)의 경계로부터 이격될 수 있다.
도 3b에서, 제1 실리사이드막(138)과 제2 실리사이드막(148)이 각각이 모두 제1 불순물 영역(136)과 제2 불순물 영역(146)을 부분적으로만 덮는 것으로 도시되었으나, 이에 제한되지 않는다. 일부 실시예들에 있어서, 제1 실리사이드막(138)은 제1 불순물 영역(136)을 부분적으로만 덮고, 제2 실리사이드막(148)은 제2 불순물 영역(146)을 전체적으로 덮을 수 있다. 다른 일부 실시예들에 있어서, 제1 실리사이드막(138)은 제1 불순물 영역(136)을 전체적으로 덮고, 제2 실리사이드막(148)은 제2 불순물 영역(146)을 부분적으로만 덮을 수 있다.
도 3c는 도 2a 및 도 2b의 평면도를 갖는 일부 실시예들에 따른 ESD 소자(100b)의 I-I'선에 따른 단면도이다. 도 3c와 도 3b의 차이는 제1 경계(B1)와 수직 방향(Z 방향)에서 중첩되는 반도체 기판(110)의 상면(110U) 상에 배치되는 절연 마스크(152)를 더 포함하는지 여부이다.
도 3c, 도 2a 및 도 2b를 함께 참조하면, ESD 소자(100b)는 제1 경계(B1)와 수직 방향(Z 방향)에서 중첩되는 반도체 기판(110)의 상면(110U) 상에 배치되는 절연 마스크(152)를 더 포함할 수 있다. 예시적인 실시예들에 따르면, 절연 마스크(152)는 이격 영역(DA)에서 반도체 기판(110)의 상면(110U) 상에 배치될 수 있다. 이 경우, 베이스 웰(122)의 제1 부분(P1)은 절연 마스크(152)에 의해 덮일 수 있다.
예시적인 실시예들에 따르면, 절연 마스크(152)는 제1 영역(130)과 제2 영역(140) 상에 각각 제1, 2 실리사이드막(138, 148)를 형성하는 실리사이드 공정에서, PN 접합이 형성되는 제1 경계(B1) 상에 실리사이드가 형성되지 않도록 방지하는 마스크 역할을 수행할 수 있다. 예시적인 실시예들에 따르면, 제1 실리사이드막(138) 및 제2 실리사이드막(148)은 절연 마스크(152)에 의해 셀프-얼라인(self-align)될 수 있다.
예시적인 실시예들에 따르면, 절연 마스크(152)는 실리콘 질화물, 실리콘 산화물, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "SiCN", "SiBN", "SiON", "SiOCN", "SiBCN" 및 "SiOC"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
도 3d는 도 2a 및 도 2b의 평면도를 갖는 일부 실시예들에 따른 ESD 소자(100c)의 I-I'선에 따른 단면도이다. 도 3d와 도 3b의 차이는, 제1 경계(B1)와 수직 방향(Z 방향)에서 중첩되는 반도체 기판(110)의 상면(110U) 상에 배치되는 더미 게이트 구조체(154)를 더 포함하는지 여부이다.
도 3d, 도 2a 및 도 2b를 함께 참조하면, ESD 소자(100c)는 제1 경계(B1)와 수직 방향(Z 방향)에서 중첩되는 반도체 기판(110)의 상면(110U) 상에 배치되는 더미 게이트 구조체(154)를 더 포함할 수 있다. 예시적인 실시예들에 따르면, 더미 게이트 구조체(154)는 이격 영역(DA)에서 반도체 기판(110)의 상면(110U) 상에 배치될 수 있다. 이 경우, 베이스 웰(122)의 제1 부분(P1)은 절연 마스크(152)에 의해 덮일 수 있다.
예시적인 실시예들에 따르면, 더미 게이트 구조체(154)는 반도체 기판(110)의 상면(110U) 상에 순차적으로 적층된 더미 유전 층(154A), 더미 게이트 층(154B) 및 더미 실리사이드막(154C)을 포함할 수 있다. 예시적인 실시예들에 따르면, 더미 유전 층(154A)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, ONO(oxide/nitride/oxide) 또는 하프늄 산화물(HfO) 등을 포함하는 금속 산화물을 포함할 수 있다. 예시적인 실시예들에 따르면, 더미 게이트 층(154B)은 폴리실리콘 막으로 이루어질 수 있다. 예시적인 실시예들에 따르면, 더미 실리사이드막(154C)은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 또는 Pd를 포함할 수 있다.
예시적인 실시예들에 따르면, 더미 게이트 구조체(154)는 반도체 기판(110) 내에 제1 영역 베이스 웰(132), 제2 영역 베이스 웰(142), 제2 영역 중간 웰(144)이 형성된 후 반도체 기판(110)의 상면(110U)상에 형성될 수 있다. 그 후, 더미 게이트 구조체(154)를 마스크로 제1, 제2 불순물 영역(136, 146)을 형성하기 위한 도핑 공정 및 실리사이드 공정이 순차적으로 수행될 수 있다. 예시적인 실시예들에 따르면, 제1 실리사이드막(138)은 제1 불순물 영역(136)과 수직 방향(Z 방향)에서 중첩될 수 있고, 제2 실리사이드막(148)은 제2 불순물 영역(146)과 수직 방향(Z 방향)에서 중첩될 수 있다. 예를 들면, 제1 불순물 영역(136)과 제2 불순물 영역(146)은 수평 방향(X 방향 및/또는 Y 방향)에서 제1 이격 거리(ds1)만큼 서로 이격될 수 있다.
예시적인 실시예들에 따르면, 더미 게이트 구조체(154)는 제1 영역(130)과 제2 영역(140) 상에 각각 제1, 2 실리사이드막(138, 148)를 형성하는 실리사이드 공정에서, PN 접합이 형성되는 제1 경계(B1) 상에 실리사이드가 형성되지 않도록 방지하는 마스크 역할을 수행할 수 있다. 예를 들면, 더미 실리사이드막(154C)은 실리사이드 공정에서 더미 게이트 층(154B) 상면의 일부가 소모되어 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 실리사이드막(138) 및 제2 실리사이드막(148)은 절연 마스크(152)에 의해 셀프-얼라인(self-align)될 수 있다.
도 3e는 도 2a 및 도 2b의 평면도를 갖는 일부 실시예들에 따른 ESD 소자(100d)의 I-I'선에 따른 단면도이다. 도 3e와 도 3b의 차이는, 제1 영역(130)에서, 제1 불순물 영역(136)과 제1 영역 베이스 웰(132) 사이의 제1 영역 중간 웰(134)을 더 포함하는지 여부이다.
도 3e를 참조하면, ESD 소자(100d)는 제1 영역 베이스 웰(132) 내에 배치되는 제1 영역 중간 웰(134)을 포함할 수 있다. 이 경우, 제1 불순물 영역(136)은 제1 영역 중간 웰(134) 상에 배치될 수 있다. 예시적인 실시예들에 따르면, 제1 영역 중간 웰(134)의 불순물 농도는 제1 영역 베이스 웰(132)의 불순물 농도보다 높고, 제1 불순물 영역(136)의 불순물 농도보다 작을 수 있다.
이상에서, 제1 영역 중간 웰(134) 및 제2 영역 중간 웰(144)이 각각 하나의 웰로 이루어진 것으로 도시되고 설명되었으나, 제1 영역 중간 웰(134) 및 제2 영역 중간 웰(144)은 각각 2 이상의 다중 웰로 이루어질 수도 있다.
도 4a는 기존 P형 다이오드 구조의 ESD 소자와 예시적인 실시예들에 따른 P형 다이오드 구조의 ESD 소자(100)의 온 저항(Ron) 특성을 보여주는 그래프이다. X 축은 제1 불순물 영역(136)과 제2 불순물 영역(146) 사이에 인가되는 전압을 나타내고, Y 축은 전압 인가에 따른 전류를 나타낸다.
도 4b는 기존 P형 다이오드 구조의 ESD 소자와 예시적인 실시예들에 따른 P형 다이오드 구조의 ESD 소자(100)의 발열 특성을 보여주는 그래프이다. X 축은 ESD 소자에 유입되는 전류를 나타내고, Y 축은 전류에 따른 소자의 온도 변화를 나타낸다.
도 4a 및 도 4b에서, 실선은 기존의 P형 다이오드 구조의 ESD 소자를 의미하고, 점선은 본 발명의 예시적인 실시예들에 따른 제1 ESD 소자(100-1)를 의미한다. 도 4a 및 도 4b에 따른 그래프는 기존 P형 다이오드 구조의 ESD 소자 및 본 발명의 예시적인 실시예들에 따른 제1 ESD 소자(100-1)가 동일한 크기를 갖는 경우의 데이터를 나타낸 것이다.
예를 들면, 기존 P형 ESD 소자는, 도 3a에 따른 본 발명의 예시적인 제1 ESD 소자(100-1)와 같이, 제1 영역(130)과 제2 영역(140)이 수평 방향(X 방향 및/또는 Y 방향)에서 서로 이격된 구조, 제1, 2 영역(130, 140) 내에서 불순물 농도가 점진적으로 변화하는 구조, 또는 제1, 2 불순물 영역(136, 146)이 각각 제1 영역 베이스 웰(132)의 경계와 제2 영역 베이스 웰(142)의 경계로부터 내측으로 이격된 구조 등을 포함하지 않을 수 있다. 예를 들면, 기존 P형 ESD 소자는, 도 3a에 따른 본 발명의 예시적인 제1 ESD 소자(100-1)와 달리, 제1 영역(130)과 제2 영역(140) 사이에 STI 등과 같은 절연 구조체를 포함할 수 있다.
도 4a를 참조하면, 그래프의 기울기로 나타나는 전압 변화량에 대한 전류 변화량은 기존 P형 ESD 소자보다 본 발명의 예시적인 실시예들에 따른 제1 ESD 소자(100-1)가 더 클 수 있다. 온 저항은 전류 변화량에 대한 전압 변화량으로 계산될 수 있으며, 본 발명의 예시적인 실시예들에 따른 제1 ESD 소자(100-1)는 전 기존 P형 ESD 소자에 비하여 작은 온 저항을 가질 수 있다.
도 4b를 참조하면, 그래프의 기울기로 나타나는 전류 변화량에 대한 온도 변화량은 기존 P형 ESD 소자보다 본 발명의 예시적인 실시예들에 따른 제1 ESD 소자(100-1)가 더 작을 수 있다. 예를 들면, 예시적인 실시예들에 따른 제1 ESD 소자(100-1)는 기존 P형 ESD 소자 대비 정전기 유입 시 발열이 저하되어 향상된 수명 특성을 가질 수 있다.
도 5는 일부 실시예들에 따른 ESD 소자(100)를 포함하는 디스플레이 구동 칩(400)을 설명하기위한 평면도이다.
도 5를 참조하면, 디스플레이 구동 칩(400)은 입력 영역(410), 출력 영역(420) 및 회로 영역(430)을 포함할 수 있다. 예시적인 실시예들에 따르면, 회로 영역(430)은 디스플레이 구동 집적 회로(display driver integrated circuit, DDI)를 포함할 수 있다. 예를 들면, 디스플레이 패널의 구동 신호를 생성하도록 구성될 수 있다. 예시적인 실시예들에 따르면, 입력 영역(410)은 디스플레이 구동 칩(400) 외부로부터 컨트롤 신호를 입력 받아 디스플레이 구동 집적 회로에 공급하도록 구성될 수 있다. 예시적인 실시예들에 따르면, 입력 영역(410)은 복수의 I/O 패드(304)들, 복수의 파워 패드(306)들, 및 복수의 그라운드 패드(308)들 및 복수의 ESD 소자들(100)을 포함할 수 있다. 예시적인 실시예들에 따르면, 출력 영역(420)은 디스플레이 구동 집적 회로의 신호를 외부 장치(예를 들면, 디스플레이 패널)로 공급하도록 구성될 수 있다. 예시적인 실시예들에 따르면, 출력 영역(420)은 복수의 I/O 패드(304)들, 복수의 파워 패드(306)들, 및 복수의 그라운드 패드(308)들 및 복수의 ESD 소자들(100)을 포함할 수 있다.
예시적인 실시예들에 따르면, 회로 영역(430)은 디스플레이 구동 칩(400)의 중앙에 배치될 수 있다. 예시적인 실시예들에 따르면, 입력 영역(410) 및 출력 영역(420)은 디스플레이 구동 칩(400)의 가장자리에 배치될 수 있다. 예를 들면, 디스플레이 구동 칩(400)은 두 개의 장변 및 두 개의 단변을 갖는 직사각형 형상을 가질 수 있다. 예를 들면, 입력 영역(410)은 두개의 장변 중 어느 한 장변에 부분적으로 배치될 수 있고, 출력 영역(420)은 입력 영역(410)을 제외한 디스플레이 구동 칩(400)의 가장자리 영역에 배치될 수 있다. 예를 들면, 출력 영역(420)은 입력 영역(410)과 소정 간격 이격되어 배치될 수 있다. 예를 들면, 도 5에서는 출력 영역(420)이 하나의 영역으로서 연장하는 것으로 도시 되었으나, 출력 영역(420)이 복수 개의 영역들로 분할되어 디스플레이 구동 칩(400)의 가장 자리 영역에 배치될 수 있고, 이 경우 복수 개의 출력 영역들(420)은 서로 이격되어 배치될 수 있다. 예시적인 실시예들에 따르면, 출력 영역(420)은 디스플레이 구동 칩(400)의 가장자리에서 회로 영역(430)을 둘러싸도록 배치될 수 있다.
예시적인 실시예들에 따르면, 출력 영역(420)은 복수의 셀들(200)을 포함할 수 있다. 예시적인 실시예들에 따르면, 복수의 셀들(200)은 디스플레이 구동 칩(400)의 가장자리를 따라 배열될 수 있고, 디스플레이 드라이버 집적 회로를 둘러싸도록 배치될 수 있다. 도 5에는 복수의 셀들(200)이 예를 들면, 도 1의 등가 회로도에서 보호 대상 소자(302)는 디스플레이 드라이버 집적 회로일 수 있다. 예시적인 실시예들에 따른 셀(200)은 상술한 실시예들에 따른 ESD 소자들(100)을 포함하여, 종래 기술에 따른 셀(200)보다 크기가 감소되면서도 향상된 ESD 보호 성능을 구현할 수 있다. 예를 들면, ESD 소자의 사이즈가 감소되면서도 안정적인 클랩핑 전압 및 항복 전압이 구현될 수 있다. 이에 따라, 출력 영역(420)의 폭(H)이 감소될 수 있고, 디스플레이 구동 칩(400)의 면적이 작아질 수 있다.
이상에서와 같이 도면과 명세서에서 일부 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: ESD 소자, 110: 반도체 기판, 122: 베이스 웰, 130: 제1 영역, 132: 제1 영역 베이스 웰, 134: 제1 영역 중간 웰, 136: 제1 불순물 영역, 140: 제2 영역, 142: 제2 영역 베이스 웰, 144: 제2 영역 중간 웰, 146: 제2 불순물 영역, 152: 절연 마스크, 154: 더미 게이트 구조체, 200: 셀, 400: 디스플레이 구동 칩.

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 내의 베이스 웰;
    상기 베이스 웰 내에서, 제1 도전형을 갖는 제1 영역 베이스 웰과 상기 제1 영역 베이스 웰 상에서 상기 제1 도전형을 갖는 제1 불순물 영역을 포함하는 제1 영역;
    상기 베이스 웰 내에서, 상기 제1 영역으로부터 수평 방향으로 이격되어 배치되며, 상기 제1 도전형의 반대인 제2 도전형을 갖는 제2 영역 베이스 웰, 상기 제2 영역 베이스 웰 내에서 상기 제2 도전형을 갖는 제2 영역 중간 웰, 및 상기 제2 영역 중간 웰 상에서 상기 제2 도전형을 갖는 제2 불순물 영역을 포함하는 제2 영역;
    상기 제1 불순물 영역 상에서 상기 제1 불순물 영역과 수직 방향에서 적어도 부분적으로 중첩되는 제1 실리사이드막; 및
    상기 제2 불순물 영역 상에서 상기 제1 실리사이드막과 수평 방향으로 이격되어 배치되며, 상기 제2 불순물 영역과 수직 방향에서 적어도 부분적으로 중첩되는 제2 실리사이드막;을 포함하고,
    서로 이격된 상기 제1 영역과 상기 제2 영역 사이에 상기 베이스 웰의 일부인 제1 부분이 배치되며,
    상기 제1 부분은 서로 이격된 상기 제1 실리사이드막과 상기 제2 실리사이드막 사이의 제1 이격 영역에 배치되는 정전기 방전(Electrostatic Discharge, 이하 ESD) 소자.
  2. 제1항에 있어서,
    상기 베이스 웰은 상기 제2 도전형을 가지며,
    상기 제1 이격 영역은, 평면적 관점에서 상기 베이스 웰의 상기 제1 부분과 상기 제1 영역 베이스 웰 사이의 경계를 포함하는 것을 특징으로 하는 ESD 소자.
  3. 제1항에 있어서,
    상기 베이스 웰은 상기 제1 도전형을 가지며,
    상기 제1 이격 영역은, 평면적 관점에서 상기 베이스 웰과 상기 제2 영역 베이스 웰 사이의 경계를 포함하는 것을 특징으로 하는 ESD 소자.
  4. 제1항에 있어서,
    상기 베이스 웰은 상기 제2 도전형을 가지며,
    상기 제1 실리사이드막은 상기 제1 불순물 영역을 덮으며 상기 제1 영역 베이스 웰과 수직 방향에서 부분적으로 중첩되고,
    상기 제2 실리사이드막은 상기 제2 불순물 영역, 상기 제2 영역 중간 웰 및 상기 제2 영역 베이스 웰을 덮으며 상기 베이스 웰과 수직 방향에서 부분적으로 중첩되는 것을 특징으로 하는 ESD 소자.
  5. 제1항에 있어서,
    상기 제1 실리사이드막은 상기 제1 불순물 영역을 부분적으로 덮으며, 상기 제1 불순물 영역의 경계로부터 내측으로 이격되어 배치되고,
    상기 제2 실리사이드막은 상기 제2 불순물 영역을 부분적으로 덮으며, 상기 제2 불순물 영역의 경계로부터 내측으로 이격되어 배치되는 것을 특징으로 하는 ESD 소자.
  6. 제1항에 있어서,
    상기 제1 이격 영역에서, 상기 반도체 기판의 상면 상에 배치되는 더미 마스크를 더 포함하는 것을 특징으로 하는 ESD 소자.
  7. 제1항에 있어서,
    상기 제1 영역 베이스 웰 내에서 상기 제1 도전형을 갖는 제1 영역 중간 웰을 더 포함하고,
    상기 제1 불순물 영역은 상기 제1 영역 중간 웰 상에 배치되는 것을 특징으로 하는 ESD 소자.
  8. 제1항에 있어서,
    상기 제1 불순물 영역은 상기 제1 영역 베이스 웰의 경계로부터 내측으로 이격되어 배치되고,
    상기 제2 영역 중간 웰은 상기 제2 영역 베이스 웰의 경계로부터 내측으로 이격되어 배치되며,
    상기 제2 불순물 영역은 상기 제2 영역 중간 웰의 경계로부터 내측으로 이격되어 배치되는 것을 특징으로 하는 ESD 소자.
  9. 제1항에 있어서,
    상기 제1 불순물 영역의 불순물 농도는 상기 제1 영역 베이스 웰의 불순물 농도보다 높고,
    상기 제2 영역 중간 웰의 불순물 농도는 상기 제2 영역 베이스 웰의 불순물 농도보다 높으며,
    사익 제3 불순물 영역의 불순물 농도는 상기 제2 영역 중간 웰의 불순물 농도보다 높은 것을 특징으로 하는 ESD 소자.
  10. 제1항에 있어서,
    상기 반도체 기판과 상기 베이스 웰은 서로 다른 도전형을 갖는 것을 특징으로 하는 ESD 소자.
  11. 반도체 기판;
    상기 반도체 기판 내에서 제1 도전형을 갖는 베이스 웰;
    상기 베이스 웰 내에서, 상기 제1 도전형을 갖는 제1 영역 베이스 웰과 상기 제1 영역 베이스 웰 상에서 상기 제1 도전형을 갖는 제1 불순물 영역을 포함하는 제1 영역;
    상기 베이스 웰 내에서, 상기 제1 영역으로부터 수평 방향으로 이격되어 배치되며, 상기 제1 도전형의 반대인 제2 도전형을 갖는 제2 영역 베이스 웰, 상기 제2 영역 베이스 웰 내에서 상기 제2 도전형을 갖는 제2 영역 중간 웰, 및 상기 제2 영역 중간 웰 상에서 상기 제2 도전형을 갖는 제2 불순물 영역을 포함하는 제2 영역;
    상기 제1 불순물 영역 상에서 상기 제1 불순물 영역과 수직 방향에서 적어도 부분적으로 중첩되며, 제1 전극과 연결되는 제1 실리사이드막;
    상기 제2 불순물 영역 상에서 상기 제1 실리사이드막과 수평 방향으로 이격되어 배치되며, 상기 제2 불순물 영역과 수직 방향에서 적어도 부분적으로 중첩되고, 제2 전극과 연결되는 제2 실리사이드막; 및
    상기 제1 실리사이드막과 상기 제2 실리사이드막 사이의 제1 이격 영역에서, 상기 반도체 기판의 상면 상에 배치되는 더미 게이트 구조체;
    를 포함하는 정전기 방전(Electrostatic Discharge, 이하 ESD) 소자.
  12. 제11항에 있어서,
    서로 이격된 상기 제1 영역과 상기 제2 영역 사이에 상기 베이스 웰의 일부인 제1 부분이 배치되며,
    상기 베이스 웰의 불순물 농도는 상기 제2 영역 베이스 웰의 불순물 농도보다 낮은 것을 특징으로 하는 ESD 소자.
  13. 제11항에 있어서,
    상기 제1 실리사이드막은 상기 제1 불순물 영역과 수직 방향에서 중첩되고,
    상기 제2 실리사이드막은 상기 제2 불순물 영역과 수직 방향에서 중첩되는 것을 포함하는 ESD 소자.
  14. 제11항에 있어서,
    상기 더미 게이트 구조체는,
    반도체 기판의 상면 상의 더미 유전 층;
    상기 더미 유전 층 상의 더미 게이트 층; 및
    상기 더미 게이트 층 상의 더미 실리사이드막;을 포함하는 것을 특징으로 하는 ESD 소자.
  15. 청구항 11에 있어서,
    상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형이며,
    상기 제1 전극은 에노드로서 작용하고, 입출력 패드와 전기적으로 연결되며,
    상기 제2 전극은 캐소드로서 작용하고, 파워 패드와 전기적으로 연결되는 것을 특징으로 하는 ESD 소자.
  16. 청구항 11에 있어서,
    상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형이며,
    상기 제1 전극은 캐소드로서 작용하고, 입출력 패드와 전기적으로 연결되며,
    상기 제2 전극은 에노드로서 작용하고, 그라운드 패드와 전기적으로 연결되는 것을 특징으로 하는 ESD 소자.
  17. 회로 영역;
    입력 영역; 및
    출력 영역을 포함하고,
    상기 출력 영역은 정전기 방전(Electrostatic Discharge, 이하 ESD) 소자를 포함하는 복수의 셀들을 포함하며,
    상기 ESD 소자는,
    P형 반도체 기판;
    상기 P형 반도체 기판 내에서, N형을 갖는 베이스 웰;
    상기 베이스 웰 내에서, 제1 도전형을 갖는 제1 영역 베이스 웰과 상기 제1 영역 베이스 웰 상에서 상기 제1 도전형을 갖는 제1 불순물 영역을 포함하는 제1 영역;
    상기 베이스 웰 내에서, 상기 제1 영역으로부터 수평 방향으로 이격되어 배치되며, 상기 제1 도전형의 반대인 제2 도전형을 갖는 제2 영역 베이스 웰, 상기 제2 영역 베이스 웰 내에서 상기 제2 도전형을 갖는 제2 영역 중간 웰, 및 상기 제2 영역 중간 웰 상에서 상기 제2 도전형을 갖는 제2 불순물 영역을 포함하는 제2 영역;
    상기 제1 불순물 영역 상에서 상기 제1 불순물 영역과 수직 방향에서 적어도 부분적으로 중첩되며, 제1 전극과 연결되는 제1 실리사이드막;
    상기 제2 불순물 영역 상에서 상기 제1 실리사이드막과 수평 방향으로 이격되어 배치되며, 상기 제2 불순물 영역과 수직 방향에서 적어도 부분적으로 중첩되고, 제2 전극과 연결되는 제2 실리사이드막;을 포함하고,
    상기 베이스 웰의 일부는 상기 제1 영역과 상기 제2 영역 사이에 배치되며, 상기 제1 실리사이드막 및 상기 제2 실리사이드막 사이에서 반도체 기판의 상면에 노출되는 디스플레이 구동 칩.
  18. 청구항 17에 있어서,
    상기 ESD 소자는, 상기 제1 실리사이드막 및 상기 제2 실리사이드막 각각이 제1 수평 방향으로 연장되며, 상기 제1 실리사이드막 및 상기 제2 실리사이드막 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 상호 평행하게 배열되는 바-타입 구조를 갖는 것을 특징으로 하는 디스플레이 구동 칩.
  19. 청구항 17에 있어서,
    상기 ESD 소자는, 상기 제1 실리사이드막이 중심에 배치되고 상기 제2 실리사이드막이 상기 제1 실리사이드막을 둘러싸는 랩어라운드-타입 구조를 갖는 것을 특징으로 하는 디스플레이 구동 칩.
  20. 청구항 17에 있어서,
    상기 회로 영역은 디스플레이 구동 집적 회로를 포함하고,
    상기 복수의 셀들은 상기 디스플레이 구동 칩의 가장자리에서 상기 디스플레이 구동 집적 회로를 둘러싸도록 배치되는 것을 특징으로 하는 디스플레이 구동 칩.
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