CN103811486B - 保护装置以及相关制作方法 - Google Patents

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Abstract

提供了保护装置结构和相关的制作方法。示例保护装置包括第一双极结型晶体管、第二双极结型晶体管、第一齐纳二极管、第二齐纳二极管。所述第一双极结型晶体管的集电极电耦合。所述第一齐纳二极管的阴极耦合于所述第一双极结型晶体管的集电极以及所述第一齐纳二极管的阳极耦合于所述第一双极结型晶体管的基极。所述第二齐纳二极管的阴极耦合于所述第二双极结型晶体管的集电极以及所述第二齐纳二极管的阳极耦合于所述第二双极结型晶体管的基极。在示例实施例中，所述第一双极结型晶体管的基极和发射极在第一接口处耦合以及所述第二双极结型晶体管的基极和发射极在第二接口处耦合。

Description

保护装置以及相关制作方法
技术领域
本发明所描述的主题实施例一般地涉及电子装置，更具体地说涉及静电放电保护装置以及相关制作方法。
背景技术
现代电子装置特别是集成电路由于静电放电（ESD）事件处于被损害的风险。在ESD事件中，电压可以被提供给超过了装置的设计电压的电子装置的或多个端子，这可能损害装置的后续操作。例如，在ESD事件中在电子装置的端子处的电压可能超过该装置的一个或多个组件的击穿电压，从而有可能损害这些组件。因此，电子装置包括放电保护电路，该放电保护电路在ESD事件中提供对电子组件两端过高压的保护。然而，现有的放电保护电路可以易受到闭锁或以其它方式表现出快速中断行为，而该放电保护电路内的寄生继续在设计电压处传导电流，从而损害在ESD事件之后的放电保护电路的功能。
附图说明
结合附图，通过参照详细描述和权利要求对本发明主题会有更加完整的了解，其中在附图中类似的参照符号表示相同的元素，不一定按比例绘制。
图1是根据本发明的实施例的示例电子装置的示意图；以及
图2-图11以截面图的形式说明了根据本发明的一个实施例的用于制作适合于与图1的电子装置使用的保护装置结构的示例方法。
具体实施方式
以下的详细说明仅仅是示例，不旨在限定本主题的实施例或本申请以及这些实施例的使用。如本发明所使用的，词语“示例”是指“作为示例、实例或说明”。本发明所描述的示例任何实施不一定被解释为优选或优于其它实施方式。此外，也不旨在被现有技术领域、背景、或以下详细说明中的任何明示或暗示的理论所限定。
本发明所描述的主题实施例涉及静电放电（ESD）保护装置和相关电路，该电路通过降低ESD箝位电路的触发电压和快速中断电压之间的电压差而不易受到闭锁的影响。如本发明所使用的，应了解，触发电压指应用于电子装置的输入/输出接口的阈值电压差，当所应用的电压超过了触发电压的时候，该电压差导致ESD箝位开始传导电流，而快速中断电压指应用于该电子装置的输入/输出接口的后续电压差，当所应用的电压低于那个电压的时候，该电压差导致ESD箝位停止传导电流。在这方面，当触发电压和快速中断电压之间的差相对较小（即，快速中断电压基本上等于触发电压）的时侯，ESD箝位是有效的非快速中断箝位或以其它方式表现出非快速中断行为，这是因为当所应用的电压低于触发电压的时候，ESD箝位有效地停止传导电流。例如，当快速中断电压大于用于电子装置的设计电压的时候，一旦所应用的电压恢复到没有任何功率循环的设计电压，ESD箝位停止传导电流。在一些实施例中，本发明所描述的ESD保护装置具有等于触发电压的快速中断电压。此外，本发明所描述的ESD保护装置是双向的，并能够利用任一极性从ESD事件箝位电压。此外，ESD保护装置可以在绝缘体上硅（SOI）衬底上制作，该衬底提供了允许ESD保护装置被垂直堆叠或以其它方式串叠（cascode）的垂直隔离，并且实现了期望的触发电压和/或快速中断电压。
现在转到图1，示例电子装置封装100包括一个或多个封装接口102、104，耦合于封装接口102、104的功能电路106、以及耦合于接口102、104的保护电路108。在示例实施例中，功能电路106和保护电路108在衬底110上形成、制作、安装、或以其它方式被提供，并封装在共用装置封装以获得电子装置100。在这方面，在一些实施例中，衬底110可以被实现为共用半导体衬底，在其上制作有功能电路106和保护电路108，而在其它实施例中，衬底110可以被实现为封装衬底（例如，引线框架、电路板等等），其中功能电路106和保护电路108被焊接、附着、或以其它方式安装在其上。但应了解，为了解释以及便于描述的目的，图1是电子装置100的简化表示，并且图1不旨在以任何方式限定本主题的应用和范围。因此，虽然图1描述了组件之间的直接电气连接，替代实施例可以采用中间电路元件和/或组件，而以基本上类似的方式运作。
封装接口102、104一般地表示至封装在电子装置100中的功能电路106的物理输入/输出接口，或来自封装在电子装置100中的功能电路106的物理输入/输出接口。根据本实施例，每一个封装接口102、104可以被实现为独立的插脚、盘、引线、端子、锡球、或至电子装置100的其它合适的物理接口。根据一个或多个实施例，第一封装接口102的设计（或预期的）电压大于第二封装接口104的设计电压。例如，第一封装接口102可以被实现为输入到电子装置100的正参考（或电源）电压以及第二封装接口104被实现为输入到电子装置100的负参考（或接地）电压。因此，为了解释的目的，但不是限定，第一封装接口102在本发明可以替代地被称为高压端子以及第二封装接口104在本发明可以替代地被称为低压端子。
功能电路106一般地表示电子装置100的被配置为提供电子装置100期望功能的组件。在这方面，根据本实施例，功能电路106可以被实现为处理电路的任何适当组合（例如，一个或多个处理核心、处理器、控制器、微控制器、微处理器等等）、逻辑电路、离散组件、模拟和/或数字组件、或被配置为提供电子装置100期望功能的其它硬件组件和/或电路。在示例实施例中，功能电路106耦合于封装接口102、104以接收有助于功能电路106的期望操作的电源电压。
仍参照图1，保护电路108被连接在高压端子102和低压端子104之间以保护功能电路106免受装置端子102和104之间的超过功能电路106的击穿电压的电压差。在所说明的实施例中，当装置端子102、104之间的电压差超过保护电路108的触发电压的时候，保护电路108充当为开始传导电流的ESD电压箝位。在这方面，保护电路108的触发电压被选择大于功能电路106的电源电压（或其它设计电压），但小于功能电路106的击穿电压。以这种方式，当端子102和104之间的电压差超过触发电压的时候，保护电路108传导电流，从而箝位功能电路106所承受的电压差，从而降低了功能电路106在ESD事件中被暴露于超过功能电路106的击穿电压的电压差。
在示例实施例中，保护电路108包括一对双极结型晶体管（BJT）元件120、122和一对二极管元件124、126。如所图示的，第一NPN双极晶体管元件120具有耦合于高压端子102的发射极电极、在高压端子102耦合于发射电极的基电极、以及耦合于第二NPN双极晶体管元件122的集电极的集电极。如下面更详细说明的，在示例实施例中，双极晶体管元件120、122的集电极通过使用共用掺杂区域被实现，即，双极晶体管元件120、122共享形成于半导体衬底内的共用集电极区域。第二双极晶体管元件122的发射电极耦合于低压端子104，以及第二双极晶体管元件122的基电极在低压端子104耦合于发射电极。第二二极管元件124的阳极耦合于第二双极晶体管元件122的基电极以及第二二极管元件124的阴极耦合于第二双极晶体管元件122的集电极。以这种方式，如下面更详细描述的，第二二极管元件124被连接在第二双极晶体管元件122的集电极和基电极之间以控制导致第二双极晶体管122的开启的集电极的电压。同样，第一二极管元件126的阳极耦合于第一双极晶体管元件120的基电极，以及第一二极管元件126的阴极耦合于第一双极晶体管元件120的集电极。
在示例实施例中，二极管元件124、126被实现为齐纳二极管元件，以便保护电路108是双向的并且在端子102、104之间的任一方向上传导电流。换句话说，当高压端子102的电压超过低压端子104处的电压大于第一触发电压的时候，保护电路108从高压端子102到低压端子104传导电流，以及当低压端子104的电压超过高压端子102处的电压大于第二触发电压的时候，从低压端子104到高压端子102传导电流。为了解释的目的，用于从高压端子102到低压端子104传导电流的触发电压差在本发明可以被替代地称为前向触发电压，以及用于从低压端子104到高压端子102传导电流的触发电压差在本发明可以被替代地称为反向触发电压。前向触发电压对应于第一二极管元件126的前向偏置电压和第二二极管元件124的反向偏置电压（或雪崩击穿）的总和，而反向触发电压对应于第二二极管元件124的前向偏置电压和第一二极管元件126的反向偏置电压（或雪崩击穿）的总和。
图2-图11以截面图的形式说明了根据本发明的示例实施例的用于制作适合于用作图1的电子装置100的保护电路108的保护装置结构200的方法。制作半导体装置的各个步骤是众所周知的，并且简洁起见，许多传统的步骤在本发明只是被简要提到，或者完全被忽略而不提供众所周知的过程细节。此外，应了解，虽然本主题可以在NPN双极结型晶体管元件的情况下被描述，但是本主题不旨在被限定于NPN双极结型晶体管元件，而是可以以一种用于PNP双极结型晶体管元件的等效方式（例如，通过互换掺杂区域的电导率）被实施。
参照图2，在示例实施例中，保护装置结构200在半导体衬底（例如SOI衬底201）上被制作，其中该SOI衬底具有半导体材料支撑（或手柄）层202、位于支撑层202上或以其它方式覆盖支撑层202的介电材料绝缘层204、以及位于绝缘层204上或以其它方式覆盖绝缘层204的半导体材料层206。如下面更详细描述的，在示例实施例中，半导体材料层206被利用以外延生长在其上的附加半导体材料，因此，方便起见，但不限定于，半导体材料层206在本发明或替代地被称为种层。在示例实施例中，每一个层202、206的半导体材料被实现为一种硅材料，其中术语“硅材料”在本发明被使用以包括相对较纯的、通常用于半导体工业的硅材料以及与其它元素（例如锗、碳、等等）混合的硅。或者，一个或多个层202、206可以被实现为锗、砷化镓、等等，和/或一个或多个层202、206可以包括不同半导体材料的层。根据实施例，绝缘层204被实现为一种形成于半导体衬底201的表面的氧化物层，也被称为埋氧化（BOX）层。例如，绝缘层204可以通过氧化半导体材料（例如，层206）的晶圆来形成，该晶圆然后被键合到支撑层202以提供支撑层202和种层206之间的氧化物埋层。在示例实施例中，支撑层202和种层206各自都是轻掺杂。例如，种层206可以被实现为一种P-类型硅材料，该材料有1×1015/cm3的掺杂浓度。同样，支撑层202也可以被掺杂相同（或不同）电导率-如种层206一样来确定杂质类型。在示例实施例中，支撑层202被实现为一种N-类型硅材料，该材料有1×1015/cm3的掺杂浓度。应了解，本发明所描述的制作过程不被所使用的半导体材料衬底限定，并且本发明所描述的制作过程也可以用于从块半导体衬底创建装置。
参照图3，在示例实施例中，保护装置结构200的制作通过遮盖保护装置结构200的外围部分以及在种层206内形成半导体材料的掺杂区域208继续进行，其中掺杂区域208的导电类型与种层206的导电类型相反。通过用一种掩模材料210遮盖保护装置结构200来形成掺杂区域208，以便光致抗蚀剂材料被构图以提供植入掩模，其中该掩膜暴露了用于掺杂区域208的种层206的内部部分。在种层206内，通过在大约50千电子伏（keV）-大约2000keV范围内的能级上植入N-类型离子，例如掺杂浓度在大约1×1016/cm3-大约1×1019/cm3范围内、由箭头212所示的锑离子或磷离子来形成掺杂区域208。在所说明的实施例中，掺杂区域208的深度（在后续热退火或任何其它扩散之后）对应于种层206的厚度,以便掺杂区域208延伸至并且相邻于或以其它方式接触绝缘层204。例如，根据一个或多个实施例，种层206的厚度大约在1微米（微米）-大约4微米的范围内（根据特定应用的需要），以及掺杂区域208的厚度大约在1微米-大约4微米的范围内，该深度对应于种层206的厚度。
形成掺杂区域208之后，保护装置结构200的制作通过移除掩模材料210以及形成或以其它方式提供半导体材料的掺杂区域继续进行，其中该掺杂区域具有期望厚度和与掺杂区域208上的掺杂区域208的导电类型相反的导电类型，从而导致了图4中所说明的保护装置结构200。例如，P-类型外延层214可以通过在种层206上外延生长硅材料和将原位添加有硼离子（或其它P-类型离子）的硅材料掺杂到用于外延生长层214的反应物来形成。在一个或多个实施例中，外延层214具有大约1×1015/cm3-大约8×1015/cm3的P-类型掺杂浓度。在示例实施例中，外延层214生长至大约3微米-大约9微米范围内的厚度，这可能取决于特定应用的需要。
现在转到图5，形成外延层214之后，制作过程通过遮盖外延层214的部分以及形成半导体材料的掺杂区域216、218、220继续进行，其中掺杂区域有外延层214内的相反导电类型。通过用被构图的掩膜材料222遮盖保护装置结构200来形成掺杂区域216、218、220，以便提供植入掩模，其中该掩膜暴露了用于内部掺杂下沉区域218的外延层214的内部（中心）部分以及用于相邻于后续形成的深槽隔离区域的外围掺杂下沉区域216、220的外延层214的外围部分。在外延层214内，通过在大约2000keV-大约3000keV范围内的能级上植入N-类型离子，例如掺杂浓度在大约1×1016/cm3-大约1×1019/cm3范围内，最好在1×1017/cm3-大约1×1018/cm3范围内、由箭头224所示的磷离子或砷离子来形成掺杂区域216、218、220以提供有（在后续热退火或任何其它扩散之后）深度的N-类型下沉区域216、218、220，其中该深度相当于外延层214的厚度以便N-类型下沉区域216、218、220延伸至并且相邻于N-类型埋区域208，从而将N-类型下沉区域216、218、220电气连接到N-类型埋区域208。如图所示，N-类型下沉区域216、218、220将P-类型外延层214分割成单独的P-类型区域213、215，其中该区域具有在其上制作的各自双极结型晶体管元件（例如，双极结型晶体管元件120、122）。例如，如下面更详细描述的，双极晶体管元件120可以在第一P-类型区域215内被制作以及双极晶体管元件122可以在第二P-类型区域213内被制作。
形成N-类型下沉区域216、218、220之后，制作过程通过形成隔离区域、导致图6中所示的保护装置结构200继续进行。在示例实施例中，制作过程通过进行深槽隔离（DTI）将保护电路和相邻的半导体装置进行隔离以提供介电材料的深隔离区域226、228。例如，为了形成深隔离区域226、228，保护装置结构200的内部部分用一种随后被构图的掩膜材料遮盖以暴露外延层214和种层206的外围部分，并且然后被蚀刻直到暴露埋层204，此后，一种介电材料，例如氧化物材料可以在槽中沉积或在槽的暴露的表面上生长以填充槽，从而导致深隔离区域226、228。形成深隔离区域226、228之后，制作过程通过在N-类型下沉区域216、218、220的上层部分形成一种介电材料的浅隔离区域230、232、234、236以及在P-类型外延区域213、215的相邻部分进行浅槽隔离（STI）继续进行。为了形成浅隔离区域230、232、234、236，外延层214的一部分用一种被构图的掩模材料遮盖以暴露N-类型下沉区域216、220的外围、相邻于外延层214的内部下沉区域218的部分（同时遮盖内部下沉区域218的中心部分）、以及相邻于N-类型下沉区域216、218、220的P-类型外延区域213、215的部分，以便浅隔离区域230、232、234、236形成于相邻于N-类型下沉区域216、218、220的外延层214的部分上。N-类型下沉区域216、218、220的暴露部分以及P-类型外延层214的相邻部分然后被蚀刻至期望深度（小于外延层214的厚度），以及一种介电材料，例如氧化物材料可以被沉积以填充槽，从而导致了浅隔离区域230、232、234、236。根据一个或多个示例实施例，浅隔离区域230、232、234、236的深度在大约0.05微米-大约1微米的范围内，在0.2微米-0.5微米的范围内最优。在图示的实施例中，正如下面更详细描述的，浅隔离区域230、232、234、236横向延伸至N-类型下沉区域216、218、220之外以防止N-类型下沉区域216、218、220影响保护装置结构200的触发电压。
现在转到图7，形成深隔离区域和浅隔离区域之后，保护装置结构200的制作通过遮盖P-类型外延区域213、215的内部部分以及在N-类型下沉区域216、218、220内形成N-井区域238、240、242继续进行。N-井区域238、240、242用一种被构图的掩模材料244遮盖保护装置结构200以提供暴露了下沉区域216、218、220的植入掩膜。如图所示，剩余掩模材料244遮盖了深槽隔离区域226、228以及P-类型外延区域213、215的内部部分，而植入掩膜的横向边缘偏离有单独的下沉区域216、218、220的P-类型外延区域213、215的边界，以便后续形成的N-井区域238、240、242的横向宽度大于下沉区域216、218、220的横向宽度。然后在外延层214内，通过在大约1000keV-大约2000keV的范围内的能级上植入N-类型离子，例如掺杂浓度小于N-类型下沉区域216、218、220的浓度，在大约1×1016/cm3-大约1×1018/cm3范围内最优、由箭头246所示的磷离子或砷离子来形成N-井区域238、240、242以提供有（在后续热退火或任何其它扩散之后）深度的N-井区域238、240、242，其中该深度大于浅隔离区域230、232、234、236的深度但小于N-类型下沉区域216、218、220的深度。根据或多个示例实施例，N-井区域238、240、242的深度大于0.3微米。
现在转到图8，形成N-井区域238、240、242之后，保护装置结构200的制作通过遮盖N-井区域238、240、242以及在N-类型下沉区域216、218、220之间的P-类型外延区域213、215的内部部分内形成P-类型井区域248、250继续进行。为了制作P-类型井区域248、250，保护装置结构200被一种被构图的掩模材料252遮盖以提供暴露了P-类型外延区域213、215的内部部分的植入掩膜，同时遮盖了N-井区域238、240、242和深槽隔离区域226、228。在图8所示的实施例中，植入掩膜252的横向边缘偏离浅隔离区域230、232的外围的横向边界以暴露浅隔离区域230、232的外围的内部部分，以便后续形成的P-类型井区域248、250横向延伸至浅隔离区域230、232的下方以阻止电路流向N-井区域238、242或从N-井区域238、240、242流出。然后在外延层214的暴露的内部部分内，通过在大约100keV-大约500keV的范围内的能级上植入P-类型离子，例如掺杂浓度大于P-类型延伸区域213、215的浓度，在大约1×1016/cm3-大约1×1019/cm3范围内最优、由箭头254所示的硼离子来形成P-井区域248、250以提供具有（在后续热退火或任何其它扩散之后）深度的P-井区域248、250，其中该深度大于浅隔离区域230、232、234、236的深度但小于外延层214的厚度，以便至少一部分轻掺杂的P-类型外延区域214在P-井区域248、250和N-类型埋区域208之间保持垂直。根据一个或多个示例实施例，P-井区域248、250的深度大于0.3微米。如下面更详细描述的，P-井区域248、250充当了保护装置结构200的各自双极结型晶体管元件（例如，双极结型晶体管元件120、122）的基电极。
现在参照图9-图10，形成P-井区域248、250之后，制作过程通过适当地遮盖保护装置结构200、在P-井区域248、250内和内部N-井区域240内形成浅N-类型区域256、258、260、以及在P-井区域248、250内形成浅P-类型区域270、272、274、276继续进行。N-类型区域256、258、260充当各自双极结型晶体管元件（例如，双极结型晶体管元件120、122）的发射电极、N-类型区域258充当各自双极结型晶体管元件的集电极、以及P-类型区域272、274充当各自齐纳二极管元件（例如，齐纳二极管元件124、126）的阳极。在这方面，N-类型发射极区域260、P-类型基极区域250、276以及N-类型埋集电极区域208充当保护装置结构200的第一双极结型晶体管元件（例如，双极结型晶体管元件120），而第二N-类型发射极区域256、第二P-类型基极区域248、270以及N-类型埋集电极区域208充当保护装置结构200的第二双极结型晶体管元件（例如，双极结型晶体管元件122）。内部N-井区域240充当结合了P-类型阳极区域274的阴极以在第一双极结型晶体管元件的基极和集电极之间提供齐纳二极管元件（例如，齐纳二极管元件126），而N-井区域240也充当结合了P-类型阳极区域272的阴极以在第二双极结型晶体管元件的基极和集电极之间提供齐纳二极管元件（例如，齐纳二极管元件124）。在这方面，齐纳二极管元件的阴极可以通过使用共用掺杂区域被实现。然而，应注意，本发明所描述的主题不限定于有共用或共享阴极区域的齐纳二极管元件。例如，在替代实施例中，其中外围N-井区域238、242中的任一个或两者可以被用作各自齐纳二极管元件的阴极（例如，通过在接近各自外围N-井区域238、242的各自P-井区域248、250的外围部分中形成各自P-类型阳极区域）。
在示例实施例中，形成浅N-类型和P-类型区域之前，间隔开的硅化物阻挡区域264形成于P-井区域248、250上。在这方面，硅化物阻挡区域264防止硅化物材料在相邻的浅N-类型和P-类型区之间的P井区域248、250的部分上的后续形成。硅化物阻挡区域264包括一种或多种硅化物阻挡材料，例如，一种或多种氮化物材料和/或一种或多种氧化物材料。例如，在一个实施例中，硅化物阻挡区域264通过形成一层氧化物材料（可能充当晶圆上其它装置的栅介质）、在氧化物材料上形成一层氮化物材料、以及蚀刻氧化物和氮化物材料来形成以暴露用于浅N-类型和P-类型区的P-井区域248、250的部分，而P-井区域248、250上的剩余硅化物阻挡材料保持不变。形成硅化物阻挡区域264之后，通过用一种被构图的掩模材料266遮盖保护装置结构200来形成浅N-类型区域256、258、260以暴露如图9所示的浅隔离区域234、236之间的P-井区域248、250的中心部分和内部N-井区域240的中心部分。在区域240、248、250的暴露的内部部分内，通过在大约20keV-大约100keV的范围内的能级上植入N-类型离子，例如掺杂浓度在大约1×1019/cm3-大约1×1021/cm3范围内、由箭头268所示的磷离子或砷离子来形成浅N-类型区域256、258、260以提供有（在扩散之后）深度的N-类型区域256、258、260，其中该深度小于浅隔离区域230、232、234、236的深度。例如，根据一个或多个实施例，浅N-类型区域256、258、260的深度在大约0.05微米-大约0.3微米的范围内。
参照图10，以类似的方式，用一种被构图的掩模材料278来形成浅P-类型区域270、272、274、276以暴露接近内部N-井区域240的P-井区域248、250的部分以及浅N-类型区域256、260和浅隔离区域234、236之间的P-井区域248、250的部分。掩模材料278被图案之后，在P-井区域248、250和P-类型外延区域213、215的暴露的部分内，通过在大约2keV-大约50keV的范围内的能级上植入P-类型离子，例如掺杂浓度在大约1×1019/cm3-大约1×1021/cm3范围内、由箭头280所示的硼离子来形成浅P-类型区域270、272、274、276以提供有（在扩散之后）深度的浅P-类型区域270、272、274、276，其中该深度小于浅隔离区域230、232、234、236的深度（例如，在大约0.05微米-大约0.3微米的范围内）。
如图10所示，植入掩膜的横向边缘偏离接近N-井区域240的P-井区域248、250的横向边界，以便形成于接近N-井区域240的P-井区域248、250内的P-类型阳极区域272、274横向延伸至P-井区域248、250之外而进入横向放置在各自P-井区域248、250和各自N-井区域240之间的P-类型外延区域213、215的部分。换句话说，每当至少一部分P-类型阳极区域272、274形成于并且电气连接到各自P-类型基电极井区域248、250的时候，至少一部分P-类型阳极区域272、274形成于P-类型井区域248、250和内部N-井区域240之间的P-类型外延区域213、215的部分。结果，各自P-类型阳极区域272、274和内部N-井区域240之间的间隔距离282、284小于各自P-井区域248、250和内部N-井区域240之间的间隔距离。P-井区域248外部的P-类型阳极区域272的横向延伸和浅隔离区域234之外的N-井区域240的横向延伸之间的横向间隔282控制了第二齐纳二极管元件（例如，第二齐纳二极管元件124）的雪崩击穿电压（或反向偏置），而P-类型阳极区域274和N-井区域240之间的横向间隔284控制了第一齐纳二极管元件（例如，第一齐纳二极管元件126）的雪崩击穿电压（或反向偏置）。在这方面，在所应用的电压超过了保护装置结构200的触发电压之后，横向间隔282、284控制了流经各自双极结型晶体管元件的电流比例。例如，增加P-类型阳极区域272和N-井区域240之间的间隔距离282就减小了流经区域240、272之间的P-类型外延区域213的部分的电流量。减小各自P-类型阳极区域272和N-井区域240之间的间隔距离282、284就减小了各自齐纳二极管元件的反向偏置电压（从而减小了那个极性方向上的保护装置结构200的触发电压），但增加了相对于触发电压的快速中断电压（或者，减小了快速中断电压中的触发电压之间的电压差）。相反，增加P-类型阳极区域272、274和N-井区域240之间的横向间隔284、284就增加了各自齐纳二极管元件的反向偏置电压（从而增加了那个极性方向上的保护装置结构200的触发电压），但也增加了触发电压和快速中断电压之间的电压差。根据或多个实施例，为了在正向上提供表现出非快速中断行为的保护装置结构200，P-类型阳极区域272和N-井区域240之间的间隔距离282实质上等于零，以及P-类型阳极区域274和N-井区域240之间的间隔距离284小于或等于大约1微米的时候，就导致了实质上等于保护装置结构200的前向触发电压的前向快速中断电压。在这方面，如图10所示，P-类型阳极区域272可能相邻于或以其它方式接触N-井区域240。
现在转到图11，形成浅N-类型区域和P-类型区域之后，保护装置结构200的制作可以通过在基极和发射电极区域256、260、270、276上形成触体290、在各自双极结型晶体管元件的各自基极和发射电极区域256、260、270、276之间提供电气连接、以及在各自双极结型晶体管元件的基极和发射电极以及包括了保护装置结构200的电子装置的各自物理接口286、288之间提供电气连接来完成。触体290可以被实现为金属硅化物层，其中该层是通过在基极和发射电极区域256、260、270、276上一致地沉积一层由硅化物形成的金属并例如通过快速热退火（RTA）加热保护装置结构200以使由硅化物形成的金属和暴露的硅化物发生反应以在电极区域256、260、270、276上形成金属硅化物层290，其中该金属硅化物层没有被硅化物阻挡区域264遮盖。触体290形成之后，制作过程通过在保护装置结构200上形成一层介电材料292、移除基极和发射电极区域256、260、270、276上的介电材料292的部分以暴露触体290、以及在暴露的基极和发射极触体290上形成一种导电材料294继续进行。介电材料292可以被实现为层间介电材料，例如氧化物材料，该材料以一种常规方式一致地在保护装置结构200上沉积。基极和发射电极区域256、260、270、276上的介电材料292的部分通过使用一种各向异性蚀刻剂蚀刻介电材料292被移除以提供基极和发射极触体290上的空隙区域，以及导电材料294可以通过一致地在保护装置结构200上沉积大于或等于介电材料292的厚度的厚度来形成。导电材料294可以被构图、路由、或以其它方式被形成以在各自双极结型晶体管元件的发射电极256、260、270、276和电子装置的各自物理接口286、288之间提供电气连接。
现在参照图1和图11，在示例实施例中，保护电路108被实现为保护装置结构200，其中第一物理接口288被实现为高压端子102（例如，正参考电压端子、电源电压端子等等）以及第二物理接口286被实现为低压端子104（例如，负参考电压端、接地电压端子等等）。在这方面，N-类型区域260充当了第一双极晶体管元件120的发射极，P-类型区域276（以及P-井区域250）充当第一双极晶体管元件120的基极，以及埋N-类型区域208充当第一双极晶体管元件120的集电极，而P-类型区域274充当第一齐纳二极管元件126的阳极以及N-井区域240充当了第一齐纳二极管元件126的阴极。N-类型区域256充当了第二双极晶体管元件122的发射极，P-类型区域270（以及P-井区域248）充当了第二双极晶体管元件122的基极，以及埋N-类型区域208充当了第二双极晶体管元件122的集电极，而P-类型区域272充当了第二齐纳二极管元件124的阳极以及N-井区域240充当了第二齐纳二极管元件124的阴极。
如上所述，当端子102、288的电压相对于端子104、286的电压超过保护电路108的前向触发电压（区域240、274提供的齐纳二极管元件126的前向偏置电压和区域240、274提供的齐纳二极管元件126的反向偏置电压的总和）的时候，齐纳二极管元件124的基电极270的电压相对于第二双极晶体管元件122的发射电极256被升高以打开或以其它方式激活ESD箝位，并耗散流经第二双极晶体管元件122的电流，其中该电流防止产生于ESD事件的电流流经功能电路106。相反，当端子104、286的电压超过了端子102、288保护电路108的反向触发电压（区域240、274提供的齐纳二极管元件126的前向偏置电压和区域240、274提供的齐纳二极管元件126的反向偏置电压的总和）的电压的时候，基电极276的电压相对于第一双极晶体管元件120的发射电极260被降低以打开或以其它方式激活ESD箝位，并耗散流经第一双极晶体管元件120的电流，其中该电流防止产生于ESD事件的电流流经功能电路106。如上所述，增加第二二极管元件124的阳极区域272和阴极区域240之间的间隔距离282就增加了第二二极管元件124的反向偏置电压（从而增加了触发电压），但也可能增加保护电路108的触发电压和快速中断电压之间的电压差。在这方面，当间隔距离282相对较小的时候（例如，小于大约1微米），保护电路108的触发电压和快速中断电压之间的电压差实质上等于零并且保护电路108在正向方向上表现出非快速中断行为（例如，相对于端子104、286的端子102、288的正电压）。由于间隔距离282的增加，前向触发电压以大于快速中断电压的速率增加，从而使保护电路108开始表现出快速中断行为。在这方面，为了增加前向触发电压，同时保持非快速中断行为，保护装置结构200的多个实例可以被垂直堆叠和串叠或以其它方式串联电耦合于端子102、104之间（例如，通过将保护电路108的实例的双极晶体管元件120的发射极耦合于保护电路108的另实例的双极晶体管元件122的发射极）。间隔距离284可以被调整以在反向方向上提供所需的反向触发电压和/或非快速中断行为（例如，相对于端子102、288的端子104、286的正电压）。在这方面，间隔距离284可以大于或以其它方式不同于间隔距离282以适应特定应用程序的需要。
简洁起见，与半导体和/或集成电路制作、ESD保护方案、以及本主题其它功能方面相关的常规技术在本发明可以就不再做详细描述了。此外，某些术语在本发明也可以被使用以仅供参照的目的，因此不旨在限定。例如，指结构的术语“第一”、“第二”以及其它数字术语不意味着序列或顺序，除非明确表示。前面的描述也指被“连接”或“耦合”在一起的元件或节点或功能。正如本发明所使用的，除非另有说明，“连接”是指一个元件被直接连接到（或直接互通）到另一个元件，而不一定是机械地连接。同样，除非另有说明，“耦合”是指一个元件被直接或间接地连接到（或直接或间接互通）另一个元件，而不一定是机械地连接。因此，虽然附图中显示的示意图描绘了电路元件和/或端子之间的直接电气连接，替代实施例可能采用中间电路元件和/或组件，同时以实质上类似的方式运作。
总之，根据本发明示例实施例的系统、装置以及方法涉及：
提供了一种用于保护电路的装置。所述保护电路包括具有第一集电极、第一发射极、以及第一基极的第一双极结型晶体管;具有第二集电极、第二发射极、以及第二基极的第二双极结型晶体管，所述第二集电极耦合于所述第一集电极；具有第一阴极和第一阳极的第一晶体管，所述第一阴极耦合于所述第一集电极以及所述第一阳极耦合于所述第一基极；以及具有第二阴极和第二阳极的第二晶体管，所述第二阴极耦合于所述第二集电极以及所述第二阳极耦合于所述第二基极。在实施例中，所述第一发射极耦合于所述第一基极，以及所述第二发射极耦合于所述第二基极。在另实施例中，保护电路还包括耦合于所述第一发射极和所述第一基极的第一物理接口；以及耦合于所述第二发射极和所述第二基极的第二物理接口。在另一个实施例中，所述第一双极结型晶体管、所述第一二极管、所述第二双极结型晶体管以及所述第二二极管被封装在装置封装中，所述第一物理接口包括所述装置封装的高压端子，以及所述第二物理接口包括所述装置封装的低压端子。在示例实施例中，所述第二阳极和所述第二阴极之间的间隔距离小于或等于1微米。在一个实施例中，所述第二阳极相邻于所述第二阴极。在一个实施例中，所述第二阳极和所述第二阴极之间的间隔距离小于所述第一阳极和所述第一阴极之间的间隔距离。在另一个实施例中，所述第一集电极和所述第二集电极包括共用掺杂区域。在一个实施例中，所述保护电路还包括位于所述第一阴极下方并且相邻于所述第一阴极的下沉区域，所述下沉区域具有与所述第一阴极相同的导电类型，其中所述第一集电极和所述第二集电极包括位于所述下沉区域下方具有所述相同的导电类型的埋区域，以及所述下沉区域相邻于所述埋区域。在另一个实施例中，所述第二阳极和所述第二阴极之间的间隔距离不等于所述第一阳极和所述第一阴极之间的间隔距离。
在另一个实施例中，提供了一种在半导体衬底上制作保护装置结构的方法。所述方法包括在所述半导体衬底上形成第一双极结型晶体管，在所述半导体衬底上形成第二双极结型晶体管，所述第二双极结型晶体管具有耦合于所述第一双极结型晶体管的第一集电极的第二集电极，在所述半导体衬底上形成第一二极管，所述第一二极管具有耦合于所述第一集电极的第一阴极以及耦合于所述第一双极结型晶体管的第一基极的第一阳极，以及在所述半导体衬底上形成第二二极管，所述第二二极管具有耦合于所述第二集电极的第二阴极以及耦合于所述第二双极结型晶体管的第二基极的第二阳极。在一个实施例中，形成所述第一二极管包括在所述第一基极内形成至少一部分所述第一阳极，以及形成所述第二二极管包括在所述第二基极内形成至少一部分所述第二阳极。在另一个实施例中，形成所述第二二极管包括形成从所述第二基极延伸的所述第二阳极以便所述第二阳极和所述第二阴极之间的间隔距离小于或等于1微米。在一个实施例中，所述方法还包括在所述第一双极结型晶体管的第一发射极和第一封装接口之间提供第一电气连接，以及在所述第二双极结型晶体管的第二发射极和第二封装接口之间提供第二电气连接。在另一个实施例中，形成所述第一双极结型晶体管包括在具有第一导电类型的第一区域内形成具有所述第一导电类型的第一井区域，所述第一区域在具有第二导电类型的埋区域的上方；以及在所述第一井区域内形成具有所述第二导电类型的第一发射极区域；形成所述第二双极结型晶体管包括在具有所述第一导电类型的第二区域内形成具有所述第一导电类型的第二井区域，所述第二区域在所述埋区域的上方；以及在所述第二井区域内形成具有所述第二导电类型的第二发射极区域；以及形成所述第一二极管包括在横向位于所述第一区域和所述第二区域之间形成具有所述第二导电类型的第三井区域，以及在接近所述第三井区域的所述第一井区域内形成具有所述第一导电类型的第一阳极区域，所述第一阳极区域横向延伸至位于所述第一井区域和所述第三井区域之间的所述第一区域。在另一个实施例中，形成所述第二二极管包括在接近所述第三井区域的所述第二井区域内形成具有所述第一导电类型的第二阳极区域，所述第二阳极区域横向延伸到位于所述第二井区域和所述第三井区域之间的所述第二区域。
在另一个实施例中，提供了一种保护装置结构的装置。所述保护装置结构包括具有第一导电类型的半导体材料的埋区域，位于所述埋区域上方的具有第二导电类型的半导体材料的外延层，位于所述外延层内的具有所述第一导电类型的第一发射极区域，在位于所述外延层内的第二井区域，位于所述第二井区域内的具有所述第一导电类型的第二发射极区域，耦合于所述埋区域的具有所述第一导电类型的第三井区域，位于所述第三井区域和所述第一井区域之间的所述外延层的第一部分内具有所述第二导电类型的第一阳极区域，其中所述第一阳极区域相邻于所述第一井区域，以及位于所述外延层的第二部分内的具有所述第二导电类型的第二阳极区域，其中所述第二阳极区域相邻于所述第二井区域。在一个实施例中，所述外延层的所述第二部分位于所述第三井区域和所述第二井区域之间。在另一个实施例中，所述第二阳极区域相邻于所述第三井区域。
虽然至少示例实施例和制作方法在上述详细说明中已经被提出了，应认识到还存在大量的变化。还应认识到示例实施例或一些示例实施例仅仅是示例，不旨在以任何方式限定范围、适用性、或本发明的配置。当然，上述详细描述将给本领域所属技术人员提供一条便捷的路线图以用于实施本发明的实施例。应了解在不脱离权利要求极其法律等同物所陈述的范围情况下，可以对实施例中所描述的元素的功能和排列做各种变化。

Claims (19)

1.一种保护电路，包括：
具有第一集电极、第一发射极、以及第一基极的第一双极结型晶体管；
具有第二集电极、第二发射极、以及第二基极的第二双极结型晶体管，所述第二集电极耦合于所述第一集电极；
具有第一阴极和第一阳极的第一二极管，所述第一阴极耦合于所述第一集电极以及所述第一阳极耦合于所述第一基极；以及
具有第二阴极和第二阳极的第二二极管，所述第二阴极耦合于所述第二集电极以及所述第二阳极耦合于所述第二基极；
其中所述第二阴极包含具有第一导电型半导体材料的阴极区域；
所述第二阳极包含具有第二导电型半导体材料的阳极区域；
在所述阴极区域和所述阳极区域之间的间隔距离提供在第一极性方向上的非快速中断行为。
2.根据权利要求1所述的保护电路，其中：
所述第一发射极耦合于所述第一基极；以及
所述第二发射极耦合于所述第二基极。
3.根据权利要求1所述的保护电路，进一步包括：
耦合于所述第一发射极和所述第一基极的第一物理接口；以及
耦合于所述第二发射极和所述第二基极的第二物理接口。
4.根据权利要求3所述的保护电路，其中：
所述第一双极结型晶体管、所述第一二极管、所述第二双极结型晶体管以及所述第二二极管被封装在装置封装中；
所述第一物理接口包括所述装置封装的高压端子；以及
所述第二物理接口包括所述装置封装的低压端子。
5.根据权利要求4所述的保护电路，其中所述第二阳极和所述第二阴极之间的间隔距离小于或等于1微米。
6.根据权利要求5所述的保护电路，其中所述第二阳极相邻于所述第二阴极。
7.根据权利要求4所述的保护电路，其中所述第二阳极和所述第二阴极之间的间隔距离小于所述第一阳极和所述第一阴极之间的间隔距离。
8.根据权利要求1所述的保护电路，其中所述第一集电极和所述第二集电极包括共用掺杂区域。
9.根据权利要求8所述的保护电路，进一步包括位于所述第一阴极下方并且相邻于所述第一阴极的下沉区域，所述下沉区域具有与所述第一阴极相同的导电类型，其中：
所述第一集电极和所述第二集电极包括位于所述下沉区域下方具有所述相同的导电类型的埋区域；以及
所述下沉区域相邻于所述埋区域。
10.根据权利要求1所述的保护电路，其中所述第一阴极和所述第二阴极包括共用掺杂区域。
11.根据权利要求1所述的保护电路，其中所述第二阳极和所述第二阴极之间的间隔距离不等于所述第一阳极和所述第一阴极之间的间隔距离。
12.一种在半导体衬底上制作保护装置结构的方法，所述方法包括：
在所述半导体衬底上形成第一双极结型晶体管；
在所述半导体衬底上形成第二双极结型晶体管，所述第二双极结型晶体管具有耦合于所述第一双极结型晶体管的第一集电极的第二集电极；
在所述半导体衬底上形成第一二极管，所述第一二极管具有耦合于所述第一集电极的第一阴极以及耦合于所述第一双极结型晶体管的第一基极的第一阳极；以及
在所述半导体衬底上形成第二二极管，所述第二二极管具有耦合于所述第二集电极的第二阴极以及耦合于所述第二双极结型晶体管的第二基极的第二阳极；其中第二阳极与第二阴极具有间隔距离，所述间隔距离形成保护装置结构，该保护装置结构在第一极性方向上体现非快速中断行为。
13.根据权利要求12所述的方法，其中：
形成所述第一二极管包括在所述第一基极内形成至少一部分所述第一阳极；以及
形成所述第二二极管包括在所述第二基极内形成至少一部分所述第二阳极。
14.根据权利要求13所述的方法，其中形成所述第二二极管包括形成从所述第二基极延伸的所述第二阳极以便所述第二阳极和所述第二阴极之间的间隔距离小于或等于1微米。
15.根据权利要求12所述的方法，进一步包括：
在所述第一双极结型晶体管的第一发射极和第一封装接口之间提供第一电气连接；以及
在所述第二双极结型晶体管的第二发射极和第二封装接口之间提供第二电气连接。
16.根据权利要求12所述的方法，其中：
形成所述第一双极结型晶体管包括：
在具有第一导电类型的第一区域内形成具有所述第一导电类型的第一井区域，所述第一区域在具有第二导电类型的埋区域的上方；以及
在所述第一井区域内形成具有所述第二导电类型的第一发射极区域；
形成所述第二双极结型晶体管包括：
在具有所述第一导电类型的第二区域内形成具有所述第一导电类型的第二井区域，所述第二区域在所述埋区域的上方；以及
在所述第二井区域内形成具有所述第二导电类型的第二发射极区域；以及
形成所述第一二极管包括：
在横向位于所述第一区域和所述第二区域之间形成具有所述第二导电类型的第三井区域；以及
在接近所述第三井区域的所述第一井区域内形成具有所述第一导电类型的第一阳极区域，所述第一阳极区域横向延伸至位于所述第一井区域和所述第三井区域之间的所述第一区域。
17.根据权利要求16所述的方法，其中形成所述第二二极管包括在接近所述第三井区域的所述第二井区域内形成具有所述第一导电类型的第二阳极区域，所述第二阳极区域横向延伸至位于所述第二井区域和所述第三井区域之间的所述第二区域。
18.一种保护装置结构，包括：
具有第一导电类型的半导体材料的埋区域；
位于所述埋区域上方的具有第二导电类型的半导体材料的外延层；
位于所述外延层内的具有所述第二导电类型的第一井区域；
位于所述第一井区域内的具有所述第一导电类型的第一发射极区域；
位于所述外延层内的第二井区域；
位于所述第二井区域内的具有所述第一导电类型的第二发射极区域；
耦合于所述埋区域的具有所述第一导电类型的第三井区域；
位于所述第三井区域和所述第一井区域之间的所述外延层的第一部分内、具有所述第二导电类型的第一阳极区域，其中所述第一阳极区域相邻于所述第一井区域；以及
位于所述外延层的第二部分内的具有所述第二导电类型的第二阳极区域，其中所述第二阳极区域相邻于所述第二井区域；以及
所述第二阳极区域相邻于所述第三井区域。
19.根据权利要求18所述的保护装置结构，其中所述外延层的所述第二部分位于所述第三井区域和所述第二井区域之间。
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