TW202240836A - 半導體裝置 - Google Patents

Abstract

半導體裝置包括至少一電晶體、淺井區、保護環、以及複數個第一摻雜區及複數個第二摻雜區。所述至少一電晶體位於一基板上，所述至少一電晶體包括源極結構、閘極結構、及汲極結構。淺井區圍繞所述至少一電晶體。淺井區具有第一導電類型。保護環圍繞淺井區。保護環具有第一導電類型。第一摻雜區及第二摻雜區設置在保護環內並圍繞淺井區。第一摻雜區及第二摻雜區交替設置以形成一環形。第一摻雜區中的每一個及第二摻雜區中的每一個具有相反的導電類型。

Description

半導體裝置

本發明實施例是關於半導體裝置，特別是關於具有用於靜電放電系統的保護環之積體電路。

半導體裝置可以應用於各種領域，例如：顯示驅動器IC、電源管理IC（或高功率電源管理IC）、分離式電源裝置（discrete power device）、感測裝置、指紋感測器IC、記憶體等等。半導體裝置通常以以下方式製造：在半導體基板上依序沉積絕緣或介電層、導電層、及半導體材料層，並使用微影技術將各種材料層圖案化，以在半導體基板上形成電路組件及元件。

在持續微縮半導體裝置的過程中產生了許多挑戰。舉例而言，在製程、製造、組裝、運送、封裝、測試、或操作期間，半導體裝置可能遭受靜電放電（ESD）損壞。因此，半導體裝置需要靜電放電保護以防止可能的靜電放電損壞並且改善裝置可靠度。雖然現有的半導體裝置的靜電放電保護已大致上合乎需求，但並非在各方面都完全令人滿意。

本發明實施例提供一種半導體裝置，包括：至少一電晶體，於基板上，所述至少一電晶體包括源極結構、閘極結構、及汲極結構；淺井區，圍繞所述至少一電晶體，其中淺井區具有第一導電類型；保護環，圍繞淺井區，其中保護環具有第一導電類型；以及複數個第一摻雜區及複數個第二摻雜區，設置在保護環內並圍繞淺井區，其中所述第一摻雜區及所述第二摻雜區交替設置，以形成環形，且所述第一摻雜區中的每一個及所述第二摻雜區中的每一個具有相反的導電類型。

以下揭露提供了許多的實施例或範例，用於實施本發明實施例之不同元件。各元件及其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接觸的實施例，也可能包含額外的元件形成在第一及第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明及清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。

此外，在本發明的一些實施例中，關於接合、連接之用語，例如「連接」、「互連」等等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其他結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。再者，用語「耦合」包括以任何方法的直接或非直接的電性連接 。

再者，其中可能用到空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。

文中所使用的「約」、「大約」、「大抵」之用語通常表示在一給定值的±20%之內，較佳是±10%之內，且更佳是±5%之內，或±3%之內，或±2%之內，或±1%之內，或±0.5%之內。文中給定的數值為大約的數值。在沒有特定說明的情況下，給定的數值仍可隱含「約」、「大約」、「大抵」之含義。

以下敘述本發明的一些實施例。在這些實施例中所述的階段之前、期間及/或之後，可提供額外的步驟。所述的一些階段在不同實施例中可被替換或刪去。可增加額外部件至本發明實施例的半導體裝置。以下所述的一些部件在不同實施例中可被替換或刪去。雖然所討論的一些實施例以特定順序的操作執行，但這些操作仍可以另一合乎邏輯的順序執行。

本發明實施例中提供一種半導體裝置。交替配置設置於半導體裝置的保護環上的具有相反導電類型的複數個摻雜區。此配置可以改善靜電放電保護及半導體裝置的可靠度，並減少保護環所佔的面積。

為方便說明，以金屬氧化物半導體（Metal Oxide Semiconductor， MOS）裝置描述本發明的一些實施例。但本揭露不限於此。本發明實施例也可應用於各種半導體裝置，例如：橫向擴散金屬氧化物半導體（laterally diffused metal oxide semiconductor （LDMOS））裝置、橫向絕緣閘極雙極性電晶體（Lateral Insulated Gate Bipolar Transistor，LIGBT）、垂直擴散金屬氧化物半導體（Vertically Diffused Metal Oxide Semiconductor，VDMOS）裝置、延伸汲極金屬氧化物半導體（Extended-Drain Metal Oxide Semiconductor，EDMOS）裝置或其他半導體裝置。此外，本發明實施例也可應用於其他類型的半導體裝置，例如二極體（diode）、絕緣閘極雙極性電晶體（IGBT）、雙極性接面型電晶體（Bipolar Junction Transistor，BJT）、或其他半導體裝置。

參照第1圖，根據本發明的一些實施例，繪示出半導體裝置10的佈局的示意性上視圖。應注意的是，圖中的三個點表示可以根據所欲裝置的設計或需求重複以下描述的部件。半導體裝置10包括：基板100上的至少一電晶體119、淺井區102、保護環104、以及複數個第一摻雜區111和複數個第二摻雜區112。為清楚起見，基板100未在第1圖的上視圖中繪示，將在以下所述的剖面圖中繪示出。基板100可為摻雜的（例如以p型或n型摻質摻雜）或未摻雜的半導體基板。舉例而言，基板100可包括：元素半導體，包括矽或鍺；化合物半導體，包括砷化鎵（GaAs）、磷化鎵（GaP）、磷化銦（InP）、砷化銦（InAs）及/或銻化銦（InSb）；合金半導體，包括矽鍺（SiGe）合金、磷砷鎵（GaAsP）合金、砷鋁銦（AlInAs）合金、砷鋁鎵（AlGaAs）合金、砷銦鎵（GaInAs）合金、磷銦鎵（GaInP）合金及/或磷砷銦鎵（GalnAsP）合金、或前述材料之組合。

一些實施例中，基板100也可以是絕緣體上覆半導體（semiconductor-on-insulator）基板，例如：絕緣體上覆矽基板或絕緣體上覆矽鍺（silicon germanium-on-insulator，SGOI）基板。其他實施例中，基板100可為陶瓷基板，例如氮化鋁（AlN）基板、碳化矽（SiC）基板、氧化鋁（Al ₂O ₃）基板 （或稱為藍寶石（sapphire）基板）、或其他基板。其他實施例中，基板100可包含陶瓷基材及分別設於陶瓷基材的上下表面的一對阻擋層。陶瓷基材可包含陶瓷材料，而陶瓷材料包括無機金屬材料。舉例而言，陶瓷基材可包括：碳化矽、氮化鋁、藍寶石基材、或其他適合的材料。前述藍寶石基材可以是氧化鋁。

電晶體119設置在基板100上且可以包括源極結構114、閘極結構115、和汲極結構118。在一些實施例中，源極結構114的每一個和汲極結構118的每一個包括摻雜區，且源極結構114的摻雜區與汲極結構118的摻雜區具有相同的導電類型。源極結構114的摻雜區和汲極結構118的摻雜區的摻雜濃度可以為約1E+19 cm ^-3至1E+21 cm ^-3。形成源極結構114的摻雜區的方法包括（但不限於）：使用微影製程及蝕刻製程在基板100上形成圖案化的遮罩層（未示出），其中圖案化的遮罩層露出將要形成摻雜區的預定區域並覆蓋基板100的其餘區域；將摻質佈植到將要形成摻雜區的預定區域；以及移除圖案化的遮罩層。圖案化的遮罩層可以是硬遮罩或光阻。在將要形成n型摻雜區的實施例中，摻質可以是n型摻雜，如：磷、砷或銻。在將要形成p型摻雜區的實施例中，摻質可以是p型摻雜，如：硼、銦或BF ₂。形成汲極結構118的摻雜區的方法區域類似形成源極結構114的摻雜區的方法。在一些實施例中，源極結構114的摻雜濃度可以與汲極結構118的摻雜濃度相同。在一實施例中，源極結構114和汲極結構118可以在同一製程步驟中形成。

閘極結構115可以包括閘極介電層及設置在閘極介電層上的閘極電極。在一些實施例中，形成閘極結構115的方法包括：依序沉積毯覆介電材料層（用於形成閘極介電層）及毯覆導電材料層（用於形成閘極電極）於所述介電材料層上，然後透過微影及刻蝕製程分別圖案化所述介電材料層及導電材料層，以形成閘極介電層及閘極電極。在一些實施例中，源極結構114和汲極結構118可以設置在閘極結構115的兩側。

參照第1圖，淺井區102圍繞電晶體119。一些實施例中，淺井區102具有第一導電類型，與源極結構S的摻雜區114和汲極結構D的摻雜區118的導電類型相同。保護環104圍繞淺井區102。一些實施例中，保護環104具有第一導電類型。保護環104的摻雜濃度可以為約1 E+16 cm ^-3至1 E+17 cm ^-3。形成淺井區102的方法及形成保護環104的方法可類似形成源極結構114的方法。

複數個第一摻雜區111及複數個第二摻雜區112形成在保護環104內且圍繞淺井區102。在上視圖中，第一摻雜區111及第二摻雜區112以環形交替地配置。形成複數個第一摻雜區111的方法包括（但不限於）：使用微影製程及蝕刻製程在保護環104上形成圖案化的遮罩層（未繪示），其中圖案化的遮罩層露出將要形成第一摻雜區111的預定區域並覆蓋其餘區域；將摻質佈植到將要形成第一摻雜區111的預定區域；以及移除圖案化的遮罩層。圖案化的遮罩層可以是硬遮罩或光阻。形成第二摻雜區112的方法類似形成第一摻雜區111的方法。根據本發明的一些實施例，第一摻雜區111中的每一個及第二摻雜區112中的每一個具有相反的導電類型。舉例而言，在第一摻雜區111是n型的實施例中，用於佈植第二摻雜區112的摻質是p型摻質（例如：硼、銦或BF2），以形成p型第二摻雜區112；在第一摻雜區111是p型的實施例中，用於佈植第二摻雜區112的摻質是n型摻質（例如：磷、砷或銻）。第一摻雜區111的摻雜濃度及第二摻雜區112的摻雜濃度可為約1E+19 cm ^-3至1E+21 cm ^-3。一些實施例中，第一摻雜區111及第二摻雜區112具有相同的摻雜濃度。在一些實施例中，第二摻雜區112的數量等於第一摻雜區111的數量。在替代的實施例中，第二摻雜區112的數量可不等於第一摻雜區111的數量。

在一些實施例中，第一摻雜區111的長度小於第二摻雜區112的長度，如第1圖所示。在這樣的實施例中，若第一摻雜區111為n型且第二摻雜區112為p型，則第一摻雜區111及第二摻雜區112形成具有PNP路徑的矽控整流器（silicon controlled rectifier，SCR）結構，且第一摻雜區111是用於提供電位，所以不需要非常大的第一摻雜區111。在一些實施例中，第一摻雜區111與第二摻雜區的長度比約為1/10。然而，在其他實施例中，第一摻雜區111的長度可以大於或等於第二摻雜區112的長度。根據本發明的一些實施例中，第一摻雜區111及第二摻雜區112形成矩形形狀，如第1圖所示。此外，在所述矩形形狀的每一側具有至少一個第一摻雜區111及至少一個第二摻雜區112。然而，在其他實施例中，由第一摻雜區111及第二摻雜區112所形成的形狀不受限制。舉例而言，第一摻雜區111及第二摻雜區112可以形成橢圓形或體育場跑道的形狀。此形狀可以根據實際需要調整。第一摻雜區111及第二摻雜區112可以防止靜電放電損壞。在一些實施例中，第一摻雜區111中的每一個與第二摻雜區112中的每一個彼此間隔開且分隔。舉例而言，第一摻雜區111中的每一個與第二摻雜區112中的每一個可被保護環104分隔。可以根據實際需要調整第一摻雜區111與鄰近的第二摻雜區112之間的距離。在一些實施例中，第一摻雜區111的摻雜濃度等於第二摻雜區112的摻雜濃度。在一些實施例中，第一摻雜區111的摻雜濃度及第二摻雜區112的摻雜濃度大於保護環104的摻雜濃度。舉例而言，第一摻雜區111的摻雜濃度為約1E+19 cm ^-3至1E+21 cm ^-3，第二摻雜區112的摻雜濃度為約1E+19 cm ^-3至1E+21 cm ^-3，而保護環104的摻雜濃度為約1E+16 cm ^-3至1E+17 cm ^-3。根據本發明的一些實施例，第一摻雜區111、第二摻雜區112、及汲極結構118是電性連接的。

參照第1圖，在一些實施例中，半導體裝置10更包括至少兩個第三摻雜區113，分別設置在電晶體119的兩側，且至少兩個第三摻雜區113具有與第一導電類型相反的第二導電類型。第三摻雜區113的摻雜濃度為約1E+19 cm ^-3至1E+21 cm ^-3。在一些實施例中，第二摻雜區112及第三摻雜區113具有相同的摻雜濃度。一些實施例中，第三摻雜區113可用於在裝置中形成PNPN路徑。PNPN路徑的功能將在以下更詳細描述。一些實施例中，所述至少兩個第三摻雜區113、源極結構114、閘極結構115、及淺井區102是電性連接的。於其他實施例中，所述至少兩個第三摻雜區113、源極結構114、閘極結構115、及淺井區102電性連接至接地。在一些實施例中，至少一個第三摻雜區113與源極結構114相鄰。

根據本發明的一些實施例，半導體裝置10包括複數個電晶體119。如第1圖所示，電晶體119中的每一個包括源極結構114及閘極結構115。此外，一個汲極結構118設置在兩個鄰近的電晶體119之間，使得所述兩個鄰近的電晶體119中共用此汲極結構118。一些實施例中，汲極結構118、第一摻雜區111、以及第二摻雜區112是電性連接的。如第1圖所示，在一些實施例中，第三摻雜區113設置在複數個電晶體119的兩側以及複數個電晶體119中鄰近的源極結構114之間。一些實施例中，第三摻雜區113、複數個電晶體119中的源極結構114及閘極結構115、以及淺井區102是電性連接的。在其他實施例中，第三摻雜區113、複數個電晶體119中的源極結構114及閘極結構115、以及淺井區102電性連接至接地。

第2圖是根據本發明的一些實施例，繪示出半導體裝置10沿著第1圖中的A-A線的示意性剖面圖。應理解的是，為了清楚起見，第2圖中的一些部件未在第1圖中繪示。如第2圖所示，半導體裝置10包括設置在基板100上的埋置層101。一些實施例中，埋置層101具有第一導電類型。埋置層101的摻雜濃度可為約1E+16 cm ^-3至1E+17 cm ^-3。

參照第2圖，半導體裝置10包括井區105a、105b、105c、106a、106b、107a、107b、及107c。在一些實施例中，井區105a、105b、105c、107a、107b、及107c具有第二導電類型，且井區106a及106b具有第一導電類型。井區105a、105b、105c、106a及106b的摻雜濃度可以為約1E+17 cm ^-3至1E+19 cm ^-3。井區107a、107b及107c的摻雜濃度可為約1E+18 cm ^-3至1E+20 cm ^-3之間。形成這些井區的方法類似上述形成源極結構114的摻雜區的方法。井區105a、105b、105c、106a、及106b設置在埋置層101上。井區106a及106b中的每一個包括設置在其中的汲極結構118。井區107a、107b及107c分別設置在井區105a、105b及105c中。淺井區102設置在井區107a及107c中，且井區107a及107c中的每一個包括設置在其中的第三摻雜區113及源極結構114。井區107b中包括兩個源極結構114及設置在所述兩個源極結構114之間的第三摻雜區113。閘極結構115設置在井區106a及106b上以及鄰近的源極結構114及汲極結構118之間，以形成電晶體119。如上所述，兩個鄰近的電晶體119共用設置在兩者之間的一個汲極結構118。舉例而言，在井區107a中的源極結構114、井區106a中的汲極結構118、及此源極結構114與此汲極結構118之間的閘極結構115形成電晶體119。在井區107b中且鄰近井區106a中的汲極結構118的源極結構114、井區106a中的此汲極結構118、及此源極結構114與此汲極結構118之間的閘極結構115形成另一電晶體119。如此，所述兩個鄰近的電晶體119共用井區106a中的汲極結構118。一些實施例中，第一摻雜區111、第二摻雜區112、及汲極結構118電性連接至第一電壓，例如電源供應電壓VCC。一些實施例中，淺井區102、第三摻雜區113、源極結構114、及閘極結構115電性連接至第二電壓，例如電源VSS或接地GND。一些實施例中，第一電壓是電源供應電壓且第二電壓是接地的。在一些實施例中，第一電壓大於第二電壓。其他實施例中，第一電壓小於第二電壓。在一些實施例中，閘極結構115設置在井區105a及106a上，汲極結構118設置在井區106a中，且源極結構114、淺井區102及至少一個第三摻雜區113設置在井區105a中。在一些實施例中，保護環104、井區105a、105b、及105c直接連接至埋置層。在一些實施例中，井區105a（或105c）中的井區107a（或107c）圍繞相應的源極結構114、淺井區102及至少一個第三摻雜區113。在一些實施例中，半導體10還可以包括設置在閘極結構115上的場板117及設置在場板117與閘極結構115之間的介電層116，如2圖所示。

一些實施例中，其中井區105a、105c、107a、107c及第二摻雜區112具有第二導電類型，且淺井區102及保護環104具有第一導電類型，可以從第二摻雜區112至淺井區102或從淺井區102至第二摻雜區112形成PNPN路徑。舉例而言，若第一導電類型是n型且第二導電型是p型，第二摻雜區112（p型）、保護環104（n型）、井區105a及107a（p型）、及淺井區102（n型）形成PNPN路徑。類似地，第二摻雜區112（p型）、保護環104（n型）、井區105c及107c（p型）、及淺井區102（n型）形成PNPN路徑。相反地，若第一導電型是p型且第二導電型是n型，淺井區102（p型）、井區105a及107a（n型）、保護環104（p型）、及第二摻雜區112（n型）形成PNPN路徑。所述的半導體裝置中的PNPN路徑可以防止靜電放電損壞。以上敘述僅是本發明的目的之一，而非用以限制本發明的範圍。

一些實施例中，半導體裝置10包括隔離區（未在第1圖中示出），例如隔離區120、122、124。隔離區120設置在淺井區102及保護環104之間。隔離區122設置在淺井區102與井區107a及107c中的第三摻雜區113之間，且隔離區124設置在井區107b中的第三摻雜區113與源極結構114之間。在一些實施例中，隔離區122設置在相應的淺井區102與鄰近此淺井區102的第三摻雜區113的其中之一之間。隔離區可以包括淺溝槽隔離（STI）、矽局部氧化（LOCOS）或前述之組合。在一些實施例中，形成淺溝槽隔離的製程包括：在對應的井區上形成遮罩層（未示出）並圖案化此遮罩層、使用圖案化的遮罩層作為蝕刻遮罩，在基板中蝕刻出溝槽（或多個溝槽）、執行沉積製程以將隔離材料填入所述溝槽（或多個溝槽）中、以及執行平坦化製程，例如化學機械研磨（CMP）製程或機械研磨（mechanical grinding）製程，以移除隔離材料的多餘部分。隔離材料可以包括氧化物、氮化物或氮氧化物，例如：氧化矽（SiO2）、碳摻雜的氧化矽（SiO _xC）、氮氧化矽（SiON）、氧碳氮化矽（silicon-oxy-carbon nitride，SiOCN）、碳化矽（SiC）、氮化碳矽（silicon carbon nitride ，SiCN）、氮化矽（Si _xN _y或SiN）、碳氧化矽（SiCO）、任何其他合適的材料、或前述的任意組合。在一些實施例中，形成隔離區的矽局部氧化製程可以包括：在對應的井區上沉積遮罩層（例如，氮化矽層）、使用微影製程及蝕刻製程將遮罩層圖案化以露出對應的井區的一部分、熱氧化所述對應的井區的露出部分以形成氧化矽層、以及移除圖案化的遮罩層。所述的這些隔離區可以在相同的製程中形成，或是可以在不同的製程中形成。

本發明的一或多個實施例提供半導體裝置許多優點。舉例而言，相較於第3圖所示的比較例中的摻雜區121及123是設置為平行且圍繞半導體裝置20的淺井區102。本發明實施例透過在圍繞半導體10的淺井區102的保護環104中交替配置摻雜區111及112，提供較為節省空間的佈局。由本發明實施例所得的裝置在人體模型（Human-Body Model，HBM）測試中通過8 kV，而比較例在超過1 kV的人體模型測試中即無法通過。此外，參照第4A及4B圖，其中分別顯示比較例與本發明的一示例的傳輸線脈衝（transmission line pulse，TLP）測試結果。底部的水平軸表示傳輸線脈衝電壓，頂部的水平軸以對數尺度表示漏電流，而垂直軸表示傳輸線脈衝電流。相較於比較例，在實質上相同的傳輸線脈衝電流範圍中，本發明的示例具有相對穩定的漏電流並提供穩定的結果。本發明實施例提供半導體裝置具有顯著較佳的人體模型測試結果（通過8kV）及穩定的漏電流，以改善靜電放電保護及裝置可靠度。由於較佳的矽控整流器的開啟效率（turn-on efficiency），因此本揭露對於靜電放電自我保護是更可靠的。以上描述的優點是本發明的目的之示例，而非用以限制本發明的範圍。

以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程及結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程及結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神及範圍之下，做各式各樣的改變、取代及替換。

10:半導體裝置 100:基板 101:埋置層 102:淺井區 104:保護環 105a,105b,105c,106a,106b,107a,107b,107c:井區 111:第一摻雜區 112:第二摻雜區 113:第三摻雜區 114:源極結構 115:閘極結構 118:汲極結構 119:電晶體 120,122,124:隔離區 121,123:摻雜區 20:半導體裝置

由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1圖是根據本發明的一些實施例，繪示出半導體裝置的佈局的示意性上視圖。 第2圖是根據本發明的一些實施例，繪示出半導體裝置的示意性剖面圖。 第3圖繪示出比較例的佈局的示意性上視圖。 第4A及4B圖繪示比較例及本揭露的示例的傳輸線脈衝測試及漏電測試的圖表。

10:半導體裝置

102:淺井區

104:保護環

111:第一摻雜區

112:第二摻雜區

113:第三摻雜區

114:源極結構

115:閘極結構

118:汲極結構

119:電晶體

Claims (20)

1. 一種半導體裝置，包括： 至少一電晶體，於一基板上，至少一電晶體包括一源極結構、一閘極結構、及一汲極結構； 一淺井區，圍繞所述至少一電晶體，其中該淺井區具有一第一導電類型； 一保護環，圍繞該淺井區，其中該保護環具有該第一導電類型；以及 複數個第一摻雜區及複數個第二摻雜區，設置在該保護環內並圍繞該淺井區，其中該些第一摻雜區及該些第二摻雜區交替設置，以形成一環形，且各該第一摻雜區及各該第二摻雜區具有相反的導電類型。
2. 如請求項1之半導體裝置，其中該些第一摻雜區的長度小於或等於該些第二摻雜區的長度。
3. 如請求項1之半導體裝置，更包括鄰近該源極結構設置的至少一第三摻雜區。
4. 如請求項3之半導體裝置，其中該些第二摻雜區與所述至少一第三摻雜區具有相同的摻雜濃度。
5. 如請求項1之半導體裝置，更包括一埋置層，設置於該基板上，其中該埋置層具有該第一導電類型。
6. 如請求項5之半導體裝置，更包括具有該第一導電類型的一第一井區及具有與該第一導電類型相反的一第二導電類型的一第二井區，其中該閘極結構設置於該第一井區及該第二井區上、該汲極結構設置於該第一井區中、且該源極結構、該淺井區及所述至少一第三摻雜區設置在該第二井區中。
7. 如請求項6之半導體裝置，其中該保護環及該第二井區直接連接該埋置層。
8. 如請求項6之半導體裝置，更包括一第三井區，設置於該第二井區中且圍繞該源極結構、該淺井區及所述至少一第三摻雜區。
9. 如請求項8之半導體裝置，其中該些第二摻雜區、該保護環、該第二井區及該第三井區、以及該淺井區形成一PNPN結構。
10. 如請求項1之半導體裝置，其中該些第一摻雜區中的每一個與該些第二摻雜區中的每一個是分隔的。
11. 如請求項1之半導體裝置，其中該些第一摻雜區的摻雜濃度及該些第二摻雜區的摻雜濃度大於該保護環的摻雜濃度。
12. 如請求項1之半導體裝置，其中該汲極結構、該些第一摻雜區、及該些第二摻雜區是電性連接的。
13. 如請求項1之半導體裝置，其中所述至少一電晶體為複數個電晶體，該些電晶體中的每一個包括該源極結構及該閘極結構，其中鄰近的兩個電晶體共用設置在兩者之間的該汲極結構。
14. 如請求項13之半導體裝置，更包括至少兩個第三摻雜區，分別設置於該些電晶體的兩側，其中所述至少兩個第三摻雜區具有與該第一導電類型相反的一第二導電類型。
15. 如請求項14之半導體裝置，更包括一隔離區，設置於該淺井區與鄰近該淺井區的該些第三摻雜區的其中之一之間。
16. 如請求項14之半導體裝置，其中該汲極結構、該些第一摻雜區、及該些第二摻雜區電性連接至一第一電壓。
17. 如請求項16之半導體裝置，其中所述至少兩個第三摻雜區、該源極結構、該閘極結構、及該淺井區電性連接至一第二電壓。
18. 如請求項17之半導體裝置，其中該第一電壓大於該第二電壓。
19. 如請求項1之半導體裝置，更包括一隔離區，設置於該淺井區與該些第一摻雜區及該些第二摻雜區之間。
20. 如請求項1之半導體裝置，更包括：一場板，設置於該閘極結構上、以及一介電層，設置於該場板與該閘極結構之間。

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