CN115377093A - 半导体保护器件 - Google Patents

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权义熙
金晙赫
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Abstract

一种半导体保护器件包括：N型外延层；设置在N型外延层的上表面上的器件隔离层；设置在器件隔离层下面的N型漂移区；设置在N型漂移区中的N型阱；第一P型漂移区和第二P型漂移区，分别设置为与器件隔离层接触并与N型漂移区间隔开；第一P型掺杂区和第二P型掺杂区，分别设置在第一P型漂移区和第二P型漂移区中；第一N型浮置阱和第二N型浮置阱，分别设置在第一P型漂移区和第二P型漂移区中以分别与第一P型掺杂区和第二P型掺杂区间隔开并设置为与器件隔离层接触；以及第一接触层和第二接触层，分别设置为覆盖第一N型浮置阱和第二N型浮置阱，以与器件隔离层接触。

Description

半导体保护器件
技术领域
本公开总体上涉及半导体器件，更具体地，涉及半导体器件的保护。
背景技术
半导体系统(诸如片上系统(SOC)、微控制器单元(MCU)或显示驱动器IC(DDI))可以包括多个外围器件，该多个外围器件包括处理器、存储器、逻辑电路、音频和图像处理电路、各种接口电路等。半导体保护器件可以提供在这些外围器件中以防止静电放电(ESD)或电过应力(EOS)。
发明内容
示例实施方式提供一种具有改进的击穿电压特性和降低的导通电阻RON的半导体保护器件。
根据一示例实施方式，一种半导体保护器件包括：在P型衬底上的N型掩埋层；在N型掩埋层上的N型外延层；在N型外延层的上表面上的器件隔离层；在器件隔离层下面的N型漂移区；在N型漂移区中的N型阱；第一P型漂移区和第二P型漂移区，第一P型漂移区和第二P型漂移区中的每个与器件隔离层的相对两端中的相应一个接触并与N型漂移区间隔开；第一高电压P型阱和第二高电压P型阱，分别在第一P型漂移区和第二P型漂移区下面并与N型掩埋层接触；第一P型阱和第二P型阱，分别在第一P型漂移区和第二P型漂移区中；第一N型浮置阱和第二N型浮置阱，分别在第一P型漂移区和第二P型漂移区中并分别与第一P型阱和第二P型阱间隔开，以及其中第一N型浮置阱和第二N型浮置阱中的每个与器件隔离层的相对两端中的相应一个接触；第一P型掺杂区和第二P型掺杂区，分别在第一P型阱和第二P型阱中；第一接触层，在N型外延层上并与第一N型浮置阱和器件隔离层接触；第二接触层，在N型外延层上并与第二N型浮置阱和器件隔离层接触；阴极电极，在第一P型掺杂区上并与第一接触层间隔开；以及阳极电极，在第二P型掺杂区上并与第二接触层间隔开。
根据一示例实施方式，一种半导体保护器件包括：N型外延层；在N型外延层的上表面上的器件隔离层；在器件隔离层下面的N型漂移区；在N型漂移区中的N型阱；第一P型漂移区和第二P型漂移区，第一P型漂移区和第二P型漂移区中的每个与器件隔离层的相对两端中的相应一个接触并与N型漂移区间隔开；第一P型掺杂区和第二P型掺杂区，分别在第一P型漂移区和第二P型漂移区中；第一N型浮置阱和第二N型浮置阱，分别在第一P型漂移区和第二P型漂移区中并分别与第一P型掺杂区和第二P型掺杂区间隔开，以及其中第一N型浮置阱和第二N型浮置阱中的每个与器件隔离层的相对两端中的相应一个接触；第一接触层，在N型外延层上并与第一N型浮置阱和器件隔离层接触；以及第二接触层，在N型外延层上并与第二N型浮置阱和器件隔离层接触。
根据一示例实施方式，一种半导体保护器件可以包括：具有第一区域和第二区域的第一导电类型外延层。第一区域包括：在第一导电类型外延层的上表面上的器件隔离层，其中器件隔离层与半导体保护器件的中心轴线重叠；在器件隔离层下面的第一导电类型漂移区；在第一导电类型漂移区中的第一导电类型阱；第二导电类型漂移区，与器件隔离层接触并与第一导电类型漂移区间隔开；在第二导电类型漂移区下面的高电压第二导电类型阱；在第二导电类型漂移区中的第二导电类型掺杂区；第一导电类型浮置阱，在第二导电类型漂移区中与第二导电类型掺杂区间隔开；在第一导电类型外延层上的接触层，其中接触层与第一导电类型浮置阱重叠并与器件隔离层接触；以及电极，在第二导电类型掺杂区上并与接触层间隔开。第二区域和第一区域关于中心轴线是镜像对称的。
附图说明
从以下结合附图的详细描述，本公开的以上和其它的方面、特征和优点将被更清楚地理解。
图1是根据一示例实施方式的半导体保护器件的剖视图。
图2和图3分别是示出一示例实施方式和一比较例的电流流动的视图。
图4是根据一示例实施方式的半导体保护器件的概念布局图。
图5至图7分别是根据示例实施方式的半导体保护器件的剖视图。
图8和图9是示出根据一示例实施方式的半导体保护器件的效果的视图。
图10至图16是示出制造图1的半导体保护器件的工艺的剖视图。
具体实施方式
在下文，将参照附图描述示例实施方式。
将参照图1和图4描述根据一示例实施方式的半导体保护器件10。图1是根据一示例实施方式的半导体保护器件10的剖视图，图4是根据一示例实施方式的半导体保护器件10的概念布局图。
根据一示例实施方式的半导体保护器件10可以是以片上系统(SoC)的形式设置在半导体衬底上的横向双极结型晶体管(横向BJT)，并可以用作瞬态电压抑制器(TVS)器件。例如，半导体保护器件10可以通过双极-CMOS-DMOS工艺(BCD)工艺与各种器件一起被制造在单个半导体衬底上。例如，通过BCD工艺与BJT器件一起被制造在单个半导体衬底上的器件可以包括nLDMOS、pLDMOS、隔离CMOS、BiCMOS、CDMOS、nDMOS、pDMOS、垂直NPN、横向PNP、肖特基二极管等。
根据一示例实施方式的半导体保护器件10可以包括衬底(P-SUB)110、N型掩埋层(NBL)120、N型外延层(N-EPI)200、器件隔离层300、N型漂移区(NDRIFT)720、N型阱(NWELL)710、第一P型漂移区(PDRIFT)410和第二P型漂移区(PDRIFT)420、第一高电压P型阱(HVPW)430和第二高电压P型阱(HVPW)440、第一P型阱(PWELL)510和第二P型阱(PWELL)520、第一N型浮置阱(NFWELL)810和第二N型浮置阱(NFWELL)820、第一P型掺杂区(P+)610和第二P型掺杂区(P+)620、第一接触层830和第二接触层840、以及第一电极910和第二电极920。在本实施方式中，第一导电类型和第二导电类型将分别被描述为N型和P型。然而，示例实施方式不限于此，并可以同等地应用于第一导电类型和第二导电类型分别为P型和N型的情况。如图1所示，半导体保护器件10可以具有其中第一区域AR1和第二区域AR2关于N型阱(NWELL)710的中心轴线C彼此镜像对称的结构。如这里所用的术语“镜像对称”旨在表示两个结构或区域是彼此的镜像。
衬底110可以是P型半导体衬底。衬底110可以例如是硅衬底、砷化镓衬底、硅锗衬底、陶瓷衬底、石英衬底、用于显示装置的玻璃衬底、或绝缘体上半导体(SOI)衬底。
N型掩埋层(NBL)120可以设置在衬底110上。例如，N型掩埋层120可以通过使用N型杂质对衬底110执行离子注入工艺来形成。
N型外延层(N-EPI)200可以设置在N型掩埋层120上。例如，N型外延层200可以使用选择性外延生长(SEG)方法、固相外延生长(SPE)方法等形成。在N型外延层200中，可以形成N型漂移区720、N型阱710、第一P型漂移区410和第二P型漂移区420、第一高电压P型阱430和第二高电压P型阱440、第一P型阱510和第二P型阱520、第一N型浮置阱810和第二N型浮置阱820、以及第一P型掺杂区610和第二P型掺杂区620。
器件隔离层300可以形成在N型外延层200的上表面上。器件隔离层300可以被提供为将N型外延层200中的器件彼此分隔开，并可以通过浅沟槽隔离(STI)工艺等形成。器件隔离层300可以由氧化物形成。
N型漂移区720可以形成在器件隔离层300下面。在N型漂移区720中，N型阱710可以形成为与器件隔离层300接触。在一示例实施方式中，N型阱710的杂质浓度可以高于N型漂移区720的杂质浓度。
第一P型漂移区410和第二P型漂移区420可以形成在N型外延层200中，并可以通过器件隔离层300彼此间隔开。第一P型漂移区410和第二P型漂移区420可以形成为与N型外延层200的上表面相邻，并可以每个形成为与器件隔离层300接触。第一P型漂移区410和第二P型漂移区420可以形成在N型外延层200上以关于插置在它们之间的N型阱710彼此镜像对称。第一P型漂移区410和第二P型漂移区420中的每个可以形成为与N型漂移区720间隔开第一分隔距离R1。此外，第一P型漂移区410和第二P型漂移区420中的每个可以形成为与N型掩埋层120间隔开。
第一P型阱510和第二P型阱520以及第一N型浮置阱810和第二N型浮置阱820可以分别形成在第一P型漂移区410和第二P型漂移区420中。第一P型阱510可以形成为与第二P型阱520关于插置在它们之间的N型阱710镜像对称。第一N型浮置阱810可以形成为与第二N型浮置阱820关于插置在它们之间的N型阱710镜像对称。
第一P型阱510和第二P型阱520可以形成为分别与第一N型浮置阱810和第二N型浮置阱820间隔开。参照图4，第一P型阱510和第二P型阱520中的每个可以形成为具有与第一N型浮置阱810和第二N型浮置阱820中的每个基本上相同的宽度W1。在一示例实施方式中，第一P型阱510的杂质浓度可以高于第一P型漂移区410的杂质浓度。类似地，第二P型阱520的杂质浓度可以高于第二P型漂移区420的杂质浓度。
第一N型浮置阱810和第二N型浮置阱820可以分别形成在第一P型漂移区410和第二P型漂移区420中，并可以是电浮置的。第一N型浮置阱810和第二N型浮置阱820可以形成为在N型阱710方向上分别与第一P型阱510和第二P型阱520间隔开，如图1所示。第一N型浮置阱810和第二N型浮置阱820可以形成为与器件隔离层300接触。当第一N型浮置阱810和第二N型浮置阱820形成为与器件隔离层300接触时，可以稳定地形成第一N型浮置阱810和第二N型浮置阱820。然而，示例实施方式不限于此，根据示例实施方式，第一N型浮置阱810和第二N型浮置阱820可以设置为与器件隔离层300间隔开。在一示例实施方式中，第一N型浮置阱810和第二N型浮置阱820可以被同时掺杂有与N型阱710相同的N型杂质。因此，第一N型浮置阱810和第二N型浮置阱820的杂质浓度可以与N型阱710的杂质浓度基本上相同。此外，第一N型浮置阱810和第二N型浮置阱820中的每个可以形成为具有与N型阱710基本上相同的深度，如图1所示。
第一N型浮置阱810和第二N型浮置阱820可以分别设置在第一P型漂移区410和第二P型漂移区420中以分散沿着器件隔离层300的表面浅地流动的电流，使得浅地流动的电流的流动转变为第一P型漂移区410和第二P型漂移区420的更深和更厚地向下流动的电流的流动。
当在第一N型浮置阱810与第一P型掺杂区610之间和在第二N型浮置阱820与第二P型掺杂区620之间的距离D(图4)减小时，半导体保护器件10的击穿电压BV可以增大。当在第一N型浮置阱810与第一P型掺杂区610之间和在第二N型浮置阱820与第二P型掺杂区620之间的距离D增大时，半导体保护器件10的击穿电压BV可以降低。因此，根据一示例实施方式的半导体保护器件10可以调节在第一N型浮置阱810与第一P型掺杂区610之间和在第二N型浮置阱820与第二P型掺杂区620之间的距离D以调节击穿电压BV。
第一P型掺杂区610和第二P型掺杂区620可以分别形成在第一P型阱510和第二P型阱520中。在一示例实施方式中，第一P型掺杂区610和第二P型掺杂区620中的每个的杂质浓度可以高于第一P型阱510和第二P型阱520中的每个的杂质浓度。
第一接触层830和第二接触层840可以设置在N型外延层200上。第一接触层830可以形成为与第一N型浮置阱810、第一P型漂移区410以及器件隔离层300接触，第二接触层840可以形成为与第二N型浮置阱820、第二P型漂移区420以及器件隔离层300接触，如图1所示。此外，第一接触层830和第二接触层840可以形成为不分别与第一P型掺杂区610和第二P型掺杂区620重叠，如图1所示。参照图4，第一接触层830和第二接触层840中的每个的宽度W2可以小于第一P型阱510和第二P型阱520中的每个的宽度W1。在一示例实施方式中，第一P型掺杂区610和第二P型掺杂区620、N型阱710以及第一接触层830和第二接触层840可以具有基本上相同的宽度W2。
在一示例实施方式中，第一接触层830和第二接触层840可以通过如下形成：在第一P型漂移区410和第二P型漂移区420的上表面以及第一N型浮置阱810和第二N型浮置阱820的上表面上形成氧化物层、在氧化物层上沉积多晶硅层、以及图案化所得结构。第一接触层830和第二接触层840可以使用各种导电材料(诸如金属、金属与多晶硅的组合等)实现。金属可以是包括钨和铝中的至少一种的材料。
第二接触层840可以形成为与第一接触层830镜像对称，使N型阱710插置在它们之间，如图1所示。在下文，将仅详细描述第一接触层830，并且将省略对第二接触层840的详细描述。
参照图1和图2，第一接触层830可以设置为与N型外延层200的上表面接触。第一接触层830可以形成为与第一N型浮置阱810、第一P型漂移区410和器件隔离层300接触。在示例实施方式中，第一接触层830可以形成为与第一P型阱510接触。此外，第一接触层830可以形成为不与第一P型掺杂区610重叠。
第一接触层830可以用作一种掩模以防止在形成第一P型掺杂区610期间掺入杂质。也就是，第一接触层830可以允许其中形成第一P型掺杂区610的区域R2(图2)被自对准。第一接触层830可以形成为具有比掺杂工艺中使用的典型掩模的厚度小的厚度。因此，与其中使用典型掩模掺入杂质的情况相比，当第一接触层830掺有杂质时，通过掺杂形成的第一P型掺杂区610的选择性提高。
第一接触层830的第一侧表面831可以设置为与第一电极910间隔开，并可以在俯视图中设置为在第一P型阱510内。设置在与第一侧表面831相反的方向上的第二侧表面832可以在俯视图中设置在第一P型漂移区410和N型阱710之间，并可以设置为与器件隔离层300重叠。
由于第一接触层830设置在第一P型漂移区410上，所以通过第一接触层830的电场可以在第一P型漂移区410上提供减小的表面场(RESURF)效应。因此，沿着器件隔离层300的表面浅地流动的电流的流动可以转变为第一P型漂移区410的更深且更厚地向下流动的电流的流动。
第一电极910和第二电极920可以分别形成在第一P型掺杂区610和第二P型掺杂区620中。第一电极910可以电连接到第一P型掺杂区610以构成阴极电极，第二电极920可以电连接到第二P型掺杂区620以构成阳极电极。
第一高电压P型阱430和第二高电压P型阱440可以形成在N型外延层200中。第一高电压P型阱430和第二高电压P型阱440可以分别形成在第一P型漂移区410和第二P型漂移区420下面。第一高电压P型阱430可以形成为接触第一P型漂移区410和N型掩埋层120。第二高电压P型阱440可以形成为接触第二P型漂移区420和N型掩埋层120。
在下文，将描述具有上述配置的半导体保护器件10的操作。根据一示例实施方式的半导体保护器件10可以设置在要保护的器件的输入端子上并与要保护的器件一起形成在单个半导体衬底上以在要保护的器件被静电放电(ESD)或电过应力(EOS)损坏之前去除通过输入端子施加的ESD或EOS。
将参照图2和图3描述半导体保护器件10的操作。图2和图3分别是示出一示例实施方式和一比较例的电流流动的视图。图2示出图1中的区域A的放大图。
参照图3，在根据一比较例的半导体保护器件中，电流I2可以被触发，然后沿着器件隔离层300的界面浅地流动。特别地，当ESD或EOS被施加到半导体保护器件时，电流I2可以被集中以流过界面310(第一P型漂移区410在该处与器件隔离层300接触)，这可能导致界面310处的功耗迅速增大。当功耗迅速增大时，热量的产生也可能成比例地增加，并且在与具有相对低的热导率的器件隔离层300接触的界面310处可能容易发生热破坏。也就是，当ESD或EOS被施加到根据比较例的半导体保护器件时，由于电流集中的位置和热量产生的位置彼此重叠，所以可能容易发生热破坏。
另一方面，参照图2，在根据一示例实施方式的半导体保护器件10中，电流I1可以被触发、然后在通过第一N型浮置阱810和第一接触层830而与器件隔离层300的界面间隔开的同时流动。由于电流I1在与器件隔离层300的界面间隔开的同时流动，所以可以降低电流集中，从而可以不容易发生热破坏。电流I1可以在被集中于第一P型阱510和第一N型浮置阱810之间的窄区域411中的同时流动，但是可以与器件隔离层300的界面412(在其中产生热量)间隔开。因此，电流集中的位置和热量产生的位置可以不彼此重叠，从而不容易发生热破坏。
此外，根据一示例实施方式的半导体保护器件可以具有基于相同的面积减小导通电阻RON的效果。这将参照图8和图9进行描述。图8和图9示出一示例实施方式的半导体保护器件和根据一比较例的半导体保护器件的特性曲线。图8示出模拟结果，图9示出实际测量的数据结果。G1是比较例的电压-电流曲线，G2是示例实施方式的电压-电流曲线。G3是比较例的电压-温度曲线，G4是示例实施方式的电压-温度曲线。G5是比较例的电压-电流曲线，G6是示例实施方式的电压-电流曲线。
在比较例中，可以看出电压-电流曲线中的最大电流为6.5A，电压-温度曲线中的晶格温度为700K或更大。另一方面，在示例实施方式中，可以看出电压-电流曲线中的最大电流为19A，并且电压-温度曲线中的晶格温度为600K或更小。也就是，可以看出示例实施方式中的导通电阻RON低于比较例中的导通电阻。此外，可以看出，在示例实施方式中，与比较例相比，最大电流增大并且温度降低。
将参照图5至图7描述根据各种示例实施方式的半导体保护器件。图5至图7分别是根据示例实施方式的半导体保护器件的剖视图。由于与上述实施方式中的相同的附图标记指代相同的元件，因此将省略与上述元件相同的元件的重复描述，并且将主要描述不同之处。
参照图5，在根据一示范性实施方式的半导体保护器件10A中，与上述示范性实施方式相比，第一N型浮置阱810和第二N型浮置阱820可以形成在器件隔离层300下面。当第一N型浮置阱810和第二N型浮置阱820形成在器件隔离层300下面时，器件隔离层300可以用作一种缓冲物以防止在形成第一N型浮置阱810和第二N型浮置阱820的杂质掺杂工艺期间注入的杂质被过深地(excessively deeply)掺杂。因此，可以防止第一N型浮置阱810和第二N型浮置阱820分别穿过第一P型漂移区410和第二P型漂移区420形成。此外，由于在第一N型浮置阱810和第二N型浮置阱820与第一P型漂移区410和第二P型漂移区420之间的注入能量存在大的差异，所以可以容易地形成第一N型浮置阱810和第二N型浮置阱820。
参照图6，在根据一示例实施方式的半导体保护器件10B中，与上述示例实施方式相比，N型掺杂区730可以进一步形成在器件隔离层300的中心。N型掺杂区730可以在隔离层300的中心形成为条形。N型掺杂区730的厚度可以小于器件隔离层300的厚度。N型掺杂区730可以增大半导体保护器件10中的杂质的浓度以改善电流的流动。
参照图7，在根据一示例实施方式的半导体保护器件10C中，与上述实施方式相比，第一N型浮置阱810和第二N型浮置阱820可以形成在器件隔离层300下面并且N型掺杂区730可以形成在器件隔离层300的中心。根据一示例实施方式的半导体保护器件10C可以具有以上关于图5的半导体保护器件10A和图6的半导体保护器件10B所描述的所有效果。
在下文，将参照图10至图17描述根据一示例实施方式的制造半导体保护器件的工艺。图10至图17是示出制造图1的半导体保护器件的工艺的剖视图。
参照图10，N型掩埋层120可以形成在衬底110上。衬底110可以是例如硅衬底、砷化镓衬底、硅锗衬底、陶瓷衬底、石英衬底、用于显示装置的玻璃衬底、或绝缘体上半导体(SOI)衬底。N型掩埋层120可以通过使用N型杂质对衬底110执行离子注入工艺来形成。
参照图11，N型外延层200可以形成在N型掩埋层120上。例如，N型外延层200可以使用选择性外延生长(SEG)方法、固相外延生长(SPE)方法等形成。
参照图12，可以在N型外延层200中形成第一P型漂移区410和第二P型漂移区420、第一高电压P型阱430和第二高电压P型阱440以及N型漂移区720。
参照图13，可以在N型外延层200的上表面上形成器件隔离层300。器件隔离层300可以形成为与第一P型漂移区410和第二P型漂移区420接触，并可以形成为覆盖除了第一P型漂移区410和第二P型漂移区420之外的N型外延层200的整个上表面。器件隔离层300可以由浅沟槽隔离(STI)工艺等形成。器件隔离层300可以通过沉积氧化物(诸如SiO2)形成。
参照图14，可以分别在第一P型漂移区410和第二P型漂移区420中形成第一P型阱510和第二P型阱520以及第一N型浮置阱810和第二N型浮置阱820，并且可以在器件隔离层300下面形成N型阱710。第一N型浮置阱810和第二N型浮置阱820可以被同时掺有与N型阱710相同的N型杂质。因此，第一N型浮置阱810和第二N型浮置阱820的杂质浓度可以与N型阱710的杂质浓度基本上相同。此外，第一N型浮置阱810和第二N型浮置阱820可以形成为具有与N型阱710基本上相同的深度。
参照图15，可以在N型外延层200上形成第一接触层830和第二接触层840。第一接触层830可以形成为与第一N型浮置阱810、第一P型漂移区410以及器件隔离层300接触，第二接触层840可以形成为与第二N型浮置阱820、第二P型漂移区420以及器件隔离层300接触。在一示例实施方式中，第一接触层830和第二接触层840可以通过在第一P型漂移区410和第二P型漂移区420的上表面以及第一N型浮置阱810和第二N型浮置阱820的上表面上形成氧化物层、在氧化物层上沉积多晶硅层、以及图案化所得结构来形成。
参照图16，可以分别在第一P型阱510和第二P型阱520中形成第一P型掺杂区610和第二P型掺杂区620。第一P型掺杂区610和第二P型掺杂区620可以分别形成在第一P型阱510和第二P型阱520中。第一P型掺杂区610和第二P型掺杂区620可以分别使用第一接触层830和第二接触层840作为掩模在第一P型阱510和第二P型阱520中被自对准。在一示例实施方式中，第一P型掺杂区610和第二P型掺杂区620的杂质浓度可以高于第一P型阱510和第二P型阱520的杂质浓度。
接下来，当第一电极910和第二电极920分别形成在第一P型掺杂区610和第二P型掺杂区620上时，可以制造图1的半导体保护器件10。然后，可以执行BCD工艺的后端工艺。
如这里所述，可以提供具有改进的击穿电压特性和降低的导通电阻RON的半导体保护器件。
尽管以上已经示出和描述了示例实施方式，但是对于本领域技术人员将是明显的，可以在不脱离如由所附权利要求限定的本发明构思的范围的情况下进行修改和变化。
本申请要求于2021年5月21日在韩国知识产权局提交的韩国专利申请第10-2021-0065293号以及于2021年8月3日在韩国知识产权局提交的韩国专利申请第10-2021-0102031号的优先权的权益，它们的公开内容通过引用整体地结合于此。

Claims (20)

1.一种半导体保护器件，包括：
在P型衬底上的N型掩埋层；
在所述N型掩埋层上的N型外延层；
在所述N型外延层的上表面上的器件隔离层；
在所述器件隔离层下面的N型漂移区；
在所述N型漂移区中的N型阱；
第一P型漂移区和第二P型漂移区，所述第一P型漂移区和所述第二P型漂移区中的每个与所述器件隔离层的相对两端中的相应一个接触并与所述N型漂移区间隔开；
第一高电压P型阱和第二高电压P型阱，分别在所述第一P型漂移区和所述第二P型漂移区下面并与所述N型掩埋层接触；
第一P型阱和第二P型阱，分别在所述第一P型漂移区和所述第二P型漂移区中；
第一N型浮置阱和第二N型浮置阱，分别在所述第一P型漂移区和所述第二P型漂移区中并分别与所述第一P型阱和所述第二P型阱间隔开，以及其中所述第一N型浮置阱和所述第二N型浮置阱中的每个与所述器件隔离层的所述相对两端中的相应一个接触；
第一P型掺杂区和第二P型掺杂区，分别在所述第一P型阱和所述第二P型阱中；
第一接触层，在所述N型外延层上并与所述第一N型浮置阱和所述器件隔离层接触；
第二接触层，在所述N型外延层上并与所述第二N型浮置阱和所述器件隔离层接触；
阴极电极，在所述第一P型掺杂区上并与所述第一接触层间隔开；以及
阳极电极，在所述第二P型掺杂区上并与所述第二接触层间隔开。
2.根据权利要求1所述的半导体保护器件，其中所述第一N型浮置阱和所述第二N型浮置阱中的每个在所述器件隔离层下面。
3.根据权利要求1所述的半导体保护器件，其中所述N型阱的下表面以及所述第一N型浮置阱的下表面和所述第二N型浮置阱的下表面具有相同的深度。
4.根据权利要求1所述的半导体保护器件，其中所述N型阱以及所述第一N型浮置阱和所述第二N型浮置阱被掺有相同的N型杂质。
5.根据权利要求1所述的半导体保护器件，其中所述第一N型浮置阱和所述第二N型浮置阱以相同的杂质浓度掺杂。
6.根据权利要求1所述的半导体保护器件，还包括：
在所述器件隔离层中的N型掺杂区，其中所述N型掺杂区与所述N型阱接触，以及其中所述N型掺杂区的厚度小于所述器件隔离层的厚度。
7.根据权利要求1所述的半导体保护器件，其中所述第一接触层和所述第二接触层包括包含多晶硅、钨和铝中的至少一种的材料。
8.根据权利要求1所述的半导体保护器件，其中所述第一P型掺杂区和所述第二P型掺杂区不与所述第一接触层和所述第二接触层重叠。
9.一种半导体保护器件，包括：
N型外延层；
在所述N型外延层的上表面上的器件隔离层；
在所述器件隔离层下面的N型漂移区；
在所述N型漂移区中的N型阱；
第一P型漂移区和第二P型漂移区，所述第一P型漂移区和所述第二P型漂移区中的每个与所述器件隔离层的相对两端中的相应一个接触并与所述N型漂移区间隔开；
第一P型掺杂区和第二P型掺杂区，分别在所述第一P型漂移区和所述第二P型漂移区中；
第一N型浮置阱和第二N型浮置阱，分别在所述第一P型漂移区和所述第二P型漂移区中并分别与所述第一P型掺杂区和所述第二P型掺杂区间隔开，以及其中所述第一N型浮置阱和所述第二N型浮置阱中的每个与所述器件隔离层的所述相对两端中的相应一个接触；
第一接触层，在所述N型外延层上并与所述第一N型浮置阱和所述器件隔离层接触；以及
第二接触层，在所述N型外延层上并与所述第二N型浮置阱和所述器件隔离层接触。
10.根据权利要求9所述的半导体保护器件，还包括：
第一P型阱和第二P型阱，分别在所述第一P型漂移区和所述第二P型漂移区中，以及其中所述第一P型阱和所述第二P型阱分别与所述第一P型掺杂区和所述第二P型掺杂区重叠。
11.根据权利要求10所述的半导体保护器件，其中所述第一P型掺杂区在所述第一P型阱中，以及其中所述第二P型掺杂区在所述第二P型阱中。
12.根据权利要求9所述的半导体保护器件，其中所述第一N型浮置阱和所述第二N型浮置阱关于所述N型阱镜像对称。
13.根据权利要求9所述的半导体保护器件，其中所述第一N型浮置阱和所述第二N型浮置阱与所述器件隔离层接触。
14.根据权利要求9所述的半导体保护器件，其中所述第一N型浮置阱和所述第二N型浮置阱以与所述N型阱相似的杂质浓度掺杂。
15.一种半导体保护器件，包括：
第一导电类型外延层，包括第一区域和第二区域，
其中所述第一区域包括：
在所述第一导电类型外延层的上表面上的器件隔离层，其中所述器件隔离层与所述半导体保护器件的中心轴线重叠；
在所述器件隔离层下面的第一导电类型漂移区；
在所述第一导电类型漂移区中的第一导电类型阱；
第二导电类型漂移区，与所述器件隔离层接触并与所述第一导电类型漂移区间隔开；
在所述第二导电类型漂移区下面的高电压第二导电类型阱；
在所述第二导电类型漂移区中的第二导电类型掺杂区；
第一导电类型浮置阱，在所述第二导电类型漂移区中与所述第二导电类型掺杂区间隔开；
在所述第一导电类型外延层上的接触层，其中所述接触层与所述第一导电类型浮置阱重叠并与所述器件隔离层接触；以及
电极，在所述第二导电类型掺杂区上并与所述接触层间隔开，以及
其中所述第二区域和所述第一区域关于所述中心轴线是镜像对称的。
16.根据权利要求15所述的半导体保护器件，还包括：
第一导电类型掺杂区，在所述中心轴线处与所述第一导电类型阱接触。
17.根据权利要求15所述的半导体保护器件，其中所述第一导电类型浮置阱与所述器件隔离层间隔开。
18.根据权利要求15所述的半导体保护器件，其中所述第一导电类型浮置阱与所述器件隔离层接触。
19.根据权利要求15所述的半导体保护器件，其中所述第一导电类型浮置阱具有不与所述接触层重叠的区域。
20.根据权利要求15所述的半导体保护器件，其中所述第一导电类型浮置阱在所述器件隔离层下面。
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