JPH01191472A

JPH01191472A - 静電破壊防止用素子

Info

Publication number: JPH01191472A
Application number: JP1658288A
Authority: JP
Inventors: Toshiaki Sakai; 酒井　敏昭
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-01-26
Filing date: 1988-01-26
Publication date: 1989-08-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要］内部回路を保護するための静電破壊防止用素子に関し、他の回路素子に結晶欠陥を誘起することなく、且つ、Ｉ
Ｃの高集積化を容易にすることを目的とし、絶縁膜上に設けられた多結晶シリコン、または、側部周
囲を絶縁膜で囲んだＵ溝内部に設けられた多結晶シリコ
ンからなるｐｎ接合部が設けられていることを特徴とす
る。

［産業上の利用分野］本発明は内部回路を保護するための静電破壊防止用素子
に関する。

ＩＣデバイスが微細化されて絶縁耐圧が低下している現
在、静電破壊（Ｅｌｅｃｔｒｏ　５ｔａｔｉｃ　Ｄｉｓ
ｃｈａｒｇｅ）に対する対策は益々その重要性が増して
いる。

一方、その保護素子によるデバイスへの影響について十
分な対応が必要である。

［従来の技術と発明が解決しようとする問題点］静電破
壊防止用素子とは、入力端および出力端（以下、入力端
で説明する）に静電気に伴う異常高圧、例えば、数百ボ
ルトの高圧が印加されたとき、ＩＣ内部のトランジスタ
が破壊されないように保護する素子のことで、その異常
電圧はチャージされた人体から受けることも多く、人体
は容易に帯電して数千ボルトにも達する場合があり、ま
た、ＩＣの製造中、例えば自動捺印機でゴム印からモー
ルド容器が帯電して、それが入力端から入力する場合も
ある。

このような異常高圧によるＩＣの破壊を防ぐため、従来
から種々の保護素子、保護回路素子が考案されており、
例えば、抵抗、ダイオードの付加。

抵抗とダイオードの組み合わせ、抵抗とトランジスタの
組み合わせ等が提案されているが、それは外部入力端と
入力回路間にそのような保護素子。

保護回路素子を挿入して、過電圧を入力端で吸収させる
方法である。

第５図（ａ）はそのような保護素子の回路図を例示して
おり、■は外部入力端、０は内部回路入力端で、この保
護素子は回路図では抵抗素子であるが、ダイオード分と
容量分とが寄生した接合素子りとも云うべきものである
。この接合素子は正常時には抵抗素子として働き、上記
のような異常高圧が印加された時には逆接合部を通って
接地側に異常高圧が逸散し、内部回路を保護する働きを
するものである。また、第５図（ｂ）はその接合素子り
とバイポーラトランジスタ素子Ｔによって構成した保護
回路素子の回路図の例である。

さて、本発明はこの接合素子に関するもので、従来より
接合素子はｎ型基板領域にｐ型不純物を注入または拡散
したり、あるいは、ｐ型基板領域にｎ型不純物を注入ま
たは拡散したりして形成していた。例えば、入力用の電
極バッド（ポンディングパッド）の近くに、長さ数十μ
ｍの接合部を作成するもので、第６図に従来の接合素子
の断面図を示しており、１はｐ型シリコン基板、２はｎ
“型埋込層、３はｎ型シリコン層（エピタキシャル成長
層）、４は絶縁膜、５はｐ＋＋接合素子。

６は電極配線である、この第６図は抵抗体として使用す
る例を図示しているが、この接合素子５は抵抗体ばかり
でなく、ダイオード素子として動作させる場合もあり、
以下にはこの素子を接合素子と呼ぶことにする。

第７図はそのような接合素子を含んだ従来の保護回路素
子の断面図（１）を示しており、第６図と同一部位に同
一記号が付けであるが、その他の７はｐ型抵抗層（入力
抵抗）、８はｐ型ベース層。

９はｎ型エミツタ層である。即ち、Ｘ部に入力抵抗、Ｙ
部に接合素子、２部にトランジスタ素子が設けてあり、
本例は第５図（ｂ）に示す保護回路素子と入力抵抗との
組み合わせの断面を示す図である。

ところで、第７図に示す従来の保護回路素子においては
、トランジスタ素子Ｚに接合素子Ｙが近接して設けられ
ている。しかし、接合素子Ｙを保護素子として働かすた
めに降伏電圧を内部回路素子より低（しておく必要があ
り、また、過電圧に耐えるために大きな容量を与えてお
く必要がある。

且つ、ＩＣの高集積化のために、その大きな容量を小面
積に形成する必要がある。従って、接合素子は高濃度な
ｎ＋＋埋込層２（６度１ｏ　１ｍ〕―程度）に対して高
濃度なｐ＋型型数散層濃度１０１９〜ンｃｄ程度）を拡
散または注入して、高濃度接合によって形成している。

一方、そのような高濃度層の近傍は結晶欠陥が発生し易
い欠点があり、そのため、第７図に示す保護回路素子の
構成は接合素子Ｙに近接したトランジスタ素子Ｚのベー
ス・エミッタ間にリーク電流が発生し易く、甚だしい場
合はコレクタ・エミッタが短絡することも起こる。

これを防ぐ対策として、従来、トランジスタ素子Ｚと接
合素子Ｙとを距離を離して形成する方法も採られており
、第８図に示す保護回路素子の断面図（ＩＩ）および第
９図に示す保護回路素子の断面図（ＩＩＩ）がその例で
ある。即ら、第８図はｎ＋型エミッタ層９とｐ４型拡散
層５とを離して設けた例で、同図（ａ）は平面図、同図
（ｂ）はそのＡＡ断面を示している。また、第９図はト
ランジスタ素子Ｚと接合素子Ｙとの間にフィ−ルド絶縁
膜４′を介在させた例で、基板表面に深く形成したフィ
ールド絶縁膜４°によって画素子の能動層を分離して、
結晶欠陥がトランジスタ素子Ｚに及ばないようにしてい
る。

しかし、そのように素子間を離したり、フィールド絶縁
膜を介在させることは高集積化を阻害する欠点がある。

また、その他に、結晶軸を変えたり、接合素子Ｙとトラ
ンジスタ素子Ｚとの位置関係を結晶軸によって変える等
の方法も考えられるが、配置に制約を加える問題が生じ
て、同様に高集積化を阻害する欠点がある。

なお、上記の例は保護回路素子内におけるトランジスタ
素子側への影響で説明したが、第６図に示す接合素子の
みを保護素子として使用する場合などにおいては、その
他の近傍の内部回路素子に同様の悪影響を与えることは
云うまでもない。

本発明はこのような問題点を解消させて、他の回路素子
に結晶欠陥を誘発することなく、且つ、高集積化を容易
にすることを目的とした静電破壊防止用素子を提案する
ものである。

［問題点を解決するための手段］その目的は、絶縁膜上に設けられた多結晶シリコン、ま
たは、側部周囲を絶縁膜で囲んだＵ溝内部に設けられた
多結晶シリコンからなるｐｎ接合部が設けられている静
電破壊防止用素子によって達成される。

［作用］即ち、本発明は接合素子が他素子に悪影響を及ぼさない
ように、絶縁膜上、あるいは、絶縁膜で囲んだＵ溝内に
配設する。そうすると、その接合素子を構成する高濃度
層が絶縁膜で隔離されて、結晶欠陥を誘発する問題点が
軽減される。従って、隣接素子は高品質化されて歩留が
向上し、また、そのため、隣接素子を近接して配置して
も問題が起こらないため、ＩＣを高集積化することが可
能になる。

［実施例コ以下、図面を参照して実施例によって詳細に説明する。

第１図（ａ）、　（ｂ）は本発明にかかる絶縁膜上に設
けた多結晶シリコンからなる接合素子（１）の断面図を
示しており、同図（ａ）は基板とは分離して完全に絶縁
膜上に接合素子を設けた例、同図（ｂ）はｐｎ接合の一
方を埋込層と接続した例である。図中の１はｐ型シリコ
ン基板、２はｎ“型埋込層、３はｎ型シリコン層、４は
絶縁膜、６は電極配線、１゜は多結晶シリコン接合素子
、１１はｐ＋＋多結晶シリコン層、１２はｎ＋＋多結晶
シリコン層、２１はｎ“型拡散層である。なお、第１図
（ａ）においては、多結晶シリコン接合素子１０を抵抗
体として使用する場合にはｐ＋＋多結晶シリコン層１１
およびｎ＋＋多結晶シリコン層１２のいずれも抵抗体と
して使用することができる。

次に、第２図（ａ）〜（ｄｌは本発明にがかるＵ溝内部
に設けた多結晶シリコンからなる接合素子（ＩＩ）の断
面図を示しており、同図（ａ）は基板とはＵ溝で完全に
分離した接合素子を設けた例、同図（ｂ）、　（Ｃ）は
Ｕ溝の底面でｐｎ接合の一方を基板と接続して最も低電
位にした例、同図（ｄｌはＵ溝の底面で埋込層と接続（
トランジスタ素子のベース層と接続）した例である。図
中の記号は第１図と同一部位に同一記号を付けであるが
、その他のＵはＵ溝全体を指し、１４はＵ溝側部絶縁膜
、１５はＵ溝底部絶縁膜、２２はｐ型多結晶シリコンか
ら染み出したｐ＋型型数散層２３はｎ型多結晶シリコン
から染み出したｎ＋型型数散層示している。

図のように、Ｕ溝内に接合素子を形成すれば、絶縁膜が
側面に存在するために、その影響を側部に与えることが
少なく、従って、隣接素子は結晶欠陥が減少して高品質
化され、また、そのために他の素子を近接配置してＩＣ
を高集積化することができる。

次に、第３図（ａ）、　（ｂｌは本発明にかかる多結晶
シリコン接合素子とバイポーラトランジスタ素子とで構
成した保護回路素子（１）の断面図を示しており、同図
（ａ）は絶縁膜上に設けた多結晶シリコン接合素子とポ
リシリコンベース引出し電極形のバイポーラトランジス
タ素子とで構成した例、同図（ｂｌはＵ溝で分離した多
結晶シリコン接合素子と通常のバイポーラトランジスタ
素子とで構成した例である。図中の８はｐ型ベース層、
９はｎ型エミッタ層、２４は多結晶シリコン電極、Ｚは
トランジスタ素子で、その他の記号は第１図、第２図と
同一部位に同一記号が付けである。

更に、第４図は保護回路素子（ＩＩ）の断面図を示して
おり、本例はバイポーラトランジスタ素子の周囲を包囲
したＵ溝内部の全面に完全に絶縁分離した多結晶シリコ
ン接合素子１０を設けた例で、このような構成は接合素
子のための余分の占有面積を必要とせずに、集積度の向
上に役立つものでぢある。なお、２１はｐ＋＋コレクタコンタクト層で、そ
の他の部位の記号は第１図ないし第３図の部位の記号と
同一記号を付けている。

［発明の効果］以上の実施例の説明から明らかなように、本発明にかか
る静電破壊防止用の接合素子を配設すれば、結晶欠陥が
低減されるためにＩＣの品質が良くなって歩留が向上す
る効果が得られる。また、隣接素子を近接して配置する
ことができ、且つ、その接合素子を小さく形成したり、
また、余分領域に形成したりする自由度が高くなって、
ＩＣの一層の高集積化に役立つものである。

【図面の簡単な説明】

第１図（ａ）、　（ｂ）は本発明にかかる接合素子（１
）の断面図、第２図（ａ）〜（ｄ）は本発明にかかる接合素子（ｆｆ
）の断面図、第３図（ａ）、　（ｂ）は本発明にかかる保護回路素子
（Ｉ）の断面図、第４図本発明にかかる保護回路素子（ｎ）の断面図、第５図は回路図、第６図は従来の接合素子の断面図、第７図は従来の保護回路素子（１）の断面図、第８図は
従来の保護回路素子（ｎ）の断面図、第９図は従来の保
護回路素子（ＩＩＩ）の断面図である。図において、１はｐ型シリコン基板、２はｎ＋＋埋込層、３はｎ型シリコン層、４は絶縁膜、６は電極配線、７はｐ型抵抗層、８はｐ型ベース層、９はｎ型エミツタ層、１０は多結晶シリコン接合素子、１１はｐ＋型多結晶シリコン層、１２はｎ＋型多結晶シリコン層、１４は側部絶縁膜、１５は底部絶縁膜、２１、２３はｎ＋型型数散層２２はｐ＋型型数散層２４は多結晶シリコン電極、２５はｐ＋＋コレクタコンタクト層、ＵはＵ溝、Ｚはトランジスタ素子、Ｙは従来の接合素子、Ｘは入力抵抗を示している。不発明に力・ｐ３搏合業）（Ｉ）、ｑ出虻面閉第１図回　路り第５図Ｖ〜の接合１

【了ｊ崖牟１酌図第６図従来、、禄ｉｆ口路わ（ｒ）−断面図第７図ぐ力竺】ミ内イ了ＴＮＥ＝コア１−業；メ（Ｉ）ｎ！す
面［ン１第９図

Claims

【特許請求の範囲】

　絶縁膜上に設けられた多結晶シリコン、または、側部
周囲を絶縁膜で囲んだＵ溝内部に設けられた多結晶シリ
コンからなるｐｎ接合部が設けられていることを特徴と
する静電破壊防止用素子。