JP3169775B2 - 半導体回路、スイッチ及びそれを用いた通信機 - Google Patents
半導体回路、スイッチ及びそれを用いた通信機Info
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- electrode
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- Electronic Switches (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Description
【０００１】
【産業上の利用分野】本発明は移動体通信機向けのスイ
ッチに関するものであり、低歪特性を持つ高周波スイッ
チを実現するものである。
ッチに関するものであり、低歪特性を持つ高周波スイッ
チを実現するものである。
【０００２】
【従来の技術】セルラ電話、コードレス電話を主なアプ
リケーションとする化合物半導体デバイスを用いた送信
受信切り替え用のＳＰＤＴ(Single-Pole Double-Throw)
スイッチの開発事例が多く発表されている。例として、
吉川等による”小型樹脂パッケージ高周波ＦＥＴスイッ
チ”、1993年電子情報通信学会春季大会、講演番号Ｃ−
９０がある。図２にこの従来のＳＰＤＴスイッチを示
す。スイッチを構成する各ＦＥＴはディプリージョン形
ＧａＡｓＭＥＳＦＥＴである。図２を用いてＳＰＤＴス
イッチの動作原理を説明する。スイッチには３つの信号
端子とVC1,VC2の２つの制御端子が存在する。中央の端
子をアンテナに接続し、左の端子を受信機に、右の端子
を送信機に接続する。制御バイアスは２つの端子に相補
的に０Ｖバイアス、またはＦＥＴの閾電圧以下の負バイ
アスＶconを印加する。VC1に０Ｖ，VC2にＶconＶを加え
るとアンテナ端子と受信端子が接続され、逆にVC1にＶc
onＶを，VC2に０Ｖ加えると、アンテナ端子と送信端子
が接続される。
リケーションとする化合物半導体デバイスを用いた送信
受信切り替え用のＳＰＤＴ(Single-Pole Double-Throw)
スイッチの開発事例が多く発表されている。例として、
吉川等による”小型樹脂パッケージ高周波ＦＥＴスイッ
チ”、1993年電子情報通信学会春季大会、講演番号Ｃ−
９０がある。図２にこの従来のＳＰＤＴスイッチを示
す。スイッチを構成する各ＦＥＴはディプリージョン形
ＧａＡｓＭＥＳＦＥＴである。図２を用いてＳＰＤＴス
イッチの動作原理を説明する。スイッチには３つの信号
端子とVC1,VC2の２つの制御端子が存在する。中央の端
子をアンテナに接続し、左の端子を受信機に、右の端子
を送信機に接続する。制御バイアスは２つの端子に相補
的に０Ｖバイアス、またはＦＥＴの閾電圧以下の負バイ
アスＶconを印加する。VC1に０Ｖ，VC2にＶconＶを加え
るとアンテナ端子と受信端子が接続され、逆にVC1にＶc
onＶを，VC2に０Ｖ加えると、アンテナ端子と送信端子
が接続される。
【０００３】各ＦＥＴの小信号等価回路を図３(a)に示
す。ＯＦＦ時の簡易化した等価回路はドレイン−ソース
間の寄生容量で代表させることが出来る。ＯＮ時の等価
回路はドレイン−ソース間の抵抗で代表させることが出
来る。ＯＦＦ時ドレイン−ソース間の寄生容量とＯＮ時
のドレイン−ソース間の抵抗によりスイッチの挿入損失
が決定される。図３(b)にアンテナと受信機が接続され
た場合のＳＰＤＴスイッチの小信号等価回路を示す。送
信側、受信側ともＯＮ状態のＦＥＴの抵抗値の低減を図
るとゲート幅が大きくなり、ＯＦＦ状態の容量が大きく
なる。このため送信側の挿入損失と受信側の挿入損失の
間には各ＦＥＴのゲート幅に関してトレードオフの関係
がある。
す。ＯＦＦ時の簡易化した等価回路はドレイン−ソース
間の寄生容量で代表させることが出来る。ＯＮ時の等価
回路はドレイン−ソース間の抵抗で代表させることが出
来る。ＯＦＦ時ドレイン−ソース間の寄生容量とＯＮ時
のドレイン−ソース間の抵抗によりスイッチの挿入損失
が決定される。図３(b)にアンテナと受信機が接続され
た場合のＳＰＤＴスイッチの小信号等価回路を示す。送
信側、受信側ともＯＮ状態のＦＥＴの抵抗値の低減を図
るとゲート幅が大きくなり、ＯＦＦ状態の容量が大きく
なる。このため送信側の挿入損失と受信側の挿入損失の
間には各ＦＥＴのゲート幅に関してトレードオフの関係
がある。
【０００４】次に従来のＳＰＤＴスイッチの大信号動作
時における歪発生メカニズムについて述べる。ＳＰＤＴ
スイッチの歪発生メカニズムはＯＦＦしているＦＥＴに
その主たる原因がある。つまり送信状態の場合には、送
信機側の接地用ＦＥＴと受信側の受信信号通過用ＦＥＴ
が原因となる。これは図２中のＦＥＴ４とＦＥＴ２に対
応する。図４に送信機側の接地用ＦＥＴを示し、歪発生
のネカニズムを説明する。
時における歪発生メカニズムについて述べる。ＳＰＤＴ
スイッチの歪発生メカニズムはＯＦＦしているＦＥＴに
その主たる原因がある。つまり送信状態の場合には、送
信機側の接地用ＦＥＴと受信側の受信信号通過用ＦＥＴ
が原因となる。これは図２中のＦＥＴ４とＦＥＴ２に対
応する。図４に送信機側の接地用ＦＥＴを示し、歪発生
のネカニズムを説明する。
【０００５】先ず入力信号の周波数がＦＥＴの寄生容量
が十分無視できるほど低い場合を考える。ＯＦＦ状態の
ＦＥＴのソース電極は接地電位にある。このときＦＥＴ
に大振幅がかかりドレインに大きな電圧が印加される。
が十分無視できるほど低い場合を考える。ＯＦＦ状態の
ＦＥＴのソース電極は接地電位にある。このときＦＥＴ
に大振幅がかかりドレインに大きな電圧が印加される。
【０００６】（１）ドレインに印加される電位が負の場
合 ゲートバイアスＶconに対してドレインに印加される電
位がＶcon＋ａｂｓ(Ｖth)以下になるとドレイン側に電
流が流れ出始める。このため図４(a)に示すように信号
波形が負領域において歪む。本条件を式で表すと、 Ｖd≦Ｖcon＋ａｂｓ(Ｖth) （数１） となる。
合 ゲートバイアスＶconに対してドレインに印加される電
位がＶcon＋ａｂｓ(Ｖth)以下になるとドレイン側に電
流が流れ出始める。このため図４(a)に示すように信号
波形が負領域において歪む。本条件を式で表すと、 Ｖd≦Ｖcon＋ａｂｓ(Ｖth) （数１） となる。
【０００７】（２）ドレインに印加される電位が正の場
合 基本的には耐圧条件を満足する限り、ＦＥＴがオンする
ことは無い。以上の結果を図４(ａ)にまとめる。歪はド
レインに印加される電位が(数１)の等号が成立する電位
Ｖｏｎ(-)よりも低い場合に限り、発生する。
合 基本的には耐圧条件を満足する限り、ＦＥＴがオンする
ことは無い。以上の結果を図４(ａ)にまとめる。歪はド
レインに印加される電位が(数１)の等号が成立する電位
Ｖｏｎ(-)よりも低い場合に限り、発生する。
【０００８】さて次に入力信号周波数が高く、ＦＥＴの
寄生容量の影響が無視でき無い場合を考える。この場合
影響を及ぼすものはゲート−ドレイン間容量Ｃgd、ゲー
ト−ソース間容量Ｃgsである。コントロールバイアスは
前記寄生容量に対して十分大きな抵抗を介して供給され
るものとする。このときゲート電位は Ｖg＝Ｖcon＋Ｖd*Ｃgd／(Ｃgd＋Ｃgs) （数２） で与えられる。
寄生容量の影響が無視でき無い場合を考える。この場合
影響を及ぼすものはゲート−ドレイン間容量Ｃgd、ゲー
ト−ソース間容量Ｃgsである。コントロールバイアスは
前記寄生容量に対して十分大きな抵抗を介して供給され
るものとする。このときゲート電位は Ｖg＝Ｖcon＋Ｖd*Ｃgd／(Ｃgd＋Ｃgs) （数２） で与えられる。
【０００９】（１）ドレインに印加される電位が負の場
合 ＦＥＴがＯＮしてドレインから電流が流れ出す条件は、 Ｖd≦Ｖg＋ａｂｓ(Ｖth) （数３） で与えられる。（数２）、（数３）をまとめると Ｖd≦(Ｖcon＋ａｂｓ(Ｖth))(Ｃgd＋Ｃgs)／Ｃgs （数４） となり、低周波領域に比べて電圧振幅で(Ｃgd＋Ｃgs)／
Ｃgs倍の信号まで耐えられることが分かる。
合 ＦＥＴがＯＮしてドレインから電流が流れ出す条件は、 Ｖd≦Ｖg＋ａｂｓ(Ｖth) （数３） で与えられる。（数２）、（数３）をまとめると Ｖd≦(Ｖcon＋ａｂｓ(Ｖth))(Ｃgd＋Ｃgs)／Ｃgs （数４） となり、低周波領域に比べて電圧振幅で(Ｃgd＋Ｃgs)／
Ｃgs倍の信号まで耐えられることが分かる。
【００１０】（２）ドレインに印加される電位が正の場
合 ゲ−トバイアス電位が上がりＦＥＴがＯＮし、ドレイン
に電流が流れ込む条件は、 Ｖg≧Ｖth （数５） で与えられる。（数２）、（数５）をまとめると Ｖd≧(Ｖth−Ｖcon)(Ｃgd＋Ｃgs)／Ｃgd （数６） となる。低周波領域ではドレイン耐圧の限界まで入力出
来たのに対して、容量のインピーダンスが無視出来なく
なり、ゲート電位がドレイン電圧の影響を受けて上昇し
ＯＮ状態となり、信号を歪ませる。
合 ゲ−トバイアス電位が上がりＦＥＴがＯＮし、ドレイン
に電流が流れ込む条件は、 Ｖg≧Ｖth （数５） で与えられる。（数２）、（数５）をまとめると Ｖd≧(Ｖth−Ｖcon)(Ｃgd＋Ｃgs)／Ｃgd （数６） となる。低周波領域ではドレイン耐圧の限界まで入力出
来たのに対して、容量のインピーダンスが無視出来なく
なり、ゲート電位がドレイン電圧の影響を受けて上昇し
ＯＮ状態となり、信号を歪ませる。
【００１１】(数４)、（数６）の等号が成立する値をそ
れぞれVon(-),Von(+)とし、図４(ｂ)に示した。このよ
うに従来のＳＰＤＴスイッチでは(数４)、（数６）によ
って図２中のＦＥＴ４，ＦＥＴ２の両端に印加される電
圧のダイナミックレンジが抑えられる。ゆえに低歪化の
ためにはコントロールバイアスを深くするか、閾電圧を
浅くすることが必要となる。
れぞれVon(-),Von(+)とし、図４(ｂ)に示した。このよ
うに従来のＳＰＤＴスイッチでは(数４)、（数６）によ
って図２中のＦＥＴ４，ＦＥＴ２の両端に印加される電
圧のダイナミックレンジが抑えられる。ゆえに低歪化の
ためにはコントロールバイアスを深くするか、閾電圧を
浅くすることが必要となる。
【００１２】
【発明が解決しようとする課題】ところがＳＰＤＴスイ
ッチを移動体通信の分野に適用することを考えると、低
消費電力化の観点より回路の低電圧化が要求され、これ
に伴いコントロールバイアスの低電圧化も必要となる。
また閾電圧を浅くするとＯＮ抵抗が増加し挿入損失が増
加する問題が発生する。
ッチを移動体通信の分野に適用することを考えると、低
消費電力化の観点より回路の低電圧化が要求され、これ
に伴いコントロールバイアスの低電圧化も必要となる。
また閾電圧を浅くするとＯＮ抵抗が増加し挿入損失が増
加する問題が発生する。
【００１３】
【課題を解決するための手段】これらの課題を克服し、
コントロール電圧を低くし、且つ挿入損失の小さなスイ
ッチを実現するため、(数４)、（数６）に示す寄生容量
の比を制御することを考える。
コントロール電圧を低くし、且つ挿入損失の小さなスイ
ッチを実現するため、(数４)、（数６）に示す寄生容量
の比を制御することを考える。
【００１４】(数４)に示す(Ｃgd＋Ｃgs)／Ｃgsの項に着
目すると、ＣgdをＣgsに比べて大きくすることで、ドレ
イン電位が負の方向に振れた場合に誤ってオンする現象
を抑圧出来る。
目すると、ＣgdをＣgsに比べて大きくすることで、ドレ
イン電位が負の方向に振れた場合に誤ってオンする現象
を抑圧出来る。
【００１５】同様に（数６）に示す(Ｃgd＋Ｃgs)／Ｃgd
の項に着目すると、今度は逆にＣgsをＣgdに比べて大き
くすることで、ドレイン電位が正の方向に振れた場合に
誤ってオンする現象を抑圧出来る。
の項に着目すると、今度は逆にＣgsをＣgdに比べて大き
くすることで、ドレイン電位が正の方向に振れた場合に
誤ってオンする現象を抑圧出来る。
【００１６】上記２つの効果は具体的には歪が問題とな
るＦＥＴのゲート数を増し、デュアルゲート以上とする
ことで実現する。また更にデュアルゲートＦＥＴのドレ
イン側のゲートとドレイン間に容量を付加しＣgdを大き
くし、且つソース側のゲートとソース間に容量を付加し
Ｃgsを大きくすることで効果を増すことが出来る。詳細
を以下の（作用）にて述べる。
るＦＥＴのゲート数を増し、デュアルゲート以上とする
ことで実現する。また更にデュアルゲートＦＥＴのドレ
イン側のゲートとドレイン間に容量を付加しＣgdを大き
くし、且つソース側のゲートとソース間に容量を付加し
Ｃgsを大きくすることで効果を増すことが出来る。詳細
を以下の（作用）にて述べる。
【００１７】
【作用】前述したように、ＳＰＤＴスイッチの歪発生メ
カニズムはＯＦＦしているＦＥＴにその主たる原因があ
る。この部分をデュアルゲートＦＥＴで置き換えた場合
の動作について述べる。図５に送信機側の接地用ＦＥＴ
をデュアルゲートで構成した場合を示す。
カニズムはＯＦＦしているＦＥＴにその主たる原因があ
る。この部分をデュアルゲートＦＥＴで置き換えた場合
の動作について述べる。図５に送信機側の接地用ＦＥＴ
をデュアルゲートで構成した場合を示す。
【００１８】先ず入力信号の周波数がＦＥＴの寄生容量
を十分無視できるほど低い場合を考える。２つのゲー
ト、Ｇ１，Ｇ２はどちらもＶcon（Ｖ)にバイアスされて
いる。ＯＦＦ状態のＦＥＴのソース電極は接地電位にあ
る。
を十分無視できるほど低い場合を考える。２つのゲー
ト、Ｇ１，Ｇ２はどちらもＶcon（Ｖ)にバイアスされて
いる。ＯＦＦ状態のＦＥＴのソース電極は接地電位にあ
る。
【００１９】（１）ドレインに印加される電位が負の場
合 ドレイン電位がゲートバイアスＶconに対してＶcon＋ａ
ｂｓ(Ｖth)以下になるとドレイン側に電流が流れ出始め
る。これはシングルＦＥＴで起こる現象と同じである。
低い周波数領域ではデュアルゲート化しても効果はな
い。
合 ドレイン電位がゲートバイアスＶconに対してＶcon＋ａ
ｂｓ(Ｖth)以下になるとドレイン側に電流が流れ出始め
る。これはシングルＦＥＴで起こる現象と同じである。
低い周波数領域ではデュアルゲート化しても効果はな
い。
【００２０】（２）ドレインに印加される電位が正の場
合 シングルＦＥＴの場合と同様に基本的には耐圧条件を満
足する限り、ＦＥＴがオンすることは無い。
合 シングルＦＥＴの場合と同様に基本的には耐圧条件を満
足する限り、ＦＥＴがオンすることは無い。
【００２１】次に入力信号周波数が高く、ＦＥＴの寄生
容量の影響が無視でき無い場合を考える。この場合影響
を及ぼすものは図５に示すＣg1s，Ｃg1d1，Ｃg2d1，Ｃg
2d2の４つの寄生容量である。コントロールバイアスは
前記寄生容量に対して十分大きな抵抗を介して供給され
るものとする。
容量の影響が無視でき無い場合を考える。この場合影響
を及ぼすものは図５に示すＣg1s，Ｃg1d1，Ｃg2d1，Ｃg
2d2の４つの寄生容量である。コントロールバイアスは
前記寄生容量に対して十分大きな抵抗を介して供給され
るものとする。
【００２２】（１）ドレインに印加される電位が負の場
合 Ｇ２のゲート電位は Ｖg2＝Ｖcon＋Ｖd*(１−(Ｃg1s＊Ｃg1d1＊Ｃg2d1／ＣＭ)) ＣＭ＝Ｃg1d1*Ｃg2d1*Ｃg2d2+Ｃg1s*Ｃg1d1*Ｃg2d1+Ｃg1s*Ｃg2d1*Ｃg2d2 ＋Ｃg1s*Ｃg1d1*Ｃg2d2 （数７） で与えられる。
合 Ｇ２のゲート電位は Ｖg2＝Ｖcon＋Ｖd*(１−(Ｃg1s＊Ｃg1d1＊Ｃg2d1／ＣＭ)) ＣＭ＝Ｃg1d1*Ｃg2d1*Ｃg2d2+Ｃg1s*Ｃg1d1*Ｃg2d1+Ｃg1s*Ｃg2d1*Ｃg2d2 ＋Ｃg1s*Ｃg1d1*Ｃg2d2 （数７） で与えられる。
【００２３】ＦＥＴがＯＮしてドレインから電流が流れ
出す条件は、 Ｖd≦Ｖg2＋ａｂｓ(Ｖth) （数８） で与えられる。（数７）、（数８）をまとめると Ｖd≦(Ｖcon＋ａｂｓ(Ｖth))*ＣＭ／(Ｃg1s＊Ｃg1d1＊Ｃg2d1) （数９） となり、低周波領域に比べて電圧振幅で(ＣＭ／(Ｃg1s
＊Ｃg1d1＊Ｃg2d1)倍の信号まで耐えられることが分か
る。
出す条件は、 Ｖd≦Ｖg2＋ａｂｓ(Ｖth) （数８） で与えられる。（数７）、（数８）をまとめると Ｖd≦(Ｖcon＋ａｂｓ(Ｖth))*ＣＭ／(Ｃg1s＊Ｃg1d1＊Ｃg2d1) （数９） となり、低周波領域に比べて電圧振幅で(ＣＭ／(Ｃg1s
＊Ｃg1d1＊Ｃg2d1)倍の信号まで耐えられることが分か
る。
【００２４】（２）ドレインに印加される電位が正の場
合 Ｇ１のゲート電位は Ｖg1＝Ｖcon＋Ｖd*(Ｃg1d1＊Ｃg2d1*Ｃg2d2／ＣＭ) CM=Cg1d1*Ｃg2d1*Ｃg2d2g+Ｃg1s*Ｃg1d1*Ｃg2d1+Ｃg1s*Ｃg2d1*Ｃg2d2 ＋Ｃg1s*Ｃg1d1*Ｃg2d2 （数１０） で与えられる。
合 Ｇ１のゲート電位は Ｖg1＝Ｖcon＋Ｖd*(Ｃg1d1＊Ｃg2d1*Ｃg2d2／ＣＭ) CM=Cg1d1*Ｃg2d1*Ｃg2d2g+Ｃg1s*Ｃg1d1*Ｃg2d1+Ｃg1s*Ｃg2d1*Ｃg2d2 ＋Ｃg1s*Ｃg1d1*Ｃg2d2 （数１０） で与えられる。
【００２５】ゲートバイアス電位が上がりＦＥＴがＯＮ
し、ドレインに電流が流れ込む条件は、 Ｖg1≧Ｖth （数１１） で与えられる。（数１０）、（数１１）をまとめると Ｖd≧(Ｖth−Ｖcon)(ＣＭ／Ｃg1d1*Ｃg2d1*Ｃg2d2) （数１２） となる。
し、ドレインに電流が流れ込む条件は、 Ｖg1≧Ｖth （数１１） で与えられる。（数１０）、（数１１）をまとめると Ｖd≧(Ｖth−Ｖcon)(ＣＭ／Ｃg1d1*Ｃg2d1*Ｃg2d2) （数１２） となる。
【００２６】シングルゲートＦＥＴに対してデュアルゲ
ートＦＥＴを用いた場合の効果を考える。簡単の為Ｃgs
＝Ｃgd＝Ｃg1s＝Ｃg1d1＝Ｃg2d1＝Ｃg2d2＝１とすると
ＯＦＦ状態のＦＥＴがＯＮする条件は以下のようにな
る。
ートＦＥＴを用いた場合の効果を考える。簡単の為Ｃgs
＝Ｃgd＝Ｃg1s＝Ｃg1d1＝Ｃg2d1＝Ｃg2d2＝１とすると
ＯＦＦ状態のＦＥＴがＯＮする条件は以下のようにな
る。
【００２７】（１）ドレインに印加される電位が負の場
合 シングルゲートＦＥＴ：Ｖd≦(Ｖcon＋ａｂｓ(Ｖth))*
２ デュアルゲートＦＥＴ：Ｖd≦(Ｖcon＋ａｂｓ(Ｖth))*
４ （２）ドレインに印加される電位が正の場合 シングルゲートＦＥＴ：Ｖd≧(Ｖth−Ｖcon)*２ デュアルゲートＦＥＴ：Ｖd≧(Ｖth−Ｖcon)*４ この場合ドレイン電圧に関する条件がデュアルゲートＦ
ＥＴを用いることにより、２倍に改善出来たことを示し
ている。
合 シングルゲートＦＥＴ：Ｖd≦(Ｖcon＋ａｂｓ(Ｖth))*
２ デュアルゲートＦＥＴ：Ｖd≦(Ｖcon＋ａｂｓ(Ｖth))*
４ （２）ドレインに印加される電位が正の場合 シングルゲートＦＥＴ：Ｖd≧(Ｖth−Ｖcon)*２ デュアルゲートＦＥＴ：Ｖd≧(Ｖth−Ｖcon)*４ この場合ドレイン電圧に関する条件がデュアルゲートＦ
ＥＴを用いることにより、２倍に改善出来たことを示し
ている。
【００２８】歪特性が改善される上記メカニズムを定性
的に補足説明するならば以下のようになる。ドレインに
負の電圧がかかると、第２ゲートには第２ゲート−接地
間インピーダンスＺg2gndと、ドレイン−第２ゲート間
インピーダンスＺd2g2で分圧された交流信号が重畳され
る。このためドレイン電位が変化すると第２ゲートはそ
れに追従する。デュアルゲートＦＥＴの場合Ｚg2gndは
Ｃg1s，Ｃg1d1，Ｃｇ２ｄ１の直列接続で構成され、Ｚ
ｄ２ｇ２はＣg2d2のインピーダンスになる。このためＺ
d2g2はＺg2gndより相対的に小さくなり第２ゲート電位
のドレインに対する追従性が増し、容易にＯＮしなくな
る。ドレインに正の電圧が加わる場合にも同様な議論を
展開できる。ドレインに正の電圧がかかると、第１ゲー
トには第１ゲート−接地間インピーダンスＺg1gndと、
ドレイン−第１ゲート間インピーダンスＺd2g1で分圧さ
れた交流信号が重畳される。このためドレイン電位が変
化すると第１ゲートはそれに追従して電位を増す。デュ
アルゲートＦＥＴの場合Ｚd2g1はＣg1d1，Ｃg2d1，Ｃg2
d2の直列接続で構成され、Ｚg1gndはＣg1sのインピーダ
ンスになる。このためＺg1gndはＺd2g1より相対的に大
きくなり第１ゲート電位のドレインに対する追従性が減
少し、容易にＯＮしなくなる。
的に補足説明するならば以下のようになる。ドレインに
負の電圧がかかると、第２ゲートには第２ゲート−接地
間インピーダンスＺg2gndと、ドレイン−第２ゲート間
インピーダンスＺd2g2で分圧された交流信号が重畳され
る。このためドレイン電位が変化すると第２ゲートはそ
れに追従する。デュアルゲートＦＥＴの場合Ｚg2gndは
Ｃg1s，Ｃg1d1，Ｃｇ２ｄ１の直列接続で構成され、Ｚ
ｄ２ｇ２はＣg2d2のインピーダンスになる。このためＺ
d2g2はＺg2gndより相対的に小さくなり第２ゲート電位
のドレインに対する追従性が増し、容易にＯＮしなくな
る。ドレインに正の電圧が加わる場合にも同様な議論を
展開できる。ドレインに正の電圧がかかると、第１ゲー
トには第１ゲート−接地間インピーダンスＺg1gndと、
ドレイン−第１ゲート間インピーダンスＺd2g1で分圧さ
れた交流信号が重畳される。このためドレイン電位が変
化すると第１ゲートはそれに追従して電位を増す。デュ
アルゲートＦＥＴの場合Ｚd2g1はＣg1d1，Ｃg2d1，Ｃg2
d2の直列接続で構成され、Ｚg1gndはＣg1sのインピーダ
ンスになる。このためＺg1gndはＺd2g1より相対的に大
きくなり第１ゲート電位のドレインに対する追従性が減
少し、容易にＯＮしなくなる。
【００２９】以上の議論からさらに歪特性を改善するに
はさらにゲート本数を増して分圧比を向上する方法と、
Ｃg1s，Ｃg2d2を増すことで分圧比を向上する方法など
がある。
はさらにゲート本数を増して分圧比を向上する方法と、
Ｃg1s，Ｃg2d2を増すことで分圧比を向上する方法など
がある。
【００３０】Ｃg1s，Ｃg2d2を増した場合について例を
上げてその効果を示す。Ｃg1s＝Ｃg2d2＝２とした場合
について条件を求めると以下のようになる。
上げてその効果を示す。Ｃg1s＝Ｃg2d2＝２とした場合
について条件を求めると以下のようになる。
【００３１】（１）ドレインに印加される電位が負の場
合 デュアルゲートＦＥＴ：Ｖd≦(Ｖcon＋ａｂｓ(Ｖth))*
６ （２）ドレインに印加される電位が正の場合 デュアルゲートＦＥＴ：Ｖd≧(Ｖth−Ｖcon)*６ このように第１ゲート(ソース側ゲート)とソース間、第
２ゲートとドレイン間の容量を増すことにより確かに歪
特性を改善できることが分かる。
合 デュアルゲートＦＥＴ：Ｖd≦(Ｖcon＋ａｂｓ(Ｖth))*
６ （２）ドレインに印加される電位が正の場合 デュアルゲートＦＥＴ：Ｖd≧(Ｖth−Ｖcon)*６ このように第１ゲート(ソース側ゲート)とソース間、第
２ゲートとドレイン間の容量を増すことにより確かに歪
特性を改善できることが分かる。
【００３２】このような特性を利用した本発明の実施例
を以下に述べる。なお、歪みを改善する回路としては特
開平６−４５８７２号公報がある。
を以下に述べる。なお、歪みを改善する回路としては特
開平６−４５８７２号公報がある。
【００３３】
【実施例】本発明の第１の実施例を図１を用いて説明す
る。スイッチに大信号が入力される場合は、送信機が動
作し、アンテナに接続された場合である。大信号入力時
の歪発生の原因は、今まで述べてきたように主としてＯ
ＦＦしているＦＥＴが入力信号により強制的にＯＮする
ことにより発生する。図２に示す従来のＳＰＤＴスイッ
チではＦＥＴ２，４が歪の原因として該当する。そこで
図１に示すようにＦＥＴ２，４をデュアルゲートＦＥＴ
に置き換えて低歪化を図った。デュアルゲートＦＥＴの
小信号等価回路を図４に示す。図３のシングルＦＥＴの
小信号等価回路と詳細に比較すると、動作層の抵抗とゲ
ート間寄生抵抗が余分に付加され、ＯＮ時の直列寄生抵
抗が増加し挿入損失の増加を招く。この為歪に大きく寄
与しない受信時にＯＦＦするＦＥＴ１，４にはシングル
ゲートＦＥＴを適用する。デュアルゲートＦＥＴを用い
ることで低歪化が実現できる理由は（作用）で述べた通
りである。本実施例により低歪で低損失なＳＰＤＴスイ
ッチが構成できる。
る。スイッチに大信号が入力される場合は、送信機が動
作し、アンテナに接続された場合である。大信号入力時
の歪発生の原因は、今まで述べてきたように主としてＯ
ＦＦしているＦＥＴが入力信号により強制的にＯＮする
ことにより発生する。図２に示す従来のＳＰＤＴスイッ
チではＦＥＴ２，４が歪の原因として該当する。そこで
図１に示すようにＦＥＴ２，４をデュアルゲートＦＥＴ
に置き換えて低歪化を図った。デュアルゲートＦＥＴの
小信号等価回路を図４に示す。図３のシングルＦＥＴの
小信号等価回路と詳細に比較すると、動作層の抵抗とゲ
ート間寄生抵抗が余分に付加され、ＯＮ時の直列寄生抵
抗が増加し挿入損失の増加を招く。この為歪に大きく寄
与しない受信時にＯＦＦするＦＥＴ１，４にはシングル
ゲートＦＥＴを適用する。デュアルゲートＦＥＴを用い
ることで低歪化が実現できる理由は（作用）で述べた通
りである。本実施例により低歪で低損失なＳＰＤＴスイ
ッチが構成できる。
【００３４】本発明の第２の実施例を図６を用いて説明
する。本実施例は第１の実施例で用いたデュアルゲート
ＦＥＴをシングルゲートＦＥＴのカスコード接続で置き
換えたものである。シングルゲートＦＥＴを用いてもデ
ュアルゲートＦＥＴと同様の効果が得られる。
する。本実施例は第１の実施例で用いたデュアルゲート
ＦＥＴをシングルゲートＦＥＴのカスコード接続で置き
換えたものである。シングルゲートＦＥＴを用いてもデ
ュアルゲートＦＥＴと同様の効果が得られる。
【００３５】本発明の第３の実施例を図７を用いて説明
する。本実施例は第１の実施例で用いたデュアルゲート
ＦＥＴをトリプルゲートＦＥＴで置き換えたものであ
る。トリプルゲートＦＥＴを用いることでより振幅の大
きな信号を受けてもデュアルゲートＦＥＴ以上の低歪特
性を実現することが出来る。
する。本実施例は第１の実施例で用いたデュアルゲート
ＦＥＴをトリプルゲートＦＥＴで置き換えたものであ
る。トリプルゲートＦＥＴを用いることでより振幅の大
きな信号を受けてもデュアルゲートＦＥＴ以上の低歪特
性を実現することが出来る。
【００３６】本発明の第４の実施例を図８を用いて説明
する。本実施例では第１の実施例のスイッチに第１ゲー
ト(ソース側ゲート)とソース間、第２ゲートとドレイン
間に容量を追加することで低歪特性の向上を図ったもの
である。（作用）において既に述べたように、第２ゲー
トとドレイン間に容量を追加することで第２ゲートに発
生するＡＣ信号振幅を増加させ、信号が負に振れた場合
にＦＥＴがＯＮすることを防止し、第１ゲート(ソース
側ゲート)とソース間に容量を追加することで第１ゲー
トに発生するＡＣ信号振幅を減少させ、信号が正に振れ
た場合にＦＥＴがＯＮすることを防止し、低歪化を図っ
ている。図８ではデュアルゲートＦＥＴを用いた場合に
ついて述べているが、本実施例はトリプルゲートまたは
それ以上のゲート数になっても有効である。
する。本実施例では第１の実施例のスイッチに第１ゲー
ト(ソース側ゲート)とソース間、第２ゲートとドレイン
間に容量を追加することで低歪特性の向上を図ったもの
である。（作用）において既に述べたように、第２ゲー
トとドレイン間に容量を追加することで第２ゲートに発
生するＡＣ信号振幅を増加させ、信号が負に振れた場合
にＦＥＴがＯＮすることを防止し、第１ゲート(ソース
側ゲート)とソース間に容量を追加することで第１ゲー
トに発生するＡＣ信号振幅を減少させ、信号が正に振れ
た場合にＦＥＴがＯＮすることを防止し、低歪化を図っ
ている。図８ではデュアルゲートＦＥＴを用いた場合に
ついて述べているが、本実施例はトリプルゲートまたは
それ以上のゲート数になっても有効である。
【００３７】本発明の第５の実施例を図９、図１０を用
いて説明する。第４の実施例で容量を追加することで低
歪化を図った。本実施例ではたとえば図９に示すように
デュアルゲートＦＥＴの第１ゲート(ソース側ゲート)と
ソース間、第２ゲートとドレイン間容量を相対的に増加
するため第１ゲート(ソース側ゲート)とソース間、第２
ゲートとドレイン間の距離Ｌg1s，Ｌg2dを第１ゲート第
２ゲート間距離Ｌg1g2より短くした。本構造により容量
を追加することなく歪特性の向上が図れる。図１０に示
す断面構造は抵抗の低いイオン打ち込み層を２つのゲー
ト間に設けることでＯＮ抵抗の低減を図ったものであ
る。第１ゲートとイオン打ち込み層の間隔をＬg1n，第
２ゲートとイオン打ち込み層の間隔をＬg2nとしたと
き、 Ｌg1n≧Ｌg1s、Ｌg2n≧Ｌg2d とすることでデュアルゲートＦＥＴの第１ゲート(ソー
ス側ゲート)とソース間、第２ゲートとドレイン間容量
の相対的増加を実現した。本実施例ではデュアルゲート
の場合について述べているが、両端のゲートとソース、
ドレイン間の距離を、ゲート間距離よりも短くすること
で、両端のゲートとソース、ドレイン間の容量をゲート
間容量より大きくし歪を低減することが本実施例の要点
である。この意味において本実施例はトリプルゲートま
たはそれ以上のゲート数になっても有効である。
いて説明する。第４の実施例で容量を追加することで低
歪化を図った。本実施例ではたとえば図９に示すように
デュアルゲートＦＥＴの第１ゲート(ソース側ゲート)と
ソース間、第２ゲートとドレイン間容量を相対的に増加
するため第１ゲート(ソース側ゲート)とソース間、第２
ゲートとドレイン間の距離Ｌg1s，Ｌg2dを第１ゲート第
２ゲート間距離Ｌg1g2より短くした。本構造により容量
を追加することなく歪特性の向上が図れる。図１０に示
す断面構造は抵抗の低いイオン打ち込み層を２つのゲー
ト間に設けることでＯＮ抵抗の低減を図ったものであ
る。第１ゲートとイオン打ち込み層の間隔をＬg1n，第
２ゲートとイオン打ち込み層の間隔をＬg2nとしたと
き、 Ｌg1n≧Ｌg1s、Ｌg2n≧Ｌg2d とすることでデュアルゲートＦＥＴの第１ゲート(ソー
ス側ゲート)とソース間、第２ゲートとドレイン間容量
の相対的増加を実現した。本実施例ではデュアルゲート
の場合について述べているが、両端のゲートとソース、
ドレイン間の距離を、ゲート間距離よりも短くすること
で、両端のゲートとソース、ドレイン間の容量をゲート
間容量より大きくし歪を低減することが本実施例の要点
である。この意味において本実施例はトリプルゲートま
たはそれ以上のゲート数になっても有効である。
【００３８】本発明の第６の実施例を図１１、１２を用
いて説明する。本実施例は第２の実施例を高性能化する
もので、図１１に示すように、カスコード接続するＦＥ
Ｔのドレイン同士を接続することで低歪化を図ってい
る。通常のシングルＦＥＴでは、図１２に示すように耐
圧を向上するためにゲート、ドレイン間距離をゲート、
ソース間距離よりも長くする。このためドレインとソー
スが同電位の場合、ゲート、ドレイン間容量Ｃgdが、ゲ
ート、ソース間容量Ｃgsに比べて小さくなる。ドレイン
同士を接続することは２つのゲート間の寄生容量を減少
させることであり、本実施例は第５の実施例と同じ効果
を実現する。
いて説明する。本実施例は第２の実施例を高性能化する
もので、図１１に示すように、カスコード接続するＦＥ
Ｔのドレイン同士を接続することで低歪化を図ってい
る。通常のシングルＦＥＴでは、図１２に示すように耐
圧を向上するためにゲート、ドレイン間距離をゲート、
ソース間距離よりも長くする。このためドレインとソー
スが同電位の場合、ゲート、ドレイン間容量Ｃgdが、ゲ
ート、ソース間容量Ｃgsに比べて小さくなる。ドレイン
同士を接続することは２つのゲート間の寄生容量を減少
させることであり、本実施例は第５の実施例と同じ効果
を実現する。
【００３９】本発明の第７の実施例を図１３に示す。本
実施例は本発明の代表的な実施例である第４の実施例に
好適なデバイス構造に関するものである。図１３(ａ)に
上面より見たパタン図を示す。第４の実施例の要点は、
第１ゲート、第２ゲート間の容量に比べ、第１ゲート、
ソース間容量と第２ゲート、ドレイン間容量を大きくす
ることでゲートのＡＣ電位を制御して低歪特性を実現す
ることにある。これを集積回路上でコンパクトに実現す
るのが本実施例である。ソース、ドレインの引き出し電
極上にゲート配線層と引き出し電極配線層の間に高誘電
体層をはさみ容量を構成している。図１３(ｂ)に断面図
を示す。ｌ１はＦＥＴの断面図、ｌ２は容量の断面図で
ある。ＦＥＴのプロセスに高誘電体層プロセスを追加す
るだけで容易に実現できる。
実施例は本発明の代表的な実施例である第４の実施例に
好適なデバイス構造に関するものである。図１３(ａ)に
上面より見たパタン図を示す。第４の実施例の要点は、
第１ゲート、第２ゲート間の容量に比べ、第１ゲート、
ソース間容量と第２ゲート、ドレイン間容量を大きくす
ることでゲートのＡＣ電位を制御して低歪特性を実現す
ることにある。これを集積回路上でコンパクトに実現す
るのが本実施例である。ソース、ドレインの引き出し電
極上にゲート配線層と引き出し電極配線層の間に高誘電
体層をはさみ容量を構成している。図１３(ｂ)に断面図
を示す。ｌ１はＦＥＴの断面図、ｌ２は容量の断面図で
ある。ＦＥＴのプロセスに高誘電体層プロセスを追加す
るだけで容易に実現できる。
【００４０】本発明の第８の実施例を図１４に示す。本
実施例は第７の実施例の２つのゲート電極を同一方向か
ら取りだした物である。２つのゲートが接触しないよ
う、第１のゲートとソース間の容量を分割して配置して
いる。２つのゲートを同一方向から取りだすことでＯ
Ｎ，ＯＦＦ制御の為の制御配線が容易に実現できる。
実施例は第７の実施例の２つのゲート電極を同一方向か
ら取りだした物である。２つのゲートが接触しないよ
う、第１のゲートとソース間の容量を分割して配置して
いる。２つのゲートを同一方向から取りだすことでＯ
Ｎ，ＯＦＦ制御の為の制御配線が容易に実現できる。
【００４１】本発明の第９の実施例を図１５に示す。本
実施例では第４の実施例の受信、送信それぞれ信号を通
すＦＥＴ２，３に並列にインダクタを接続した。各イン
ダクタをそれぞれのＦＥＴのＯＦＦ時のドレイン、ソー
ス間寄生容量と通過周波数に於いて共振するように選ぶ
ことにより、ＯＦＦ時のアイソレーション特性を向上し
ている。
実施例では第４の実施例の受信、送信それぞれ信号を通
すＦＥＴ２，３に並列にインダクタを接続した。各イン
ダクタをそれぞれのＦＥＴのＯＦＦ時のドレイン、ソー
ス間寄生容量と通過周波数に於いて共振するように選ぶ
ことにより、ＯＦＦ時のアイソレーション特性を向上し
ている。
【００４２】
【発明の効果】本発明により容易に低電圧で低歪特性を
持つ高周波スイッチを実現することが出来る。本発明を
試作したところ、入出力特性の１つの指標である１ｄＢ
抑圧レベルが従来のスイッチに比べ入力レベルで５ｄＢ
以上改善された。
持つ高周波スイッチを実現することが出来る。本発明を
試作したところ、入出力特性の１つの指標である１ｄＢ
抑圧レベルが従来のスイッチに比べ入力レベルで５ｄＢ
以上改善された。
【図１】本発明の第１の実施例。
【図２】従来のＳＰＤＴスイッチ。
【図３】小信号等価回路。
【図４】送信機側の接地用ＦＥＴ。
【図５】送信機側の接地用デュアルゲートＦＥＴ。
【図６】本発明の第２の実施例。
【図７】本発明の第３の実施例。
【図８】本発明の第４の実施例。
【図９】本発明の第５の実施例(基本形)。
【図１０】本発明の第５の実施例(イオン打ち込み追
加)。
加)。
【図１１】本発明の第６の実施例(回路図)。
【図１２】本発明の第６の実施例(断面図)。
【図１３】本発明の第７の実施例。
【図１４】本発明の第８の実施例。
【図１５】本発明の第９の実施例。
ＦＥＴｎ…電界効果トランジスタ、ＶＣ１，ＶＣ２…制
御電圧端子、Ｃgd…ゲート、ドレイン間容量、Ｃgs…ゲ
ート、ソース間容量、Ｃds…ドレイン、ソース間容量、
Ｌg1s…第１ゲート、ソース間距離、Ｌg2d…第２ゲー
ト、ドレイン間距離、Ｌg1g2…第１ゲート、第２ゲート
間距離、Ｌg1n…第１ゲート、イオン打ち込み層間距
離、Ｌg2n…第２ゲート、イオン打ち込み層間距離、Ｌg
s…ゲート、ソース間距離、Ｌgd…ゲート、ドレイン間
距離、Ｓ，Ｓｎ…ソース電極、Ｄ，Ｄｎ…ドレイン電
極、Ｇ，Ｇｎ…ゲート電極。
御電圧端子、Ｃgd…ゲート、ドレイン間容量、Ｃgs…ゲ
ート、ソース間容量、Ｃds…ドレイン、ソース間容量、
Ｌg1s…第１ゲート、ソース間距離、Ｌg2d…第２ゲー
ト、ドレイン間距離、Ｌg1g2…第１ゲート、第２ゲート
間距離、Ｌg1n…第１ゲート、イオン打ち込み層間距
離、Ｌg2n…第２ゲート、イオン打ち込み層間距離、Ｌg
s…ゲート、ソース間距離、Ｌgd…ゲート、ドレイン間
距離、Ｓ，Ｓｎ…ソース電極、Ｄ，Ｄｎ…ドレイン電
極、Ｇ，Ｇｎ…ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山根 正雄 東京都小平市上水本町五丁目20番１号 株式会社日立製作所半導体事業部内 (56)参考文献 特開 平６−152361（ＪＰ，Ａ) 特開 平５−327447（ＪＰ，Ａ) 特開 平５−199094（ＪＰ，Ａ) 特開 平６−29811（ＪＰ，Ａ) 特開 平４−105417（ＪＰ，Ａ) 特開 平３−49401（ＪＰ，Ａ) 特開 平３−190302（ＪＰ，Ａ) 特開 平６−334506（ＪＰ，Ａ) 特開 平６−303095（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 H01P 1/10 - 1/195
Claims (5)
- 【請求項１】アンテナ端子と、受信端子と、該アンテナ
端子と該受信端子との間に経路を形成する２つ以上の複
数のゲート電極をもつＦＥＴ(電界効果トランジスタ)
と、該ＦＥＴのドレイン電極に隣接するゲートとドレイ
ン間に接続された第1の容量と、該ＦＥＴのソース電極
に隣接するゲートとソース間に接続された第2の容量
と、該ＦＥＴの各ゲートに接続された独立した抵抗とを
有することを特徴とする半導体回路。 - 【請求項２】２つのＦＥＴをカスコード接続した３端子
回路において、ゲート以外の第１の電極と第１の電極に
隣接するゲートとの間に第１の容量を接続し、ゲート以
外の第２の電極と第２の電極に隣接するゲートとの間に
第２の容量を接続し各ゲートと第３の電極間にそれぞれ
独立した抵抗を設け、 上記２つのＦＥＴのドレイン同士を互いに接続し、各Ｆ
ＥＴのドレイン、ゲート間距離がソース、ゲート間距離
よりも長いことを特徴とした半導体回路。 - 【請求項３】特許請求の範囲第２項記載の回路に於いて
第１の容量を第１の電極の引き出し部分において第１の
電極配線層と第１のゲート電極層の間に誘電体層を挟む
ことで構成し、第２の容量を第２の電極の引き出し部分
において、第２の電極配線層と第２のゲート電極層の間
に誘電体層を挟むことで構成したことを特徴とする半導
体回路。 - 【請求項４】請求項１に記載の半導体回路と、送信端子
と、上記半導体回路の受信端子と接地電位との間にソー
ス・ドレイン経路を形成する第１のＦＥＴと、上記半導
体回路のアンテナ端子と上記送信端子との間にソース・
ドレイン経路を形成する第３のＦＥＴと、上記送信端子
と接地電位との間にソース・ドレイン経路を形成する２
つ以上の複数のゲート電極をもつ第４のＦＥＴと、該第
４のＦＥＴのドレイン電極に隣接するゲートとドレイン
間に接続された第３の容量と、該第４のＦＥＴのソース
電極に隣接するゲートとソース間に接続された第４の容
量と、該第４のＦＥＴの各ゲートに接続された独立した
抵抗とを有することを特徴とするスイッチ。 - 【請求項５】 請求項４に 記載のスイッチと、該スイッチ
のアンテナ端子に接続されたアンテナと、該スイッチの
受信端子に接続された受信機と、該スイッチの送信端子
に接続された送信機とを有することを特徴とする通信
機。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20319094A JP3169775B2 (ja) | 1994-08-29 | 1994-08-29 | 半導体回路、スイッチ及びそれを用いた通信機 |
| TW084107940A TW297968B (ja) | 1994-08-29 | 1995-07-31 | |
| US08/514,194 US5774792A (en) | 1994-08-29 | 1995-08-11 | Low distortion switch |
| KR1019950025510A KR100366681B1 (ko) | 1994-08-29 | 1995-08-19 | 저왜곡스위치 |
| DE69530645T DE69530645T2 (de) | 1994-08-29 | 1995-08-28 | Verzerrungsarmer Schalter |
| EP95113485A EP0700161B1 (en) | 1994-08-29 | 1995-08-28 | Low distortion switch |
| CN95116827A CN1093997C (zh) | 1994-08-29 | 1995-08-29 | 低失真开关 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20319094A JP3169775B2 (ja) | 1994-08-29 | 1994-08-29 | 半導体回路、スイッチ及びそれを用いた通信機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870245A JPH0870245A (ja) | 1996-03-12 |
| JP3169775B2 true JP3169775B2 (ja) | 2001-05-28 |
Family
ID=16469960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20319094A Expired - Lifetime JP3169775B2 (ja) | 1994-08-29 | 1994-08-29 | 半導体回路、スイッチ及びそれを用いた通信機 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5774792A (ja) |
| EP (1) | EP0700161B1 (ja) |
| JP (1) | JP3169775B2 (ja) |
| KR (1) | KR100366681B1 (ja) |
| CN (1) | CN1093997C (ja) |
| DE (1) | DE69530645T2 (ja) |
| TW (1) | TW297968B (ja) |
Cited By (1)
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