JP5492657B2

JP5492657B2 - 半導体スイッチ回路

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Publication number: JP5492657B2
Application number: JP2010118111A
Authority: JP
Inventors: 大介栗原
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2010-05-24
Filing date: 2010-05-24
Publication date: 2014-05-14
Anticipated expiration: 2030-05-24
Also published as: JP2011249902A

Description

本発明は半導体スイッチ回路に関し、特に線形性の優れた半導体スイッチ回路に関する。

携帯電話などの高周波信号を切り替えるために、電界効果トランジスタ（以下、ＦＥＴという）を用いた半導体スイッチ回路が用いられる。図１０は、第１の従来例の半導体スイッチ回路である（特許文献１参照）。図１０に示すように従来の半導体スイッチ回路は、共通入出力端子１と第１の個別入出力端子２との間にＦＥＴ６ａを、共通入出力端子１と第２の個別入出力端子３との間にＦＥＴ７ａをそれぞれ接続した構成となっている。また、ＦＥＴ６ａのゲート電極と第１の制御端子４との間に第１の抵抗８ａを、ＦＥＴ７ａのゲート電極と第２の制御端子５との間に第２の抵抗９ａをそれぞれ接続した構成となっている。

このような構成の半導体スイッチ回路では、第１の制御端子４に論理値Ｈｉｇｈに相当する電圧を印加するとともに、第２の制御端子５に論理値Ｌｏｗに相当する電圧を印加することで、ＦＥＴ６ａが導通状態、第２のＦＥＴ７ａが非導通状態となり、共通入出力端子１と第１の個別入出力端子２との間が信号の通過経路となる。一方、第１の制御端子４および第２の制御端子５に印加する論理値を逆にすると、ＦＥＴ６ａが非導通状態、ＦＥＴ７ａが導通状態となり、共通入出力端子１と第２の個別入出力端子３との間が信号の通過経路となり、スイッチング動作を行うことができる。

ここで、図１０に示す半導体スイッチ回路において、第１の制御端子４に論理値Ｈｉｇｈに相当する電圧を、第２の制御端子５に論理値Ｌｏｗに相当する電圧をそれぞれ印加したときの高周波等価回路を図１１に示す。導通状態にあるＦＥＴ６ａは、ゲート−ドレイン間容量Ｃｇｄ１、ゲート−ソース間容量Ｃｇｓ１、ドレイン−ソース間の抵抗Ｒｏｎで表すことができる。一方非導通状態にあるＦＥＴ７ａは、ゲート−ドレイン間容量Ｃｇｄ２と、ゲートーソース間容量Ｃｇｓ２、ドレイン−ソース間の容量Ｃｄｓで表すことができる。なおＦＥＴ６ａ、ＦＥＴ７ａのそれぞれのゲートは、高抵抗を介して制御端子に接続しており、高周波信号に対して高インピーダンスと見なすことができるため、無視できる。

このような等価回路で表すことができる半導体スイッチ回路で、共通入出力端子１から高周波信号を入力すると、共通入出力端子１から第１の個別入出力端子２へ大部分の電流が流れる。この流れる電流に応じてＦＥＴ６ａのドレイン−ソース間に電圧が発生し、ＦＥＴ６ａのゲートにはＣｇｄ１とＣｇｓ１で分圧された電圧が印加される。Ｃｇｄ１とＣｇｓ１の容量値はほぼ等しいため、Ｃｇｄ１およびＣｇｓ１にはドレイン−ソース間電圧の約半分の電圧が印加される。

ここで、共通入出力端子１から大電力信号が入力すると、Ｃｇｄ１およびＣｇｓ１に印加される電圧が大きくなるため、ＦＥＴ６ａに電流が流せなくなってしまう。

一方、ＦＥＴ７ａは共通入出力端子１から高周波信号を入力すると、ドレイン−ソース間に入力電圧が印加され、ＦＥＴ７ａのゲートにＣｇｄ２とＣｇｓ２で分圧された電圧が印加される。Ｃｇｄ２とＣｇｓ２の容量値はほぼ等しいため、Ｃｇｄ２およびＣｇｓ２にはドレイン−ソース間電圧の約半分の電圧が印加される。

ここで、共通入出力端子１から大電力信号が入力すると、Ｃｇｄ２およびＣｇｓ２に印加される電圧が大きくなり、ＦＥＴ７ａのゲートに印加されている制御電圧ではＦＥＴ７ａをピンチオフできなくなり、ＦＥＴ７ａが非導通状態を保てなくなる。

このように共通入出力端子１に大電力信号を入力した場合には、ＦＥＴが所望の導通状態あるいは非導通状態とならず、所望のスイッチング動作ができなくなってしまうという問題があった。

そこで、大電力信号を入力しても所望のスイッチ動作を可能とするため、図１２に示す半導体スイッチ回路が提案されている。図１２に示す第２の従来例の半導体スイッチ回路は、図１０で説明した第１の従来例のＦＥＴ６ａのゲート電極と第１の入出力端子２との間にキャパシタ１０ｂを、ＦＥＴ７ａのゲート電極と第２の入出力端子３との間にキャパシタ１１ｈをそれぞれ接続した構成となっている。

このようにキャパシタ１０ｂ、１１ｂを追加することにより、キャパシタを接続したＦＥＴのゲート−ドレイン、ゲート−ソース間に印加される電圧が小さくなるため、より大電力の信号が入力した場合でも、非導通状態のＦＥＴが、導通状態とならないような構成となっている。また、第１の従来例の共通入出力端子１とＦＥＴ６ａ、７ａとの間にキャパシタをそれぞれ接続した構成とする場合もある。

また図１３に示す第３の従来例の半導体スイッチ回路は、共通入出力端子１と第１の個別入出力端子２との間に直列に４つのＦＥＴ６ａ〜ＦＥＴ６ｄを、共通入出力端子１と第２の個別入出力端子３との間に直列に４つのＦＥＴ７ａ〜ＦＥＴ７ｄをそれぞれ接続する構成となっている。また、ＦＥＴ６ａ〜ＦＥＴ６ｄの各ゲート電極と第１の制御端子４との間にそれぞれ抵抗８ａ〜抵抗８ｄを、ＦＥＴ７ａ〜ＦＥＴ７ｄの各ゲート電極と第２の制御端子５との間にそれぞれ抵抗９ａ〜抵抗９ｄを接続した構成となっている。各ＦＥＴのゲート幅は、図１０に示した半導体スイッチ回路のＦＥＴのゲート幅より広い（例えば４倍）サイズとなっている。

このような構成の半導体スイッチ回路では、第１の制御端子４に論理値Ｈｉｇｈに相当する電圧を、第２の制御端子５に論理値Ｌｏｗに相当する電圧をそれぞれ印加し、共通入出力端子１から大電力信号を入力した場合、ＦＥＴ６ａ〜ＦＥＴ６ｄのゲート幅が広いことによりドレイン−ソース間抵抗分は小さくなるため、各ゲート−ドレイン、ゲート−ソース間電圧が、図１０に示した第１の従来例の半導体スイッチ回路より小さくなる。その結果、従来より大電力信号を通すことが可能となる。また、非導通状態となるＦＥＴ７ａ〜ＦＥＴ７ｄは、入力した電圧がゲート−ドレイン、ゲート−ソース間にほぼ等しく分圧されるため、大電力信号が入力しても非導通状態を保つことが可能となる。

さらにまた大電力信号のスイッチ動作可能な半導体スイッチ回路として、図１４に示すような第４の従来例の半導体スイッチ回路が提案されている（特許文献２参照）。図１４に示す半導体スイッチ回路は、図１３に示す半導体スイッチ回路の共通入出力端子１、個別入出力端子２、個別入出力端子３とそれらと接続するＦＥＴ６ａ、ＦＥＴ７ａ、ＦＥＴ６ｄ、ＦＥＴ７ｄのゲート電極との間に、それぞれキャパシタ１０ａ、１１ａ、１０ｈ、１１ｈを接続した構成となっている。このようにキャパシタを追加したことにより、キャパシタを接続したＦＥＴのゲート−ドレイン、ゲート−ソース間に印加される電圧が小さくなるため、より大電力の信号が入力した場合でも、非導通状態のＦＥＴが、導通状態とならないような構成となっている。

特開２００２−２５２３３５号公報特開平０９−００８６２１号公報

ところで、携帯電話に使用される信号は８００ＭＨｚ帯や２ＧＨｚ帯などの周波数帯において使用されているが、近年、近距離無線通信などには１３．５６ＭＨｚ帯などが使用されるようになってきている。このような低い周波数帯において上記のような半導体スイッチ回路を用いた場合でも、大電力の信号を通過できなくなるという問題が発生している。

例えば図１３に示す半導体スイッチ回路において、１０ＭＨｚおよび２ＧＨｚの信号を入力したときの入力電力に対するロスのシミュレーション結果を図１５に示す。図１５に示すように、２ＧＨｚの信号が入力したときには、３４ｄＢｍ程度までロスの劣化がないのに対し、１０ＭＨｚの信号が入力したときには、２５ｄＢｍ程度からロスの劣化が見られることがわかる。ロスが劣化する原因は、周波数が低くなるとＦＥＴのゲート−ソース間、ゲート−ドレイン間容量のインピーダンスが高くなり、各ＦＥＴのゲート電極に接続した抵抗が無視できなくなるためである。

さらに図１６に、図１３に示す半導体スイッチ回路において、共通入出力端子１に１０ｄＢｍの２ＧＨｚおよび１０ＭＨｚの信号を入力したときのＦＥＴ７ａのゲート−ドレイン間電圧のシミュレーション結果を示す。図１６に示すように、１０ＭＨｚの信号が入力したとき、ゲート−ドレイン間電圧が高いことがわかる。この結果から、１０ＭＨｚの信号が入力したとき、線形性が劣化することがわかる。

一方、図１４に示す半導体スイッチ回路の場合には、キャパシタ１０ａ、１０ｈ、１１ａ、１１ｈを接続したＦＥＴのゲート−ドレイン、ゲート−ソース間に印加される電圧は小さくなる。しかし、キャパシタを接続していないＦＥＴのゲート−ドレイン、ゲート−ソース間電圧は大きくなってしまう。したがって、図１４に示す半導体スイッチ回路においても線形性が劣化してしまうことがわかる。

このように従来の半導体スイッチ回路において、低周波帯域で線形性が劣化する原因は、ＦＥＴのゲート−ソース間、ゲート−ドレイン間容量のインピーダンスに対し、ＦＥＴのゲートに接続される抵抗のインピーダンスが、無視できなくなることであるから、ゲート電極に接続される抵抗の値を大きくすれば低周波帯域での線形性劣化を抑制することができると考えられる。しかしながら、この抵抗値を大きくしすぎるとＦＥＴのゲートリーク電流によりゲートに電流が流れることから、抵抗による電圧降下が大きくなってしまい、ＦＥＴに印加される直流バイアスが低くなり、線形性特性の劣化を引き起こしてしまう。また、ＦＥＴのゲート幅を広げることでＦＥＴのゲート−ソース間、ゲート−ドレイン間の容量が大きくなり、ＦＥＴのインピーダンスを小さくすることができると考えられるが、ＦＥＴのゲート幅に比例してゲートリーク電流が大きくなることから同様の問題を引き起こすことになってしまう。

本発明は上記問題点を解消し、低周波帯域において線形性劣化のない半導体スイッチ回路を提供することを目的とする。

上記目的を達成するため、本願請求項１に係る発明は、入出力端子間に直列にソースおよびドレインを接続した１又は２以上の電界効果トランジスタと、該電界効果トランジスタのゲートに接続した抵抗を備えた半導体スイッチ回路において、前記電界効果トランジスタのゲート−ドレイン間およびゲート−ソース間に、直列に接続したキャパシタとスイッチをそれぞれ接続したことを特徴とする。

本願請求項２に係る発明は、入出力端子間に直列にソースおよびドレインを接続した１又は２以上の電界効果トランジスタと、該電界効果トランジスタのゲートに接続した抵抗を備えた半導体スイッチ回路において、該電界効果トランジスタのゲート−ドレイン間およびゲート−ソース間にキャパシタと抵抗を直列にそれぞれ接続し、高周波帯域では前記ゲート−ドレイン間および前記ゲート−ソース間に接続した前記容量のインピーダンスより前記ゲート−ドレイン間および前記ゲート−ソース間に接続した前記抵抗のインピーダンスを高くし、低周波帯域では前記ゲート−ドレイン間および前記ゲート−ソース間に接続した前記容量のインピーダンスより前記ゲート−ドレイン間および前記ゲート−ソース間に接続した前記抵抗のインピーダンスを低くしたことを特徴とする。

本発明によれば、ＦＥＴのゲート−ドレイン間およびゲート−ソース間すべてにキャパシタを接続したことにより、従来より低い周波数帯域においてゲート電極に接続する抵抗よりＦＥＴのインピーダンスが十分低くなるため、線形性を向上させることが可能となる。

また、ゲート−ドレイン間およびゲート−ソース間に接続されるキャパシタに直列にスイッチを接続することにより、通過信号の周波数帯域によって、キャパシタを接続状態、あるいは非接続状態とすることができ、通過特性の改善を図ることができる。具体的には、低周波帯域の信号を通過させる場合には、スイッチをオン状態にして使用することで、線形性を向上させることができ、高周波帯域の信号を通過させる場合には、スイッチの一部あるいは全部をオフ状態として使用することが可能となり、通過させる信号の周波数帯域に応じて、良好な特性が得られるという利点がある。

さらに、ゲート−ドレイン間およびゲート−ソース間に接続するキャパシタに直列に抵抗を接続することにより、低周波から高周波まで線形性の大きな劣化のない半導体スイッチ回路を提供することができる。

本発明の第１の参考例の半導体スイッチ回路の説明図である。本発明の第２の参考例の半導体スイッチ回路の説明図である。本発明の第２の参考例と第３の従来例のＦＥＴ６ａのゲート−ドレイン間電圧のシミュレーション結果の説明図である。本発明の第２の参考例と第３の従来例のＦＥＴ７ａのゲート−ドレイン間電圧のシミュレーション結果の説明図である。本発明の第２の参考例と第３の従来例の高周波特性のシミュレーション結果の説明図である。本発明の第１の実施例の半導体スイッチ回路の説明図である。本発明の第２の実施例の半導体スイッチ回路の説明図である。本発明の第２の実施例と第３の従来例の高周波特性のシミュレーション結果の説明図である。本発明の第１の実施例と第３の従来例において、周波数に対するスイッチの通過ロスのシミュレーション結果である。第１の従来例の半導体スイッチ回路の説明図である。第１の従来例の半導体スイッチ回路の高周波等価回路の説明図である。第２の従来例の半導体スイッチ回路の説明図である。第３の従来例の半導体スイッチ回路の説明図である。第４の従来例の半導体スイッチ回路の説明図である。第３の従来の半導体スイッチ回路の高周波特性のシミュレーション結果の説明図である。第３の従来例の半導体スイッチ回路の高周波特性のシミュレーション結果の説明図である。

本発明は、共通入出力端子と個別入出力端子との間に、直列に１又は２以上のＦＥＴが接続されており、それぞれのＦＥＴのゲート−ソース、ゲート−ドレイン間にキャパシタが接続されている、あるいは接続可能となっていることを特徴としている。以下、本発明の実施例について詳細に説明する。

参考例１

まず第１の参考例について説明する。図１に示すように、共通入出力端子１と第１の個別入出力端子２との間に、ＦＥＴ６ａが接続している。また、共通入出力端子１と第２の個別入出力端子３との間に、ＦＥＴ７ａが接続している。ＦＥＴ６ａのゲート電極と制御端子４との間には抵抗８ａが接続し、ＦＥＴ７ａのゲート電極と制御端子５との間には抵抗９ａが接続している。そして本発明では、ＦＥＴのゲート−ドレイン間、ゲート−ソース間にキャパシタ１０ａ、１０ｂ、１１ａ、１１がそれぞれ接続した構成となっている。ここでキャパシタの容量値は、通過する信号の周波数帯域、特に低周波数帯域において、そのインピーダンスが抵抗８ａ、９ａより十分小さくなるように設定する。また、抵抗８ａ、９ａの抵抗値が同一の場合、キャパシタ１０ａ、１０ｂ、１１ａ、１１ｂの容量値は同一にする。

このように構成した半導体スイッチ回路では、従来例同様、第１の制御端子４に論理値Ｈｉｇｈに相当する電圧を印加するとともに、第２の制御端子５に論理値Ｌｏｗに相当する電圧を印加することで、ＦＥＴ６ａが導通状態、ＦＥＴ７ａが非導通状態となり、共通入出力端子１と第１の個別入出力端子２との間が信号の通過経路となる。一方、第１の制御端子４および第２の制御端子５に印加する論理値を逆にすると、ＦＥＴ６ａが非導通状態、ＦＥＴ７ａが導通状態となり、共通入出力端子１と第２の個別入出力端子３との間が信号通過経路となり、スイッチ動作を行うことができる。

第１の制御端子４に論理値Ｈｉｇｈに相当する電圧を、第２の制御端子５に論理値Ｌｏｗに相当する電圧をそれぞれ印加し、共通入出力端子１に１０ＭＨｚ、１０ｄＢｍの信号を入力する。導通状態のＦＥＴ６ａのゲート−ドレイン間電圧、すなわちキャパシタ１０ａの電圧波形の電圧振幅は小さくなっていることが確認された。これは、本実施例の半導体スイッチ回路では、１０ＭＨｚにおいてキャパシタ１０ａを抵抗８ａより十分低インピーダンスにしているためである。

同様に、非導通状態のＦＥＴ７ａのゲート−ドレイン間電圧、すなわちキャパシタ１１ａ電圧波形の電圧振幅も小さくなっていることが確認された。したがって、第１の参考例では第２の従来例および第３の従来例よりも大電力の信号を通すことが可能となることがわかる。

参考例２

次に、第２の参考例について説明する。図２に示すように、共通入出力端子１と第１の個別入出力端子２との間にＦＥＴ６ａ〜６ｄが接続している。また、共通入出力端子１と第２の個別入出力端子３との間にＦＥＴ７ａ〜７ｄが接続している。ＦＥＴ６ａ〜６ｄの各ゲート電極と制御端子４との間には抵抗８ａ〜８ｄがそれぞれ接続している。同様にＦＥＴ７ａ〜７ｄの各ゲート電極と制御端子５との間には抵抗９ａ〜９ｄがそれぞれ接続している。そして本実施例では、各ＦＥＴのゲート−ドレイン間、ゲート−ソース間にキャパシタ１０ａ〜１０ｈ、１１ａ〜１１ｈがそれぞれ接続した構成となっている。ここでキャパシタの容量値は、通過する信号の周波数帯域、特に低周波数帯域において、そのインピーダンスが抵抗８ａ〜８ｄ、９ａ〜９ｄより十分小さくなるように設定する。また、抵抗８ａ〜８ｄ、９ａ〜９ｄの抵抗値が同一の場合、キャパシタ１０ａ〜１０ｈ、１１ａ〜１１ｈの容量値は同一にする。

このように構成した半導体スイッチ回路では、従来例同様、第１の制御端子４に論理値Ｈｉｇｈに相当する電圧を印加するとともに、第２の制御端子５に論理値Ｌｏｗに相当する電圧を印加することで、ＦＥＴ６ａ〜ＦＥＴ６ｄが導通状態、ＦＥＴ７ａ〜ＦＥＴ７ｄが非導通状態となり、共通入出力端子１と第１の個別入出力端子２との間が信号の通過経路となる。一方、第１の制御端子４および第２の制御端子５に印加する論理値を逆にすると、ＦＥＴ６ａ〜ＦＥＴ６ｄが非導通状態、ＦＥＴ７ａ〜７ｄが導通状態となり、共通入出力端子１と第２の個別入出力端子３との間が信号通過経路となり、スイッチ動作を行うことができる。

次に本参考例の半導体スイッチ回路の高周波特性について説明する。第１の制御端子４に論理値Ｈｉｇｈに相当する電圧を、第２の制御端子５に論理値Ｌｏｗに相当する電圧をそれぞれ印加し、共通入出力端子１に１０ＭＨｚ、１０ｄＢｍの信号を入力する。導通状態のＦＥＴ６ａのゲート−ドレイン間電圧、すなわちキャパシタ１０ａの電圧波形のシミュレーション結果を図２に示す。比較のため、図１３に示す第３の従来例の半導体スイッチ回路に、共通入出力端子１に１０ＭＨｚ、１０ｄＢｍの信号を入力した場合の導通状態のＦＥＴ６ａのゲート−ドレイン間電圧のシミュレーション結果も図３に示す。

図３より、本参考例の電圧振幅は小さくなっていることがわかる。これは、本実施例の半導体スイッチ回路では、１０ＭＨｚにおいてキャパシタ１０ａを抵抗８ａより十分低インピーダンスにしているためである。

同様に、非導通状態のＦＥＴ７ａのゲート−ドレイン間電圧、すなわちキャパシタ１１ａ電圧波形を図４に示す。比較のため、図１３に示す半導体スイッチ回路において、同様に、共通入出力端子１に１０ＭＨｚ、１０ｄＢｍの信号を入力した場合の非導通状態のＦＥＴ７ａのゲート−ドレイン間電圧のシミュレーション結果も図４に示す。

図３同様、本参考例の電圧振幅は小さくなっていることがわかる。以上、ＦＥＴ６ａおよびＦＥＴ７ａについて示したが、同様にキャパシタが接続されているＦＥＴ６ｂ〜ＦＥＴ６ｄおよびＦＥＴ７ｂ〜ＦＥＴ７ｄも第３の従来例より電圧の振幅が小さくなる。したがって、本参考例では第３の従来例および第４の従来例よりも大電力の信号を通すことが可能となることがわかる。

第２の参考例の半導体スイッチ回路を用いることにより線形性特性が改善することを示すシミュレーション結果を図５に示す。図５は、本参考例の半導体スイッチ回路と図１３に示す第３の従来例の半導体スイッチ回路について、１０ＭＨｚ信号を入力した時の入力電力に対するロスのシミュレーション結果である。第３の従来例の半導体スイッチ回路では２５ｄＢｍ程度からロスが劣化しているのに対し、第２の参考例の半導体スイッチ回路では３４ｄＢｍ程度までロスの劣化をなくすことができる。

参考例３

次に第３の参考例について説明する。第１および第２の参考例では、ゲート−ドレイン間およびゲート−ソース間に接続するキャパシタは、すべて同一のキャパシタンスである場合について説明したが、共通入出力端子および個別入出力端子に接続するＦＥＴのゲート−ドレイン間あるいはゲート−ソース間に接続するキャパシタの内、共通入出力端子側および個別入出力端子側に接続するキャパシタの容量値を、他のＦＥＴのゲート−ドレイン間あるいはゲート−ソース間に接続するキャパシタの容量値より大きくすることも可能である。

この場合、前述の図１４に示した第３の従来例と同様、容量値の大きいキャパシタを接続したゲート−ドレイン間またはゲート−ソース間に印加される電圧を他のゲート−ドレイン間またはゲート−ソース間の電圧より小さくすることで線形性を向上させることが可能となる。したがって、図２に示す構造の半導体スイッチ回路において、キャパシタ１０ａ、１０ｈ、１１ａ、１１ｈの容量値を他のキャパシタの容量値より大きくした回路とすることで、低周波で線形性を更に向上させる回路とすることができる。

次に第１の実施例について説明する。図２に示す単位スイッチ１００を、図６に示すように、ＦＥＴ６ａのゲート−ドレイン間にキャパシタ１０ａとスイッチ１２ａを、ゲート−ソース間にキャパシタ１０ｂとスイッチ１２ｂを、それぞれ接続した単位スイッチ１０１に変更する。他のＦＥＴについても同様に、キャパシタ１０ｃ〜１０ｈ、１１ａ〜１１ｈとスイッチを直列に接続する。

例えば、すべてのスイッチをオン状態にした場合、図２の回路と等価となり、低周波帯域で線形性の劣化がない半導体スイッチ回路を実現することができる。また、すべてのスイッチをオフ状態とした場合、第３の従来例と等価になり、高周波帯域で劣化のない半導体スイッチ回路を実現することができる。さらにまた、共通入出力端子側および個別入出力端子側のスイッチのみをオン状態とし、他のスイッチをオフ状態とした場合、第３の参考例と等価となり、低周波帯域で線形性の劣化がない半導体スイッチ回路を実現することができる。

このようにスイッチを追加することにより、通過する信号の周波数帯域に応じて、所望の特性が得られる構成で使用することができる半導体スイッチ回路を提供することができる。なお、直列に接続するキャパシタ１０ａとスイッチ１２ａおよびキャパシタ１０ｂとスイッチ１２ｂは逆にして接続しても同様の特性を得ることができる。

次に第２の実施例について説明する。図２に示す単位スイッチ１００を、図７に示すように、ＦＥＴ６ａのゲート−ドレイン間にキャパシタ１０ａと抵抗１４ａを、ゲート−ソース間にキャパシタ１０ｂと抵抗１４ｂを、それぞれ接続した単位スイッチ１０２に変更する。他のＦＥＴについても同様に、キャパシタ１０ｃ〜１０ｈ、１１ａ〜１１ｈと抵抗を直列に接続する。ここで、低周波ではキャパシタ１０ａ、１０ｂのインピーダンスより抵抗１４ａ、１４ｂのインピーダンスが低くなるように、高周波ではキャパシタ１０ａ、１０ｂのインピーダンスより抵抗１４ａ、１４ｂのインピーダンスが高くなるように容量値、抵抗値を設定する。

このように設定することにより、低周波帯域ではキャパシタ１０ａ、１０ｂにより線形性を改善させることができ、また高周波帯域では、抵抗１４ａ、１４ｂにより高周波特性の劣化を抑制することができる。図８には本実施例と第３の従来例の半導体スイッチ回路について、入力電力に対するロスのシミュレーション結果を示す。図８から明らかなように、従来例より本実施例のロスの線形性が改善していることがわかる。また、図９に本実施例および第３の従来例の周波数に対するロスのシミュレーション結果を示す。図９から明らかなように、本実施例は第３の従来例と比較して周波数が高くなってもロスの劣化がほとんどないことがわかる。このように本実施例の回路を適用することにより、低周波帯域および高周波帯域において使用することが可能となる半導体スイッチ回路を提供することができる。なお、直列に接続するキャパシタ１０ａと抵抗１４ａおよびキャパシタ１０ｂと抵抗１４ｂは逆にして接続しても同様の特性を得ることができる。

以上本発明の実施例について、ＳＰＤＴ（ＳｉｎｇｌｅＰｏｌｅＤｕａｌＴｈｒｏｗ）スイッチの場合について説明したが、本発明はＳＰＤＴスイッチに限定されるものではなく、ＳＰＳＴスイッチの他、マルチポート入力マルチポート出力スイッチ、あるいはスイッチを切り替えるためのデコーダ回路を内蔵した半導体スイッチ回路についても適用することができる。

１：共通入出力端子、２：第１の個別入出力端子、３：第２の個別入出力端子、４：第１の制御端子、５：第２の制御端子、６ａ〜６ｄ、７ａ〜７ｄ：ＦＥＴ、８ａ〜８ｈ、９ａ〜９ｈ、１４ａ、１４ｂ：抵抗、１０ａ〜１０ｈ、１１ａ〜１１ｈ：キャパシタ、１２ａ、１２ｂ：スイッチ

Claims

入出力端子間に直列にソースおよびドレインを接続した１又は２以上の電界効果トランジスタと、該電界効果トランジスタのゲートに接続した抵抗を備えた半導体スイッチ回路において、前記電界効果トランジスタのゲート−ドレイン間およびゲート−ソース間に、直列に接続したキャパシタとスイッチをそれぞれ接続したことを特徴とする半導体スイッチ回路。
入出力端子間に直列にソースおよびドレインを接続した１又は２以上の電界効果トランジスタと、該電界効果トランジスタのゲートに接続した抵抗を備えた半導体スイッチ回路において、該電界効果トランジスタのゲート−ドレイン間およびゲート−ソース間にキャパシタと抵抗を直列にそれぞれ接続し、高周波帯域では前記ゲート−ドレイン間および前記ゲート−ソース間に接続した前記容量のインピーダンスより前記ゲート−ドレイン間および前記ゲート−ソース間に接続した前記抵抗のインピーダンスを高くし、低周波帯域では前記ゲート−ドレイン間および前記ゲート−ソース間に接続した前記容量のインピーダンスより前記ゲート−ドレイン間および前記ゲート−ソース間に接続した前記抵抗のインピーダンスを低くしたことを特徴とする半導体スイッチ回路。