JP2003086767A - 半導体装置 - Google Patents
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- H01L27/0805—Capacitors only
- H01L27/0811—MIS diodes
Abstract
(57)【要約】
【課題】 ＦＥＴがオフ時の容量成分を低減し、高周波
帯における挿入損失の低減とアイソレーション特性の向
上を図る。 【解決手段】 １０14ｃｍ-3以上１０16ｃｍ-3以下のｐ
型またはｎ型不純物を有する半絶縁性半導体２５上に、
１０10ｃｍ-3以上１０14ｃｍ-3以下の不純濃度を有する
バッファ層２４と、バッファ層の上部に１０15ｃｍ-3以
上１０17ｃｍ-3以下のｐ型またはｎ型不純物濃度を有す
る活性層２３が形成された半導体基板上に、ゲート長が
０．８μｍ以下のゲート電極を有するＦＥＴ３０ａ、３
０ｂが形成され、ＦＥＴをｎ個組み合わせ、１≦ｍ≦ｎ
−１（ｎ、ｍは整数、ｎ＞１）とした場合、ｍ番目のＦ
ＥＴのドレイン端子と（ｍ＋１）番目のＦＥＴのソース
端子が接続され、１番目からｎ番目までの全てのＦＥＴ
のゲート電極に抵抗４１ａ、４１ｂが接続され、抵抗の
他端が全て同一電位に結合される。
帯における挿入損失の低減とアイソレーション特性の向
上を図る。 【解決手段】 １０14ｃｍ-3以上１０16ｃｍ-3以下のｐ
型またはｎ型不純物を有する半絶縁性半導体２５上に、
１０10ｃｍ-3以上１０14ｃｍ-3以下の不純濃度を有する
バッファ層２４と、バッファ層の上部に１０15ｃｍ-3以
上１０17ｃｍ-3以下のｐ型またはｎ型不純物濃度を有す
る活性層２３が形成された半導体基板上に、ゲート長が
０．８μｍ以下のゲート電極を有するＦＥＴ３０ａ、３
０ｂが形成され、ＦＥＴをｎ個組み合わせ、１≦ｍ≦ｎ
−１（ｎ、ｍは整数、ｎ＞１）とした場合、ｍ番目のＦ
ＥＴのドレイン端子と（ｍ＋１）番目のＦＥＴのソース
端子が接続され、１番目からｎ番目までの全てのＦＥＴ
のゲート電極に抵抗４１ａ、４１ｂが接続され、抵抗の
他端が全て同一電位に結合される。
Description
【０００１】
【発明の属する技術分野】本発明は、移動体通信機等に
おいて信号の増幅や切り替え等を行う半導体装置、特に
ＭＥＳ（Metal Semiconductor）ＦＥＴに関する。
おいて信号の増幅や切り替え等を行う半導体装置、特に
ＭＥＳ（Metal Semiconductor）ＦＥＴに関する。
【０００２】
【従来の技術】従来のＭＥＳＦＥＴ（以下、単にＦＥＴ
とも称する）について、図１１及び図１２を参照して説
明する。図１１（ａ）は、ＧａＡｓ半絶縁性基板上に形
成されたＭＥＳＦＥＴのオン時の断面構造図を、図１１
（ｂ）は、図１１（ａ）に対応する等価回路図を、図１
１（ｃ）は、図１１（ａ）のＦＥＴをスイッチ動作させ
る場合の回路図を、図１２（ａ）はオフ時の断面構造図
を、図１２（ｂ）は、図１２（ａ）に対応する等価回路
図をそれぞれ示す。
とも称する）について、図１１及び図１２を参照して説
明する。図１１（ａ）は、ＧａＡｓ半絶縁性基板上に形
成されたＭＥＳＦＥＴのオン時の断面構造図を、図１１
（ｂ）は、図１１（ａ）に対応する等価回路図を、図１
１（ｃ）は、図１１（ａ）のＦＥＴをスイッチ動作させ
る場合の回路図を、図１２（ａ）はオフ時の断面構造図
を、図１２（ｂ）は、図１２（ａ）に対応する等価回路
図をそれぞれ示す。
【０００３】図１１（ａ）及び図１１（ｂ）において、
１０ａはソース電極、１０ｂはドレイン電極、１１ａは
ショットキゲート電極、２１はＧａＡｓオーミックコン
タクト層、２２はＡｌＧａＡｓノンドープ層、２３はＡ
ｌＧａＡｓ活性層、２４はＡｌＧａＡｓ層とＧａＡｓ層
が交互に積層されたバッファ層、２５はＧａＡｓ半絶縁
性半導体基板である。また、２７ａは空乏層である。
１０ａはソース電極、１０ｂはドレイン電極、１１ａは
ショットキゲート電極、２１はＧａＡｓオーミックコン
タクト層、２２はＡｌＧａＡｓノンドープ層、２３はＡ
ｌＧａＡｓ活性層、２４はＡｌＧａＡｓ層とＧａＡｓ層
が交互に積層されたバッファ層、２５はＧａＡｓ半絶縁
性半導体基板である。また、２７ａは空乏層である。
【０００４】また、Ｃｇｓ＿ｏｎはオン時のゲート−ソ
ース間容量、Ｃｇｄ＿ｏｎはオン時のゲート−ドレイン
間容量、Ｃｄｓ＿ｏｎはオン時のドレイン−ソース間容
量、Ｒｃｈはオン時のチャネル抵抗、Ｒｃ１はソース電
極１０ａとオーミックコンタクト層２４との接触抵抗、
Ｒｃ２はドレイン電極１０ｂとオーミックコンタクト層
２４との接触抵抗、Ｒｉｎ１はソース−ゲート間に存在
するＲｃｈ以外の抵抗成分、Ｒｉｎ２はドレイン−ゲー
ト間に存在するＲｃｈ以外の抵抗成分を示す。
ース間容量、Ｃｇｄ＿ｏｎはオン時のゲート−ドレイン
間容量、Ｃｄｓ＿ｏｎはオン時のドレイン−ソース間容
量、Ｒｃｈはオン時のチャネル抵抗、Ｒｃ１はソース電
極１０ａとオーミックコンタクト層２４との接触抵抗、
Ｒｃ２はドレイン電極１０ｂとオーミックコンタクト層
２４との接触抵抗、Ｒｉｎ１はソース−ゲート間に存在
するＲｃｈ以外の抵抗成分、Ｒｉｎ２はドレイン−ゲー
ト間に存在するＲｃｈ以外の抵抗成分を示す。
【０００５】図１１（ｃ）において、３０ａはＦＥＴ、
４０ａ、４０ｂ、４１ａはバイアス抵抗、５０は入力端
子、５１は出力端子、５２はドレイン−ソースバイアス
端子、５３はゲートバイアス端子である。
４０ａ、４０ｂ、４１ａはバイアス抵抗、５０は入力端
子、５１は出力端子、５２はドレイン−ソースバイアス
端子、５３はゲートバイアス端子である。
【０００６】また、図１２（ａ）はオフ時のＦＥＴ３０
ａの断面構造図を示すが、図１２（ａ）が図１１（ａ）
と異なる点は、Ｃｇｓ＿ｏｆｆがオフ時のゲート−ソー
ス間容量、Ｃｇｄ＿ｏｆｆがオフ時のゲート−ドレイン
間容量、Ｃｄｓ＿ｏｆｆがオフ時のドレイン−ソース間
容量である点と、Ｒｃｈが等価回路上、無視できるほど
大きい点である。
ａの断面構造図を示すが、図１２（ａ）が図１１（ａ）
と異なる点は、Ｃｇｓ＿ｏｆｆがオフ時のゲート−ソー
ス間容量、Ｃｇｄ＿ｏｆｆがオフ時のゲート−ドレイン
間容量、Ｃｄｓ＿ｏｆｆがオフ時のドレイン−ソース間
容量である点と、Ｒｃｈが等価回路上、無視できるほど
大きい点である。
【０００７】従来例に示すＦＥＴ３０ａのゲート幅は１
ｍｍであり、ゲート電極１１ａは０．５μｍのゲート長
を有している。Ｒｃｈの標準的な値は１．０Ω／ｍｍで
ある。
ｍｍであり、ゲート電極１１ａは０．５μｍのゲート長
を有している。Ｒｃｈの標準的な値は１．０Ω／ｍｍで
ある。
【０００８】次に、以上のように構成された従来のＦＥ
Ｔをスイッチ動作させる方法について説明する。
Ｔをスイッチ動作させる方法について説明する。
【０００９】まず、ＦＥＴをオン状態にするには、ドレ
イン−ソースバイアス端子５２に０Ｖを、ゲートバイア
ス端子５３に０Ｖもしくはショットキ障壁電位（約０．
７Ｖ）以下の正の電圧をそれぞれ印加する。これによ
り、ＦＥＴ３０ａは順バイアス条件になり、ドレイン−
ソース間がオンになる。このとき、図１１（ａ）に示す
ように、ＦＥＴ３０ａのチャネルが開いた状態になり、
信号の伝達が可能になり、Ａ点からＢ点に信号が伝達さ
れる。
イン−ソースバイアス端子５２に０Ｖを、ゲートバイア
ス端子５３に０Ｖもしくはショットキ障壁電位（約０．
７Ｖ）以下の正の電圧をそれぞれ印加する。これによ
り、ＦＥＴ３０ａは順バイアス条件になり、ドレイン−
ソース間がオンになる。このとき、図１１（ａ）に示す
ように、ＦＥＴ３０ａのチャネルが開いた状態になり、
信号の伝達が可能になり、Ａ点からＢ点に信号が伝達さ
れる。
【００１０】このとき、図１１（ｂ）で表わされるよう
に、ＦＥＴのゲート下領域の等価回路は、Ｃｇｓ＿ｏｎ
とＣｇｄ＿ｏｎの直列容量、Ｃｄｓ＿ｏｎ、およびＲｃ
ｈの並列接続回路で表わされるが、通常、移動体通信で
用いられる周波数帯では、インピーダンス的にはＲｃｈ
が容量成分よりもはるかに小さく支配的である。従来例
におけるオン時のＦＥＴ内部の抵抗成分の総和を表わす
オン抵抗（Ｒｏｎ）は約１．５Ωである。
に、ＦＥＴのゲート下領域の等価回路は、Ｃｇｓ＿ｏｎ
とＣｇｄ＿ｏｎの直列容量、Ｃｄｓ＿ｏｎ、およびＲｃ
ｈの並列接続回路で表わされるが、通常、移動体通信で
用いられる周波数帯では、インピーダンス的にはＲｃｈ
が容量成分よりもはるかに小さく支配的である。従来例
におけるオン時のＦＥＴ内部の抵抗成分の総和を表わす
オン抵抗（Ｒｏｎ）は約１．５Ωである。
【００１１】スイッチ回路のオン時の特性を表わす挿入
損失はＲｏｎに比例するが、Ｒｏｎを構成する抵抗成分
のなかではＲｃｈが最も支配的であり、挿入損失の低減
にはＲｃｈを小さくすることが効果的である。一般に、
Ｒｃｈは、ＦＥＴのゲート長が短い程、またゲート幅Ｗ
ｇが大きいほど、あるいはまた活性層濃度が高い程小さ
くなるが、同時にＣｇｓ＿ｏｎ、Ｃｇｄ＿ｏｎ、Ｃｄｓ
＿ｏｎのみならず、オフ時の容量であるＣｇｓ＿ｏｆ
ｆ、Ｃｇｄ＿ｏｆｆ、Ｃｄｓ＿ｏｆｆも大きくなる。
損失はＲｏｎに比例するが、Ｒｏｎを構成する抵抗成分
のなかではＲｃｈが最も支配的であり、挿入損失の低減
にはＲｃｈを小さくすることが効果的である。一般に、
Ｒｃｈは、ＦＥＴのゲート長が短い程、またゲート幅Ｗ
ｇが大きいほど、あるいはまた活性層濃度が高い程小さ
くなるが、同時にＣｇｓ＿ｏｎ、Ｃｇｄ＿ｏｎ、Ｃｄｓ
＿ｏｎのみならず、オフ時の容量であるＣｇｓ＿ｏｆ
ｆ、Ｃｇｄ＿ｏｆｆ、Ｃｄｓ＿ｏｆｆも大きくなる。
【００１２】一方、図１２（ａ）に示すように、ＦＥＴ
をオフ状態にするには、ドレイン端子とソース端子の電
位はそのままで、ゲート−ソース間電位をＦＥＴのしき
い値電圧以下に設定する。これにより、ＦＥＴのチャネ
ルが閉じ、ＦＥＴはオフ状態となる。図１２（ｂ）にオ
フ状態のＦＥＴの等価回路を示すが、同図より、オフ時
には、Ｃｇｓ＿ｏｆｆ、Ｃｇｄ＿ｏｆｆの直続容量とＣ
ｄｓ＿ｏｆｆの並列容量が支配的であることが分かる。
例えば、ゲート幅１ｍｍのＦＥＴの場合、上記容量の総
和は約０．１ｐＦである。スイッチ回路のオフ時の特性
を示すアイソレーション特性は、入力から出力への信号
の漏れを表わすが、入出力間の容量成分が大きいほどア
イソレーション特性は劣化する。
をオフ状態にするには、ドレイン端子とソース端子の電
位はそのままで、ゲート−ソース間電位をＦＥＴのしき
い値電圧以下に設定する。これにより、ＦＥＴのチャネ
ルが閉じ、ＦＥＴはオフ状態となる。図１２（ｂ）にオ
フ状態のＦＥＴの等価回路を示すが、同図より、オフ時
には、Ｃｇｓ＿ｏｆｆ、Ｃｇｄ＿ｏｆｆの直続容量とＣ
ｄｓ＿ｏｆｆの並列容量が支配的であることが分かる。
例えば、ゲート幅１ｍｍのＦＥＴの場合、上記容量の総
和は約０．１ｐＦである。スイッチ回路のオフ時の特性
を示すアイソレーション特性は、入力から出力への信号
の漏れを表わすが、入出力間の容量成分が大きいほどア
イソレーション特性は劣化する。
【００１３】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、挿入損失を低減するためにゲート長を短
縮し、オン抵抗値を小さくしようとするとＣｄｓが大き
くなり、また活性層濃度を高めたりゲート幅を大きくす
るとＣｄｓのみならずＣｇｓ、Ｃｇｄも大きくなり、高
い周波数帯における挿入損失が劣化する上、アイソレー
ション特性も劣化するという問題があった。
来の構成では、挿入損失を低減するためにゲート長を短
縮し、オン抵抗値を小さくしようとするとＣｄｓが大き
くなり、また活性層濃度を高めたりゲート幅を大きくす
るとＣｄｓのみならずＣｇｓ、Ｃｇｄも大きくなり、高
い周波数帯における挿入損失が劣化する上、アイソレー
ション特性も劣化するという問題があった。
【００１４】また、ＦＥＴを信号経路と並列に接続して
使用する場合にも、オフ経路の容量成分の増加によりオ
ン経路の挿入損失が劣化するという問題もあった。
使用する場合にも、オフ経路の容量成分の増加によりオ
ン経路の挿入損失が劣化するという問題もあった。
【００１５】本発明は、上記問題点を解決するものであ
り、その目的は、ＦＥＴがオフ時の容量成分を低減し、
挿入損失の低減とアイソレーション特性の向上を図った
半導体装置を提供することにある。
り、その目的は、ＦＥＴがオフ時の容量成分を低減し、
挿入損失の低減とアイソレーション特性の向上を図った
半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１の半導体装置は、１０14ｃｍ-3以
上１０16ｃｍ-3以下のｐ型もしくはｎ型不純物を有する
半絶縁性半導体上に、１０10ｃｍ-3以上１０14ｃｍ-3以
下の不純濃度を有するバッファ層と、前記バッファ層の
上部に１０15ｃｍ-3以上１０17ｃｍ-3以下のｐ型もしく
はｎ型不純物濃度を有する少なくとも一層の活性層が形
成された半導体基板上に、０．８μｍ以下のゲート長を
有するゲート電極を有する電界効果トランジスタ（ＦＥ
Ｔ）が形成され、ＦＥＴをｎ個組み合わせ、１≦ｍ≦ｎ
−１（ｎ、ｍは整数、ｎ＞１）とした場合、ｍ番目のＦ
ＥＴのドレイン端子と（ｍ＋１）番目のＦＥＴのソース
端子が接続され、１番目からｎ番目までの全てのＦＥＴ
のゲート電極に抵抗が接続され、抵抗の他端が全て同一
電位に結合されることを特徴とする。
め、本発明に係る第１の半導体装置は、１０14ｃｍ-3以
上１０16ｃｍ-3以下のｐ型もしくはｎ型不純物を有する
半絶縁性半導体上に、１０10ｃｍ-3以上１０14ｃｍ-3以
下の不純濃度を有するバッファ層と、前記バッファ層の
上部に１０15ｃｍ-3以上１０17ｃｍ-3以下のｐ型もしく
はｎ型不純物濃度を有する少なくとも一層の活性層が形
成された半導体基板上に、０．８μｍ以下のゲート長を
有するゲート電極を有する電界効果トランジスタ（ＦＥ
Ｔ）が形成され、ＦＥＴをｎ個組み合わせ、１≦ｍ≦ｎ
−１（ｎ、ｍは整数、ｎ＞１）とした場合、ｍ番目のＦ
ＥＴのドレイン端子と（ｍ＋１）番目のＦＥＴのソース
端子が接続され、１番目からｎ番目までの全てのＦＥＴ
のゲート電極に抵抗が接続され、抵抗の他端が全て同一
電位に結合されることを特徴とする。
【００１７】この構成において、半絶縁性半導体の不純
物濃度を１０14ｃｍ-3以上１０16ｃｍ-3以下の範囲とし
た理由としては、不純物濃度が１０14ｃｍ-3より低いま
たは１０16ｃｍ-3より高いと、十分な機能が得られない
ためである。また、バッファ層の不純物濃度を１０10ｃ
ｍ-3以上１０14ｃｍ-3以下の範囲とした理由としては、
不純物濃度が１０10ｃｍ-3より低いまたは１０14ｃｍ-3
より高いと、バッファ層として十分な機能が得られない
ためである。また、活性層の不純物濃度を１０ 15ｃｍ-3
以上１０17ｃｍ-3以下の範囲とした理由としては、不純
物濃度が１０15ｃｍ-3より低いまたは１０17ｃｍ-3より
高いと、活性層として十分な機能が得られないためであ
る。
物濃度を１０14ｃｍ-3以上１０16ｃｍ-3以下の範囲とし
た理由としては、不純物濃度が１０14ｃｍ-3より低いま
たは１０16ｃｍ-3より高いと、十分な機能が得られない
ためである。また、バッファ層の不純物濃度を１０10ｃ
ｍ-3以上１０14ｃｍ-3以下の範囲とした理由としては、
不純物濃度が１０10ｃｍ-3より低いまたは１０14ｃｍ-3
より高いと、バッファ層として十分な機能が得られない
ためである。また、活性層の不純物濃度を１０ 15ｃｍ-3
以上１０17ｃｍ-3以下の範囲とした理由としては、不純
物濃度が１０15ｃｍ-3より低いまたは１０17ｃｍ-3より
高いと、活性層として十分な機能が得られないためであ
る。
【００１８】第１の半導体装置において、ＦＥＴが全て
オフ状態で、１番目のＦＥＴのゲート−ドレイン間容量
値を１番目のＦＥＴのゲート−ソース間容量値の２／３
以下に、ｎ番目のＦＥＴのゲート−ソース間容量値をｎ
番目のＦＥＴのゲート−ドレイン間容量の２／３以下
に、２≦ｍの場合には、２番目からｎ−１番目までのＦ
ＥＴのゲート−ソース間容量値及びゲート−ドレイン間
容量値を、１番目のＦＥＴのゲート−ソース間容量値も
しくはｎ番目のＦＥＴのゲート−ドレイン間容量値の２
／３以下にすることが好ましい。
オフ状態で、１番目のＦＥＴのゲート−ドレイン間容量
値を１番目のＦＥＴのゲート−ソース間容量値の２／３
以下に、ｎ番目のＦＥＴのゲート−ソース間容量値をｎ
番目のＦＥＴのゲート−ドレイン間容量の２／３以下
に、２≦ｍの場合には、２番目からｎ−１番目までのＦ
ＥＴのゲート−ソース間容量値及びゲート−ドレイン間
容量値を、１番目のＦＥＴのゲート−ソース間容量値も
しくはｎ番目のＦＥＴのゲート−ドレイン間容量値の２
／３以下にすることが好ましい。
【００１９】この構成において、各電極間の容量比を２
／３以下とする理由は、２／３よりも大きいと、抵抗値
の増大による挿入損失の増加分が、容量低減による挿入
損失の低減効果を上回り、十分な効果が得られないため
である。
／３以下とする理由は、２／３よりも大きいと、抵抗値
の増大による挿入損失の増加分が、容量低減による挿入
損失の低減効果を上回り、十分な効果が得られないため
である。
【００２０】また、第１の半導体装置において、バッフ
ァ層上に電極が形成され、該電極に第１の電圧を上限と
し第２の電圧を下限とする任意の電圧が印加されること
が好ましい。ここで、第１の電圧および第２の電圧は、
それぞれスイッチ回路の制御電圧の高い値および低い値
を示す。
ァ層上に電極が形成され、該電極に第１の電圧を上限と
し第２の電圧を下限とする任意の電圧が印加されること
が好ましい。ここで、第１の電圧および第２の電圧は、
それぞれスイッチ回路の制御電圧の高い値および低い値
を示す。
【００２１】また、第１の半導体装置において、ｍ番目
のＦＥＴのドレイン端子と（ｍ＋１）番目のＦＥＴのソ
ース端子との接続点に第１の電圧を上限とし第２の電圧
を下限とする任意の電圧が印加されることが好ましい。
ここで、第１の電圧および第２の電圧は、それぞれスイ
ッチ回路の制御電圧の高い値および低い値を示す。
のＦＥＴのドレイン端子と（ｍ＋１）番目のＦＥＴのソ
ース端子との接続点に第１の電圧を上限とし第２の電圧
を下限とする任意の電圧が印加されることが好ましい。
ここで、第１の電圧および第２の電圧は、それぞれスイ
ッチ回路の制御電圧の高い値および低い値を示す。
【００２２】前記の目的を達成するため、本発明に係る
第２の半導体装置は、１０14ｃｍ-3以上１０16ｃｍ-3以
下のｐ型もしくはｎ型不純物を有する半絶縁性半導体上
に、１０10ｃｍ-3以上１０14ｃｍ-3以下の不純濃度を有
するバッファ層と、前記バッファ層の上部に１０15ｃｍ
-3以上１０17ｃｍ-3以下のｐ型もしくはｎ型不純物濃度
を有する少なくとも一層の活性層が形成された半導体基
板上に、０．８μｍ以下のゲート長を有するｎ（ｎ＞
１）本のゲート電極を有するマルチゲートＦＥＴが形成
され、１番目からｎ番目までの全てのゲート電極に抵抗
が接続され、抵抗の他端が全て同一電位に結合されるこ
とを特徴とする。
第２の半導体装置は、１０14ｃｍ-3以上１０16ｃｍ-3以
下のｐ型もしくはｎ型不純物を有する半絶縁性半導体上
に、１０10ｃｍ-3以上１０14ｃｍ-3以下の不純濃度を有
するバッファ層と、前記バッファ層の上部に１０15ｃｍ
-3以上１０17ｃｍ-3以下のｐ型もしくはｎ型不純物濃度
を有する少なくとも一層の活性層が形成された半導体基
板上に、０．８μｍ以下のゲート長を有するｎ（ｎ＞
１）本のゲート電極を有するマルチゲートＦＥＴが形成
され、１番目からｎ番目までの全てのゲート電極に抵抗
が接続され、抵抗の他端が全て同一電位に結合されるこ
とを特徴とする。
【００２３】この構成において、不純物濃度の範囲を設
定した理由は、第１の半導体装置と同じである。
定した理由は、第１の半導体装置と同じである。
【００２４】第２の半導体装置において、マルチゲート
ＦＥＴがオフ状態で、第１のゲート−ドレイン間容量値
を第１のゲート−ソース間容量の２／３以下に、前記第
ｎのゲート−ソース間容量値を前記第ｎのゲート−ドレ
イン間容量の２／３以下にすることが好ましい。この構
成において、各電極間の容量比を２／３以下とする理由
は、２／３よりも大きいと、抵抗値の増大による挿入損
失の増加分が、容量低減による挿入損失の低減効果を上
回り、十分な効果が得られないためである。
ＦＥＴがオフ状態で、第１のゲート−ドレイン間容量値
を第１のゲート−ソース間容量の２／３以下に、前記第
ｎのゲート−ソース間容量値を前記第ｎのゲート−ドレ
イン間容量の２／３以下にすることが好ましい。この構
成において、各電極間の容量比を２／３以下とする理由
は、２／３よりも大きいと、抵抗値の増大による挿入損
失の増加分が、容量低減による挿入損失の低減効果を上
回り、十分な効果が得られないためである。
【００２５】また、第２の半導体装置において、バッフ
ァ層上に電極が形成され、該電極に第１の電圧を上限と
し第２の電圧を下限とする任意の電圧が印加されること
が好ましい。ここで、第１の電圧および第２の電圧は、
それぞれスイッチ回路の制御電圧の高い値および低い値
を示す。
ァ層上に電極が形成され、該電極に第１の電圧を上限と
し第２の電圧を下限とする任意の電圧が印加されること
が好ましい。ここで、第１の電圧および第２の電圧は、
それぞれスイッチ回路の制御電圧の高い値および低い値
を示す。
【００２６】また、第２の半導体装置において、１≦ｍ
≦ｎ−１（ｍは整数）とした場合、第ｍ番目のゲート電
極と第（ｍ＋１）のゲート電極間の活性層上に相当する
領域に電極が設けられ、該電極に第１の電圧を上限とし
第２の電圧を下限とする任意の電圧が印加されることが
好ましい。ここで、第１の電圧および第２の電圧は、そ
れぞれスイッチ回路の制御電圧の高い値および低い値を
示す。
≦ｎ−１（ｍは整数）とした場合、第ｍ番目のゲート電
極と第（ｍ＋１）のゲート電極間の活性層上に相当する
領域に電極が設けられ、該電極に第１の電圧を上限とし
第２の電圧を下限とする任意の電圧が印加されることが
好ましい。ここで、第１の電圧および第２の電圧は、そ
れぞれスイッチ回路の制御電圧の高い値および低い値を
示す。
【００２７】第１および第２の半導体装置において、バ
ッファ層は、異種半導体を２層以上複数層積層して形成
され、バッファ層のうちいずれかの層上に電極が形成さ
れ、該電極に第１の電圧を上限とし第２の電圧を下限と
する任意の電圧が印加されることが好ましい。ここで、
第１の電圧および第２の電圧は、それぞれスイッチ回路
の制御電圧の高い値および低い値を示す。
ッファ層は、異種半導体を２層以上複数層積層して形成
され、バッファ層のうちいずれかの層上に電極が形成さ
れ、該電極に第１の電圧を上限とし第２の電圧を下限と
する任意の電圧が印加されることが好ましい。ここで、
第１の電圧および第２の電圧は、それぞれスイッチ回路
の制御電圧の高い値および低い値を示す。
【００２８】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照して説明する。
について、図面を参照して説明する。
【００２９】（実施の形態１）以下、本発明の実施の形
態１による半導体装置であるＭＥＳＦＥＴについて、図
１及び図２を参照して説明する。
態１による半導体装置であるＭＥＳＦＥＴについて、図
１及び図２を参照して説明する。
【００３０】図１（ａ）は、ＧａＡｓ半絶縁性基板上に
形成されたＭＥＳＦＥＴのオン時の断面構造図を、図１
（ｂ）は、図１（ａ）に対応する等価回路図を、図１
（ｃ）は、図１（ａ）のＦＥＴをスイッチ動作させる場
合の回路図を、図２（ａ）はＭＥＳＦＥＴのオフ時の断
面構造図を、図２（ｂ）は、図２（ａ）に対応する等価
回路図をそれぞれ示す。
形成されたＭＥＳＦＥＴのオン時の断面構造図を、図１
（ｂ）は、図１（ａ）に対応する等価回路図を、図１
（ｃ）は、図１（ａ）のＦＥＴをスイッチ動作させる場
合の回路図を、図２（ａ）はＭＥＳＦＥＴのオフ時の断
面構造図を、図２（ｂ）は、図２（ａ）に対応する等価
回路図をそれぞれ示す。
【００３１】図１（ａ）において、１０ａはＦＥＴ３０
ａのソース電極、１０ｂはＦＥＴ３０ａのドレイン電極
であるとともにＦＥＴ３０ｂのソース電極であり、１１
ａはＦＥＴ３０ａのショットキゲート電極、Ｃｇｓ１１
＿ｏｎはＦＥＴ３０ａのオン時のゲート−ソース間容
量、Ｃｇｄ１１＿ｏｎはＦＥＴ３０ａのオン時のゲート
−ドレイン間容量、Ｃｄｓ１１＿ｏｎはＦＥＴ３０ａの
オン時のドレイン−ソース間容量、Ｒｃｈ１はＦＥＴ３
０ａのオン時のチャネル抵抗である。
ａのソース電極、１０ｂはＦＥＴ３０ａのドレイン電極
であるとともにＦＥＴ３０ｂのソース電極であり、１１
ａはＦＥＴ３０ａのショットキゲート電極、Ｃｇｓ１１
＿ｏｎはＦＥＴ３０ａのオン時のゲート−ソース間容
量、Ｃｇｄ１１＿ｏｎはＦＥＴ３０ａのオン時のゲート
−ドレイン間容量、Ｃｄｓ１１＿ｏｎはＦＥＴ３０ａの
オン時のドレイン−ソース間容量、Ｒｃｈ１はＦＥＴ３
０ａのオン時のチャネル抵抗である。
【００３２】また、１０ｃはＦＥＴ３０ｂのドレイン電
極、１１ｂはＦＥＴ３０ｂのショットキゲート電極であ
り、Ｃｇｓ２２＿ｏｎはＦＥＴ３０ｂのオン時のゲート
−ソース間容量、Ｃｇｄ２２＿ｏｎはＦＥＴ３０ｂのオ
ン時のゲート−ドレイン間容量、Ｃｄｓ２２＿ｏｎはＦ
ＥＴ３０ｂのオン時のドレイン−ソース間容量、Ｒｃｈ
２はＦＥＴ３０ｂのオン時のチャネル抵抗である。
極、１１ｂはＦＥＴ３０ｂのショットキゲート電極であ
り、Ｃｇｓ２２＿ｏｎはＦＥＴ３０ｂのオン時のゲート
−ソース間容量、Ｃｇｄ２２＿ｏｎはＦＥＴ３０ｂのオ
ン時のゲート−ドレイン間容量、Ｃｄｓ２２＿ｏｎはＦ
ＥＴ３０ｂのオン時のドレイン−ソース間容量、Ｒｃｈ
２はＦＥＴ３０ｂのオン時のチャネル抵抗である。
【００３３】また、２１は膜厚１００ｎｍ、不純物密度
１．０×１０18／ｃｍ-3のＧａＡｓオーミックコンタク
ト層であり、２２は膜厚２０ｎｍ、不純物密度１．０×
１０ 15／ｃｍ-3のＡｌＧａＡｓノンドープ層であり、２
３は膜厚５００ｎｍ、不純物密度２．０×１０18／ｃｍ
-3のＡｌＧａＡｓ活性層であり、２４は膜厚５ｎｍのＡ
ｌＧａＡｓ層と膜厚５ｎｍのＧａＡｓ層がそれぞれ５層
交互に積層された、不純物密度１．０×１０15／ｃｍ-3
の超格子構造のバッファ層であり、２５は基板厚４５０
μｍ、不純物密度１．０×１０15／ｃｍ-3のＧａＡｓ半
絶縁性半導体基板である。また、２７ａ、２７ｂは空乏
層である。Ｒｃｈ１とＲｃｈ２の標準的な値は１．０Ω
／ｍｍである。ゲート電極１１ａ、１１ｂはいずれも
０．５μｍのゲート長を有している。
１．０×１０18／ｃｍ-3のＧａＡｓオーミックコンタク
ト層であり、２２は膜厚２０ｎｍ、不純物密度１．０×
１０ 15／ｃｍ-3のＡｌＧａＡｓノンドープ層であり、２
３は膜厚５００ｎｍ、不純物密度２．０×１０18／ｃｍ
-3のＡｌＧａＡｓ活性層であり、２４は膜厚５ｎｍのＡ
ｌＧａＡｓ層と膜厚５ｎｍのＧａＡｓ層がそれぞれ５層
交互に積層された、不純物密度１．０×１０15／ｃｍ-3
の超格子構造のバッファ層であり、２５は基板厚４５０
μｍ、不純物密度１．０×１０15／ｃｍ-3のＧａＡｓ半
絶縁性半導体基板である。また、２７ａ、２７ｂは空乏
層である。Ｒｃｈ１とＲｃｈ２の標準的な値は１．０Ω
／ｍｍである。ゲート電極１１ａ、１１ｂはいずれも
０．５μｍのゲート長を有している。
【００３４】本実施の形態においては、ＦＥＴ３０ａ、
３０ｂは活性層２３を共有するが、同一半導体基板上に
形成された他のＦＥＴとは活性層２３を共有しないよ
う、エッチングにより分離されている。
３０ｂは活性層２３を共有するが、同一半導体基板上に
形成された他のＦＥＴとは活性層２３を共有しないよ
う、エッチングにより分離されている。
【００３５】図２（ａ）はオフ時のＦＥＴの断面構造図
であるが、図２（ａ）の構成が図１（ａ）と異なる点
は、Ｃｇｓ１１＿ｏｆｆがＦＥＴ３０ａのオフ時のゲー
ト−ソース間容量、Ｃｇｄ１１＿ｏｆｆがＦＥＴ３０ａ
のオフ時のゲート−ドレイン間容量、Ｃｄｓ１１＿ｏｆ
ｆがＦＥＴ３０ａのオフ時のドレイン−ソース間容量、
Ｃｇｓ２２＿ｏｆｆがＦＥＴ３０ｂのオフ時のゲート−
ソース間容量、Ｃｇｄ２２＿ｏｆｆがＦＥＴ３０ｂのオ
フ時のゲート−ドレイン間容量、Ｃｄｓ２２＿ｏｆｆが
ＦＥＴ３０ｂのオフ時のドレイン−ソース間容量である
点と、Ｒｃｈ１、Ｒｃｈ２が等価回路上、無視できるほ
ど大きい点である。
であるが、図２（ａ）の構成が図１（ａ）と異なる点
は、Ｃｇｓ１１＿ｏｆｆがＦＥＴ３０ａのオフ時のゲー
ト−ソース間容量、Ｃｇｄ１１＿ｏｆｆがＦＥＴ３０ａ
のオフ時のゲート−ドレイン間容量、Ｃｄｓ１１＿ｏｆ
ｆがＦＥＴ３０ａのオフ時のドレイン−ソース間容量、
Ｃｇｓ２２＿ｏｆｆがＦＥＴ３０ｂのオフ時のゲート−
ソース間容量、Ｃｇｄ２２＿ｏｆｆがＦＥＴ３０ｂのオ
フ時のゲート−ドレイン間容量、Ｃｄｓ２２＿ｏｆｆが
ＦＥＴ３０ｂのオフ時のドレイン−ソース間容量である
点と、Ｒｃｈ１、Ｒｃｈ２が等価回路上、無視できるほ
ど大きい点である。
【００３６】次に、以上のように構成された実施の形態
１によるＦＥＴをスイッチ動作させる方法について説明
する。
１によるＦＥＴをスイッチ動作させる方法について説明
する。
【００３７】まず、図１（ａ）に示すように、ＦＥＴ３
０ａ、３０ｂがオン状態、すなわちＡ点（この場合ソー
ス端子）からＢ点（この場合ドレイン端子）に信号を伝
送する場合について説明する。各ＦＥＴをオン状態にす
るため、ソース端子とドレイン端子を０Ｖに、ゲート端
子を０．３Ｖに設定する。このとき、ゲート−ドレイン
間、及びゲート−ソース間に０．３Ｖの順方向電圧が印
加される。これにより、各ＦＥＴのチャネルが十分に開
いた状態になるため、Ａ点からＢ点に信号が伝達され
る。
０ａ、３０ｂがオン状態、すなわちＡ点（この場合ソー
ス端子）からＢ点（この場合ドレイン端子）に信号を伝
送する場合について説明する。各ＦＥＴをオン状態にす
るため、ソース端子とドレイン端子を０Ｖに、ゲート端
子を０．３Ｖに設定する。このとき、ゲート−ドレイン
間、及びゲート−ソース間に０．３Ｖの順方向電圧が印
加される。これにより、各ＦＥＴのチャネルが十分に開
いた状態になるため、Ａ点からＢ点に信号が伝達され
る。
【００３８】また、図１（ｂ）で表わされるように、例
えばＦＥＴ３０ａのゲート下領域の等価回路は、Ｃｇｓ
１１＿ｏｎとＣｇｄ１１＿ｏｎの直列容量、Ｃｄｓ１１
＿ｏｎ、Ｒｃｈ１の並列接続回路で表わされるが、通
常、移動体通信で用いられる周波数帯では、インピーダ
ンス的にはＲｃｈ１が容量成分よりもはるかに小さく支
配的である。
えばＦＥＴ３０ａのゲート下領域の等価回路は、Ｃｇｓ
１１＿ｏｎとＣｇｄ１１＿ｏｎの直列容量、Ｃｄｓ１１
＿ｏｎ、Ｒｃｈ１の並列接続回路で表わされるが、通
常、移動体通信で用いられる周波数帯では、インピーダ
ンス的にはＲｃｈ１が容量成分よりもはるかに小さく支
配的である。
【００３９】一方、図２（ａ）に示すように、ＦＥＴ３
０ａ、３０ｂをオフ状態にするには、ドレイン端子とソ
ース端子の電位は０Ｖのままで、ゲート電圧をしきい値
電圧以下の値、この場合−３Ｖに設定する。これによ
り、ＦＥＴ３０ａ、３０ｂのチャネルが閉じ、両ＦＥＴ
はオフ状態となる。
０ａ、３０ｂをオフ状態にするには、ドレイン端子とソ
ース端子の電位は０Ｖのままで、ゲート電圧をしきい値
電圧以下の値、この場合−３Ｖに設定する。これによ
り、ＦＥＴ３０ａ、３０ｂのチャネルが閉じ、両ＦＥＴ
はオフ状態となる。
【００４０】本実施の形態においては、前記活性層濃度
と前記活性層厚を用いることにより、ゲート電圧−３Ｖ
において、ＦＥＴ３０ａ、３０ｂが十分にオフするだけ
でなく、電極１０ｂ下の活性層中の電荷が不足するた
め、ゲート１１ａの電極１０ｂ側空乏層２７２ａとゲー
ト１１ｂの電極１０ｂ側空乏層２７１ｂが、それぞれ、
ゲート電極１１ａの１０ａ側空乏層２７１ａ及びゲート
１１ｂの１０ｃ側空乏層２７２ｂよりも大きく広がる。
この結果、Ｃｇｄ１１＿ｏｆｆ及びＣｇｓ２２＿ｏｆｆ
が、それぞれ、Ｃｇｓ１１＿ｏｆｆ及びＣｇｄ２２＿ｏ
ｆｆよりも小さく（２／３以下に）なるため、図２
（ｂ）の等価回路におけるＡ−Ｂ間の容量を小さくする
ことができる。本実施の形態の場合、Ａ−Ｂ間の容量値
は０．０３ｐＦ以下であり、従来の構成の約１／３であ
る。ここで、ＦＥＴの段数を２段にすると、オン抵抗は
２倍になるが、図１３に示すように、容量値の低減によ
り周波数特性が改善されるため、臨界点以上の周波数で
は、ＦＥＴを２段にした方が挿入損失は小さくなる。
と前記活性層厚を用いることにより、ゲート電圧−３Ｖ
において、ＦＥＴ３０ａ、３０ｂが十分にオフするだけ
でなく、電極１０ｂ下の活性層中の電荷が不足するた
め、ゲート１１ａの電極１０ｂ側空乏層２７２ａとゲー
ト１１ｂの電極１０ｂ側空乏層２７１ｂが、それぞれ、
ゲート電極１１ａの１０ａ側空乏層２７１ａ及びゲート
１１ｂの１０ｃ側空乏層２７２ｂよりも大きく広がる。
この結果、Ｃｇｄ１１＿ｏｆｆ及びＣｇｓ２２＿ｏｆｆ
が、それぞれ、Ｃｇｓ１１＿ｏｆｆ及びＣｇｄ２２＿ｏ
ｆｆよりも小さく（２／３以下に）なるため、図２
（ｂ）の等価回路におけるＡ−Ｂ間の容量を小さくする
ことができる。本実施の形態の場合、Ａ−Ｂ間の容量値
は０．０３ｐＦ以下であり、従来の構成の約１／３であ
る。ここで、ＦＥＴの段数を２段にすると、オン抵抗は
２倍になるが、図１３に示すように、容量値の低減によ
り周波数特性が改善されるため、臨界点以上の周波数で
は、ＦＥＴを２段にした方が挿入損失は小さくなる。
【００４１】なお、本実施の形態では、活性層を均質な
ＡｌＧａＡｓ層としたが、シングルへテロ構造や、ダブ
ルへテロ構造でも同様の効果が得られることは言うまで
もない。また、本実施の形態では、バッファ層として超
格子構造を用いたが、その他の構造でも同様の効果が得
られることは言うまでもない。
ＡｌＧａＡｓ層としたが、シングルへテロ構造や、ダブ
ルへテロ構造でも同様の効果が得られることは言うまで
もない。また、本実施の形態では、バッファ層として超
格子構造を用いたが、その他の構造でも同様の効果が得
られることは言うまでもない。
【００４２】（実施の形態２）以下、本発明の実施の形
態２による半導体装置であるＭＥＳＦＥＴについて、図
３及び図４を参照して説明する。
態２による半導体装置であるＭＥＳＦＥＴについて、図
３及び図４を参照して説明する。
【００４３】図３（ａ）は、ＧａＡｓ半絶縁性基板上に
形成されたＭＥＳＦＥＴのオン時の断面構造図を、図３
（ｂ）は、図３（ａ）に対応する等価回路図を、図３
（ｃ）は、図３（ａ）のＦＥＴをスイッチ動作させる場
合の回路図を、図４（ａ）は、ＭＥＳＦＥＴのオフ時の
断面構造図を、図４（ｂ）は、図４（ａ）に対応する等
価回路図をそれぞれ示す。
形成されたＭＥＳＦＥＴのオン時の断面構造図を、図３
（ｂ）は、図３（ａ）に対応する等価回路図を、図３
（ｃ）は、図３（ａ）のＦＥＴをスイッチ動作させる場
合の回路図を、図４（ａ）は、ＭＥＳＦＥＴのオフ時の
断面構造図を、図４（ｂ）は、図４（ａ）に対応する等
価回路図をそれぞれ示す。
【００４４】実施の形態２の構成が実施の形態１と異な
るのは、バッファ層２４に、電圧印加用オーミック電極
１２を接続した点にある。バッファ層２４は異種半導体
を５層ずつ積層しているが、本実施の形態では、そのう
ち上層から各２層を除去した後にオーミック電極１２を
接続している。
るのは、バッファ層２４に、電圧印加用オーミック電極
１２を接続した点にある。バッファ層２４は異種半導体
を５層ずつ積層しているが、本実施の形態では、そのう
ち上層から各２層を除去した後にオーミック電極１２を
接続している。
【００４５】次に、以上のように構成された実施の形態
２によるＦＥＴをスイッチ動作させる方法について説明
する。
２によるＦＥＴをスイッチ動作させる方法について説明
する。
【００４６】まず、図３（ａ）に示すようにＦＥＴ３０
ａ、３０ｂがオン状態、すなわちＡ点（この場合ソース
端子）からＢ点（この場合ドレイン端子）に信号を伝送
する場合について説明する。各ＦＥＴをオン状態にする
ため、ソース端子とドレイン端子を０Ｖに、ゲート端子
を０．３Ｖに設定する。このとき、ゲート−ドレイン
間、及びゲート−ソース間に０．３Ｖの順方向電圧が印
加される。これにより、各ＦＥＴのチャネルが十分に開
いた状態になるため、Ａ点からＢ点に信号が伝達され
る。このとき、電圧印加用オーミック電極１２には０Ｖ
の電圧が印加されている。
ａ、３０ｂがオン状態、すなわちＡ点（この場合ソース
端子）からＢ点（この場合ドレイン端子）に信号を伝送
する場合について説明する。各ＦＥＴをオン状態にする
ため、ソース端子とドレイン端子を０Ｖに、ゲート端子
を０．３Ｖに設定する。このとき、ゲート−ドレイン
間、及びゲート−ソース間に０．３Ｖの順方向電圧が印
加される。これにより、各ＦＥＴのチャネルが十分に開
いた状態になるため、Ａ点からＢ点に信号が伝達され
る。このとき、電圧印加用オーミック電極１２には０Ｖ
の電圧が印加されている。
【００４７】また、図３（ｂ）で表わされるように、例
えばＦＥＴ３０ａのゲート下領域の等価回路は、Ｃｇｓ
１１＿ｏｎとＣｇｄ１１＿ｏｎの直列容量、Ｃｄｓ１１
＿ｏｎ、Ｒｃｈ１の並列接続回路で表わされるが、通
常、移動体通信で用いられる周波数帯では、インピーダ
ンス的にはＲｃｈ１が容量成分よりもはるかに小さく支
配的である。ＦＥＴ３０ａ、３０ｂのオン時の抵抗はＲ
ｃｈ１とＲｃｈ２の和で近似されるが、ゲート幅２ｍｍ
のＦＥＴを用いることにより、オン抵抗は１．５Ω以下
になる。
えばＦＥＴ３０ａのゲート下領域の等価回路は、Ｃｇｓ
１１＿ｏｎとＣｇｄ１１＿ｏｎの直列容量、Ｃｄｓ１１
＿ｏｎ、Ｒｃｈ１の並列接続回路で表わされるが、通
常、移動体通信で用いられる周波数帯では、インピーダ
ンス的にはＲｃｈ１が容量成分よりもはるかに小さく支
配的である。ＦＥＴ３０ａ、３０ｂのオン時の抵抗はＲ
ｃｈ１とＲｃｈ２の和で近似されるが、ゲート幅２ｍｍ
のＦＥＴを用いることにより、オン抵抗は１．５Ω以下
になる。
【００４８】一方、図４（ａ）に示すように、ＦＥＴ３
０ａ、３０ｂをオフ状態にするには、ドレイン端子とソ
ース端子の電位は０Ｖのままで、ゲート電圧をしきい値
電圧以下の値、この場合−３Ｖに設定する。これによ
り、ＦＥＴ３０ａ、３０ｂのチャネルが閉じ、両ＦＥＴ
はオフ状態となる。
０ａ、３０ｂをオフ状態にするには、ドレイン端子とソ
ース端子の電位は０Ｖのままで、ゲート電圧をしきい値
電圧以下の値、この場合−３Ｖに設定する。これによ
り、ＦＥＴ３０ａ、３０ｂのチャネルが閉じ、両ＦＥＴ
はオフ状態となる。
【００４９】このとき、電圧印加用オーミック電極１２
には０Ｖの電圧が印加されている。外部オーミック電極
の電位を０Ｖに設定することにより、オン時の空乏層２
７ａ、２７ｂで挟まれた領域の電荷を接地へ逃がすこと
ができ、その結果、オフ時のゲート下空乏層は活性層全
体に広がり一つの空乏層２７ｃを形成する。これによ
り、Ｃｄｇ１１＿ｏｆｆ、Ｃｇｓ２２＿ｏｆｆを無視で
きるほど小さくすることができる。従って、オフ時に
は、Ｃｄｓ１２＿ｏｆｆが支配的となり、オフ時のＦＥ
Ｔの直列容量成分を低減することができる。本実施の形
態の場合、Ｃｄｓ１２＿ｏｆｆの値は０．０２ｐＦであ
り、従来の構成の約１／５である。
には０Ｖの電圧が印加されている。外部オーミック電極
の電位を０Ｖに設定することにより、オン時の空乏層２
７ａ、２７ｂで挟まれた領域の電荷を接地へ逃がすこと
ができ、その結果、オフ時のゲート下空乏層は活性層全
体に広がり一つの空乏層２７ｃを形成する。これによ
り、Ｃｄｇ１１＿ｏｆｆ、Ｃｇｓ２２＿ｏｆｆを無視で
きるほど小さくすることができる。従って、オフ時に
は、Ｃｄｓ１２＿ｏｆｆが支配的となり、オフ時のＦＥ
Ｔの直列容量成分を低減することができる。本実施の形
態の場合、Ｃｄｓ１２＿ｏｆｆの値は０．０２ｐＦであ
り、従来の構成の約１／５である。
【００５０】なお、本実施の形態においては、バッファ
層２４上に電圧印加用オーミック電極１２を形成した
が、ＧａＡｓ半絶縁性半導体基板２５上でも同様の効果
が期待できることは言うまでもない。また、電圧印加用
電極としてオーミック金属を用いたが、ショットキ接合
金属でも同様の効果が得られる。
層２４上に電圧印加用オーミック電極１２を形成した
が、ＧａＡｓ半絶縁性半導体基板２５上でも同様の効果
が期待できることは言うまでもない。また、電圧印加用
電極としてオーミック金属を用いたが、ショットキ接合
金属でも同様の効果が得られる。
【００５１】（実施の形態３）以下、本発明の実施の形
態３による半導体装置であるＭＥＳＦＥＴについて、図
５及び図６を参照して説明する。
態３による半導体装置であるＭＥＳＦＥＴについて、図
５及び図６を参照して説明する。
【００５２】図５（ａ）は、ＧａＡｓ半絶縁性基板上に
形成されたＭＥＳＦＥＴのオン時の断面構造図を、図５
（ｂ）は、図５（ａ）に対応する等価回路図を、図５
（ｃ）は、図５（ａ）のＦＥＴをスイッチ動作させる場
合の回路図を、図６（ａ）は、ＭＥＳＦＥＴのオフ時の
断面構造図を、図６（ｂ）は、図６（ａ）に対応する等
価回路図をそれぞれ示す。
形成されたＭＥＳＦＥＴのオン時の断面構造図を、図５
（ｂ）は、図５（ａ）に対応する等価回路図を、図５
（ｃ）は、図５（ａ）のＦＥＴをスイッチ動作させる場
合の回路図を、図６（ａ）は、ＭＥＳＦＥＴのオフ時の
断面構造図を、図６（ｂ）は、図６（ａ）に対応する等
価回路図をそれぞれ示す。
【００５３】実施の形態３が実施の形態１と異なる点
は、バイアス印加端子５４から抵抗器４２を介して、Ｆ
ＥＴ３０ａのドレイン電極でありＦＥＴ３０ａのソース
電極でもあるオーミック電極１０ｂ（図５（ｃ）の点
Ｃ）に２．７Ｖの電圧を印加している点にある。
は、バイアス印加端子５４から抵抗器４２を介して、Ｆ
ＥＴ３０ａのドレイン電極でありＦＥＴ３０ａのソース
電極でもあるオーミック電極１０ｂ（図５（ｃ）の点
Ｃ）に２．７Ｖの電圧を印加している点にある。
【００５４】この構成によれば、実施の形態２のよう
に、バッファ層２４上に電圧印加用オーミック電極１２
を形成することなく、ＦＥＴ３０ａ、３０ｂのオフ時に
空乏層２７ｃを容易に形成することができる。本実施の
形態の場合、Ｃｄｓ１２＿ｏｆｆの値は０．０２ｐＦで
あり、従来の構成の約１／５である。
に、バッファ層２４上に電圧印加用オーミック電極１２
を形成することなく、ＦＥＴ３０ａ、３０ｂのオフ時に
空乏層２７ｃを容易に形成することができる。本実施の
形態の場合、Ｃｄｓ１２＿ｏｆｆの値は０．０２ｐＦで
あり、従来の構成の約１／５である。
【００５５】なお、本実施の形態においては、バイアス
印加端子５４に２．７Ｖの電圧を印加したが、バイアス
印加端子５４に印加する必要最小限の電圧は、入力され
る電力と、ＦＥＴの閾値によって決定されるので、２．
７Ｖと異なる電圧であっても同様の効果が得られること
は言うまでもない。
印加端子５４に２．７Ｖの電圧を印加したが、バイアス
印加端子５４に印加する必要最小限の電圧は、入力され
る電力と、ＦＥＴの閾値によって決定されるので、２．
７Ｖと異なる電圧であっても同様の効果が得られること
は言うまでもない。
【００５６】（実施の形態４）以下、本発明の実施の形
態４による半導体装置であるＭＥＳＦＥＴについて、図
７及び図８を参照して説明する。
態４による半導体装置であるＭＥＳＦＥＴについて、図
７及び図８を参照して説明する。
【００５７】図７（ａ）は、ＧａＡｓ半絶縁性基板上に
形成されたデュアルゲートＭＥＳＦＥＴのオン時の断面
構造図を、図７（ｂ）は、図７（ａ）に対応する等価回
路図を、図７（ｃ）は、図７（ａ）のＦＥＴをスイッチ
動作させる場合の回路図を、図８（ａ）は、デュアルゲ
ートＭＥＳＦＥＴのオフ時の断面構造図を、図８（ｂ）
は、図８（ａ）に対応する等価回路図をそれぞれ示す。
形成されたデュアルゲートＭＥＳＦＥＴのオン時の断面
構造図を、図７（ｂ）は、図７（ａ）に対応する等価回
路図を、図７（ｃ）は、図７（ａ）のＦＥＴをスイッチ
動作させる場合の回路図を、図８（ａ）は、デュアルゲ
ートＭＥＳＦＥＴのオフ時の断面構造図を、図８（ｂ）
は、図８（ａ）に対応する等価回路図をそれぞれ示す。
【００５８】図７（ａ）において、１０ａはソース電
極、２１ｂはゲート間ｎ＋領域、１０ｃはドレイン電
極、１１ａは第１ゲート電極、１１ｂは第２ゲート電
極、Ｃｇｓ１１＿ｏｎはＦＥＴのオン時の第１ゲート−
ソース間容量、Ｃｇｄ１１＿ｏｎはＦＥＴのオン時の第
１ゲート−ゲート間ｎ＋領域間容量、Ｃｄｓ１１＿ｏｎ
はＦＥＴのオン時の第１ゲート−ゲート間ｎ＋領域間容
量、Ｒｃｈ１は第１ゲート領域のチャネル抵抗、Ｃｇｓ
２２＿ｏｎは第２ゲート−ゲート間ｎ＋領域間容量、Ｃ
ｇｄ２２＿ｏｎは第２ゲート−ドレイン間容量、Ｃｄｓ
２２＿ｏｎはＦＥＴのオン時の第２ゲート−ゲート間ｎ
＋領域間容量、Ｒｃｈ２は第２ゲート領域のチャネル抵
抗である。
極、２１ｂはゲート間ｎ＋領域、１０ｃはドレイン電
極、１１ａは第１ゲート電極、１１ｂは第２ゲート電
極、Ｃｇｓ１１＿ｏｎはＦＥＴのオン時の第１ゲート−
ソース間容量、Ｃｇｄ１１＿ｏｎはＦＥＴのオン時の第
１ゲート−ゲート間ｎ＋領域間容量、Ｃｄｓ１１＿ｏｎ
はＦＥＴのオン時の第１ゲート−ゲート間ｎ＋領域間容
量、Ｒｃｈ１は第１ゲート領域のチャネル抵抗、Ｃｇｓ
２２＿ｏｎは第２ゲート−ゲート間ｎ＋領域間容量、Ｃ
ｇｄ２２＿ｏｎは第２ゲート−ドレイン間容量、Ｃｄｓ
２２＿ｏｎはＦＥＴのオン時の第２ゲート−ゲート間ｎ
＋領域間容量、Ｒｃｈ２は第２ゲート領域のチャネル抵
抗である。
【００５９】また、２１は膜厚１００ｎｍ、不純物密度
１．０×１０18／ｃｍ-3のＧａＡｓオーミックコンタク
ト層であり、２２は膜厚２０ｎｍ、不純物密度１．０×
１０ 15／ｃｍ-3のＡｌＧａＡｓノンドープ層であり、２
３は膜厚５００ｎｍ、不純物密度２．０×１０18／ｃｍ
-3のＡｌＧａＡｓ活性層であり、２４は膜厚５ｎｍのＡ
ｌＧａＡｓ層と膜厚５ｎｍのＧａＡｓ層がそれぞれ５層
交互に積層された、不純物密度１．０×１０15／ｃｍ-3
の超格子構造のバッファ層であり、２５は基板厚４５０
μｍ、不純物密度１．０×１０15／ｃｍ-3のＧａＡｓ半
絶縁性半導体基板であり、２７ａは第１ゲート電極下の
空乏層、２７ｂは第２ゲート電極下の空乏層である。Ｒ
ｃｈ１とＲｃｈ２の標準的な値は１．５Ω／ｍｍであ
る。ゲート電極１１ａ、１１ｂはいずれも０．５μｍの
ゲート長を有している。
１．０×１０18／ｃｍ-3のＧａＡｓオーミックコンタク
ト層であり、２２は膜厚２０ｎｍ、不純物密度１．０×
１０ 15／ｃｍ-3のＡｌＧａＡｓノンドープ層であり、２
３は膜厚５００ｎｍ、不純物密度２．０×１０18／ｃｍ
-3のＡｌＧａＡｓ活性層であり、２４は膜厚５ｎｍのＡ
ｌＧａＡｓ層と膜厚５ｎｍのＧａＡｓ層がそれぞれ５層
交互に積層された、不純物密度１．０×１０15／ｃｍ-3
の超格子構造のバッファ層であり、２５は基板厚４５０
μｍ、不純物密度１．０×１０15／ｃｍ-3のＧａＡｓ半
絶縁性半導体基板であり、２７ａは第１ゲート電極下の
空乏層、２７ｂは第２ゲート電極下の空乏層である。Ｒ
ｃｈ１とＲｃｈ２の標準的な値は１．５Ω／ｍｍであ
る。ゲート電極１１ａ、１１ｂはいずれも０．５μｍの
ゲート長を有している。
【００６０】本実施の形態においては、デュアルゲート
ＦＥＴの第１、第２ゲートは活性層２３を共有するが、
同一半導体基板上に形成された他のＦＥＴとは活性層２
３を共有しないよう、エッチングにより分離されてい
る。本実施の形態に示すＦＥＴのゲート幅は２ｍｍであ
る。
ＦＥＴの第１、第２ゲートは活性層２３を共有するが、
同一半導体基板上に形成された他のＦＥＴとは活性層２
３を共有しないよう、エッチングにより分離されてい
る。本実施の形態に示すＦＥＴのゲート幅は２ｍｍであ
る。
【００６１】図８（ａ）は、オフ時のＦＥＴの断面構造
図であるが、図８（ａ）の構成が図７（ａ）と異なる点
は、Ｃｇｓ１１＿ｏｆｆがＦＥＴのオフ時の第１ゲート
−ソース間容量、Ｃｇｄ１１＿ｏｆｆがＦＥＴのオフ時
の第１ゲート−ゲート間ｎ＋領域間容量、Ｃｄｓ１１＿
ｏｆｆがＦＥＴのオフ時の第１ゲート−ゲート間ｎ＋領
域間容量、Ｃｇｓ２２＿ｏｆｆが第２ゲート−ゲート間
ｎ＋領域間容量、Ｃｇｄ２２＿ｏｆｆが第２ゲート−ド
レイン間容量、Ｃｄｓ２２＿ｏｆｆがＦＥＴのオフ時の
第２ゲート−ゲート間ｎ＋領域間容量である点と、Ｒｃ
ｈ１とＲｃｈ２が等価回路上、無視できるほど大きい点
である。
図であるが、図８（ａ）の構成が図７（ａ）と異なる点
は、Ｃｇｓ１１＿ｏｆｆがＦＥＴのオフ時の第１ゲート
−ソース間容量、Ｃｇｄ１１＿ｏｆｆがＦＥＴのオフ時
の第１ゲート−ゲート間ｎ＋領域間容量、Ｃｄｓ１１＿
ｏｆｆがＦＥＴのオフ時の第１ゲート−ゲート間ｎ＋領
域間容量、Ｃｇｓ２２＿ｏｆｆが第２ゲート−ゲート間
ｎ＋領域間容量、Ｃｇｄ２２＿ｏｆｆが第２ゲート−ド
レイン間容量、Ｃｄｓ２２＿ｏｆｆがＦＥＴのオフ時の
第２ゲート−ゲート間ｎ＋領域間容量である点と、Ｒｃ
ｈ１とＲｃｈ２が等価回路上、無視できるほど大きい点
である。
【００６２】図７（ａ）のＦＥＴをスイッチ動作させる
方法については、実施の形態１の場合と同様である。実
施の形態１におけるＦＥＴ３０ａ、３０ｂのオン時の抵
抗はＲｃｈ１とＲｃｈ２の和で近似されるが、本実施の
形態によれば、実施の形態１に示す２個のＦＥＴの直列
接続回路の場合よりもＲｉｎ２を小さくすることができ
るため、ゲート幅２ｍｍのＦＥＴを用いた場合のオン抵
抗は１．０Ω以下である。
方法については、実施の形態１の場合と同様である。実
施の形態１におけるＦＥＴ３０ａ、３０ｂのオン時の抵
抗はＲｃｈ１とＲｃｈ２の和で近似されるが、本実施の
形態によれば、実施の形態１に示す２個のＦＥＴの直列
接続回路の場合よりもＲｉｎ２を小さくすることができ
るため、ゲート幅２ｍｍのＦＥＴを用いた場合のオン抵
抗は１．０Ω以下である。
【００６３】このようにオン抵抗を低減できるのは次の
理由による。実施の形態１のようにＦＥＴを２段で構成
した場合、ＦＥＴ３０ａのソースとＦＥＴ３０ｂのドレ
インを共有し、この共有部分に電極１０ｂを形成するた
めに５μｍ以上の間隔を開けなければならないが、本実
施の形態のようにＦＥＴをデュアルゲート構造にするこ
とで、電極１０ｂが不要になり、ｎ＋層のみで良いた
め、２μｍ程度まで間隔を狭めることができ、その結果
としてオン抵抗を低減することができる。
理由による。実施の形態１のようにＦＥＴを２段で構成
した場合、ＦＥＴ３０ａのソースとＦＥＴ３０ｂのドレ
インを共有し、この共有部分に電極１０ｂを形成するた
めに５μｍ以上の間隔を開けなければならないが、本実
施の形態のようにＦＥＴをデュアルゲート構造にするこ
とで、電極１０ｂが不要になり、ｎ＋層のみで良いた
め、２μｍ程度まで間隔を狭めることができ、その結果
としてオン抵抗を低減することができる。
【００６４】（実施の形態５）以下、本発明の実施の形
態５による半導体装置であるＭＥＳＦＥＴについて、図
９及び図１０を参照して説明する。
態５による半導体装置であるＭＥＳＦＥＴについて、図
９及び図１０を参照して説明する。
【００６５】図９（ａ）は、ＧａＡｓ半絶縁性基板上に
形成されたデュアルゲートＭＥＳＦＥＴのオン時の断面
構造図を、図９（ｂ）は、図９（ａ）に対応する等価回
路図を、図９（ｃ）は、図９（ａ）のＦＥＴをスイッチ
動作させる場合の回路図を、図１０（ａ）は、デュアル
ゲートＭＥＳＦＥＴのオフ時の断面構造図を、図１０
（ｂ）は、図１０（ａ）に対応する等価回路図をそれぞ
れ示す。
形成されたデュアルゲートＭＥＳＦＥＴのオン時の断面
構造図を、図９（ｂ）は、図９（ａ）に対応する等価回
路図を、図９（ｃ）は、図９（ａ）のＦＥＴをスイッチ
動作させる場合の回路図を、図１０（ａ）は、デュアル
ゲートＭＥＳＦＥＴのオフ時の断面構造図を、図１０
（ｂ）は、図１０（ａ）に対応する等価回路図をそれぞ
れ示す。
【００６６】実施の形態５の構成が実施の形態４と異な
る点は、バッファ層２４上に電圧印加用オーミック電極
１２を設けている点であり、本実施の形態では、電圧印
加用オーミック電極１２に０Ｖの電圧が印加されてい
る。これにより、ＦＥＴのオフ時に空乏層２７ａ、２７
ｂで挟まれた領域の電荷を接地へ逃がすことができ、そ
の結果、オフ時のゲート下空乏層は活性層全体に広がり
一つの空乏層２７ｃを形成する。これにより、Ｃｄｇ１
１＿ｏｆｆ、Ｃｇｓ２２＿ｏｆｆを無視できるほど小さ
くすることができる。従って、オフ時には、Ｃｄｓ１２
＿ｏｆｆが支配的となり、オフ時のＦＥＴの直列容量成
分を低減することができる。本実施例の場合、Ｃｄｓ１
２＿ｏｆｆの値は０．０２ｐＦであり、従来の構成の約
１／５である。
る点は、バッファ層２４上に電圧印加用オーミック電極
１２を設けている点であり、本実施の形態では、電圧印
加用オーミック電極１２に０Ｖの電圧が印加されてい
る。これにより、ＦＥＴのオフ時に空乏層２７ａ、２７
ｂで挟まれた領域の電荷を接地へ逃がすことができ、そ
の結果、オフ時のゲート下空乏層は活性層全体に広がり
一つの空乏層２７ｃを形成する。これにより、Ｃｄｇ１
１＿ｏｆｆ、Ｃｇｓ２２＿ｏｆｆを無視できるほど小さ
くすることができる。従って、オフ時には、Ｃｄｓ１２
＿ｏｆｆが支配的となり、オフ時のＦＥＴの直列容量成
分を低減することができる。本実施例の場合、Ｃｄｓ１
２＿ｏｆｆの値は０．０２ｐＦであり、従来の構成の約
１／５である。
【００６７】なお、本実施の形態においては、バッファ
層２４上に電圧印加用オーミック電極１２を形成した
が、ＧａＡｓ半絶縁性半導体基板２５上でも同様の効果
が期待できることは言うまでもない。また、電圧印加用
電極としてオーミック金属を用いたが、ショットキ接合
金属でも同様の効果が得られる。
層２４上に電圧印加用オーミック電極１２を形成した
が、ＧａＡｓ半絶縁性半導体基板２５上でも同様の効果
が期待できることは言うまでもない。また、電圧印加用
電極としてオーミック金属を用いたが、ショットキ接合
金属でも同様の効果が得られる。
【００６８】
【発明の効果】以上説明したように、本発明によれば、
ＦＥＴのオフ時に活性層内の空乏層幅を拡大し、あるい
は活性層をすべて空乏化することができるため、入出力
間の容量成分を大幅に低減することができ、優れたアイ
ソレーション特性を有する半導体装置を提供することが
できる。
ＦＥＴのオフ時に活性層内の空乏層幅を拡大し、あるい
は活性層をすべて空乏化することができるため、入出力
間の容量成分を大幅に低減することができ、優れたアイ
ソレーション特性を有する半導体装置を提供することが
できる。
【図１】 本発明の実施の形態１による半導体装置であ
るＭＥＳＦＥＴのオン時の断面構造図（ａ）、それに対
応する等価回路図（ｂ）、そのＦＥＴをスイッチ動作さ
せる場合の回路図（ｃ）
るＭＥＳＦＥＴのオン時の断面構造図（ａ）、それに対
応する等価回路図（ｂ）、そのＦＥＴをスイッチ動作さ
せる場合の回路図（ｃ）
【図２】 本発明の実施の形態１による半導体装置であ
るＭＥＳＦＥＴのオフ時の断面構造図（ａ）、それに対
応する等価回路図（ｂ）
るＭＥＳＦＥＴのオフ時の断面構造図（ａ）、それに対
応する等価回路図（ｂ）
【図３】 本発明の実施の形態２による半導体装置であ
るＭＥＳＦＥＴのオン時の断面構造図（ａ）、それに対
応する等価回路図（ｂ）、そのＦＥＴをスイッチ動作さ
せる場合の回路図（ｃ）
るＭＥＳＦＥＴのオン時の断面構造図（ａ）、それに対
応する等価回路図（ｂ）、そのＦＥＴをスイッチ動作さ
せる場合の回路図（ｃ）
【図４】 本発明の実施の形態２による半導体装置であ
るＭＥＳＦＥＴのオフ時の断面構造図（ａ）、それに対
応する等価回路図（ｂ）
るＭＥＳＦＥＴのオフ時の断面構造図（ａ）、それに対
応する等価回路図（ｂ）
【図５】 本発明の実施の形態３による半導体装置であ
るＭＥＳＦＥＴのオン時の断面構造図（ａ）、それに対
応する等価回路図（ｂ）、そのＦＥＴをスイッチ動作さ
せる場合の回路図（ｃ）
るＭＥＳＦＥＴのオン時の断面構造図（ａ）、それに対
応する等価回路図（ｂ）、そのＦＥＴをスイッチ動作さ
せる場合の回路図（ｃ）
【図６】 本発明の実施の形態３による半導体装置であ
るＭＥＳＦＥＴのオフ時の断面構造図（ａ）、それに対
応する等価回路図（ｂ）
るＭＥＳＦＥＴのオフ時の断面構造図（ａ）、それに対
応する等価回路図（ｂ）
【図７】 本発明の実施の形態４による半導体装置であ
るデュアルゲートＭＥＳＦＥＴのオン時の断面構造図
（ａ）、それに対応する等価回路図（ｂ）、そのＦＥＴ
をスイッチ動作させる場合の回路図（ｃ）
るデュアルゲートＭＥＳＦＥＴのオン時の断面構造図
（ａ）、それに対応する等価回路図（ｂ）、そのＦＥＴ
をスイッチ動作させる場合の回路図（ｃ）
【図８】 本発明の実施の形態４による半導体装置であ
るデュアルゲートＭＥＳＦＥＴのオフ時の断面構造図
（ａ）、それに対応する等価回路図（ｂ）
るデュアルゲートＭＥＳＦＥＴのオフ時の断面構造図
（ａ）、それに対応する等価回路図（ｂ）
【図９】 本発明の実施の形態５による半導体装置であ
るデュアルゲートＭＥＳＦＥＴのオン時の断面構造図
（ａ）、それに対応する等価回路図（ｂ）、そのＦＥＴ
をスイッチ動作させる場合の回路図（ｃ）
るデュアルゲートＭＥＳＦＥＴのオン時の断面構造図
（ａ）、それに対応する等価回路図（ｂ）、そのＦＥＴ
をスイッチ動作させる場合の回路図（ｃ）
【図１０】 本発明の実施の形態５による半導体装置で
あるデュアルゲートＭＥＳＦＥＴのオフ時の断面構造図
（ａ）、それに対応する等価回路図（ｂ）
あるデュアルゲートＭＥＳＦＥＴのオフ時の断面構造図
（ａ）、それに対応する等価回路図（ｂ）
【図１１】 従来のＭＥＳＦＥＴのオン時の断面構造図
（ａ）、それに対応する等価回路図（ｂ）、そのＦＥＴ
をスイッチ動作させる場合の回路図（ｃ）
（ａ）、それに対応する等価回路図（ｂ）、そのＦＥＴ
をスイッチ動作させる場合の回路図（ｃ）
【図１２】 従来のＭＥＳＦＥＴのオフ時の断面構造図
（ａ）、それに対応する等価回路図（ｂ）
（ａ）、それに対応する等価回路図（ｂ）
【図１３】 従来の１段構成ＦＥＴと本発明の２段構成
ＦＥＴにおける挿入損失の周波数特性を示す図
ＦＥＴにおける挿入損失の周波数特性を示す図
１０ａ ＦＥＴ３０ａのソース電極
１０ｂ ＦＥＴ３０ａのドレイン電極およびＦＥＴ３０
ｂのソース電極 １０ｃ ＦＥＴ３０ｂのドレイン電極 １１ａ ＦＥＴ３０ａのショットキゲート電極 １１ｂ ＦＥＴ３０ｂのショットキゲート電極 １２ 電圧印加用オーミック電極 ２１ ＧａＡｓオーミックコンタクト層 ２２ ＡｌＧａＡｓノンドープ層 ２３ ＡｌＧａＡｓ活性層 ２４ ＡｌＧａＡｓ層とＧａＡｓ層からなるバッファ層 ２５ ＧａＡｓ半絶縁性半導体基板 ３０ａ、３０ｂ ＭＥＳＦＥＴ
ｂのソース電極 １０ｃ ＦＥＴ３０ｂのドレイン電極 １１ａ ＦＥＴ３０ａのショットキゲート電極 １１ｂ ＦＥＴ３０ｂのショットキゲート電極 １２ 電圧印加用オーミック電極 ２１ ＧａＡｓオーミックコンタクト層 ２２ ＡｌＧａＡｓノンドープ層 ２３ ＡｌＧａＡｓ活性層 ２４ ＡｌＧａＡｓ層とＧａＡｓ層からなるバッファ層 ２５ ＧａＡｓ半絶縁性半導体基板 ３０ａ、３０ｂ ＭＥＳＦＥＴ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 北沢 貴博
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 田村 彰良
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 多良 勝司
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 5F102 GA01 GA17 GB01 GC01 GC05
GD01 GJ05 GK08 GL04 GM06
GN05 GR04
5J055 AX00 BX17 CX24 DX12 DX72
EY01 EY10 EY21 FX00 GX01
GX07
Claims (9)
- 【請求項１】 １０14ｃｍ-3以上１０16ｃｍ-3以下のｐ
型もしくはｎ型不純物を有する半絶縁性半導体上に、１
０10ｃｍ-3以上１０14ｃｍ-3以下の不純濃度を有するバ
ッファ層と、前記バッファ層の上部に１０15ｃｍ-3以上
１０17ｃｍ-3以下のｐ型もしくはｎ型不純物濃度を有す
る少なくとも一層の活性層が形成された半導体基板上
に、０．８μｍ以下のゲート長を有するゲート電極を有
する電界効果トランジスタ（ＦＥＴ）が形成され、前記
ＦＥＴをｎ個組み合わせ、１≦ｍ≦ｎ−１（ｎ、ｍは整
数、ｎ＞１）とした場合、ｍ番目のＦＥＴのドレイン端
子と（ｍ＋１）番目のＦＥＴのソース端子が接続され、
１番目からｎ番目までの全てのＦＥＴのゲート電極に抵
抗が接続され、前記抵抗の他端が全て同一電位に結合さ
れることを特徴とする半導体装置。 - 【請求項２】 前記ＦＥＴが全てオフ状態で、前記１番
目のＦＥＴのゲート−ドレイン間容量値を前記１番目の
ＦＥＴのゲート−ソース間容量値の２／３以下に、前記
ｎ番目のＦＥＴのゲート−ソース間容量値を前記ｎ番目
のＦＥＴのゲート−ドレイン間容量の２／３以下に、２
≦ｍの場合には、前記２番目から前記ｎ−１番目までの
ＦＥＴのゲート−ソース間容量値及びゲート−ドレイン
間容量値を、前記１番目のＦＥＴのゲート−ソース間容
量値もしくは前記ｎ番目のＦＥＴのゲート−ドレイン間
容量値の２／３以下にしたことを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 前記バッファ層上に電極が形成され、該
電極に第１の電圧を上限とし第２の電圧を下限とする任
意の電圧が印加されることを特徴とする請求項１または
２記載の半導体装置。 - 【請求項４】 前記ｍ番目のＦＥＴのドレイン端子と
（ｍ＋１）番目のＦＥＴのソース端子との接続点に第１
の電圧を上限とし第２の電圧を下限とする任意の電圧が
印加されることを特徴とする請求項１から３のいずれか
一項記載の半導体装置。 - 【請求項５】 １０14ｃｍ-3以上１０16ｃｍ-3以下のｐ
型もしくはｎ型不純物を有する半絶縁性半導体上に、１
０10ｃｍ-3以上１０14ｃｍ-3以下の不純濃度を有するバ
ッファ層と、前記バッファ層の上部に１０15ｃｍ-3以上
１０17ｃｍ-3以下のｐ型もしくはｎ型不純物濃度を有す
る少なくとも一層の活性層が形成された半導体基板上
に、０．８μｍ以下のゲート長を有するｎ（ｎ＞１）本
のゲート電極を有するマルチゲートＦＥＴが形成され、
１番目からｎ番目までの全てのゲート電極に抵抗が接続
され、前記抵抗の他端が全て同一電位に結合されること
を特徴とする半導体装置。 - 【請求項６】 前記マルチゲートＦＥＴがオフ状態で、
第１のゲート−ドレイン間容量値を第１のゲート−ソー
ス間容量の２／３以下に、第ｎのゲート−ソース間容量
値を第ｎのゲート−ドレイン間容量の２／３以下にした
ことを特徴とする請求項５記載の半導体装置。 - 【請求項７】 前記バッファ層上に電極が形成され、該
電極に第１の電圧を上限とし第２の電圧を下限とする任
意の電圧が印加されることを特徴とする請求項５または
６記載の半導体装置。 - 【請求項８】 １≦ｍ≦ｎ−１（ｍは整数）とした場
合、第ｍ番目のゲート電極と第（ｍ＋１）のゲート電極
間の前記活性層上に相当する領域に電極が設けられ、該
電極に第１の電圧を上限とし第２の電圧を下限とする任
意の電圧が印加されることを特徴とする請求項５から７
のいずれか一項記載の半導体装置。 - 【請求項９】 前記バッファ層は、異種半導体を２層以
上複数層積層して形成され、前記バッファ層のうちいず
れかの層上に電極が形成され、該電極に第１の電圧を上
限とし第２の電圧を下限とする任意の電圧が印加される
ことを特徴とする請求項１から８のいずれか一項記載の
半導体装置。
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