JPH06132310A - 半導体装置およびそれを用いた集積回路 - Google Patents
半導体装置およびそれを用いた集積回路Info
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- JPH06132310A JPH06132310A JP27698192A JP27698192A JPH06132310A JP H06132310 A JPH06132310 A JP H06132310A JP 27698192 A JP27698192 A JP 27698192A JP 27698192 A JP27698192 A JP 27698192A JP H06132310 A JPH06132310 A JP H06132310A
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Abstract
(57)【要約】
【目的】化合物半導体で作られる電界効果トランジスタ
においてドレイン出力抵抗の値を低下させることなくそ
の周波数依存性を抑制する。 【構成】高濃度薄膜のｎ型能動層とｐ型バッファ層の接
合面での拡散電界の絶対値Ｅbがゼロバイアス条件下で
２０.０Ｖ／μｍ以上となり、かつ、ｐ型バッファ層が
全域で空乏化するようにｐ型層の厚さと濃度を設定す
る。ｎ型能動層，ｐ型バッファ層の不純物濃度ＮD，ＮA
とｐ型バッファ層の幅ｗpで決まるＥbが、図の曲面ＡＢ
ＥＦと四つの平面ＡＦＧ，ＡＢＨＧ，ＢＥＨ，ＥＦＧＨ
で囲まれる曲面ＡＢＥＦを含まない領域内にあればよ
い。
においてドレイン出力抵抗の値を低下させることなくそ
の周波数依存性を抑制する。 【構成】高濃度薄膜のｎ型能動層とｐ型バッファ層の接
合面での拡散電界の絶対値Ｅbがゼロバイアス条件下で
２０.０Ｖ／μｍ以上となり、かつ、ｐ型バッファ層が
全域で空乏化するようにｐ型層の厚さと濃度を設定す
る。ｎ型能動層，ｐ型バッファ層の不純物濃度ＮD，ＮA
とｐ型バッファ層の幅ｗpで決まるＥbが、図の曲面ＡＢ
ＥＦと四つの平面ＡＦＧ，ＡＢＨＧ，ＢＥＨ，ＥＦＧＨ
で囲まれる曲面ＡＢＥＦを含まない領域内にあればよ
い。
Description
【０００１】
【産業上の利用分野】本発明はマイクロ波帯を含む広帯
域用の増幅素子として用いる化合物半導体装置に関す
る。
域用の増幅素子として用いる化合物半導体装置に関す
る。
【０００２】
【従来の技術】ＧａＡｓ化合物半導体からなる電界効果
トランジスタでは、能動層を結晶性に優れない半絶縁性
基板から隔離すること、あるいは能動層から基板への漏
れ電流を抑制することを目的に、図１に示すように半絶
縁性基板１上の全面に能動層を形成する半導体とは逆導
電型の半導体層２を形成し、さらに、この上に能動層３
及び能動層と同一導電型のソース領域４とドレイン領域
５を形成する。このような構造は特公昭52−29155 号公
報において提案され、集積回路例としてアイ・イー・イ
ー・イー，トランザクションズ オン エレクトロン
デバイシズ，第２６８頁から第２７８頁（１９８８）
（IEEE, Trans. Electron Devices, vol,ＥＤ−３５
（１９８８）ＰＰ２６８−ＰＰ２７８）に示されてい
る。
トランジスタでは、能動層を結晶性に優れない半絶縁性
基板から隔離すること、あるいは能動層から基板への漏
れ電流を抑制することを目的に、図１に示すように半絶
縁性基板１上の全面に能動層を形成する半導体とは逆導
電型の半導体層２を形成し、さらに、この上に能動層３
及び能動層と同一導電型のソース領域４とドレイン領域
５を形成する。このような構造は特公昭52−29155 号公
報において提案され、集積回路例としてアイ・イー・イ
ー・イー，トランザクションズ オン エレクトロン
デバイシズ，第２６８頁から第２７８頁（１９８８）
（IEEE, Trans. Electron Devices, vol,ＥＤ−３５
（１９８８）ＰＰ２６８−ＰＰ２７８）に示されてい
る。
【０００３】
【発明が解決しようとする課題】ＧａＡｓ化合物半導体
で作られる電界効果トランジスタのドレイン出力抵抗に
は周波数依存性（ドレインラグ）が存在し、上述の従来
技術を用いた電界効果トランジスタではドレイン出力抵
抗の値は増加するものの周波数依存性も助長される傾向
にあり、周波数依存性の抑制に関しては考慮されていな
い。ドレイン出力抵抗は高周波で低下するため電界効果
トランジスタのドレイン電流も高周波で低下し、広帯域
用の増幅素子として使用する上で支障となる。
で作られる電界効果トランジスタのドレイン出力抵抗に
は周波数依存性（ドレインラグ）が存在し、上述の従来
技術を用いた電界効果トランジスタではドレイン出力抵
抗の値は増加するものの周波数依存性も助長される傾向
にあり、周波数依存性の抑制に関しては考慮されていな
い。ドレイン出力抵抗は高周波で低下するため電界効果
トランジスタのドレイン電流も高周波で低下し、広帯域
用の増幅素子として使用する上で支障となる。
【０００４】本発明の目的は、能動層を高濃度薄膜化し
た化合物半導体で作られる電界効果トランジスタにおい
て、ドレイン出力抵抗の値を低下させることなくその周
波数依存性を抑制した電界効果トランジスタを提供する
ことにある。
た化合物半導体で作られる電界効果トランジスタにおい
て、ドレイン出力抵抗の値を低下させることなくその周
波数依存性を抑制した電界効果トランジスタを提供する
ことにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
本発明の電界効果トランジスタは能動層，ソース領域，
ドレイン領域と半絶縁性基板との間に能動層，ソース領
域，ドレイン領域と接するように能動層とは逆導電型の
半導体中間層を有する構造において、半導体中間層を極
めて高濃度な不純物濃度でかつ適度な厚さにすること
で、能動層と半導体中間層との接合面における拡散電位
障壁の傾斜度に相当する電界の絶対値を臨界値以上とな
るように設定したものである。
本発明の電界効果トランジスタは能動層，ソース領域，
ドレイン領域と半絶縁性基板との間に能動層，ソース領
域，ドレイン領域と接するように能動層とは逆導電型の
半導体中間層を有する構造において、半導体中間層を極
めて高濃度な不純物濃度でかつ適度な厚さにすること
で、能動層と半導体中間層との接合面における拡散電位
障壁の傾斜度に相当する電界の絶対値を臨界値以上とな
るように設定したものである。
【０００６】
【作用】上記の構成による電界効果トランジスタでは、
能動層と半導体中間層との接合部付近の空乏化領域にお
ける拡散電位障壁の傾斜度（電界の絶対値）は極めて高
く、したがってこの領域では深い準位のポテンシャルの
傾斜度も極めて高くなる。一方、ドレイン・ソース電圧
が変化した際の導電キャリアの擬フェルミ準位の変化に
よって生じる深い準位の帯電状態の変化領域は、ポテン
シャルの傾斜度が高くなるほど狭まり、結果としてドレ
イン出力抵抗の周波数依存性は抑制される。
能動層と半導体中間層との接合部付近の空乏化領域にお
ける拡散電位障壁の傾斜度（電界の絶対値）は極めて高
く、したがってこの領域では深い準位のポテンシャルの
傾斜度も極めて高くなる。一方、ドレイン・ソース電圧
が変化した際の導電キャリアの擬フェルミ準位の変化に
よって生じる深い準位の帯電状態の変化領域は、ポテン
シャルの傾斜度が高くなるほど狭まり、結果としてドレ
イン出力抵抗の周波数依存性は抑制される。
【０００７】
【実施例】図１に本発明での特徴的な制限を課する方法
を示す。図１において１は半絶縁性基板、２はｐ型半導
体層、３はｎ型半導体からなる能動層、４と５はそれぞ
れソース電極とドレイン電極とのオーミック接触をとる
ための高濃度不純物を有するｎ型半導体からなるソース
領域及びドレイン領域である。能動層３は高濃度薄膜で
その不純物濃度をＮD(１×１０17〜６×１０18／c
m3）、厚さは０.１μｍ以下、ソース領域及びドレイン
領域の不純物濃度をＮD+(≧ＮD）、ｐ型半導体層２の不
純物濃度をＮA(１×１０17〜１×１０19／cm3)、能動層
３直下とソース及びドレイン領域直下におけるｐ型半導
体層２の厚さをそれぞれｗp，ｗp+ とする。
を示す。図１において１は半絶縁性基板、２はｐ型半導
体層、３はｎ型半導体からなる能動層、４と５はそれぞ
れソース電極とドレイン電極とのオーミック接触をとる
ための高濃度不純物を有するｎ型半導体からなるソース
領域及びドレイン領域である。能動層３は高濃度薄膜で
その不純物濃度をＮD(１×１０17〜６×１０18／c
m3）、厚さは０.１μｍ以下、ソース領域及びドレイン
領域の不純物濃度をＮD+(≧ＮD）、ｐ型半導体層２の不
純物濃度をＮA(１×１０17〜１×１０19／cm3)、能動層
３直下とソース及びドレイン領域直下におけるｐ型半導
体層２の厚さをそれぞれｗp，ｗp+ とする。
【０００８】以下では基板深さ方向への不純物濃度分布
が能動層３とｐ型半導体層２の接合面及びソース，ドレ
イン領域４，５とｐ型層２の接合面を境に階段的に変化
しているとする。拡散電位によってｐ型半導体層２が全
域で空乏化する為の条件は次式で表される。
が能動層３とｐ型半導体層２の接合面及びソース，ドレ
イン領域４，５とｐ型層２の接合面を境に階段的に変化
しているとする。拡散電位によってｐ型半導体層２が全
域で空乏化する為の条件は次式で表される。
【０００９】
【数１】
【００１０】ここでｑは素電荷、ｋはボルツマン定数、
Ｔは本素子の動作状態での温度、εは本半導体の誘電率
を表している。またＶbi，Ｖbi+ はそれぞれｐ型半導体
層２と能動層３，ｐ型半導体層２とソースあるいはドレ
イン領域４，５との接合による拡散電位を表し、ＮD，
ＮD+が導電帯の電子の有効状態密度ＮCよりも小さく、
ＮAが価電子帯の正孔の有効状態密度ＮVよりも小さいと
きフェルミ分布をボルツマン分布で近似することにより
次式で表される。
Ｔは本素子の動作状態での温度、εは本半導体の誘電率
を表している。またＶbi，Ｖbi+ はそれぞれｐ型半導体
層２と能動層３，ｐ型半導体層２とソースあるいはドレ
イン領域４，５との接合による拡散電位を表し、ＮD，
ＮD+が導電帯の電子の有効状態密度ＮCよりも小さく、
ＮAが価電子帯の正孔の有効状態密度ＮVよりも小さいと
きフェルミ分布をボルツマン分布で近似することにより
次式で表される。
【００１１】
【数２】
【００１２】ｎiは本半導体の真性キャリア密度を表し
ている。ＮD，ＮD+ のいずれかがＮC以上、あるいはＮA
がＮV以上であればフェルミ分布として扱うことによっ
て拡散電位Ｖbi，Ｖbi+が決定される。
ている。ＮD，ＮD+ のいずれかがＮC以上、あるいはＮA
がＮV以上であればフェルミ分布として扱うことによっ
て拡散電位Ｖbi，Ｖbi+が決定される。
【００１３】次に、図２に、図１中線分Ｌ−Ｌ′で示し
たゲート電極ドレイン端近傍の直下の領域でのゼロバイ
アス時におけるエネルギバンドダイアグラムを示す。図
においてＥｃ，Ｅｖ，Ｅｔ，Ｅｆはそれぞれ導電帯の最
低準位，価電子帯の最高準位，深い不純物準位，熱平衡
時のフェルミ準位を表す。さらにソース・ドレイン間の
バイアス変動時のフェルミ準位の変動をＥｆ+とＥｆ-で
表している。フェルミ準位が低周波で変動することによ
り帯電状態を変化させる深い準位の領域は図中ｗt で示
した範囲である。一方、フェルミ準位が高周波で変動す
る際は深い準位はその帯電状態を変化させない。ｐｎ接
合面におけるポテンシャルの傾斜が十分大きい状態で
は、帯電状態を変化させる深い準位の領域ｗt は極めて
狭まるため、ソース・ドレイン・バイアスの低周波変調
時のｗtは高周波変調時のｗt(＝０)とほぼ等しくなり、
ドレイン出力抵抗の周波数依存性は抑制される。ゲート
電極ドレイン端近傍直下ｐｎ接合面における拡散電位の
傾斜、即ち電界の絶対値をＥb とするとドレイン出力抵
抗の周波数依存性の抑制に必要な電界は次式で制限され
る。
たゲート電極ドレイン端近傍の直下の領域でのゼロバイ
アス時におけるエネルギバンドダイアグラムを示す。図
においてＥｃ，Ｅｖ，Ｅｔ，Ｅｆはそれぞれ導電帯の最
低準位，価電子帯の最高準位，深い不純物準位，熱平衡
時のフェルミ準位を表す。さらにソース・ドレイン間の
バイアス変動時のフェルミ準位の変動をＥｆ+とＥｆ-で
表している。フェルミ準位が低周波で変動することによ
り帯電状態を変化させる深い準位の領域は図中ｗt で示
した範囲である。一方、フェルミ準位が高周波で変動す
る際は深い準位はその帯電状態を変化させない。ｐｎ接
合面におけるポテンシャルの傾斜が十分大きい状態で
は、帯電状態を変化させる深い準位の領域ｗt は極めて
狭まるため、ソース・ドレイン・バイアスの低周波変調
時のｗtは高周波変調時のｗt(＝０)とほぼ等しくなり、
ドレイン出力抵抗の周波数依存性は抑制される。ゲート
電極ドレイン端近傍直下ｐｎ接合面における拡散電位の
傾斜、即ち電界の絶対値をＥb とするとドレイン出力抵
抗の周波数依存性の抑制に必要な電界は次式で制限され
る。
【００１４】
【数３】
【００１５】ｐ型半導体層２のうち能動層３直下の領域
が完全には空乏化していない状態では電界Ｅbは次式で
与えられる。
が完全には空乏化していない状態では電界Ｅbは次式で
与えられる。
【００１６】
【数４】
【００１７】ｐ型半導体層２が全域で完全に空乏化して
いる状態では電界Ｅbは次式で与えられる。
いる状態では電界Ｅbは次式で与えられる。
【００１８】
【数５】
【００１９】ここでＮS，ｄSはそれぞれ半絶縁性基板１
中の不純物がアクセプタ型であるとしたときの濃度と基
板中の空乏層幅を表す。またＶbsは半絶縁性基板１と能
動層３を直接接合した際に生じる拡散電位であり、ＮD
がＮCよりも小さければＶbiと同様に次式で近似され
る。
中の不純物がアクセプタ型であるとしたときの濃度と基
板中の空乏層幅を表す。またＶbsは半絶縁性基板１と能
動層３を直接接合した際に生じる拡散電位であり、ＮD
がＮCよりも小さければＶbiと同様に次式で近似され
る。
【００２０】
【数６】
【００２１】ＮDがＮC以上であればフェルミ分布として
扱うことによりＶbsが決定される。基板中の不純物がド
ナー型の場合でもＶbsを計算すれば数５でＮS を負にし
て同様に解析される。
扱うことによりＶbsが決定される。基板中の不純物がド
ナー型の場合でもＶbsを計算すれば数５でＮS を負にし
て同様に解析される。
【００２２】ＧａＡｓ半導体を用いた図１の構造で能動
層３を高濃度薄膜とした場合に、数１及び数３をともに
満たす領域の概略を不純物濃度ＮD，ＮAと拡散電界Ｅb
との関係として図３に示す。本発明はゲート電極ドレイ
ン端直下のｐｎ接合面で定義しているので能動層３とｐ
型層２との接合部に着目する。ｐ型層２が空乏化してい
る状態(ｗpが数１を満足する)ではＥbは数５で通常は基
板の影響が小さいとしてこれを無視すればｐ型層２の不
純物シート濃度Ｐs(＝ＮA×ｗp）に比例するので、図３
でＮA，ＮDを定めればｗpの増加とともにＥbも増加す
る。ｗp が数１を満足しないときＥb は数４で与えら
れ、図３では曲面ＡＢＣＤとして表される。ここでＡ，
Ｂ，Ｃ，Ｄはそれぞれ数４におけるＥbを(ＮA(×１０17
／cm3)，ＮD(×１０17／cm3))＝(１００，６０），
（１，６０），（１，１），（１００，１）に対してプ
ロットした点である。数４より明らかなように、Ｅb は
ＮA，ＮDの双方に対して単調に増加する。図３において
曲線ＥＦはＥb＝２０.０（Ｖ／μｍ）の平面と曲面ＡＢ
ＣＤとの交線であり、Ｅ，Ｆはそれぞれ平面ＮA＝１×
１０17(／cm3)，ＮA＝１×１０19(／cm3）上の点であ
る。本発明の実施領域は曲面ＡＢＥＦと四つの平面Ｅb
＝２０.０(Ｖ／μｍ)，ＮD＝６×１０18(／cm3），ＮA
＝１×１０17(／cm3），ＮA＝１×１０19(／cm3）によ
って囲まれ、曲面ABEFを含まない領域ＡＢＥＦＧＨとな
る。この領域中Ｅb＝２０.０(Ｖ／μｍ)である部分（Ｅ
ＦＧＨ）を薄く塗って示してある。
層３を高濃度薄膜とした場合に、数１及び数３をともに
満たす領域の概略を不純物濃度ＮD，ＮAと拡散電界Ｅb
との関係として図３に示す。本発明はゲート電極ドレイ
ン端直下のｐｎ接合面で定義しているので能動層３とｐ
型層２との接合部に着目する。ｐ型層２が空乏化してい
る状態(ｗpが数１を満足する)ではＥbは数５で通常は基
板の影響が小さいとしてこれを無視すればｐ型層２の不
純物シート濃度Ｐs(＝ＮA×ｗp）に比例するので、図３
でＮA，ＮDを定めればｗpの増加とともにＥbも増加す
る。ｗp が数１を満足しないときＥb は数４で与えら
れ、図３では曲面ＡＢＣＤとして表される。ここでＡ，
Ｂ，Ｃ，Ｄはそれぞれ数４におけるＥbを(ＮA(×１０17
／cm3)，ＮD(×１０17／cm3))＝(１００，６０），
（１，６０），（１，１），（１００，１）に対してプ
ロットした点である。数４より明らかなように、Ｅb は
ＮA，ＮDの双方に対して単調に増加する。図３において
曲線ＥＦはＥb＝２０.０（Ｖ／μｍ）の平面と曲面ＡＢ
ＣＤとの交線であり、Ｅ，Ｆはそれぞれ平面ＮA＝１×
１０17(／cm3)，ＮA＝１×１０19(／cm3）上の点であ
る。本発明の実施領域は曲面ＡＢＥＦと四つの平面Ｅb
＝２０.０(Ｖ／μｍ)，ＮD＝６×１０18(／cm3），ＮA
＝１×１０17(／cm3），ＮA＝１×１０19(／cm3）によ
って囲まれ、曲面ABEFを含まない領域ＡＢＥＦＧＨとな
る。この領域中Ｅb＝２０.０(Ｖ／μｍ)である部分（Ｅ
ＦＧＨ）を薄く塗って示してある。
【００２３】半絶縁性基板中の不純物濃度を１.０×１
０15／cm3、能動層３の不純物濃度と厚さを３.４×１０
17／cm3〜６.０×１０17／cm3，０.０７μｍ 、ソース
・ドレイン領域の不純物濃度と厚さを８.０×１０17／c
m3，０.０７μｍ 、ｐ型半導体層２の厚さを０.０９μ
ｍ(ｗp＝ｗp+)と設定したとき、ｐ型半導体層が全域で
空乏化するためには、数１より、ｐ型層中の不純物濃度
は最高でも１.８×１０17／cm3以下でなければならな
い。図４にこの範囲で閾い値電圧を−０.２Ｖと一定に
保ち、かつ、ｐ型層が全域で空乏化するようにＮAとＮD
を変化させたときのドレイン出力抵抗値ｒd と拡散電界
Ｅbとの関係を示す。ＮAが１.６×１０17／cm3、ＮDが
５.８８×１０17／cm3のときＥbは２０.７(Ｖ／μｍ）
と数３を満足し、ｒd(高周波)は８９(Ω・mm)で、か
つ、次式で定義されるｒdの低下率Δｒdを3.4％と従来
の約５〜６分の１に抑制可能である。
０15／cm3、能動層３の不純物濃度と厚さを３.４×１０
17／cm3〜６.０×１０17／cm3，０.０７μｍ 、ソース
・ドレイン領域の不純物濃度と厚さを８.０×１０17／c
m3，０.０７μｍ 、ｐ型半導体層２の厚さを０.０９μ
ｍ(ｗp＝ｗp+)と設定したとき、ｐ型半導体層が全域で
空乏化するためには、数１より、ｐ型層中の不純物濃度
は最高でも１.８×１０17／cm3以下でなければならな
い。図４にこの範囲で閾い値電圧を−０.２Ｖと一定に
保ち、かつ、ｐ型層が全域で空乏化するようにＮAとＮD
を変化させたときのドレイン出力抵抗値ｒd と拡散電界
Ｅbとの関係を示す。ＮAが１.６×１０17／cm3、ＮDが
５.８８×１０17／cm3のときＥbは２０.７(Ｖ／μｍ）
と数３を満足し、ｒd(高周波)は８９(Ω・mm)で、か
つ、次式で定義されるｒdの低下率Δｒdを3.4％と従来
の約５〜６分の１に抑制可能である。
【００２４】
【数７】
【００２５】以上は不純物の基板深さ方向への濃度分布
を階段接合とした場合であるが、そうでないときも同様
に数３がｒd の周波数依存性を抑制する条件となる。
を階段接合とした場合であるが、そうでないときも同様
に数３がｒd の周波数依存性を抑制する条件となる。
【００２６】図５に本発明をHIGFETに適用した例を示
す。図中２と３，２と４，２と５において数１が満足さ
れｐ型層２は全域で空乏化し、少なくとも２と３に関し
て数３が満足されている。
す。図中２と３，２と４，２と５において数１が満足さ
れｐ型層２は全域で空乏化し、少なくとも２と３に関し
て数３が満足されている。
【００２７】図６に第五の実施例を示す。図においてＧ
ａＡｓ半絶縁性基板１とｐ型半導体層２との間にｎ型半
導体層９を設けた構造で９と２，２と３，２と４，２と
５に関して数１が満足されｐ型層２とｎ型層９はともに
全域で空乏化しており、少なくとも２と３に関して数３
が満足されている。この構造とすることによりソース及
びドレイン領域４，５と半絶縁性基板との間の寄生容量
を低減し素子動作の高速化が可能である。
ａＡｓ半絶縁性基板１とｐ型半導体層２との間にｎ型半
導体層９を設けた構造で９と２，２と３，２と４，２と
５に関して数１が満足されｐ型層２とｎ型層９はともに
全域で空乏化しており、少なくとも２と３に関して数３
が満足されている。この構造とすることによりソース及
びドレイン領域４，５と半絶縁性基板との間の寄生容量
を低減し素子動作の高速化が可能である。
【００２８】
【発明の効果】本発明によれば、ｐ型半導体層と高濃度
薄膜の能動層との接合面における電界の絶対値がゼロバ
イアス条件下で２０.０Ｖ／μｍ 以上となるようにｐ型
半導体層の濃度と厚さを設定することにより、ドレイン
出力抵抗値を高い値に保持したまま周波数依存性の指標
となる低下率Δｒd を従来以下に抑制することが可能と
なる。
薄膜の能動層との接合面における電界の絶対値がゼロバ
イアス条件下で２０.０Ｖ／μｍ 以上となるようにｐ型
半導体層の濃度と厚さを設定することにより、ドレイン
出力抵抗値を高い値に保持したまま周波数依存性の指標
となる低下率Δｒd を従来以下に抑制することが可能と
なる。
【図１】本発明を適用するｐ型半導体バッファ層を有す
るＭＥＳＦＥＴ構造の断面図。
るＭＥＳＦＥＴ構造の断面図。
【図２】図１中ゲートのドレイン端直下基板深さ方向へ
のエネルギバンドダイアグラム。
のエネルギバンドダイアグラム。
【図３】不純物濃度と拡散電界を軸とする本発明の領域
の説明図。
の説明図。
【図４】ドレイン出力抵抗値と拡散電界の関係の特性
図。
図。
【図５】本発明のＨＩＧＦＥＴへの適用例の説明図。
【図６】本発明の第五の実施例の断面図。
１…半絶縁性半導体基板、２…ｐ型半導体層、３…能動
層となるｎ型半導体層、４…高密度不純物のｎ型半導体
ソース領域、５…高密度不純物のｎ型半導体ドレイン領
域、６…ソース電極、７…ゲート電極、８…ドレイン電
極。
層となるｎ型半導体層、４…高密度不純物のｎ型半導体
ソース領域、５…高密度不純物のｎ型半導体ドレイン領
域、６…ソース電極、７…ゲート電極、８…ドレイン電
極。
Claims (7)
- 【請求項１】半絶縁性基板上に形成された第１の導電型
を有する半導体第１層と、前記半導体第１層の表面に接
して形成された前記半導体第１層とは逆導電型を有し能
動層とソース領域及びドレイン領域を構成する第２導電
型の半導体第２層と、前記半導体第２層の能動層，前記
ソース領域，前記ドレイン領域上にそれぞれゲート，ソ
ース，ドレイン電極とを有する電界効果トランジスタに
おいて、少なくともゲート電極直下の領域で、前記半導
体第１層と前記半導体第２層の接合面での導電キャリア
に対する電界の絶対値がゼロバイアス条件下で２０.０
Ｖ／μｍ 以上の値を有することを特徴とする半導体装
置。 - 【請求項２】請求項１において、能動層となる前記第２
導電型半導体層と前記第１導電型半導体層との接合部に
生じる拡散電位によって前記半導体層は全領域で空乏化
状態となる様に前記半導体第１層が適度な不純物濃度と
厚さを有する半導体装置。 - 【請求項３】請求項１または２において、能動層となる
第２導電型半導体層２が１×１０17／cm3 以上で６×１
０18／cm3 以下の不純物濃度を有する半導体装置。 - 【請求項４】半絶縁性基板上に形成された第１の導電型
を有する半導体第１層と、前記半導体第１層の表面に接
して形成された前記半導体第１層とは逆導電型を有する
第２導電型の半導体第２層と、前記半導体第２層の表面
に接して形成された前記半導体第１層と同一導電型を有
し能動層とソース領域及びドレイン領域を構成する第１
導電型半導体第３層と、前記半導体第３層の前記能動
層，前記ソース領域，前記ドレイン領域上にそれぞれゲ
ート，ソース，ドレイン電極とを有する電界効果トラン
ジスタにおいて、少なくともゲート電極直下の領域で、
前記半導体第２層と前記半導体第３層の接合面での導電
キャリアに対する電界の絶対値がゼロバイアス条件下で
２０.０Ｖ／μｍ 以上の値を有することを特徴とする半
導体装置。 - 【請求項５】請求項４において、前記能動層となる第１
導電型半導体層と第２導電型半導体層との接合部に生じ
る拡散電位によって前記第２導電型半導体層は全領域に
おいて空乏化状態となる様に前記第２導電型半導体層が
適度な不純物濃度と厚さを有することと、前記第２導電
型半導体層と前記第１導電型半導体層との接合部に生じ
る拡散電位によって前記第１導電型半導体層は全領域に
おいて空乏化状態となる様に前記第１導電型半導体層が
適度な不純物濃度と厚さを有する半導体装置。 - 【請求項６】請求項４または５において、前記能動層と
なる前記第１導電型半導体層が１×１０17／cm3 以上で
６×１０18／cm3 以下の不純物濃度を有する半導体装
置。 - 【請求項７】請求項１，２，３，４，５または６におい
て、半導体装置を用いた集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27698192A JPH06132310A (ja) | 1992-10-15 | 1992-10-15 | 半導体装置およびそれを用いた集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27698192A JPH06132310A (ja) | 1992-10-15 | 1992-10-15 | 半導体装置およびそれを用いた集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132310A true JPH06132310A (ja) | 1994-05-13 |
Family
ID=17577109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27698192A Pending JPH06132310A (ja) | 1992-10-15 | 1992-10-15 | 半導体装置およびそれを用いた集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132310A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003026013A1 (fr) * | 2001-09-14 | 2003-03-27 | Matsushita Electric Industrial Co., Ltd. | Dispositif semi-conducteur |
-
1992
- 1992-10-15 JP JP27698192A patent/JPH06132310A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003026013A1 (fr) * | 2001-09-14 | 2003-03-27 | Matsushita Electric Industrial Co., Ltd. | Dispositif semi-conducteur |
| US7012285B2 (en) | 2001-09-14 | 2006-03-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
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