KR20030082933A - 반도체 장치 - Google Patents

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마쯔시다덴기산교 가부시키가이샤
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Abstract

FET가 오프시의 용량 성분을 저감시키며, 고주파대에서의 삽입 손실의 저감과 분리 특성의 향상을 도모한 반도체 장치를 제공한다. 1014cm-3이상 1016cm-3이하의 p형 또는 n형 불순물을 갖는 반절연성 반도체(25) 상에, 1010cm-3이상 1014cm-3이하의 불순 농도를 갖는 버퍼층(24)과, 버퍼층의 상부에 1015cm-3이상 1017cm-3이하의 p형 또는 n형 불순물 농도를 갖는 활성층(23)이 형성된 반도체 기판 상에, 게이트 길이가 0.8㎛ 이하의 게이트 전극을 갖는 FET(30a, 30b)가 형성되며, FET를 n개 조합하여, 1 ≤m ≤n-1(n, m은 정수, n > 1)로 한 경우, m번째의 FET의 드레인 단자와 (m+1)번째의 FET의 소스 단자가 접속되고, 1번째부터 n번째까지의 모든 FET의 게이트 전극에 저항(41a, 41b)이 접속되며, 저항의 타단이 모두 동일 전위로 결합된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
종래의 MESFET(이하, 간단히 FET로도 칭함)에 대해서, 도 11a, 도 11b, 도 11c, 도 12a, 및 도 12b를 참조하여 설명한다. 도 11a는, GaAs 반절연성 기판 상에 형성된 MESFET의 온(on)시의 단면 구조도를, 도 11b는, 도 11a에 대응하는 등가 회로도를, 도 11c는, 도 11a의 FET를 스위치 동작시키는 경우의 회로도를, 도 12a는 오프(off)시의 단면 구조도를, 도 12b는 도 12a에 대응하는 등가 회로도를 각각 도시한다.
도 11a 및 도 11b에서, 10a는 소스 전극, 10b는 드레인 전극, 11a는 쇼트키 게이트 전극, 21은 GaAs 오믹 접촉(ohmic contact)층, 22는 AlGaAs 논-도프층, 23은 AlGaAs 활성층, 24는 AlGaAs층과 GaAs층이 번갈아 적층된 버퍼층, 25는 GaAs 반절연성 반도체 기판이다. 또한, 27a는 공핍층이다.
또, Cgs_on은 온시의 게이트-소스간 용량, Cgd_on은 온시의 게이트-드레인간 용량, Cds_on은 온시의 드레인-소스간 용량, Rch는 온시의 채널 저항, Rc1은 소스 전극(10a)과 오믹 접촉층(24)의 접촉 저항, Rc2는 드레인 전극(10b)과 오믹접촉층(24)의 접촉 저항, Rin1은 소스-게이트간에 존재하는 Rch 이외의 저항 성분, Rin2는 드레인-게이트간에 존재하는 Rch 이외의 저항 성분을 나타낸다.
도 11c에서, 30a는 FET, 40a, 40b, 41a는 바이어스 저항, 50은 입력 단자, 51은 출력 단자, 52는 드레인-소스 바이어스 단자, 53은 게이트 바이어스 단자이다.
또한, 도 12a는 오프시의 FET(30a)의 단면 구조도를 도시하는데, 도 12a가 도 11a와 다른 점은, Cgs_off가 오프시의 게이트-소스간 용량, Cgd_off가 오프시의 게이트-드레인간 용량, Cds_off가 오프시의 드레인-소스간 용량인 점과, Rch가 등가 회로상, 무시할 수 있을 정도로 크다는 점이다.
종래예에 도시하는 FET(30a)의 게이트 폭은 1mm이고, 게이트 전극(11a)은 0.5㎛의 게이트 길이를 가지고 있다. Rch의 표준적인 값은 1.0 Ω/mm이다.
다음에, 이상과 같이 구성된 종래의 FET를 스위치 동작시키는 방법에 대해서 설명한다.
먼저, FET를 온 상태로 하기 위해서는, 드레인-소스 바이어스 단자(52)에 0V를, 게이트 바이어스 단자(53)에 0V 또는 쇼트키 장벽 전위(약 0.7V) 이하의 양의 전압을 각각 인가한다. 이것에 의해, FET(30a)는 순 바이어스 조건으로 되어, 드레인-소스간이 온으로 된다. 이 때, 도 11a에 도시하는 바와 같이, FET(30a)의 채널이 열린 상태로 되며, 신호의 전달이 가능하게 되어, A점에서 B점으로 신호가 전달된다.
이 때, 도 11b에서 도시하는 바와 같이, FET의 게이트 밑의 영역의 등가 회로는, Cgs_on과 Cgd_on의 직렬 용량, Cds_on, 및 Rch의 병렬 접속 회로로 나타내어지는데, 통상, 이동체 통신에서 이용되는 주파수대에서는, 임피던스적으로는 Rch가 용량 성분보다도 훨씬 작아서 지배적이다. 종래예에서의 온일 때의 FET 내부의 저항 성분의 총합을 나타내는 온 저항(Ron)은 약 1.5Ω이다.
스위치 회로가 온일 때의 특성을 나타내는 삽입 손실은 Ron에 비례하는데, Ron을 구성하는 저항 성분 중에서는 Rch가 가장 지배적이며, 삽입 손실의 저감에는 Rch를 작게 하는 것이 효과적이다. 일반적으로, Rch는, FET의 게이트 길이가 짧을 수록, 또 게이트 폭(Wg)이 클수록, 혹은 활성층 농도가 높을수록 작아지지만, 동시에 Cgs_On, Cgd_on, Cds_on 뿐만 아니라, 오프시의 용량인 Cgs_off, Cgd_off, Cds_off도 커진다.
한편, 도 12a에 도시하는 바와 같이, FET를 오프 상태로 하기 위해서는, 드레인 단자와 소스 단자의 전위는 그대로 두고, 게이트-소스간 전위를 FET의 임계값 전압 이하로 설정한다. 이것에 의해, FET의 채널이 닫혀, FET는 오프 상태로 된다. 도 12b에 오프 상태의 FET의 등가 회로를 도시하는데, 이 도면으로부터, 오프시에는, Cgs_off, Cgd_ off의 직속 용량과 Cds_off의 병렬 용량이 지배적인 것을 알 수 있다. 예를 들면, 게이트 폭 1mm의 FET의 경우, 상기 용량의 총합은 약 0.1pF이다. 스위치 회로의 오프시의 특성을 나타내는 분리(isolation) 특성은, 입력으로부터 출력에의 신호의 누설을 나타내는데, 입출력간의 용량 성분이 클수록 분리 특성은 열화한다.
그러나, 상기 종래의 구성에서는, 삽입 손실을 저감시키기 위해서 게이트 길이를 단축하고, 온 저항값을 작게 하고자 하면 Cds가 커지고, 또 활성층 농도를 높이거나 게이트 폭을 크게 하면 Cds 뿐만 아니라 Cgs, Cgd도 커져, 높은 주파수대에서의 삽입 손실이 열화한 후, 분리 특성도 열화하는 문제가 있었다.
또, FET를 신호 경로와 병렬로 접속하여 사용하는 경우에도, 오프 경로의 용량 성분의 증가에 의해 온 경로의 삽입 손실이 열화하는 문제도 있었다.
본 발명은, 이동체 통신기 등에서 신호의 증폭이나 전환 등을 행하는 반도체 장치, 특히 MES(Metal Semiconductor) FET에 관한 것이다.
도 1a는 본 발명의 실시 형태 1에 의한 반도체 장치인 MESFET의 온시의 단면 구조도,
도 1b는 도 1a에 대응하는 등가 회로도,
도 1c은 도 1a의 FET를 스위치 동작시키는 경우의 회로도,
도 2a는 본 발명의 실시 형태 1에 의한 반도체 장치인 MESFET의 오프시의 단면 구조도,
도 2b는 도 2a에 대응하는 등가 회로도,
도 3a는 본 발명의 실시 형태 2에 의한 반도체 장치인 MESFET의 온시의 단면 구조도,
도 3b는 도 3a에 대응하는 등가 회로도,
도 3c은 도 3a의 FET를 스위치 동작시키는 경우의 회로도,
도 4a는 본 발명의 실시 형태 2에 의한 반도체 장치인 MESFET의 오프시의 단면 구조도,
도 4b는 도 4a에 대응하는 등가 회로도,
도 5a는 본 발명의 실시 형태 3에 의한 반도체 장치인 MESFET의 온시의 단면 구조도,
도 5b는 도 5a에 대응하는 등가 회로도,
도 5c은 도 5a의 FET를 스위치 동작시키는 경우의 회로도,
도 6a는 본 발명의 실시 형태 3에 의한 반도체 장치인 MESFET의 오프시의 단면 구조도,
도 6b는 도 6a에 대응하는 등가 회로도,
도 7a는 본 발명의 실시 형태 4에 의한 반도체 장치인 듀얼 게이트 MESFET의 온시의 단면 구조도,
도 7b는 도 7a에 대응하는 등가 회로도,
도 7c은 도 7a의 FET를 스위치 동작시키는 경우의 회로도,
도 8a는 본 발명의 실시 형태 4에 의한 반도체 장치인 듀얼 게이트 MESFET의 오프시의 단면 구조도,
도 8b는 도 8a에 대응하는 등가 회로도,
도 9a는 본 발명의 실시 형태 5에 의한 반도체 장치인 듀얼 게이트 MESFET의 온시의 단면 구조도,
도 9b는 도 9a에 대응하는 등가 회로도,
도 9c은 도 9a의 FET를 스위치 동작시키는 경우의 회로도,
도 10a는 본 발명의 실시 형태 5에 의한 반도체 장치인 듀얼 게이트 MESFET의 오프시의 단면 구조도,
도 10b는 도 10a에 대응하는 등가 회로도,
도 11a는 종래의 MESFET의 온시의 단면 구조도,
도 11b는 도 11a에 대응하는 등가 회로도,
도 11c은 도 11a의 FET를 스위치 동작시키는 경우의 회로도,
도 12a는 종래의 MESFET의 오프시의 단면 구조도,
도 12b는 도 12a에 대응하는 등가 회로도,
도 13은 종래의 1단 구성 FET와 본 발명의 2단 구성 FET에서의 삽입 손실의 주파수 특성을 도시하는 도면이다.
본 발명은, 상기 문제점을 해결하는 것으로, 그 목적은, FET가 오프시의 용량 성분을 저감시켜, 삽입 손실의 저감과 분리 특성의 향상을 도모한 반도체 장치를 제공하는 것이다.
상기의 목적을 달성하기 위해서, 본 발명에 관한 제1 반도체 장치는, 1014cm-3이상 1016cm-3이하의 p형 또는 n형 불순물을 갖는 반절연성 반도체 상에, 1010cm-3이상 1014cm-3이하의 불순 농도를 갖는 버퍼층과, 상기 버퍼층의 상부에 1015cm-3이상 1017cm-3이하의 p형 또는 n형 불순물 농도를 갖는 적어도 한 층의 활성층이 형성된 반도체 기판 상에, 0.8㎛ 이하의 게이트 길이를 갖는 게이트 전극을 갖는 전계 효과 트래지스터(FET)가 형성되며, FET를 n개 조합하여, 1 ≤m ≤n-1(n, m은 정수, n > 1)로 한 경우, m번째의 FET의 드레인 단자와 (m+1)번째의 FET의 소스 단자가 접속되고, 1번째부터 n번째까지의 모든 FET의 게이트 전극에 저항이 접속되며, 저항의 타단이 모두 동일 전위로 결합되는 것을 특징으로 한다.
이 구성에서, 반절연성 반도체의 불순물 농도를 1014cm-3이상 1016cm-3이하의 범위로 한 이유로서는, 불순물 농도가 1014cm-3보다 낮거나 또는 1016cm-3보다 높으면, 충분한 기능을 얻을 수 없기 때문이다. 또, 버퍼층의 불순물 농도를 1010cm-3이상 1014cm-3이하의 범위로 한 이유로서는, 불순물 농도가 1010cm-3보다 낮거나 1014cm-3보다 높으면, 버퍼층으로서 충분한 기능을 얻을 수 없기 때문이다. 또, 활성층의 불순물 농도를 1015cm-3이상 1017cm-3이하의 범위로 한 이유로서는, 불순물 농도가 1015cm-3보다 낮거나 1017cm-3보다 높으면, 활성층으로서 충분한 기능을 얻을 수 없기 때문이다.
제1 반도체 장치에 있어서, FET가 모두 오프 상태에서, 1번째의 FET의 게이트-드레인간 용량값을 1번째의 FET의 게이트-소스간 용량값의 2/3 이하로, n번째의 FET의 게이트-소스간 용량값을 n번째의 FET의 게이트-드레인간 용량의 2/3 이하로, 2 ≤m의 경우에는, 2번째부터 n-1번째까지의 FET의 게이트-소스간 용량값 및 게이트-드레인간 용량값을, 1번째의 FET의 게이트-소스간 용량값 또는 n번째의 FET의 게이트-드레인간 용량값의 2/3 이하로 하는 것이 바람직하다.
이 구성에서, 각 전극간의 용량비를 2/3 이하로 하는 이유는, 2/3보다도 크면, 저항값의 증대에 의한 삽입 손실의 증가분이, 용량 저감에 의한 삽입 손실의 저감 효과를 상회하여, 충분한 효과를 얻을 수 없기 때문이다.
또, 제1 반도체 장치에 있어서, 버퍼층 상에 전극이 형성되며, 이 전극에 제1 전압을 상한으로 하고 제2 전압을 하한으로 하는 임의의 전압이 인가되는 것이 바람직하다. 여기서, 제1 전압 및 제2 전압은, 각각 스위치 회로의 제어 전압의 높은 값 및 낮은 값을 나타낸다.
또, 제1 반도체 장치에 있어서, m번째의 FET의 드레인 단자와 (m+1)번째의 FET의 소스 단자와의 접속점에 제1 전압을 상한으로 하고 제2 전압을 하한으로 하는 임의의 전압이 인가되는 것이 바람직하다. 여기서, 제1 전압 및 제2 전압은, 각각 스위치 회로의 제어 전압의 높은 값 및 낮은 값을 나타낸다.
상기의 목적을 달성하기 위해서, 본 발명에 관한 제2 반도체 장치는, 1014cm-3이상 1016cm-3이하의 p형 또는 n형 불순물을 갖는 반절연성 반도체 상에, 1010cm-3이상 1014cm-3이하의 불순 농도를 갖는 버퍼층과, 상기 버퍼층의 상부에 1015cm-3이상 1017cm-3이하의 p형 또는 n형 불순물 농도를 갖는 적어도 한 층의 활성층이 형성된 반도체 기판 상에, 0.8㎛ 이하의 게이트 길이를 갖는 n(n > 1)개의 게이트 전극을 갖는 멀티 게이트 FET가 형성되며, 1번째부터 n번째까지의 모든 게이트 전극에 저항이 접속되며, 저항의 타단이 모두 동일 전위로 결합되는 것을 특징으로 한다.
이 구성에서, 불순물 농도의 범위를 설정한 이유는, 제1 반도체 장치와 같다.
제2 반도체 장치에 있어서, 멀티 게이트 FET가 오프 상태에서, 제1 게이트-드레인간 용량값을 제1 게이트-소스간 용량의 2/3 이하로, 상기 제n 게이트-소스간 용량값을 상기 제n 게이트-드레인간 용량의 2/3 이하로 하는 것이 바람직하다. 이 구성에서, 각 전극 사이의 용량비를 2/3 이하로 하는 이유는, 2/3보다도 크면, 저항값의 증대에 의한 삽입 손실의 증가분이, 용량 저감에 의한 삽입 손실의 저감 효과를 상회하여, 충분한 효과를 얻을 수 없기 때문이다.
또, 제2 반도체 장치에 있어서, 버퍼층 상에 전극이 형성되며, 이 전극에 제1 전압을 상한으로 하고 제2 전압을 하한으로 하는 임의의 전압이 인가되는 것이 바람직하다. 여기서, 제1 전압 및 제2 전압은, 각각 스위치 회로의 제어 전압의 높은 값 및 낮은 값을 나타낸다.
또, 제2 반도체 장치에 있어서, l ≤m ≤n-1(m은 정수)로 한 경우, 제m번째의 게이트 전극과 제(m+1) 게이트 전극간의 활성층 상에 상당하는 영역에 전극이 설치되며, 이 전극에 제1 전압을 상한으로 하고 제2 전압을 하한으로 하는 임의의 전압이 인가되는 것이 바람직하다. 여기서, 제1 전압 및 제2 전압은, 각각 스위치 회로의 제어 전압의 높은 값 및 낮은 값을 나타낸다.
제1 및 제2 반도체 장치에 있어서, 버퍼층은, 이종 반도체를 2층 이상 복수층 적층하여 형성되고, 버퍼층 중 어느 것의 층 위에 전극이 형성되며, 이 전극에 제1 전압을 상한으로 하고 제2 전압을 하한으로 하는 임의의 전압이 인가되는 것이 바람직하다. 여기서, 제1 전압 및 제2 전압은, 각각 스위치 회로의 제어 전압의 높은 값 및 낮은 값을 나타낸다.
이하, 본 발명의 적절한 실시 형태에 대해서, 도면을 참조하여 설명한다.
(실시 형태 1)
이하, 본 발명의 실시 형태 1에 의한 반도체 장치인 MESFET에 대해서, 도 1a, 도 1b, 도 1c, 도 2a, 및 도 2b를 참조하여 설명한다.
도 1a는 GaAs 반절연성 기판 상에 형성된 MESFET의 온시의 단면 구조도를, 도 1b는 도 1a에 대응하는 등가 회로도를, 도 1c는 도 1a의 FET를 스위치 동작시키는 경우의 회로도를, 도 2a는 MESFET의 오프시의 단면 구조도를, 도 2b는 도 2a에 대응하는 등가 회로도를 각각 도시한다.
도 1a에서, 10a는 FET(30a)의 소스 전극, 10b는 FET(30a)의 드레인 전극인 동시에 FET(30b)의 소스 전극이고, 11a는 FET(30a)의 쇼트키 게이트 전극, Cgs11_on은 FET(30a)의 온시의 게이트-소스간 용량, Cgd11_on은 FET(30a)의 온시의 게이트-드레인간 용량, Cds11_on은 FET(30a)의 온시의 드레인-소스간 용량, Rch1은 FET(30a)의 온시의 채널 저항이다.
또, 10c는 FET(30b)의 드레인 전극, 11b는 FET(30b)의 쇼트키 게이트 전극이고, Cgs22_on은 FET(30b)의 온시의 게이트-소스간 용량, Cgd22_on은 FET(30b)의 온시의 게이트-드레인간 용량, Cds22_on은 FET(30b)의 온시의 드레인-소스간 용량, Rch2은 FET(30b)의 온시의 채널 저항이다.
또, 21은 막 두께 100nm, 불순물 밀도 1.0 ×1018/cm-3의 GaAs 오믹 접촉층이고, 22는 막 두께 20nm, 불순물 밀도 1.0 ×1015/cm-3의 AlGaAs 논-도프층이고, 23은 막 두께 500nm, 불순물 밀도 2.0 ×1018/cm-3의 AlGaAs 활성층이고, 24는 막 두께 5nm의 AlGaAs층과 막 두께 5nm의 GaAs층이 각각 5층 번갈아 적층된, 불순물 밀도 1.0 ×1015/cm-3의 초격자 구조의 버퍼층이고, 25는 기판 두께 450㎛, 불순물 밀도 1.0 ×l015/cm-3의 GaAs 반절연성 반도체 기판이다. 또, 27a, 27b는 공핍층이다. Rch1과 Rch2의 표준적인 값은 1.0 Ω/mm이다. 게이트 전극(11a, 11B)은 모두 0.5㎛의 게이트 길이를 가지고 있다.
본 실시 형태에서는, FET(30a, 30b)는 활성층(23)을 공유하지만, 동일 반도체 기판 상에 형성된 다른 FET와는 활성층(23)을 공유하지 않도록, 에칭에 의해 분리되어 있다.
도 2a는 오프시의 FET의 단면 구조도인데, 도 2a의 구성이 도 1a와 다른 점은, Cgs11_off가 FET(30a)의 오프시의 게이트-소스간 용량, Cgd11_off가 FET(30a)의 오프시의 게이트-드레인간 용량, Cds11_off가 FET(30a)의 오프시의 드레인-소스간 용량, Cgs22_off가 FET(30b)의 오프시의 게이트-소스간 용량, Cgd22_off가 FET(30b)의 오프시의 게이트-드레인간 용량, Cds22_off가 FET(30b)의 오프시의 드레인-소스간 용량인 점과, Rch1, Rch2가 등가 회로상, 무시할 수 있을 정도로 크다는 점이다.
다음에, 이상과 같이 구성된 실시 형태 1에 의한 FET를 스위치 동작시키는 방법에 대해서 설명한다.
먼저, 도 1a에 도시하는 바와 같이, FET(30a, 30b)가 온 상태, 즉 A점(이 경우 소스 단자)으로부터 B점(이 경우 드레인 단자)으로 신호를 전송하는 경우에 대해서 설명한다. 각 FET를 온 상태로 하기 위해서, 소스 단자와 드레인 단자를 0V로, 게이트 단자를 0.3V로 설정한다. 이 때, 게이트-드레인간, 및 게이트-소스간에 0.3V의 순방향 전압이 인가된다. 이것에 의해, 각 FET의 채널이 충분히 열린 상태로 되기 때문에, A점으로부터 B점으로 신호가 전달된다.
또, 도 1b에 도시하는 바와 같이, 예를 들면 FET(30a)의 게이트 밑의 영역의 등가 회로는, Cgs11_on과 Cgd11_on의 직렬 용량, Cds11_on, Rch1의 병렬 접속 회로로 나타내어지는데, 통상, 이동체 통신에서 이용되는 주파수대에서는, 임피던스적으로는 Rch1이 용량 성분보다도 훨씬 작아서 지배적이다.
한편, 도 2a에 도시하는 바와 같이, FET(30a, 30b)를 오프 상태로 하기 위해서는, 드레인 단자와 소스 단자의 전위는 0V 그대로 하고, 게이트 전압을 임계값 전압 이하의 값, 이 경우 -3V로 설정한다. 이것에 의해, FET(30a, 30b)의 채널이 닫혀, 양 FET는 off 상태로 된다.
본 실시 형태에서는, 상기 활성층 농도와 상기 활성층 두께를 이용함으로써, 게이트 전압 -3V에서, FET(30a, 30b)가 충분히 오프할 뿐만 아니라, 전극(10b) 밑의 활성층 중의 전하가 부족하기 때문에, 게이트(11a)의 전극(10b)측 공핍층(272a)과 게이트(11b)의 전극(10b)측 공핍층(271b)이, 각각, 게이트 전극(11a)의 10a측공핍층(271a) 및 게이트(11b)의 10c측 공핍층(272b)보다도 크게 확대된다. 이 결과, Cgd11_off 및 Cgs22_off가, 각각, Cgs11_off 및 Cgd22_off보다도 작게(2/3 이하로) 되기 때문에, 도 2b의 등가 회로에서의 A-B간의 용량을 작게 할 수 있다. 본 실시 형태의 경우, A-B간의 용량값은 0.03pF 이하이고, 종래 구성의 약 1/3이다. 여기서, FET의 단 수를 2단으로 하면, 온 저항은 2배로 되는데, 도 13에 도시하는 바와 같이, 용량값의 저감에 의해 주파수 특성이 개선되기 때문에, 임계점 이상의 주파수에서는, FET를 2단으로 한 쪽이 삽입 손실은 작아진다.
또, 본 실시 형태에서는, 활성층을 균질의 AlGaAs층으로 하였지만, 싱글 헤테로 구조나, 더블 헤테로 구조에서도 동일한 효과를 얻을 수 있는 것은 말할 필요도 없다. 또, 본 실시 형태에서는, 버퍼층으로서 초격자 구조를 이용하였지만, 그 밖의 다른 구조에서도 동일한 효과를 얻을 수 있는 것은 말할 필요도 없다.
(실시 형태 2)
이하, 본 발명의 실시 형태 2에 의한 반도체 장치인 MESFET에 대해서, 도 3a, 도 3b, 도 3c, 도 4a, 및 도 4b를 참조하여 설명한다.
도 3a는 GaAs 반절연성 기판 상에 형성된 MESFET의 온시의 단면 구조도를, 도 3b는 도 3a에 대응하는 등가 회로도를, 도 3c는 도 3a의 FET를 스위치 동작시키는 경우의 회로도를, 도 4a는 MESFET의 오프시의 단면 구조도를, 도 4b는 도 4a에 대응하는 등가 회로도를 각각 도시한다.
실시 형태 2의 구성이 실시 형태1과 다른 점은, 버퍼층(24)에, 전압 인가용 오믹 전극(12)을 접속한 점에 있다. 버퍼층(24)은 이종의 반도체를 5층씩 적층하고 있는데, 본 실시 형태에서는, 그 중 상층부터 각 2층을 제거한 후에 오믹 전극(12)을 접속하고 있다.
다음에, 이상과 같이 구성된 실시 형태 2에 의한 FET를 스위치 동작시키는 방법에 대해서 설명한다.
먼저, 도 3a에 도시하는 바와 같이 FET(30a, 30b)가 온 상태, 즉 A점(이 경우 소스 단자)로부터 B점(이 경우 드레인 단자)으로 신호를 전송하는 경우에 대해서 설명한다. 각 FET를 온 상태로 하기 위해서는, 소스 단자와 드레인 단자를 0V로, 게이트 단자를 0.3V로 설정한다. 이 때, 게이트-드레인간, 및 게이트-소스간에 0.3V의 순방향 전압이 인가된다. 이것에 의해, 각 FET의 채널이 충분히 열린 상태로 되기 때문에, A점으로부터 B점으로 신호가 전달된다. 이 때, 전압 인가용 오믹 전극(12)에는 0V의 전압이 인가되고 있다.
또, 도 3b에 도시하는 바와 같이, 예를 들면 FET(30a)의 게이트 밑의 영역의 등가 회로는, Cgs11_on과 Cgd11_on의 직렬 용량, Cds11_on, Rchl의 병렬 접속 회로로 나타내어지는데, 통상, 이동체 통신에서 이용되는 주파수대에서는, 임피던스적으로는 Rch1이 용량 성분보다도 훨씬 작아서 지배적이다. FET(30a, 30b)의 온시의 저항은 Rch1과 Rch2의 합으로 근사되는데, 게이트 폭 2mm의 FET를 이용함으로써, 온 저항은 1.5Ω이하로 된다.
한편, 도 4a에 도시하는 바와 같이, FET(30a, 30b)를 오프 상태로 하기 위해서는, 드레인 단자와 소스 단자의 전위는 0V 그대로 하고, 게이트 전압을 임계값 전압 이하의 값, 이 경우 -3V로 설정한다. 이것에 의해, FET(30a, 30b)의 채널이닫혀, 양 FET는 오프 상태로 된다.
이 때, 전압 인가용 오믹 전극(12)에는 0V의 전압이 인가되고 있다. 외부 오믹 전극의 전위를 0V로 설정함으로써, 온시의 공핍층(27a, 27b)에서 사이에 끼워진 영역의 전하를 접지로 흘려보낼 수 있고, 그 결과, 오프시의 게이트 밑의 공핍층은 활성층 전체로 확대되어 한 개의 공핍층(27c)을 형성한다. 이것에 의해, Cdg11_off, Cgs22_off를 무시할 수 있을 정도로 작게 할 수 있다. 따라서, 오프시에는, Cds12_off가 지배적으로 되어, 오프시의 FET의 직렬 용량 성분을 저감할 수 있다. 본 실시 형태의 경우, Cds12_off의 값은 0.02pF이고, 종래 구성의 약 1/5이 다.
또한, 본 실시 형태에서는, 버퍼층(24) 상에 전압 인가용 오믹 전극(12)을 형성하였지만, GaAs 반절연성 반도체 기판(25) 상에서도 동일한 효과를 기대할 수 있는 것은 말할 필요도 없다. 또, 전압 인가용 전극으로서 오믹 금속을 이용하였지만, 쇼트키 접합 금속이어도 동일한 효과를 얻을 수 있다.
(실시 형태 3)
이하, 본 발명의 실시 형태 3에 의한 반도체 장치인 MESFET에 대해서, 도 5a, 도 5b, 도 5c, 도 6a, 및 도 6b를 참조하여 설명한다.
도 5a는 GaAs 반절연성 기판 상에 형성된 MESFET의 온시의 단면 구조도를, 도 5b는 도 5a에 대응하는 등가 회로도를, 도 5c는 도 5a의 FET를 스위치 동작시키는 경우의 회로도를, 도 6a는 MESFET의 오프시의 단면 구조도를, 도 6b는 도 6a에 대응하는 등가 회로도를 각각 도시한다.
실시 형태 3이 실시 형태 1과 다른 점은, 바이어스 인가 단자(54)로부터 저항기(42)를 통해, FET(30a)의 드레인 전극이자 FET(30a)의 소스 전극인 오믹 전극(10b)(도 5c의 점 C)에 2.7V의 전압을 인가하고 있는 점에 있다.
이 구성에 의하면, 실시 형태 2와 같이, 버퍼층(24) 상에 전압 인가용 오믹 전극(12)을 형성하지 않고, FET(30a, 30b)의 오프시에 공핍층(27c)을 용이하게 형성할 수 있다. 본 실시 형태의 경우, Cds12_off의 값은 0.02pF이고, 종래 구성의 약 1/5이다.
또한, 본 실시 형태에서는, 바이어스 인가 단자(54)에 2.7V의 전압을 인가하였지만, 바이어스 인가 단자(54)에 인가하는 필요 최소한의 전압은, 입력되는 전력과, FET의 임계값에 의해서 결정되기 때문에, 2.7V와 다른 전압이어도 동일한 효과를 얻을 수 있는 것은 말할 필요도 없다.
(실시 형태 4)
이하, 본 발명의 실시 형태 4에 의한 반도체 장치인 MESFET에 대하여, 도 7a, 도 7b, 도 7c, 도 8a, 및 도 8b를 참조하여 설명한다.
도 7a는 GaAs 반절연성 기판 상에 형성된 듀얼 게이트 MESFET의 온시의 단면 구조도를, 도 7b는 도 7a에 대응하는 등가 회로도를, 도 7c은 도 7a의 FET를 스위치 동작시키는 경우의 회로도를, 도 8a는 듀얼 게이트 MESFET의 오프시의 단면 구조도를, 도 8b는 도 8a에 대응하는 등가 회로도를 각각 도시한다.
도 7a에서, 10a는 소스 전극, 21b는 게이트간 n+ 영역, 10c는 드레인 전극, 11a는 제1 게이트 전극, 11b는 제2 게이트 전극, Cgs11_on은 FET의 온시의 제1 게이트-소스간 용량, Cgd11_on은 FET의 온시의 제1 게이트-게이트간 n+ 영역간 용량, Cds11_on은 FET의 온시의 제1 게이트-게이트간 n+영역간 용량, Rch1은 제l 게이트 영역의 채널 저항, Cgs22_on은 제2 게이트-게이트간 n+ 영역간 용량, Cgd22_on은 제2 게이트-드레인간 용량, Cds22_on은 FET의 온시의 제2 게이트-게이트간 n+ 영역간 용량, Rch2는 제2 게이트 영역의 채널 저항이다.
또, 21은 막 두께 100nm, 불순물 밀도 1.0 ×1018/cm-3의 GaAs 오믹 접촉층이고, 22는 막 두께 20nm, 불순물 밀도 1.0 × 1015/cm-3의 AlGaAs 논-도프층이고, 23은 막 두께 500nm, 불순물 밀도 2.0 × 1018/cm-3의 AlGaAs 활성층이고, 24는 막 두께 5nm의 AlGaAs층과 막 두께 5nm의 GaAs층이 각각 5층 번갈아 적층된, 불순물 밀도 1.0 ×1015/cm-3의 초격자 구조의 버퍼층이고, 25는 기판 두께 450㎛, 불순물 밀도 1.0 ×1015/cm-3의 GaAs 반절연성 반도체 기판이고, 27a는 제1 게이트 전극 밑의 공핍층, 27b는 제2 게이트 전극 밑의 공핍층이다. Rch1과 Rch2의 표준적인 값은 1.5 Ω/mm이다. 게이트 전극(11a, 11b)는 어느 것이든 0.5㎛의 게이트 길이를 가지고 있다.
본 실시 형태에서는, 듀얼 게이트 FET의 제1, 제2 게이트는 활성층(23)을 공유하지만, 동일 반도체 기판 상에 형성된 다른 FET와는 활성층(23)을 공유하지 않도록, 에칭에 의해 분리되어 있다. 본 실시 형태에 나타내는 FET의 게이트 폭은 2mm이다.
도 8a는, 오프시의 FET의 단면 구조도인데, 도 8a의 구성이 도 7a와 다른점은, Cgs11_off가 FET의 오프시의 제1 게이트 소스간 용량, Cgd11_off가 FET의 오프시의 제1 게이트-게이트간 n+ 영역간 용량, Cds11_off가 FET의 오프시의 제1 게이트-게이트간 n+ 영역간 용량, Cgs22_off가 제2 게이트-게이트간 n+ 영역간 용량, Cgd22_off가 제2 게이트-드레인간 용량, Cds22_off가 FET의 오프시의 제2 게이트-게이트간 n+ 영역간 용량인 점과, Rch1과 Rch2가 등가 회로상, 무시할 수 있을 정도로 크다는 점이다.
도 7a의 FET를 스위치 동작시키는 방법에 대해서는, 실시 형태 1의 경우와 동일하다. 실시 형태 1에서의 FET(30a, 30b)의 온시의 저항은 Rch1과 Rch2의 합으로 근사되지만, 본 실시 형태에 의하면, 실시 형태 1에 나타내는 2개의 FET의 직렬 접속 회로의 경우보다도 Rin2를 작게 할 수 있기 때문에, 게이트 폭 2mm의 FET를 이용한 경우의 온 저항은 1.0Ω이하이다.
이와 같이 온 저항을 저감시킬 수 있는 것은 다음의 이유 때문이다. 실시 형태 1과 같이 FET를 2단으로 구성한 경우, FET(30a)의 소스와 FET(30b)의 드레인을 공유하고, 이 공유 부분에 전극(10b)를 형성하기 위해 5㎛ 이상의 간격을 두지 않으면 안되지만, 본 실시 형태와 같이 FET를 듀얼 게이트 구조로 함으로써, 전극(10b)이 불필요하게 되어, n+층만으로 되기 때문에, 2㎛ 정도까지 간격을 좁힐 수 있고, 그 결과로서 온 저항을 저감시킬 수 있다.
(실시 형태 5)
이하, 본 발명의 실시 형태 5에 의한 반도체 장치인 MESFET에 대해서, 도9a, 도 9b, 도 9c, 도 10a, 및 도 10b를 참조하여 설명한다.
도 9a는 GaAs 반절연성 기판 상에 형성된 듀얼 게이트 MESFET의 온시의 단면 구조도를, 도 9b는 도 9a에 대응하는 등가 회로도를, 도 9c는 도 9a의 FET를 스위치 동작시키는 경우의 회로도를, 도 10a는 듀얼 게이트 MESFET의 오프시의 단면 구조도를, 도 10b는 도 10a에 대응하는 등가 회로도를 각각 도시한다.
실시 형태 5의 구성이 실시 형태 4와 다른 점은, 버퍼층(24) 상에 전압 인가용 오믹 전극(12)이 설치되어 있는 점과, 본 실시 형태에서는, 전압 인가용 오믹 전극(12)에 0V의 전압이 인가되고 있다. 이것에 의해, FET의 오프시에 공핍층(27a, 27b) 사이에 끼워진 영역의 전하를 접지로 흘려보낼 수 있고, 그 결과, 오프시의 게이트 밑의 공핍층은 활성층 전체로 확대되어 공핍층(27c)을 형성한다. 이것에 의해, Cdg11_off, Cgs22_off를 무시할 수 있을 정도로 작게 할 수가 있다. 따라서, 오프시에는, Cds12_off가 지배적으로 되어, 오프시의 FET의 직렬 용량 성분을 저감시킬 수 있다. 본 실시예의 경우, Cds12_off의 값은 0.02pF이고, 종래 구성의 약 1/5이다.
또한, 본 실시 형태에서는, 버퍼층(24) 상에 전압 인가용 오믹 전극(12)을 형성하였지만, GaAs 반절연성 반도체 기판(25) 상에서도 동일한 효과를 기대할 수 있는 것은 말할 필요도 없다. 또, 전압 인가용 전극으로서 오믹 금속을 이용하였지만, 쇼트키 접합 금속도 동일한 효과를 얻을 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, FET의 오프시에 활성층 내의 공핍층 폭을 확대하거나, 혹은 활성층을 모두 공핍화하는 것이 가능하므로, 입출력간의 용량 성분을 대폭 저감시킬 수 있고, 우수한 분리 특성을 갖는 반도체 장치를 제공할 수 있다.

Claims (10)

1014cm-3이상 1016cm-3이하의 p형 또는 n형 불순물을 갖는 반절연성 반도체 상에, 1010cm-3이상 1014cm-3이하의 불순 농도를 갖는 버퍼층과, 상기 버퍼층의 상부에 1015cm-3이상 1017cm-3이하의 p형 또는 n형 불순물 농도를 갖는 적어도 한 층의 활성층이 형성된 반도체 기판 상에, 0.8㎛ 이하의 게이트 길이를 갖는 게이트 전극을 갖는 전계 효과 트래지스터(FET)가 형성되며, 상기 FET를 n개 조합하여, 1 ≤m ≤n-1(n, m은 정수, n > 1)으로 한 경우, m번째의 FET의 드레인 단자와 (m+1)번째의 FET의 소스 단자가 접속되고, 1번째부터 n번째까지의 모든 FET의 게이트 전극에 저항이 접속되며, 상기 저항의 타단이 모두 동일 전위로 결합되는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 FET가 모두 오프 상태에서, 상기 1번째의 FET의 게이트-드레인간 용량값을 상기 1번째의 FET의 게이트-소스간 용량값의 2/3 이하로, 상기 n번째의 FET의 게이트-소스간 용량값을 상기 n번째의 FET의 게이트-드레인간 용량의 2/3 이하로, 2 ≤m의 경우에는, 상기 2번째부터 상기 n-1번째까지의 FET의 게이트-소스간 용량값 및 게이트-드레인간 용량값을, 상기 1번째의 FET의 게이트-소스간 용량값 또는 상기 n번째의 FET의 게이트-드레인간 용량값의 2/3 이하로 한 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 버퍼층 상에 전극이 형성되며, 이 전극에 제1 전압을 상한으로 하고 제2 전압을 하한으로 하는 임의의 전압이 인가되는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 m번째의 FET의 드레인 단자와 (m+1)번째의 FET의 소스 단자와의 접속점에 제1 전압을 상한으로 하고 제2 전압을 하한으로 하는 임의의 전압이 인가되는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 버퍼층은, 이종 반도체를 2층 이상 복수층 적층하여 형성되고, 상기 버퍼층 중의 어느 것의 층 위에 전극이 형성되며, 이 전극에 제1 전압을 상한으로 하고 제2 전압을 하한으로 하는 임의의 전압이 인가되는 것을 특징으로 하는 반도체 장치.
1014cm-3이상 1016cm-3이하의 p형 또는 n형 불순물을 갖는 반절연성 반도체 상에, 1010cm-3이상 1014cm-3이하의 불순 농도를 갖는 버퍼층과, 상기 버퍼층의 상부에 1015cm-3이상 1017cm-3이하의 p형 또는 n형 불순물 농도를 갖는 적어도 한 층의 활성층이 형성된 반도체 기판 상에, 0.8㎛ 이하의 게이트 길이를 갖는 n(n > 1)개의 게이트 전극을 갖는 멀티 게이트 FET가 형성되며, 1번째부터 n번째까지의 모든 게이트 전극에 저항이 접속되며, 상기 저항의 타단이 모두 동일 전위로 결합되는 것을 특징으로 하는 반도체 장치.
제6항에 있어서, 상기 멀티 게이트 FET가 오프 상태에서, 제1 게이트-드레인간 용량값을 제1 게이트-소스간 용량의 2/3 이하로, 제n 게이트-소스간 용량값을 제n 게이트-드레인간 용량의 2/3 이하로 한 것을 특징으로 하는 반도체 장치.
제6항에 있어서, 상기 버퍼층 상에 전극이 형성되며, 이 전극에 제1 전압을 상한으로 하고 제2 전압을 하한으로 하는 임의의 전압이 인가되는 것을 특징으로 하는 반도체 장치.
제6항에 있어서, 1 ≤m ≤n-1(m은 정수)로 한 경우, 제m번째의 게이트 전극과 제(m+1) 게이트 전극간의 상기 활성층 상에 상당하는 영역에 전극이 설치되며, 이 전극에 제1 전압을 상한으로 하고 제2 전압을 하한으로 하는 임의의 전압이 인가되는 것을 특징으로 하는 반도체 장치.
제6항에 있어서, 상기 버퍼층은, 이종 반도체를 2층 이상 복수층 적층하여 형성되고, 상기 버퍼층 중 어느 하나의 층 위에 전극이 형성되며, 이 전극에 제1 전압을 상한으로 하고 제2 전압을 하한으로 하는 임의의 전압이 인가되는 것을 특징으로 반도체 장치.
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