KR101152342B1 - 전계 효과 트랜지스터 - Google Patents

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Abstract

제1 영역에 배치된 증가형 트랜지스터 소자와 인접하는 제2 영역에 배치된 공핍형 트랜지스터 소자를 갖는 반도체 기판이 제공된다. 증가형 트랜지스터 소자 인듐 갈륨 포스파이드 식각 저지/쇼트키 콘택층이 채널층 상에 배치된다. 인듐 갈륨 포스파이드막 상에 배치되고, 인듐 갈륨 포스파이드와 다른 제1 막이 배치되고, 제1 막 상에 공핍형 트랜지스터 소자 식각 저지막이 배치된다. 공핍형 트랜지스터 소자 식각 저지막 상에 제2 막이 배치된다. 공핍형 트랜지스터 소자는 제2 막 및 공핍형 트랜지스터 소자 식각 저지막을 통과하여 제1 막에 종료되는 게이트 리세스를 구비하고, 증가형 트랜지스터 소자는 제2 막, 공핍형 트랜지스터 소자 식각 저지막, 제1 막을 통과하여 인듐 갈륨 포스파이드막에서 종료되는 게이트 리세스를 구비한다.

Description

전계 효과 트랜지스터{FIELD EFFECT TRANSISTOR}
본 발명은 전계 효과 트랜지스터에 관한 것이다. 보다 상세하게는, 본 발명은 향상된 노이즈 마진과 문턱 전압 균일도를 갖는 고 전자이동도 전계 효과 트랜지스터(High Electron Mobility Field Effect Transistors; HEMTs)에 관한 것이다.
본 발명이 속하는 기술 분야에서 알려진 바와 같이, 라디오 전파 신호의 증폭시키는 데 제공되는 마이크로 웨이브 및 밀리미터 웨이브 주파수에서 사용되는 액티브 소자는 여러 가지 타입이 있다. 일반적으로 상기 주파수에서 이용되는 흔한 반도체 소자들 중의 하나는 전계 효과 트랜지스터, 특히 금속 반도체 전계 효과 트랜지스터(Metal Semiconductor Field Effect Transistors; MESFETs) 및 고 전자이동도 트랜지스터(High Electron Mobility Transistors; HEMTs). 각각의 상기 트랜지스터들은 갈륨-비소와 같은 3족-5족 물질로 구성된다. 상기 고 전자이동도 트랜지스터와 금속 반도체 전계 효과 트랜지스터 사이의 차이점은 고 전자이동도 트랜지스터에서의 전하는 도핑된 전하 제공층으로부터 비도핑 채널층으로 절단되는 반면, 금속 반도체 전계 효과 트랜지스터에서 전하막과 채널층이 동일 평면에 있다는 점이다. 고 전자이동도 트랜지스터에서 존재로 인하여, 비도핑 채널층의 전하 이동 특성은 금속 반도체 전계 효과 트랜지스터 타입의 구조의 도핑된 채널층의 전하 이 동 특성보다 우수하다. 따라서 고 전자이동도 트랜지스터는 금속 반도체 전계효과 트랜지스터보다 높은 주파수 구동을 제공할 수 있다.
상기 고 전자이동도 트랜지스터에서, 전하 제공층은 알루미늄 갈륨-비소와 같은 일반적으로 넓은 밴드갭 물질로 이루어지는 반면에, 채널층은 갈륨-비소 또는 인듐-갈륨-비소와 같은 낮은 밴드갭 물질로 이루어진다. 밴드갭은 반도체 물질의 가전자대(valence band)와 전도대(conduction band) 사이의 에너지 갭을 의미한다.
일반적으로 고전자 이동도 트랜지스터는 두 가지 종류가 있다. 일 종류는 고 전자이동도 트랜지스터로서 간단하게 일컬어지는 반면에, 다른 종류는 수도몰픽 고전자 이동도 트랜지스터(pseudomorphic high electron mobility transistor; pHEMT)로 일컬어진다. 고 전자이동도 트랜지스터와 수도몰픽 고전자 이동도 트랜지스터의 차이점은, 수도몰픽 고전자 이동도 트랜지스터에 있어서 고전자이동도 트랜지스터 구조에 포함된 하나 이상의 층이 소자의 다른 물질의 격자 상수와 현저히 다른 격자 상수를 갖는 물질로 이루어진다는 점이다. 따라서 결과적으로 비정합된 격자상수로 인하여 채널층을 형성하는 물질의 결정 구조가 변형된다.
상술한 바와 같이, 고 전자이동도 트랜지스터 구조에 있어서 전하는 제공층으로부터 비도핑 채널층으로 이동한다. 3족-5족 물질에서, 도핑된 전하 제공층은 갈륨-알루미늄-비소와 같은 넓은 밴드갭 물질로 이루어지는 반면에, 채널층은 우수한 전자 운송 특성을 갖는 물질로 전형적으로 이루어진다. 일반적으로 갈륨비소와 같은 낮은 밴드갭 물질이 이용된다. 수도몰픽 고전자 이동도 트랜지스터에 있어서, 비도핑 갈륨-비소 채널층은 인듐-갈륨-비소와 같은 낮은 밴드갭 물질로 이루어진 채널층에 의하여 대체된다. 그러나, 고 전자이동도 트랜지스터와 수도몰픽 고전자 이동도 트랜지스터 모두 높은 주파수 마이크로웨이브와 밀리미터웨이브 신호의 증폭을 제공하는 데 사용될 수 있다.
고 전자 이동도 트랜지스터의 낮은 노이즈 및 높은 주파수 응용을 위하여, 소자의 콘택층을 통하여 전자 제공층 상에 형성된 좁은 리세스를 갖는 것이 중요하다. 즉, 리세스 개구는 리세스 내에 배치된 게이트 전극의 게이트 길이보다 단지 조금 긴 것이 바람직하다. 이런 배치를 통하여 상대적으로 높은 주파수 구동 특성 및 상대적으로 낮은 노이즈 특성을 갖는 고 전자이동도 트랜지스터 및 수도몰픽 고 전자 이동도 트랜지스터가 제공될 수 있다. 금속 반도체 전계 효과 트랜지스터에서의 전력 응용에 있어서, 게이트보다 긴 리세스 개구가 상대적으로 높은 게이트-드레인의 항복 전압(breakdown voltage) 특성을 갖는 금속 반도체 전계 효과 트랜지스터를 제공하는 것이 요구된다.
고 전자이동도 트랜지스터에 있어서, 대부분의 고 전자이동도 트랜지스터의 최상단 표면인 식각된 갈륨 알루미늄 비소 표면상에는 수많은 표면 상태가 존재한다. 상기 표면 상태는 갈륨-비소 표면에도 역시 존재한다. 어떤 고안자는 표면 상태를 1014cm-2와 같은 많은 상태를 예상한다. 이런 상태들은 갈륨 및 알루미늄 산화물에 대부분 기인한다. 점유된 상태는, 전자를 포획하여 트랜지스터의 드레인 사이드 상의 게이트 금속 단부에 집중된 전기장을 감소시켜 게이트-드레인 항복 전압 특성을 증가시키는 것이 제안되고 있다.
고 전자이동도 트랜지스터의 항복 전압 특성은 상대적으로 낮은 전력, 낮은 노이즈 응용에 이용되는 것으로 제한되고 있다. 이는, 높은 전자이동도 트랜지스터의 출력 저항이 일반적으로 드레인 바이어스 레벨과 관련되기 때문이다. 낮은 항복 전압 특성은 고 전자이동도 트랜지스터의 구동 드레인 전압을 제한한다. 주어진 DC 전력 레벨에서, 다른 것보다 상대적으로 높은 드레인 전압 및 낮은 드레인 전류에서 높은 전력 응용을 위한 고 전자이동도 트랜지스터를 바이어스하는 데 일반적으로 유용하다. 높은 드레인 전압에서의 바이어스는 고 전자이동도 트랜지스터를 위한 폰은 출력 임피던스를 제공하여 대부분의 응용 분야에서 일반적으로 발생하는 50 옴 시스템 특성 임피던스에 대한 임피던스 정합을 용이하게 한다. 특히, 상기 임피던스 정합은 넓은 구동 주파수에 대하여 용이하게 형성될 수 있다. 또한, 상기 소자로부터 높은 레벨의 무선 주파수 전압 이득을 얻기 위하여 상대적으로 높은 드레인 전압 DC 바이어스에서 상기 소자를 구동하는 것이 일반적으로 필요하다. 그러나 상술한 바와 같이 더 폰은 항복 전압에서 고 전자이동도 트랜지스터를 바이어스하는 것이 바람직함에도 불구하고 이는 일반적으로 불가능하다. 왜냐하면, 고 전자이동도 트랜지스터는 상대적으로 낮은 항복 전압 특성을 갖기 때문이다.
따라서 고 전자이동도 트랜지스터는 상대적으로 낮은 전력, 낮은 노이즈 응용에 이용된다. 왜냐하면, 공지된 고 전자이동도 트랜지스터는 일반적으로 상대적으로 낮은 게이트-드레인 역방향 항복 전압 특성을 갖기 때문이다. 이런 상황은 바람직하지 않다. 왜냐하면, 그렇지 않을 경우, 고 전자이동도 트랜지스터의 높은 주파수 특성 및 상대적으로 높은 이득은 금속 반도체 전계 효과 트랜지스터에 비교할 때 높은 전력 응용에도 유용할 수 있기 때문이다.
본 발명과 관련된 기술 분야에서 알려진 바와 같이, 몇 가지 분야에서 예를 들어 무선 주파수 신호를 이용하여 기판 상의 몇 개의 트랜지스터를 구동하고, 상기 기판의 다른 트랜지스터는 고속 디지털 로직 기능을 제공하는 것이 바람직하다. 고 전자이동도 트랜지스터를 이용하여 고속 로직의 일 형태는 DCFL(Direct Coupled FET Logic) 회로이다. 상기 응용에 있어서, 복수 개의 전계 효과 트랜지스터들이 예를 들어 동일한 반도체 기판 상에 공핍형 전계 효과 트랜지스터(depletion type FET)와 증가형 전계 효과 트랜지스터(Enhancement type FET)와 같이 서로 다른 문턱 전압을 갖는다.
보다 상세하게는, 증가형/공핍형 수도몰픽 고 전자이동도 트랜지스터 기술은 레이더, 통신시스템을 위한 전자적으로 제어되는 것에 대한 이용을 위한 다용도 마이크로웨이브 모놀리식 집적 회로(Microwave Monolithic Integrated Circuit; MMIC) 기술의 진화에 있어서 다음 단계로 보인다. 증가형/공핍형 수도몰픽 고 전자이동도 트랜지스터는 종래 갈륨비소 기초 다용도 MMIC 기술에 대하여 성능, 크기 및 비용의 측면에서 상당한 진보를 제공한다. 갈륨 비소 기초 수도몰픽 고 전자이동도 트랜지스터를 갖는 DCFL을 채용하는 데 있어서의 단점은 낮은 전압 스윙(voltage swing)(약 600㎷)이다. 상기 낮은 전압 스윙은 약 23% 정도의 몰분율의 알루미늄 갈륨 비소의 진성 물질 성질에 기인한다. 또한, 양호한 성능의 DCFL을 채택하기 위하여 다른 중요한 요소는 웨이퍼를 따라 일정한 문턱 전압을 갖는 것이다.
본 발명에 따른 반도체 구조는, 제1 영역에 배치된 공핍형 트랜지스터 소자와 옆에 위치한 제2 영역에 배치된 증가형 트랜지스터 소자를 구비하고, 상기 공핍형 및 증가형 트랜지스터 소자들을 위한 채널층을 갖는 3족-5족 기판 구조를 포함하며, 상기 구조는 상기 채널층의 상부에 배치된 증가형 트랜지스터 소자 인듐 갈륨 포스파이드 식각 저지/쇼트키 콘택막; 상기 인듐 갈륨 포스파이드막 상에 배치된 제1 막; 상기 제1 막 상에 배치된 공핍형 트랜지스터 소자 식각 저지막; 상기 공핍형 트랜지스터 소자 식각 저지막 상에 배치된 제2 막을 포함한다. 상기 공핍형 트랜지스터 소자는 상기 제2 막 및 상기 공핍형 트랜지스터 소자 식각 저지막을 통과하여 상기 제1 막을 노출시키는 게이트 리세스를 구비하고, 상기 증가형 트랜지스터 소자는 상기 제2 막, 상기 공핍형 트랜지스터 소자 식각 저지막 및 상기 제1 막을 통과하여 상기 인듐 갈륨 포스파이드막에서 종료되는 게이트 리세스를 구비한다. 상기 제1 막의 물질은 인듐 갈륨 포스파이드와 다를 수 있다.
상기 인듐 갈륨 포스파이드막 상의 상기 제1 막을 위하여 사용되는 물질은 상기 인듐 갈륨 포스파이드와 다르기 때문에 인듐 갈륨 포스파이드막의 식각 저지 효율은 증가한다.
본 발명의 일 실시예에 있어서, 상기 공핍형 트랜지스터 소자는 상기 제1 막과 쇼트키 콘택하는 게이트 전극을 포함하고, 상기 증가형 트랜지스터 소자는 상기 인듐 갈륨 포스파이드막과 쇼트키 콘택하는 게이트 전극을 포함한다.
본 발명의 일 특징에 따르면, 반도체 구조는 제1 영역에 배치된 공핍형 트랜지스터 소자와 옆에 위치한 제2 영역에 배치된 증가형 트랜지스터 소자를 갖고, 상기 공핍형 및 증가형 트랜지스터 소자들을 위한 채널층을 갖는 3족-5족 기판 구조를 포함한다. 상기 구조는 상기 채널층의 상부에 배치된 증가형 트랜지스터 소자 인듐 갈륨 포스파이드 식각 저지막; 상기 인듐 갈륨 포스파이드막 상에 배치된 알루미늄 갈륨 비소막; 상기 알루미늄 갈륨 비소막 상에 배치된 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막; 상기 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막 상에 배치된 갈륨 비소막을 포함한다. 상기 공핍형 트랜지스터 소자는 상기 알루미늄 비소막 및 상기 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막을 통과하여 상기 알루미늄 갈륨 비소막에서 종료되는 게이트 리세스를 구비하고, 상기 증가형 트랜지스터 소자는 상기 갈륨 비소막, 상기 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막 및 상기 알루미늄 갈륨 비소막을 통과하여 상기 인듐 갈륨 포스파이드막을 노출시키는 게이트 리세스를 구비한다.
본 발명의 일 실시예에 있어서, 상기 공핍형 트랜지스터 소자는 상기 알루미늄 갈륨 비소막과 쇼트키 콘택하는 게이트 전극을 포함하고, 상기 증가형 트랜지스터 소자는 상기 인듐 갈륨 포스파이드막과 쇼트키 콘택하는 게이트 전극을 포함한다.
본 발명의 일 실시예에 있어서, 상기 구조는 제2 갈륨 비소막을 포함하고, 상기 갈륨 비소막과 오믹 콘택하는 상기 트랜지스터 소자들의 소스 및 드레인 전극들을 포함한다.
본 발명의 일 실시예에 있어서, 상기 인듐 갈륨 포스파이드막은 In0.48Ga0.52P를 포함하고, 상기 인듐 갈륨 포스파이드막은 상기 제1 막에 격자 정합되어서, 상기 구조 내의 변형(strain)을 감소시킬 수 있다.
본 발명의 다른 측면에 따른 반도체 구조의 형성 방법에 있어서, 제1 영역에 배치된 공핍형 트랜지스터 소자와 옆에 위치한 제2 영역에 배치된 증가형 트랜지스터 소자를 구비하고, 상기 공핍형 및 증가형 트랜지스터 소자들을 위한 채널층을 갖는 3족-5족 기판 구조를 형성한다. 상기 방법은 상기 채널층 상에 증가형 트랜지스터 소자 인듐 갈륨 포스파이드 식각 저지막; 상기 인듐 갈륨 포스파이드막 상의 제1 막; 상기 제1 막 상의 공핍형 트랜지스터 소자 식각 저지막; 및 상기 공핍형 트랜지스터 소자 식각 저지막 상의 제2 막을 갖고, 상기 제1 막에 이용되는 물질은 인듐 갈륨 포스파이드와 다른 것인 구조를 제공하는 단계를 포함한다. 상기 구조의 상기 제1 영역 상부에 배치된 윈도우를 구비하고, 상기 구조의 상기 제2 영역을 마스킹하는 제1 마스크를 제공하는 단계를 포함한다. 상기 윈도우에 의하여 노출되는 상기 구조의 상기 제1 영역의 일부와 접촉하도록 식각 용액을 제공하여, 상기 제2 막, 상기 공핍형 트랜지스터 식각 저지막을 통과하여 상기 제1 막을 노출시키는 제1 리세스를 형성한다. 상기 제1 마스크를 제거한다. 상기 식각된 구조상에, 상기 구조의 상기 제2 영역 상에 배치된 윈도우를 갖고 상기 구조의 상기 제1 영역을 마스킹하는 제2 마스크를 제공한다. 이 후, 상기 윈도우에 의하여 노출되는 상기 구조의 상기 제2 영역의 일부와 접촉하도록 식각 용액을 제공하여, 상기 제2 영역 내에 상기 제2 막, 상기 공핍형 트랜지스터 식각 저지막과 상기 제1 막을 통과하여 상기 인듐 갈륨 포스파이드막에서 종료되는 제2 리세스를 형성한다. 상기 제1 막에 이용되는 물질은 인듐 갈륨 포스파이드와 다르다.
상기 인듐 갈륨 포스파이드막 상의 상기 막을 위하여 이용되는 물질이 인듐 갈륨 포스파이드와 다른 물질이므로, 상기 인듐 갈륨 포스파이드막의 식각 저지 효율이 증가한다.
본 발명의 또 다른 특징에 따른 반도체 구조의 형성 방법에 있어서, 제1 영역에 배치된 공핍형 트랜지스터 소자와 옆에 위치한 제2 영역에 배치된 증가형 트랜지스터 소자를 갖고, 상기 공핍형 및 증가형 트랜지스터 소자들을 위한 채널층을 갖는 3족-5족 기판 구조를 형성한다. 상기 방법은 상기 채널층 상에 증가형 트랜지스터 소자 인듐 갈륨 포스파이드 식각 저지막; 상기 인듐 갈륨 포스파이드막 상의 알루미늄 갈륨 비소막; 상기 알루미늄 갈륨 비소막 상의 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막; 그리고 상기 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막 상의 갈륨 비소막을 제공한다. 상기 방법은 상기 식각된 구조 상에, 상기 구조의 상기 제1 영역 상에 배치된 윈도우를 갖고 상기 구조의 상기 제2 영역을 마스킹하는 제1 마스크를 제공하는 단계를 포함한다. 상기 제1 영역의 일부와 접촉하도록 식각 용액을 제공하여, 상기 갈륨 비소막과 상기 알루미늄 비소막을 통해 상기 알루미늄 갈륨 비소막을 노출시키는 제1 리세스를 형성한다. 상기 제1 마스크를 제거한다. 상기 식각된 구조 상에, 상기 구조의 상기 제2 영역 상에 배치된 윈도우를 갖고 상기 구조의 상기 제1 영역을 마스킹하는 제2 마스크를 제공한다. 상기 구조의 상기 제2 영역의 일부와 접촉하도록 식각 용액을 제공하여, 상기 갈륨 비소막, 상기 알루미늄 비소막 및 상기 알루미늄 갈륨 비소막을 통해 상기 인듐 갈륨 포스파이드막을 노출시키는 제2 리세스를 형성한다.
본 발명의 일 실시예에 있어서, 상기 제1 영역에 상기 알루미늄 갈륨 비소막과 쇼트키 접촉하는 게이트 전극을 형성하고, 상기 제2 영역에 상기 인듐 갈륨 포스파이드막과 쇼트키 접촉하는 게이트 전극을 형성한다.
본 발명의 일 실시예에 있어서, 제2 갈륨 비소막을 형성하고, 상기 제2 갈류 비소막과 오믹 콘택하도록 상기 트랜지스터들을 위한 소스 및 드레인 전극들을 형성한다.
본 발명은 증가형/공핍형 수도몰픽 고 전자이동도 트랜지스터 회로(E/D pHEMT circuit)의 성능 및 효율을 증가시키는 두 가지 특성을 제공한다. 1) 인듐 갈륨 포스파이드는 식각 선택비에 상당한 개선을 제공하여 E/D pHEMT 다기능 회로의 제조성 및 효율을 개선한다. 2) 인듐 갈륨 포스파이드의 밴드갭이 넓을수록 디지털 로직을 위한 더 많은 전압 스윙이 가능하다. 따라서, 로직 회로의 더 향상된 구동 마진을 제공하여 회로 성능 및 효율을 향상시킨다. 3) 갈륨 비소, 알루미늄 갈륨 비소(Al0.23GaAs) 및 인듐 갈륨 포스파이드(In0.48GaP)는 격자 정합되기(lattice matched) 때문에 층간들 사이에 변형(strain)이 발생하지 않는다. 따라서 48% 인듐 갈륨 포스파이드 상의 쇼트키 콘택은 변형과 관련된 변화를 가지지 않는다. 4) 48%의 인듐 갈륨 포스파이드는 알루미늄 갈륨 비소에 대한 무한대의 식각 저지막과 쇼트키막으로 사용된다. 보다 상세하게는 본 발명은 알루미늄 갈륨 비소 대신에 48% 인듐 갈륨 포스파이드를 이용한다. 48% 인듐 몰분율을 갖는 인듐 갈륨 포스파이드에서의 밴드갭(1.8eV)은 인듐 갈륨 비소보다 더 넓다. 따라서 전압 스윙이 인듐 갈륨 비소 보다 200㎷ 정도 높은 약 800㎷ 정도로 증가한다. 이로써 노이즈 마진이 증가된다. 우수한 성능의 DCFL을 구현하기 위하여, 다른 중요한 요소는 일정한 문턱 전압을 갖는 것이다. 인듐 갈륨 포스파이드막은 우수한 선택성 식각막이다. 따라서 전 웨이퍼에 걸쳐 문턱 전압의 일정성은 인듐 갈륨 포스파이드막을 이용하는 데 다른 중요한 이점이다. 따라서 더 넓은 밴드갭 물질의 인듐 갈륨 포스파이드를 이용함으로써, 전압 스윙이 약 800㎷ 정도로 증가하고 문턱 전압은 매우 일정하게 된다. 또한 공정에서의 높은 선택성과 인듐 갈륨 포스파이드의 높은 쇼트키 장벽으로 인하여 전압 스윙은 33% 증가하고 문턱 전압의 일정성은 약 95%이상이다. DCFL을 갖는 LSI 레벨 디지털 로직 회로를 구현하기 위하여 문턱 전압의 일정성은 매우 중요한 요소이다.
본 발명은 일 실시예에 나타난 바와 같이 첨부된 도면을 참조로 하여 아래와 같이 설명될 것이다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 증가형 전계 효과 트랜지스터 및 공핍형 전계 효과 트랜지스터의 제조에 관한 여러 단계에서의 반도체 구조의 단면도들이고, 도 6은 증가형 전계 효과 트랜지스터 및 공핍형 전계 효과 트랜지스터를 도시한다. 여러 도면에서의 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
도 1을 참조하면, 반도체 기판 구조(10)는 갈륨 비소(GaAs) 또는 다른 적절한 반도체 물질과 같은 반절연성의 3족 내지 5족으로 이루어진 기판(12)을 갖고, 그 위에 적층된 복수 개의 층들을 갖는 것으로 도시된다. 후술하는 바와 같이, 공핍형 트랜지스터 소자는 기판 구조(10)의 제1 영역(8)에 배치되며, 증가형 트랜지스터 소자는 기판 구조(10)의 측면에 배치된 제2 영역(11)에 배치된다.
보다 상세하게는, 갈륨 비소(GaAs) 및 알루미늄 갈륨 비소(AlGaAs)의 한 쌍의 교차의 층들(도시되지 않음)을 구비하는 규칙 격자 버퍼층(superlattice buffer layer)(14)이 기판(12) 상에 배치된다. 각각의 상기 교차의 층들은 일반적으로 50Å 내지 100Å 정도의 두께를 갖도록 배치되어 본 기술 분야에서 알려진 바와 같이 규칙 격자를 형성한다.
인듐 갈륨 비소(InxGa1-xAs) 채널층(20)이 규칙 격자 버퍼층(14) 상에 배치된다. 여기서, x는 일반적으로 약 0.2 내지 약 0.35 사이이다.
낮은 비도핑 스페이서 영역을 갖고 일반적으로 30Å 내지 50Å의 두께를 갖는 넓은 밴드갭 물질의 알루미늄 갈륨 비소 스페이서막(22)이 채널층(20) 상에 배치되어 채널층(20)을 위하여 전하 공여 영역(charge donor region)을 제공한다.
증가형 트랜지스터 소자 식각 저지막으로서, N형 도전성 인듐 갈륨 포스파이드(Indium Gallium Phosphide; InGaP)막(24)이 채널층(22) 상부에 배치된다. 식각 저지막을 제공하는 막(24)은 증가형 수도몰픽 고 전자이동도 트랜지스터 소자를 위한 쇼트키 콘택층을 제공하는 데 기여한다. 여기서, 상기 인듐 갈륨 포스파이드막(24)의 조성은 In0.48Ga0.52P이다.
N형 도전성 알루미늄 갈륨 비소 공핍형 트랜지스터 소자 쇼트키 콘택막(26)이 인듐 갈륨 포스파이드막(24)상에 배치된다. N형 도전성 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막(28)이 알루미늄 갈륨 비소막(26) 상에 배치된다. 제1 N형 도전성 갈륨 비소막(30)이 알루미늄비소 공핍형 트랜지스터 소자 식각 저지막(28) 상에 배치된다. N형 도전성 알루미늄 비소 리세스 식각 저지막(32)이 제1 갈륨 비소막(30) 상에 배치된다. 제2 N형 도전성 갈륨 비소막(34)이 알루미늄 비소 리세스 식각 저지막(32) 상에 배치된다.
도 2 내지 도 5를 참조하여 증가형 및 공핍형 소자들을 형성하기 위한 방법을 기술한다.
제1 마스크(40)(도 2 참조)는 제1 영역(8)의 일부에 배치된 윈도우(42) 및 제2 영역(11)의 일부에 배치된 윈도우(44)에 제공된다. 식각 용액, 여기서는 시트르산이 윈도우들(42, 44)에 의하여 노출된 구조상에 일부와 접촉하도록 하여 제1 영역(8)에 제1 리세스(45) 및 기판 구조(10)의 제2 영역(11)에 제2 리세스(47)를 형성하여, 제1 리세스들이 N형 도전성 갈륨 비소막(34) 및 알루미늄 비소 리세스 식각 저지막(32)을 통과하여 N형 도전성 알루미늄 갈륨 비소막(30)을 노출시킨다.
제1 마스크(40)가 제거된다.
제2 마스크(50)(도 3 참조)가 식각된 기판 구조(10) 상부에 제공되며, 제2 마스크(50)는 구조(10)의 제1 영역(8)에서 식각된 제1 리세스(45)(도 2 참조) 상부에 배치된 윈도우(52)를 갖고, 구조(10)의 제2 영역(11)에 형성된 제1 리세스(47)(도 2 참조)를 마스킹한다.
식각 용액, 여기서는 시트르산이 구조(10)의 제1 영역(8)에서 식각된 제1 리세스(45)의 일부와 접촉하도록 하여 제1 리세스(45)를 제1 N형 갈륨 비소막(30)을 지나 알루미늄 비소막(28)으로 연장되어 알루미늄 갈륨 비소막(26)을 노출시킨다. 따라서 제1 영역(8)에서의 리세스들을 막들(28, 30)에서 낮은 협 및 기판 구조(10)의 제2 영역(11)에 제2 리세스(47)를 형성하여, 제1 리세스들이 N형 도전성 갈륨 비소막(34) 및 알루미늄 비소 리세스 식각 저지막(32)을 통과하여 N형 도전성 알루미늄 갈륨 비소막(30)에서 종료된다. 따라서 제1 영역(8)에서의 리세스들은 막들(28, 30)에서 좁은 하부(lower narrow portion)(예를 들면, 리세스(49))과 막들(32, 34)에서 넓은 상부(upper wide portion)(예를 들면, 리세스(45))(도 2 참조)을 포함한다.
제2 마스크(50)가 제거된다.
제3 마스크(60)(도 4 참조)가 식각된 구조상에 제공된다. 제3 마스크(60)는 기판 구조(10)의 제2 영역(11)에서 식각된 제1 리세스(47) 상부에 배치된 윈도우(62)를 갖고, 구조(10)의 제1 영역(8)에 형성된 리세스들(45, 49)(도 2 및 도 3 참조)을 마스킹한다.
식각 용액, 여기서는 시트르산이 구조(10)의 제2 영역(11)에서 식각된 제1 리세스(47)의 일부와 접촉하도록 하여 제1 리세스(47)를 제1 N형 도전성 갈륨 비소막(30)에 형성된 좁은 리세스(53), 알루미늄 비소막(28), N형 도전성 알루미늄 갈륨 비소막(26) 및 N형 도전성 인듐 갈륨 포스파이드 증가형 소자 식각 저지막(24)과 쇼트키 콘택막(24)까지 연장되도록 한다.
마스크(60)가 제거되어 도 5에 도시된 구조를 제조한다.
도 6을 참조하면, 게이트 전극(70)이 알루미늄 갈륨 비소막(26)과 쇼트키 콘택하도록 형성되어 제1 영역(8)에 형성된 제2 리세스(49)에서 종료되고, 게이트 전극(72)은 인듐 갈륨 포스파이드막(24)과 쇼트키 콘택하도록 형성되어 제2 영역(11)에 형성된 제2 리세스를 종료시킨다.
트랜지스터 소자를 위한 소스 및 드레인 전극들(76, 78)이 제1 영역(8)에 형성된다. 드레인 전극(80)은 막(34)과 오믹 콘택을 형성하도록 형성된다.
제1 영역(8)에 형성된 공핍형 전계 효과 트랜지스터 소자(40)는 제2 갈륨 비소막(34) 및 제1 알루미늄 비소 리세스 식각 저지막(32)을 지나 좁은 부분(narrow portion)에서 종료되는 게이트 리세스를 갖는다. 좁은 부분은 제1 갈륨 비소막(30) 및 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막(28)을 지나서 알루미늄 갈륨 비소막(26)에서 종료됨을 알 수 있다.
제2 영역(11)에서 증가형 전계 효과 트랜지스터 소자(41)는 제2 갈륨 비소막(34), 제1 알루미늄 비소 리세스 식각 저지막(32)을 지나 좁은 부분에서 종료되는 넓은 부분(wide portion)을 갖는 게이트 리세스를 포함한다. 좁은 부분은 제1 갈륨 비소막(30), 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막(28), 알루미늄 갈륨 비소막(26)을 지나 인듐 갈륨 포스파이드막(24)에서 종료된다.
공핍형 트랜지스터 소자(40)는 알루미늄 갈륨 비소막(26)과 쇼트키 콘택하는 게이트 전극(70)을 포함하고, 증가형 트랜지스터 소자(41)는 인듐 갈륨 포스파이드막(24)과 쇼트키 콘택하는 게이트 전극(72)을 포함한다. 트랜지스터 소자들(40, 41)을 위한 소스 및 드레인 전극들(76, 78, 80)은 제2 갈륨 비소막(36)과 오믹 콘택을 형성한다.
상술한 방법은 채널층 상부에 증가형 트랜지스터 소자 인듐 갈륨 포스파이드 식각 저지막, 인듐 갈륨 포스파이드막 상의 인듐 갈륨 비소막, 인듐 갈륨 비소막 상의 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막; 알루미늄 비소 증가형 트랜지스터 소자 식각 저지막 상의 제1 갈륨 비소막; 갈륨 비소막 상의 알루미늄 비소 리세스 식각 저지막; 및 알루미늄 비소 리세스 식각 저지막 상의 제2 갈륨 비소막을 제공한다.
본 발명은 증가형/공핍형 수도몰픽 고 전자이동도 트랜지스터 회로(E/D pHEMT circuit:1)의 성능 및 효율을 증가시키는 두 가지 특성을 제공한다. 인듐 갈륨 포스파이드는 식각 선택비에 상당한 개선을 제공하여 E/D pHEMT 다기능 회로의 제조성 및 효율을 개선한다. 인듐 갈륨 포스파이드의 밴드갭이 넓을수록 디지털 로직을 위한 더 많은 전압 스윙이 가능하다 따라서, 로직 회로의 더 향상된 구동 마진을 제공하여 회로 성능 및 효율을 향상시킨다. 보다 상세하게, 본 발명은 바람직하게 인듐 갈륨 비소 대신에 48%의 인듐 갈륨 포스파이드를 사용한다. 48% 인듐 몰분율을 갖는 인듐 갈륨 포스파이드에서의 밴드갭(1.8eV)은 인듐 갈륨 비소보다 더 넓다. 따라서 전압 스윙이 인듐 갈륨 비소보다 200mV보다 높은 약 800mV로 증가한다. 이로써 노이즈 마진이 증가된다. 우수한 성능의 DCFL을 구현하기 위하여, 다른 중요한 요소는 일정한 문턱 전압을 갖는 것이다. 인듐 갈륨 포스파이드막은 우수한 선택성 식각막이다. 따라서 전 웨이퍼에 걸쳐 문턱 전압의 일정성은 인듐 갈륨 포스파이드막을 이용하는 데 다른 중요한 이점이다. 따라서 더 넓은 밴드갭 물질의 인듐 갈륨 포스파이드를 이용함으로써, 전압 스윙이 약 800mV로 증가하고 문턱 전압은 매우 일정하게 된다. 또한 공정에서의 높은 선택성과 인듐 갈륨 포스파이드의 높은 쇼트키 장벽으로 인하여 전압 스윙은 33% 증가하고 문턱 전압의 일정성은 95%이상이다.DCFL을 갖는 LSI 레벨 디지털 로직 회로를 구현하기 위하여 문턱 전압의 일정성은 매우 중요한 요소이다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 제1 영역에 배치된 공핍형 트랜지스터 소자 및 인접하는 제2 영역에 배치된 증가형 트랜지스터 소자를 구비하며, 상기 공핍형 및 증가형 트랜지스터 소자들을 위한 채널층을 갖는 3족-5족 기판 구조를 포함하며,
    상기 기판 구조는,
    상기 채널층의 상부에 배치된 증가형 트랜지스터 소자 인듐 갈륨 포스파이드 식각 저지/쇼트키 콘택막;
    상기 인듐 갈륨 포스파이드막 상에 배치된 제1 막;
    상기 제1 막 상에 배치된 공핍형 트랜지스터 소자 식각 저지막; 및
    상기 공핍형 트랜지스터 소자 식각 저지막 상에 배치된 제2 막을 포함하고,
    상기 공핍형 트랜지스터 소자는 상기 제2 막 및 상기 공핍형 트랜지스터 소자 식각 저지막을 통과하여 상기 제1 막을 노출시키는 게이트 리세스를 구비하며,
    상기 증가형 트랜지스터 소자는 상기 제2 막, 상기 공핍형 트랜지스터 소자 식각 저지막 및 상기 제1 막을 통과하여 상기 인듐 갈륨 포스파이드막을 노출시키는 게이트 리세스를 구비하고,
    상기 제1 막의 물질은 인듐 갈륨 포스파이드와 다르며,
    상기 공핍형 트랜지스터 소자는 상기 제1 막과 쇼트키 콘택하는 게이트 전극을 포함하고, 상기 증가형 트랜지스터 소자는 상기 인듐 갈륨 포스파이드막과 쇼트키 콘택하는 게이트 전극을 포함하는 것을 특징으로 하는 반도체 구조.
  2. 삭제
  3. 제 1 항에 있어서, 상기 기판 구조는 상기 제2 막 상에 배치되는 갈륨 비소막을 포함하고, 상기 갈륨 비소막과 오믹 콘택하는 상기 트랜지스터 소자들의 소스 및 드레인 전극들을 포함하는 것을 특징으로 하는 반도체 구조.
  4. 제 3 항에 있어서, 상기 인듐 갈륨 포스파이드막은 In0.48Ga0.52P를 포함하고, 상기 인듐 갈륨 포스파이드막은 상기 제1 막에 격자 정합되는(lattice matched) 것을 특징으로 하는 반도체 구조.
  5. 제1 영역에 배치된 공핍형 트랜지스터 소자 및 인접하는 제2 영역에 배치된 증가형 트랜지스터 소자를 구비하고, 상기 공핍형 및 증가형 트랜지스터 소자들을 위한 채널층을 갖는 3족-5족 기판 구조를 포함하며,
    상기 기판 구조는,
    상기 채널층의 상부에 배치된 증가형 트랜지스터 소자 인듐 갈륨 포스파이드 식각 저지막;
    상기 인듐 갈륨 포스파이드막 상에 배치된 알루미늄 갈륨 비소막;
    상기 알루미늄 갈륨 비소막 상에 배치된 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막; 및
    상기 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막 상에 배치된 갈륨 비소막을 포함하고,
    상기 공핍형 트랜지스터 소자는 상기 알루미늄 비소막 및 상기 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막을 통과하여 상기 알루미늄 갈륨 비소막을 노출시키는 게이트 리세스를 구비하고,
    상기 증가형 트랜지스터 소자는 상기 갈륨 비소막, 상기 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막 및 상기 알루미늄 갈륨 비소막을 통과하여 상기 인듐 갈륨 포스파이드막을 노출시키는 게이트 리세스를 구비하는 것을 특징으로 하는 반도체 구조.
  6. 제 5 항에 있어서, 상기 공핍형 트랜지스터 소자는 상기 알루미늄 갈륨 비소막과 쇼트키 콘택하는 게이트 전극을 포함하고, 상기 증가형 트랜지스터 소자는 상기 인듐 갈륨 포스파이드막과 쇼트키 콘택하는 게이트 전극을 포함하는 것을 특징으로 하는 반도체 구조.
  7. 제 6 항에 있어서, 상기 기판 구조는 상기 갈륨 비소막과 오믹 콘택하는 상기 트랜지스터 소자들의 소스 및 드레인 전극들을 포함하는 것을 특징으로 하는 반도체 구조.
  8. 제1 영역에 배치된 공핍형 트랜지스터 소자 및 인접하는 제2 영역에 배치된 증가형 트랜지스터 소자를 구비하며, 상기 공핍형 및 증가형 트랜지스터 소자들을 위한 채널층을 갖는 3족-5족 기판 구조를 포함하고,
    상기 기판 구조는,
    상기 채널층의 상부에 배치된 증가형 트랜지스터 소자 인듐 갈륨 포스파이드 식각 저지막;
    상기 인듐 갈륨 포스파이드막 상에 배치된 알루미늄 갈륨 비소막;
    상기 알루미늄 갈륨 비소막 상에 배치된 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막;
    상기 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막 상에 배치된 제1 갈륨 비소막;
    상기 제1 갈륨 비소막 상에 배치된 제1 알루미늄 비소 리세스 식각 저지막; 및
    상기 제1 알루미늄 비소 리세스 식각 저지막 상에 배치된 제2 갈륨 비소막을 포함하고,
    상기 공핍형 트랜지스터 소자는 상기 제2 갈륨 비소막과 상기 제1 알루미늄 비소 리세스 식각 저지막을 통과하여 좁은 부분에서 종료되는 넓은 부분을 갖는 게이트 리세스를 구비하고, 상기 공핍형 트랜지스터 소자의 게이트 리세스의 좁은 부분은 상기 제1 갈륨 비소막과 상기 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막을 통과하여 상기 알루미늄 갈륨 비소막을 노출시키며,
    상기 증가형 트랜지스터 소자는 상기 제2 갈륨 비소막과 상기 제1 알루미늄 비소 리세스 식각 저지막을 통과하여 좁은 부분에서 종료되는 넓은 부분을 갖는 게이트 리세스를 구비하고, 상기 증가형 트랜지스터 소자의 게이트 리세스의 좁은 부분은 상기 제1 갈륨 비소막과 상기 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막과 상기 알루미늄 갈륨 비소막을 통과하여 상기 인듐 갈륨 포스파이드막을 노출시키는 것을 특징으로 하는 반도체 구조.
  9. 제 8 항에 있어서, 상기 공핍형 트랜지스터 소자는 상기 알루미늄 갈륨 비소막과 쇼트키 콘택하는 게이트 전극을 포함하고, 상기 증가형 트랜지스터 소자는 상기 인듐 갈륨 포스파이드막과 쇼트키 콘택하는 게이트 전극을 포함하는 것을 특징으로 하는 반도체 구조.
  10. 제 9 항에 있어서, 상기 제2 갈륨 비소막과 오믹 콘택하는 상기 트랜지스터 소자들의 소스 및 드레인 전극들을 포함하는 것을 특징으로 하는 반도체 구조.
  11. 제1 영역에 배치된 공핍형 트랜지스터 소자와 옆에 위치한 제2 영역에 배치된 증가형 트랜지스터 소자를 구비하고, 상기 공핍형 및 증가형 트랜지스터 소자들을 위한 채널층을 갖는 3족-5족 기판 구조를 형성하는 방법에 있어서,
    상기 채널층 상에 증가형 트랜지스터 소자 인듐 갈륨 포스파이드 식각 저지막; 상기 인듐 갈륨 포스파이드막 상의 제1 막; 상기 제1 막상의 공핍형 트랜지스터 소자 식각 저지막; 및 상기 공핍형 트랜지스터 소자 식각 저지막 상의 제2 막을 갖고, 상기 제1 막에 이용되는 물질은 인듐 갈륨 포스파이드와 다른 것인 구조를 제공하는 단계;
    상기 구조의 상기 제1 영역 상부에 배치된 윈도우를 구비하고, 상기 구조의 상기 제2 영역을 마스킹하는 제1 마스크를 제공하는 단계;
    상기 윈도우에 의하여 노출되는 상기 구조의 상기 제1 영역의 일부와 접촉하도록 식각 용액을 제공하여, 상기 제2 막 및 상기 공핍형 트랜지스터 식각 저지막을 통과하여 상기 제1 막을 노출시키는 제1 리세스를 형성하는 단계;
    상기 제1 마스크를 제거하는 단계;
    상기 식각된 구조 상에 상기 구조의 상기 제2 영역 상에 배치된 윈도우를 갖고 상기 구조의 상기 제1 영역을 마스킹하는 제2 마스크를 제공하는 단계; 및
    상기 윈도우에 의하여 노출되는 상기 구조의 상기 제2 영역의 일부와 접촉하도록 식각 용액을 제공하여, 상기 제2 영역 내에 상기 제2 막, 상기 공핍형 트랜지스터 식각 저지막과 상기 제1 막을 통과하여 상기 인듐 갈륨 포스파이드막을 노출시키는 제2 리세스를 형성하는 단계를 포함하는 3족-5족 기판 구조의 형성 방법.
  12. 제1 영역에 배치된 공핍형 트랜지스터 소자와 옆에 위치한 제2 영역에 배치된 증가형 트랜지스터 소자를 구비하고, 상기 공핍형 및 증가형 트랜지스터 소자들을 위한 채널층을 갖는 3족-5족 기판 구조를 형성하는 방법에 있어서,
    상기 채널층 상에 증가형 트랜지스터 소자 인듐 갈륨 포스파이드 식각 저지막; 상기 인듐 갈륨 포스파이드 식각 저지막 상의 알루미늄 갈륨 비소막; 상기 알루미늄 갈륨 비소막 상의 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막; 및 상기 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막 상의 갈륨 비소막을 제공하는 단계;
    상기 식각된 구조 상에 상기 구조의 상기 제1 영역 상에 배치된 윈도우를 갖고 상기 구조의 상기 제2 영역을 마스킹하는 제1 마스크를 제공하는 단계;
    상기 제1 영역의 일부와 접촉하도록 식각 용액을 제공하여, 상기 갈륨 비소막과 상기 알루미늄 비소막을 통과하여 상기 알루미늄 갈륨 비소막을 노출시키는 제1 리세스를 형성하는 단계;
    상기 제1 마스크를 제거하는 단계;
    상기 식각된 구조 상에 상기 구조의 상기 제2 영역 상에 배치된 윈도우를 갖고 상기 구조의 상기 제1 영역을 마스킹하는 제2 마스크를 제공하는 단계;
    상기 구조의 상기 제2 영역의 일부와 접촉하도록 식각 용액을 제공하여, 상기 갈륨 비소막, 상기 알루미늄 비소막 및 상기 알루미늄 갈륨 비소막을 통과하여 상기 인듐 갈륨 포스파이드 식각 저지막을 노출시키는 제2 리세스를 형성하는 단계를 포함하는 3족-5족 기판 구조의 형성 방법.
  13. 제 12 항에 있어서, 상기 제1 영역에 상기 알루미늄 갈륨 비소막과 쇼트키 접촉하는 게이트 전극을 형성하는 단계; 및
    상기 제2 영역에 상기 인듐 갈륨 포스파이드막과 쇼트키 접촉하는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 3족-5족 기판 구조의 형성 방 법.
  14. 제 13 항에 있어서, 상기 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막 상의 상기 갈륨 비소막 상에 제2 갈륨 비소막을 형성하는 단계; 및
    상기 제2 갈륨 비소막과 오믹 콘택하도록 상기 트랜지스터들을 위한 소스 및 드레인 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 3족-5족 기판 구조의 형성 방법.
  15. 제1 영역에 배치된 공핍형 트랜지스터 소자와 옆에 위치한 제2 영역에 배치된 증가형 트랜지스터 소자를 구비하고, 상기 공핍형 및 증가형 트랜지스터 소자들을 위한 채널층을 갖는 3족-5족 기판 구조를 형성하는 방법에 있어서,
    상기 채널층 상부에 증가형 트랜지스터 소자 인듐 갈륨 포스파이드 식각 저지막; 상기 인듐 갈륨 포스파이드막 상의 알루미늄 갈륨 비소막; 상기 알루미늄 갈륨 비소막 상의 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막; 상기 알루미늄 비소 공핍형 트랜지스터 소자 식각 저지막 상의 제1 갈륨 비소막; 상기 갈륨 비소막 상의 제1 알루미늄 비소 리세스 식각 저지막; 및 상기 제1 알루미늄 비소 리세스 식각 저지막 상의 제2 갈륨 비소막을 제공하는 단계;
    상기 제1 영역의 부분 상에 배치된 윈도우를 구비하고, 상기 제2 영역의 부분 상에 배치된 윈도우를 갖는 제1 마스크를 제공하는 단계;
    상기 윈도우들에 의하여 노출되는 상기 구조의 부분들과 접촉하도록 식각 용액을 제공하여 상기 제2 갈륨 비소막과 상기 제1 알루미늄 비소 리세스 식각 저지막을 통과하여 상기 알루미늄 갈륨 비소막을 노출시키도록, 상기 제1 영역에 제1 리세스와 상기 구조의 상기 제2 영역에 제1 리세스를 형성하는 단계;
    상기 제1 마스크를 제거하는 단계;
    상기 식각된 구조 상에, 상기 구조의 상기 제1 영역에서 식각된 상기 제1 리세스 상에 배치된 윈도우를 갖고 상기 구조의 상기 제2 영역에 형성된 상기 제1 리세스를 마스킹하는 제2 마스크를 제공하는 단계;
    상기 구조의 상기 제1 영역에서 식각된 제1 리세스 부분들과 접촉하도록 식각 용액을 제공하여 상기 알루미늄 갈륨 비소막을 노출시키도록 상기 제1 갈륨 비소막과 상기 알루미늄 비소막으로 상기 제1 리세스를 연장하는 단계;
    상기 제2 마스크를 제거하는 단계;
    상기 식각된 구조 상에, 상기 구조의 상기 제2 영역에서 식각된 상기 제1 리세스 상부에 배치된 윈도우를 갖고 상기 구조의 상기 제1 영역에 형성된 상기 제1 리세스를 마스킹하는 제3 마스크를 제공하는 단계; 및
    상기 구조의 상기 제2 영역에서 식각된 제1 리세스 부분들과 접촉하도록 식각 용액을 제공하여 상기 제1 갈륨 비소막, 상기 알루미늄 비소막 및 상기 알루미늄 갈륨 비소막을 통과하여 상기 인듐 갈륨 포스파이드막이 노출되도록 상기 제1 리세스를 연장하는 단계를 포함하는 3족-5족 기판 구조의 형성 방법.
  16. 제 15 항에 있어서, 상기 제1 영역에 형성된 상기 제1 리세스를 종료시키는 상기 알루미늄 갈륨 비소막과 쇼트키 접촉하는 게이트 전극을 형성하는 단계; 및
    상기 제2 영역에 형성된 상기 제1 리세스를 종료시키는 상기 인듐 갈륨 포스파이드막과 쇼트키 접촉하는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 3족-5족 기판 구조의 형성 방법.
  17. 제 16 항에 있어서, 상기 제2 갈륨 비소막과 오믹 콘택하도록 상기 트랜지스터들을 위한 소스 및 드레인 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 3족-5족 기판 구조의 형성 방법.
  18. 3족-5족 기판 구조;
    상기 기판 구조 상에 배치된 인듐 갈륨 비소막;
    상기 인듐 갈륨 비소막 상에 배치된 알루미늄 갈륨 비소 스페이서막;
    상기 알루미늄 갈륨 비소 스페이서막 상에 배치된 인듐 갈륨 포스파이드막;
    상기 인듐 갈륨 포스파이드막 상에 배치된 알루미늄 갈륨 비소 쇼트키막; 및
    상기 알루미늄 갈륨 비소 쇼트키막과 쇼트키 콘택하는 게이트 전극을 포함하는 전계 효과 트랜지스터 구조.
  19. 삭제
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