JPH0714853A - シリコン基板上の化合物半導体装置とその製造方法 - Google Patents
シリコン基板上の化合物半導体装置とその製造方法Info
- Publication number
- JPH0714853A JPH0714853A JP5147473A JP14747393A JPH0714853A JP H0714853 A JPH0714853 A JP H0714853A JP 5147473 A JP5147473 A JP 5147473A JP 14747393 A JP14747393 A JP 14747393A JP H0714853 A JPH0714853 A JP H0714853A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- compound semiconductor
- silicon substrate
- gaas
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 239000000758 substrate Substances 0.000 title claims abstract description 55
- 150000001875 compounds Chemical class 0.000 title claims abstract description 54
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 40
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 40
- 239000010703 silicon Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 90
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims abstract description 62
- 238000005530 etching Methods 0.000 claims abstract description 46
- 238000001312 dry etching Methods 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 24
- 238000001039 wet etching Methods 0.000 claims abstract description 15
- 238000001020 plasma etching Methods 0.000 claims description 19
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 18
- 239000000969 carrier Substances 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- NLXLAEXVIDQMFP-UHFFFAOYSA-N Ammonium chloride Substances [NH4+].[Cl-] NLXLAEXVIDQMFP-UHFFFAOYSA-N 0.000 claims description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 2
- 235000011114 ammonium hydroxide Nutrition 0.000 claims description 2
- 239000000463 material Substances 0.000 abstract description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 abstract 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 83
- 230000007547 defect Effects 0.000 description 25
- 230000008569 process Effects 0.000 description 13
- 229910021529 ammonia Inorganic materials 0.000 description 8
- 239000013078 crystal Substances 0.000 description 4
- 230000005533 two-dimensional electron gas Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000635 electron micrograph Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/095—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being Schottky barrier gate field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Weting (AREA)
- Recrystallisation Techniques (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 シリコン基板上に成長させたガリウム砒素等
のIII−Ｖ化合物半導体層に形成された複数種類の電界
効果型トランジスタを含む集積回路半導体装置に関し、
その上に成長させた化合物半導体層に、特性のバラツキ
の少ない集積回路を作成する技術を提供する。 【構成】 シリコン基板上にエピタキシャル成長させた
化合物半導体層であって、キャリアが輸送される動作層
の上に所定の選択ドライエッチングに対してエッチスト
ップ層として機能でき、かつ、第１の半導体の層と選択
ドライエッチングでき、エッチストップ層として機能で
きる第２の化合物半導体層の積層を少なくとも３対含む
化合物半導体層と、前記積層中における異なる第２の化
合物半導体を露出し、その上に形成された少なくとも１
対のゲート電極と前記１対のゲート電極を挟んで配置さ
れ、前記化合物半導体積層の上に形成された２対の電流
電極を含み、しきい値の異なる少なくとも２つのトラン
ジスタを構成する。
のIII−Ｖ化合物半導体層に形成された複数種類の電界
効果型トランジスタを含む集積回路半導体装置に関し、
その上に成長させた化合物半導体層に、特性のバラツキ
の少ない集積回路を作成する技術を提供する。 【構成】 シリコン基板上にエピタキシャル成長させた
化合物半導体層であって、キャリアが輸送される動作層
の上に所定の選択ドライエッチングに対してエッチスト
ップ層として機能でき、かつ、第１の半導体の層と選択
ドライエッチングでき、エッチストップ層として機能で
きる第２の化合物半導体層の積層を少なくとも３対含む
化合物半導体層と、前記積層中における異なる第２の化
合物半導体を露出し、その上に形成された少なくとも１
対のゲート電極と前記１対のゲート電極を挟んで配置さ
れ、前記化合物半導体積層の上に形成された２対の電流
電極を含み、しきい値の異なる少なくとも２つのトラン
ジスタを構成する。
Description
【０００１】
【産業上の利用分野】本発明は、シリコン基板上に成長
させた化合物半導体上に形成された半導体装置に関し、
特にシリコン基板上に成長させたガリウム砒素（ＧａＡ
ｓ）等のＩＩＩ−Ｖ化合物半導体層に形成された複数種
類の電界効果型トランジスタを含む集積回路半導体装置
に関する。
させた化合物半導体上に形成された半導体装置に関し、
特にシリコン基板上に成長させたガリウム砒素（ＧａＡ
ｓ）等のＩＩＩ−Ｖ化合物半導体層に形成された複数種
類の電界効果型トランジスタを含む集積回路半導体装置
に関する。
【０００２】シリコン基板は、ＧａＡｓ基板に比べる
と、電子移動度が小さい点を除き、ウエハの重量が軽
い、熱伝導率が大きい、価格が安い、機械的強度が大き
い、及び大口径化が容易である等の点で優れている。こ
のため、シリコン基板上に動作層として、ＧａＡｓに代
表される化合物半導体を形成したいわゆるＧａＡｓオン
Ｓｉ技術が注目されている。
と、電子移動度が小さい点を除き、ウエハの重量が軽
い、熱伝導率が大きい、価格が安い、機械的強度が大き
い、及び大口径化が容易である等の点で優れている。こ
のため、シリコン基板上に動作層として、ＧａＡｓに代
表される化合物半導体を形成したいわゆるＧａＡｓオン
Ｓｉ技術が注目されている。
【０００３】
【従来の技術】従来、シリコン基板上のＧａＡｓにＨＥ
ＭＴを作成する場合、ＧａＡｓ基板上に作成する方法と
全く同一の方法が採用されていた。
ＭＴを作成する場合、ＧａＡｓ基板上に作成する方法と
全く同一の方法が採用されていた。
【０００４】素子の作成プロセスにおいて、最も重要な
工程の一つは選択ドライエッチングプロセスである。こ
れは、反応性プラズマガスを用いたリアクティブイオン
エッチング（以下ＲＩＥと呼ぶ）により、ゲート電極用
の開口部を作成する工程である。このプロセスにより、
トランジスタの最も重要な特性である閾値電圧が決定さ
れる。
工程の一つは選択ドライエッチングプロセスである。こ
れは、反応性プラズマガスを用いたリアクティブイオン
エッチング（以下ＲＩＥと呼ぶ）により、ゲート電極用
の開口部を作成する工程である。このプロセスにより、
トランジスタの最も重要な特性である閾値電圧が決定さ
れる。
【０００５】ＨＥＭＴ大規模集積回路（ＬＳＩ）作成の
場合には、ＤＣＦＬ（ダイレクトカップルド ＦＥＴ
ロジック（Direct Coupled FET Logic））と呼ばれる基
本論理回路を作成するためにエンハンスメント型（以下
Ｅモードと呼ぶ）とディプレッション型（以下Ｄモード
と呼ぶ）の２種類の異なる閾値電圧を持つＨＥＭＴを作
り分ける必要がある。
場合には、ＤＣＦＬ（ダイレクトカップルド ＦＥＴ
ロジック（Direct Coupled FET Logic））と呼ばれる基
本論理回路を作成するためにエンハンスメント型（以下
Ｅモードと呼ぶ）とディプレッション型（以下Ｄモード
と呼ぶ）の２種類の異なる閾値電圧を持つＨＥＭＴを作
り分ける必要がある。
【０００６】Ｅモードのトランジスタ（Ｅモード素子）
は閾値電圧が正、Ｄモードのトランジスタ（Ｄモード素
子）は閾値電圧が負のトランジスタである。Ｄモード素
子とＥモード素子を直列接続すると、Ｅモード素子をド
ライバ、Ｄモード素子を負荷とするインバータが形成さ
れる。
は閾値電圧が正、Ｄモードのトランジスタ（Ｄモード素
子）は閾値電圧が負のトランジスタである。Ｄモード素
子とＥモード素子を直列接続すると、Ｅモード素子をド
ライバ、Ｄモード素子を負荷とするインバータが形成さ
れる。
【０００７】以下に、図９を参照して、ＧａＡｓ基板上
にＥモード素子とＤモード素子を作成する場合の従来方
法について説明する。図９（Ａ）は、ＧａＡｓ基板１０
０上に、ＡｌＧａＡｓ層１０１、ＧａＡｓ層１０２、Ａ
ｌＧａＡｓ層１０３及びＧａＡｓ層１０４をエピタキシ
ャル成長させた基板を示す。
にＥモード素子とＤモード素子を作成する場合の従来方
法について説明する。図９（Ａ）は、ＧａＡｓ基板１０
０上に、ＡｌＧａＡｓ層１０１、ＧａＡｓ層１０２、Ａ
ｌＧａＡｓ層１０３及びＧａＡｓ層１０４をエピタキシ
ャル成長させた基板を示す。
【０００８】図９（Ｂ）は、Ｅモード素子のゲート電極
が形成される部分をＲＩＥでエッチングする工程を示
す。レジスト膜１０５ａを塗布し、フォトリソグラフィ
によりＥモード素子のゲート電極が形成される部分のレ
ジスト膜を取り除く。
が形成される部分をＲＩＥでエッチングする工程を示
す。レジスト膜１０５ａを塗布し、フォトリソグラフィ
によりＥモード素子のゲート電極が形成される部分のレ
ジスト膜を取り除く。
【０００９】次に、残ったレジスト膜１０５ａをマスク
としてＲＩＥにより、ＧａＡｓ層１０４を選択エッチン
グする。通常、エッチングガスは、ＣＣｌ2 Ｆ2 とＨｅ
の混合ガスが用いられる。
としてＲＩＥにより、ＧａＡｓ層１０４を選択エッチン
グする。通常、エッチングガスは、ＣＣｌ2 Ｆ2 とＨｅ
の混合ガスが用いられる。
【００１０】エッチングは、ＡｌＧａＡｓ層１０３で停
止する。エッチングガスとしてＣＣｌ2 Ｆ2 とＨｅの混
合ガスを使用した場合のＡｌＧａＡｓに対するエッチン
グ速度は、ＧａＡｓに対するエッチング速度よりも遅い
ためである。
止する。エッチングガスとしてＣＣｌ2 Ｆ2 とＨｅの混
合ガスを使用した場合のＡｌＧａＡｓに対するエッチン
グ速度は、ＧａＡｓに対するエッチング速度よりも遅い
ためである。
【００１１】ＡｌＧａＡｓは一般にＲＩＥによりダメー
ジを受け易い。このＲＩＥでは、ＡｌＧａＡｓ層１０３
には深さ約３ｎｍ程度のエッチングダメージが入ると考
えられている。
ジを受け易い。このＲＩＥでは、ＡｌＧａＡｓ層１０３
には深さ約３ｎｍ程度のエッチングダメージが入ると考
えられている。
【００１２】図９（Ｃ）は、ＡｌＧａＡｓ層１０３を選
択的にエッチングする工程を示す。ＲＩＥにより、Ｇａ
Ａｓ層１０４を選択ＲＩＥしたのち、アンモニア系のエ
ッチング液でＡｌＧａＡｓ層１０３を選択的にエッチン
グする。
択的にエッチングする工程を示す。ＲＩＥにより、Ｇａ
Ａｓ層１０４を選択ＲＩＥしたのち、アンモニア系のエ
ッチング液でＡｌＧａＡｓ層１０３を選択的にエッチン
グする。
【００１３】アンモニア系のエッチング液は、ＧａＡｓ
をエッチングしないため、エッチングは、ＧａＡｓ層１
０２で停止する。なお、本工程は、等方性のウェットエ
ッチングであるため、横方向にもエッチングされてい
る。なお、レジスト膜１０５ａはその後除去する。
をエッチングしないため、エッチングは、ＧａＡｓ層１
０２で停止する。なお、本工程は、等方性のウェットエ
ッチングであるため、横方向にもエッチングされてい
る。なお、レジスト膜１０５ａはその後除去する。
【００１４】図９（Ｄ）は、ＧａＡｓ層を選択的にエッ
チングする工程を示す。Ｅモード素子及びＤモード素子
のゲート電極が形成される部分に開口を有するレジスト
膜１０５ｂを新たにパターニングし、ＲＩＥにより、Ｇ
ａＡｓ層１０２、１０４を選択的にエッチングする。Ｒ
ＩＥによるエッチングは、図９（Ｂ）に示す工程と同様
にＡｌＧａＡｓ層１０１、１０３で停止する。
チングする工程を示す。Ｅモード素子及びＤモード素子
のゲート電極が形成される部分に開口を有するレジスト
膜１０５ｂを新たにパターニングし、ＲＩＥにより、Ｇ
ａＡｓ層１０２、１０４を選択的にエッチングする。Ｒ
ＩＥによるエッチングは、図９（Ｂ）に示す工程と同様
にＡｌＧａＡｓ層１０１、１０３で停止する。
【００１５】このとき、ＡｌＧａＡｓ層１０１、１０３
には深さ約３ｎｍ程度のエッチングダメージが入ると考
えられている。ダメージ層の上にゲート電極を作成する
ことは好ましくない。
には深さ約３ｎｍ程度のエッチングダメージが入ると考
えられている。ダメージ層の上にゲート電極を作成する
ことは好ましくない。
【００１６】図９（Ｅ）は、ＡｌＧａＡｓ層表面に発生
したエッチングダメージ層を除去する工程を示す。アン
モニア系のエッチング液でＲＩＥにさらされたＡｌＧａ
Ａｓ層１０１表面及びＡｌＧａＡｓ層１０３の全厚さを
エッチングし、エッチングダメージ層を除去する。
したエッチングダメージ層を除去する工程を示す。アン
モニア系のエッチング液でＲＩＥにさらされたＡｌＧａ
Ａｓ層１０１表面及びＡｌＧａＡｓ層１０３の全厚さを
エッチングし、エッチングダメージ層を除去する。
【００１７】図９（Ｆ）は、アルミニウム（Ａｌ）を蒸
着する工程を示す。Ａｌ層１０６は、図９（Ｅ）までの
工程で選択的に露出されたＡｌＧａＡｓ層１０１、Ｇａ
Ａｓ層１０２の上、及びレジスト膜１０５の上に蒸着さ
れる。
着する工程を示す。Ａｌ層１０６は、図９（Ｅ）までの
工程で選択的に露出されたＡｌＧａＡｓ層１０１、Ｇａ
Ａｓ層１０２の上、及びレジスト膜１０５の上に蒸着さ
れる。
【００１８】図９（Ｇ）は、レジスト膜１０５ｂ及びそ
の上のＡｌ層１０６を除去する工程を示す。リムーバに
よりレジスト膜１０５ｂを除去すると、レジスト膜上に
蒸着されたＡｌ層１０６も同時に除去（リフトオフ）さ
れる。
の上のＡｌ層１０６を除去する工程を示す。リムーバに
よりレジスト膜１０５ｂを除去すると、レジスト膜上に
蒸着されたＡｌ層１０６も同時に除去（リフトオフ）さ
れる。
【００１９】このようにして、図９（Ｇ）の左側にＥモ
ード素子、右側にＤモード素子を同時に作製することが
できる。以上説明した工程は、、ＧａＡｓ基板上にＥモ
ードとＤモードのＨＥＭＴを同時に作製する場合の標準
工程である。
ード素子、右側にＤモード素子を同時に作製することが
できる。以上説明した工程は、、ＧａＡｓ基板上にＥモ
ードとＤモードのＨＥＭＴを同時に作製する場合の標準
工程である。
【００２０】シリコン基板上にＧａＡｓ層、ＡｌＧａＡ
ｓ層をＣＶＤ法等によって成長させた基板を使用してＨ
ＥＭＴを作製する場合も、図９に示した方法と全く同様
の方法を用いている。
ｓ層をＣＶＤ法等によって成長させた基板を使用してＨ
ＥＭＴを作製する場合も、図９に示した方法と全く同様
の方法を用いている。
【００２１】
【発明が解決しようとする課題】ＧａＡｓ基板を使用し
た場合には、以上の方法により製造されたＨＥＭＴは良
好な特性を有する。
た場合には、以上の方法により製造されたＨＥＭＴは良
好な特性を有する。
【００２２】しかし、シリコン基板上に成長させたＧａ
Ａｓ層、ＡｌＧａＡｓ層を使用した場合には、Ｄモード
素子の特性は比較的良好であるが、Ｅモード素子の特性
にはバラツキがあり、良好な特性のＥモード素子を得る
ことができない。
Ａｓ層、ＡｌＧａＡｓ層を使用した場合には、Ｄモード
素子の特性は比較的良好であるが、Ｅモード素子の特性
にはバラツキがあり、良好な特性のＥモード素子を得る
ことができない。
【００２３】図１０は、シリコン基板上に成長させたＧ
ａＡｓ層、ＡｌＧａＡｓ層に、図９に示す方法を用いて
作製したＥモード素子の相互コンダクタンスのヒストグ
ラムを示す。横軸は、相互コンダクタンス、縦軸は、サ
ンプル数を表す。
ａＡｓ層、ＡｌＧａＡｓ層に、図９に示す方法を用いて
作製したＥモード素子の相互コンダクタンスのヒストグ
ラムを示す。横軸は、相互コンダクタンス、縦軸は、サ
ンプル数を表す。
【００２４】図に示すように、相互コンダクタンスが１
８０ｍＳ／ｍｍのものから、２７０ｍＳ／ｍｍのものま
で、広い範囲に分布している。その標準偏差は、約１８
ｍＳ／ｍｍである。
８０ｍＳ／ｍｍのものから、２７０ｍＳ／ｍｍのものま
で、広い範囲に分布している。その標準偏差は、約１８
ｍＳ／ｍｍである。
【００２５】本発明の目的は、シリコン基板上に成長さ
せた化合物半導体層に、特性のバラツキの少ない集積回
路を作製する技術を提供することである。
せた化合物半導体層に、特性のバラツキの少ない集積回
路を作製する技術を提供することである。
【００２６】
【課題を解決するための手段】本発明のシリコン基板上
の化合物半導体装置は、シリコン基板と、シリコン基板
上にエピタキシャル成長された化合物半導体積層であっ
て、キャリアが輸送される動作層の上に所定の選択ドラ
イエッチングに対してエッチストップ層として機能で
き、かつ所定の選択ウェットエッチングによってエッチ
ングできる第１の化合物半導体の層と前記所定の選択ド
ライエッチングでエッチングでき、前記所定の選択ウェ
ットエッチングに対してエッチストップ層として機能で
きる第２の化合物半導体の層の積層を少なくとも３対含
む化合物半導体積層と、前記積層中における異なる第２
の化合物半導体の層を露出し、その上に形成された少な
くとも１対のゲート電極と、前記１対のゲート電極を挟
んで配置され、前記化合物半導体積層の上に形成された
２対の電流電極とを含み、閾値の異なる少なくとも２つ
のトランジスタを構成する。
の化合物半導体装置は、シリコン基板と、シリコン基板
上にエピタキシャル成長された化合物半導体積層であっ
て、キャリアが輸送される動作層の上に所定の選択ドラ
イエッチングに対してエッチストップ層として機能で
き、かつ所定の選択ウェットエッチングによってエッチ
ングできる第１の化合物半導体の層と前記所定の選択ド
ライエッチングでエッチングでき、前記所定の選択ウェ
ットエッチングに対してエッチストップ層として機能で
きる第２の化合物半導体の層の積層を少なくとも３対含
む化合物半導体積層と、前記積層中における異なる第２
の化合物半導体の層を露出し、その上に形成された少な
くとも１対のゲート電極と、前記１対のゲート電極を挟
んで配置され、前記化合物半導体積層の上に形成された
２対の電流電極とを含み、閾値の異なる少なくとも２つ
のトランジスタを構成する。
【００２７】
【作用】複数種類のトランジスタを形成する場合も、ゲ
ート電極下の化合物半導体層を同一種類とすることによ
り、特性を均一にすることが可能となる。例えば、ゲー
ト電極直下のピットを消滅させることができる。このた
め、作製された半導体装置の特性の製造偏差を減少させ
ることが可能となる。
ート電極下の化合物半導体層を同一種類とすることによ
り、特性を均一にすることが可能となる。例えば、ゲー
ト電極直下のピットを消滅させることができる。このた
め、作製された半導体装置の特性の製造偏差を減少させ
ることが可能となる。
【００２８】
【実施例】ＧａＡｓオンＳｉ技術を利用したＨＥＭＴ
は、ＧａＡｓ基板上に作製したものに比べて、重量、熱
伝導率、価格、機械的強度等の点で優れている。しか
し、ＧａＡｓとＳｉでは、格子定数、熱膨張率等が異な
るため、結晶内に転位等の多くの欠陥を生じる。
は、ＧａＡｓ基板上に作製したものに比べて、重量、熱
伝導率、価格、機械的強度等の点で優れている。しか
し、ＧａＡｓとＳｉでは、格子定数、熱膨張率等が異な
るため、結晶内に転位等の多くの欠陥を生じる。
【００２９】これらの欠陥は、エピタキシャル層を積層
しても容易には消滅せず、上部の層にまで及ぶ。これら
の欠陥が、素子特性に悪影響を与えているものと考えら
れる。
しても容易には消滅せず、上部の層にまで及ぶ。これら
の欠陥が、素子特性に悪影響を与えているものと考えら
れる。
【００３０】ただし、本発明者らの分析によれば、これ
らの欠陥のうち全てが素子特性に影響を与えているので
はなく、ある限られた種類の欠陥が特性に影響を与えて
いると考えられる。
らの欠陥のうち全てが素子特性に影響を与えているので
はなく、ある限られた種類の欠陥が特性に影響を与えて
いると考えられる。
【００３１】まず、Ｄモード素子とＥモード素子とで
は、欠陥による影響が異なっている。すなわち、シリコ
ン基板上のＧａＡｓ／ＡｌＧａＡｓ積層にＨＥＭＴを作
製した場合、Ｄモード素子の特性はほぼ満足できるもの
であるが、Ｅモード素子の特性にバラツキが多く実用上
の大きな障害となる。従って、結晶欠陥がＥモード素子
の特性にどのような悪影響を与えるのかがまず問題とな
る。
は、欠陥による影響が異なっている。すなわち、シリコ
ン基板上のＧａＡｓ／ＡｌＧａＡｓ積層にＨＥＭＴを作
製した場合、Ｄモード素子の特性はほぼ満足できるもの
であるが、Ｅモード素子の特性にバラツキが多く実用上
の大きな障害となる。従って、結晶欠陥がＥモード素子
の特性にどのような悪影響を与えるのかがまず問題とな
る。
【００３２】図１は、Ｅモード素子のゲート電極を除去
した部分を電子顕微鏡で観察したスケッチである。図に
示すように、円で囲まれた核からなる１μｍ程度の大き
さのピットが観察された。このピットが素子特性に何ら
かの影響を与えていると考えられる。なお、このような
ピットは結晶成長直後には観察されない。従って、製造
プロセス中にこのようなピットが形成されていることに
なる。
した部分を電子顕微鏡で観察したスケッチである。図に
示すように、円で囲まれた核からなる１μｍ程度の大き
さのピットが観察された。このピットが素子特性に何ら
かの影響を与えていると考えられる。なお、このような
ピットは結晶成長直後には観察されない。従って、製造
プロセス中にこのようなピットが形成されていることに
なる。
【００３３】図２は、ピット数と相互コンダクタンスの
関係を示すグラフである。ピットが観察されなかった素
子の相互コンダクタンスは約９ｍＳである。ピット数が
増加するに従って素子の相互コンダクタンスは減少し、
ピット数が８の素子の相互コンダクタンスは、約７．２
ｍＳである。このように、ピット数が多い素子ほど特性
は劣化する。
関係を示すグラフである。ピットが観察されなかった素
子の相互コンダクタンスは約９ｍＳである。ピット数が
増加するに従って素子の相互コンダクタンスは減少し、
ピット数が８の素子の相互コンダクタンスは、約７．２
ｍＳである。このように、ピット数が多い素子ほど特性
は劣化する。
【００３４】サンプルのゲート幅は約５０μｍであり、
ピットの径が約１〜２μｍであることを考えると、ほぼ
ピットがある部分では電流が流れないと考えると、この
実験結果を説明できることになる。シリコン基板上のＧ
ａＡｓ／ＡｌＧａＡｓ積層に作製した素子の特性の偏差
がＧａＡｓ基板上のそれよりも大きいのは、このピット
の存在によるものであると考えられる。
ピットの径が約１〜２μｍであることを考えると、ほぼ
ピットがある部分では電流が流れないと考えると、この
実験結果を説明できることになる。シリコン基板上のＧ
ａＡｓ／ＡｌＧａＡｓ積層に作製した素子の特性の偏差
がＧａＡｓ基板上のそれよりも大きいのは、このピット
の存在によるものであると考えられる。
【００３５】このピットが発生する原因は未だ不明であ
る。ＧａＡｓ層、ＡｌＧａＡｓ層のサーマルサイクルの
有無、成長温度等の成長条件を変えても、ピット数を大
幅に減少させることはできない。
る。ＧａＡｓ層、ＡｌＧａＡｓ層のサーマルサイクルの
有無、成長温度等の成長条件を変えても、ピット数を大
幅に減少させることはできない。
【００３６】ＧａＡｓ基板を使用した場合には、素子特
性の劣化が生じないため、このピットはシリコン基板上
に成長させた化合物半導体結晶に特有の何らかの欠陥に
よって発生するものと考えられる。すなわちＳｉ−Ｇａ
Ａｓ界面に起因する欠陥がエピタキシャル層を貫通して
上方に伸びているものと考えられる。
性の劣化が生じないため、このピットはシリコン基板上
に成長させた化合物半導体結晶に特有の何らかの欠陥に
よって発生するものと考えられる。すなわちＳｉ−Ｇａ
Ａｓ界面に起因する欠陥がエピタキシャル層を貫通して
上方に伸びているものと考えられる。
【００３７】このピットが発生する原因は、例えば以下
のように推量される。図３（Ａ）〜（Ｃ）にＳｉ基板上
のＧａＡｓ／ＡｌＧａＡｓ積層にＨＥＭＴを形成する工
程の要部を示す。
のように推量される。図３（Ａ）〜（Ｃ）にＳｉ基板上
のＧａＡｓ／ＡｌＧａＡｓ積層にＨＥＭＴを形成する工
程の要部を示す。
【００３８】図３（Ａ）は、Ｅモード素子のゲート電極
が形成される部分のみ、オーミックコンタクトを形成す
るためのＧａＡｓキャップ層をＲＩＥで選択的にエッチ
ングする工程を示す。
が形成される部分のみ、オーミックコンタクトを形成す
るためのＧａＡｓキャップ層をＲＩＥで選択的にエッチ
ングする工程を示す。
【００３９】シリコン基板１上にＣＶＤ法等により、Ｇ
ａＡｓ層２、ＡｌＧａＡｓ層３、ＧａＡｓ層４、ＡｌＧ
ａＡｓ層５及びＧａＡｓ層（キャップ層）６がこの順序
で形成されている。ＧａＡｓ層２とシリコン基板１との
格子定数の相違等によって生じた何らかの欠陥が原因と
なり、各成長層を貫通して、欠陥８が発生している。
ａＡｓ層２、ＡｌＧａＡｓ層３、ＧａＡｓ層４、ＡｌＧ
ａＡｓ層５及びＧａＡｓ層（キャップ層）６がこの順序
で形成されている。ＧａＡｓ層２とシリコン基板１との
格子定数の相違等によって生じた何らかの欠陥が原因と
なり、各成長層を貫通して、欠陥８が発生している。
【００４０】このように準備した基板にレジスト膜７ａ
を塗布して、フォトリソグラフィによってパタ−ニング
してマスクを形成する。このレジストマスクをエッチン
グマスクとし、ＧａＡｓ層６をＲＩＥによって選択的に
エッチングする。
を塗布して、フォトリソグラフィによってパタ−ニング
してマスクを形成する。このレジストマスクをエッチン
グマスクとし、ＧａＡｓ層６をＲＩＥによって選択的に
エッチングする。
【００４１】エッチングレートの差により、ＲＩＥをＡ
ｌＧａＡｓ層５の表面で停止させる。ＡｌＧａＡｓ層は
ＲＩＥによってダメージを受けやすく、欠陥８はさらに
ＲＩＥによって影響を受けるものとする。すると、エッ
チングによって露出したＡｌＧａＡｓ層５の表面には、
欠陥８に対応する部分に表面欠陥９が発生する。ただ
し、この時点では、、まだピットは発生していない。
ｌＧａＡｓ層５の表面で停止させる。ＡｌＧａＡｓ層は
ＲＩＥによってダメージを受けやすく、欠陥８はさらに
ＲＩＥによって影響を受けるものとする。すると、エッ
チングによって露出したＡｌＧａＡｓ層５の表面には、
欠陥８に対応する部分に表面欠陥９が発生する。ただ
し、この時点では、、まだピットは発生していない。
【００４２】図３（Ｂ）は，アンモニア系のエッチング
液でＡｌＧａＡｓ層５を選択エッチングする工程を示
す。図３（Ｂ）は、図３（Ａ）の工程で選択的にエッチ
ングされた部分を拡大したものである。エッチングする
際に、表面欠陥９の部分はエッチングレートが高くなっ
ており、表面欠陥９を核としてピット１０ａが発生す
る。
液でＡｌＧａＡｓ層５を選択エッチングする工程を示
す。図３（Ｂ）は、図３（Ａ）の工程で選択的にエッチ
ングされた部分を拡大したものである。エッチングする
際に、表面欠陥９の部分はエッチングレートが高くなっ
ており、表面欠陥９を核としてピット１０ａが発生す
る。
【００４３】図３（Ｃ）は、ＡｌＧａＡｓ層５を全て選
択エッチングしたときの、エッチング部分を拡大した断
面図である。ＡｌＧａＡｓ層５の選択エッチング過程に
おいては、ＧａＡｓはエッチングされない。
択エッチングしたときの、エッチング部分を拡大した断
面図である。ＡｌＧａＡｓ層５の選択エッチング過程に
おいては、ＧａＡｓはエッチングされない。
【００４４】従って、一旦ピット１０ａが発生するが、
ＡｌＧａＡｓ層５は最終的に全て除去してしまうので、
ピット１０ａは、一旦発生した後、最終的にはなくな
る。このピットはＧａＡｓ層４の表面には生じない。
ＡｌＧａＡｓ層５は最終的に全て除去してしまうので、
ピット１０ａは、一旦発生した後、最終的にはなくな
る。このピットはＧａＡｓ層４の表面には生じない。
【００４５】図４（Ａ）は、Ｅモード素子、Ｄモード素
子のゲート電極が形成される部分を、再びＲＩＥで選択
エッチングし、さらに、アンモニア系エッチング液でＡ
ｌＧａＡｓ層のエッチングダメージ層を除去する工程を
示す。
子のゲート電極が形成される部分を、再びＲＩＥで選択
エッチングし、さらに、アンモニア系エッチング液でＡ
ｌＧａＡｓ層のエッチングダメージ層を除去する工程を
示す。
【００４６】図３（Ｃ）に示すように、Ｅモード素子の
ゲート電極が形成される部分のＡｌＧａＡｓ層６を全て
選択エッチングした後、レジスト膜７ａを取り除き、Ｅ
モード素子、Ｄモード素子の両ゲート電極が形成される
部分にレジスト膜を塗布、パターニングして、新たなレ
ジストマスク７ｂを形成する。
ゲート電極が形成される部分のＡｌＧａＡｓ層６を全て
選択エッチングした後、レジスト膜７ａを取り除き、Ｅ
モード素子、Ｄモード素子の両ゲート電極が形成される
部分にレジスト膜を塗布、パターニングして、新たなレ
ジストマスク７ｂを形成する。
【００４７】このレジストマスクをエッチングマスクと
してＧａＡｓ層４及び６をＲＩＥで選択エッチングす
る。このとき、ＡｌＧａＡｓ層３の表面には、図３
（Ａ）で説明したのと同様のメカニズムにより、表面欠
陥が発生する。
してＧａＡｓ層４及び６をＲＩＥで選択エッチングす
る。このとき、ＡｌＧａＡｓ層３の表面には、図３
（Ａ）で説明したのと同様のメカニズムにより、表面欠
陥が発生する。
【００４８】ＧａＡｓ層４及び６が全て選択エッチング
された後、アンモニア系のエッチング液でＤモード素子
のゲート電極が形成される部分のＡｌＧａＡｓ層５を選
択エッチングすると同時に、Ｅモード素子のゲート電極
が形成される部分のＡｌＧａＡｓ層３の露出した表面の
エッチングダメージ層を除去する。このとき、図３
（Ｂ）を参照して説明した場合と同様、ＡｌＧａＡｓ層
３の表面に発生した表面欠陥を核としてピット１０ｂが
発生する。
された後、アンモニア系のエッチング液でＤモード素子
のゲート電極が形成される部分のＡｌＧａＡｓ層５を選
択エッチングすると同時に、Ｅモード素子のゲート電極
が形成される部分のＡｌＧａＡｓ層３の露出した表面の
エッチングダメージ層を除去する。このとき、図３
（Ｂ）を参照して説明した場合と同様、ＡｌＧａＡｓ層
３の表面に発生した表面欠陥を核としてピット１０ｂが
発生する。
【００４９】図４（Ｂ）は、ＡｌＧａＡｓ層３のエッチ
ングダメージ層を除去した部分の拡大図を示す。図に示
すように、ＡｌＧａＡｓ層３の表面には、欠陥８の部分
に対応してピット１０ｂが発生している。
ングダメージ層を除去した部分の拡大図を示す。図に示
すように、ＡｌＧａＡｓ層３の表面には、欠陥８の部分
に対応してピット１０ｂが発生している。
【００５０】一方、Ｄモード素子のゲート電極部分は、
ＡｌＧａＡｓ層５を選択エッチングする過程で一旦ピッ
トが発生する場合がある。しかし、ＡｌＧａＡｓ層５を
全て選択エッチングした後は、ＧａＡｓ層４が表面に現
れるため、最終的にピットは消滅する。
ＡｌＧａＡｓ層５を選択エッチングする過程で一旦ピッ
トが発生する場合がある。しかし、ＡｌＧａＡｓ層５を
全て選択エッチングした後は、ＧａＡｓ層４が表面に現
れるため、最終的にピットは消滅する。
【００５１】以上説明したように、Ｅモード素子のゲー
ト電極部分にはエッチピットが発生するが、Ｄモード素
子のゲート電極部分にはエッチピットが発生しない。こ
れは、Ｅモード素子の特性の偏差は大きいが、Ｄモード
素子のそれは小さいという実験結果に一致する。
ト電極部分にはエッチピットが発生するが、Ｄモード素
子のゲート電極部分にはエッチピットが発生しない。こ
れは、Ｅモード素子の特性の偏差は大きいが、Ｄモード
素子のそれは小さいという実験結果に一致する。
【００５２】以上の推量によれば、最終的にゲート電極
直下の層をＡｌＧａＡｓ層ではなくＧａＡｓ層にすれば
ピットの発生はなくなることになる。なお、欠陥８に起
因して表面欠陥９が発生すると考えたが、表面欠陥９を
生じなくても欠陥８の存在のみでも同様の現象は生じ得
るであろう。
直下の層をＡｌＧａＡｓ層ではなくＧａＡｓ層にすれば
ピットの発生はなくなることになる。なお、欠陥８に起
因して表面欠陥９が発生すると考えたが、表面欠陥９を
生じなくても欠陥８の存在のみでも同様の現象は生じ得
るであろう。
【００５３】なお、Ｅモード素子の特性のみが劣化する
ことから、ピットの形成は特性を劣化させるが、欠陥８
のみの存在は特性をほとんど劣化させないものと考えら
れる。
ことから、ピットの形成は特性を劣化させるが、欠陥８
のみの存在は特性をほとんど劣化させないものと考えら
れる。
【００５４】図５、図６は、Ｅモード素子のゲート電極
直下の層をＧａＡｓ層とした場合の構成例を示す。すな
わち、アンモニア系エッチング液に対するエッチングス
トッパ層を２層にし、Ｅモード素子のゲート電極下の層
をＧａＡｓ層としてＤモード素子と類似した構造で作製
できるようにする。
直下の層をＧａＡｓ層とした場合の構成例を示す。すな
わち、アンモニア系エッチング液に対するエッチングス
トッパ層を２層にし、Ｅモード素子のゲート電極下の層
をＧａＡｓ層としてＤモード素子と類似した構造で作製
できるようにする。
【００５５】図５（Ａ）は、Ｅモード素子のゲート電極
直下の層をＧａＡｓ層とする場合の基板の層構造を示
す。シリコン基板１上に、ＣＶＤ法等によりＧａＡｓ層
２、ＡｌＧａＡｓ層３、ピットストップＧａＡｓ層１
１、第２ドライエッチングストップＡｌＧａＡｓ層１
２、ＧａＡｓ層（ピットストップ層）４、第１ドライエ
ッチングストップＡｌＧａＡｓ層５及びＧａＡｓ層（キ
ャップ層）６がこの順序で形成されている。ピットスト
ップＧａＡｓ層１１がアンモニア系ウェットエッチング
に対するエッチングストッパ層として働く。
直下の層をＧａＡｓ層とする場合の基板の層構造を示
す。シリコン基板１上に、ＣＶＤ法等によりＧａＡｓ層
２、ＡｌＧａＡｓ層３、ピットストップＧａＡｓ層１
１、第２ドライエッチングストップＡｌＧａＡｓ層１
２、ＧａＡｓ層（ピットストップ層）４、第１ドライエ
ッチングストップＡｌＧａＡｓ層５及びＧａＡｓ層（キ
ャップ層）６がこの順序で形成されている。ピットスト
ップＧａＡｓ層１１がアンモニア系ウェットエッチング
に対するエッチングストッパ層として働く。
【００５６】図５（Ｂ）は、図３、図４と同様の工程
で、Ｅモード素子とＤモード素子のゲート電極部分を選
択エッチングした後の断面図である。Ｄモード素子のゲ
ート電極部分は、図４（Ａ）に示す構造と同一である。
Ｅモード素子のゲート電極部分には、エッチングストッ
パ層として働くＧａＡｓ層１１が現れている。
で、Ｅモード素子とＤモード素子のゲート電極部分を選
択エッチングした後の断面図である。Ｄモード素子のゲ
ート電極部分は、図４（Ａ）に示す構造と同一である。
Ｅモード素子のゲート電極部分には、エッチングストッ
パ層として働くＧａＡｓ層１１が現れている。
【００５７】このような構造にすることにより、Ｅモー
ド素子のゲート電極部分のピットの発生をなくすことが
できる。第１ドライエッチングストップＡｌＧａＡｓ層
５の下のＧａＡｓ層４は、もともとＥモード素子とＤモ
ード素子との閾値電圧の差をつけるためのものである
が、第２ドライエッチングストップＡｌＧａＡｓ層１２
の下のＧａＡｓ層１１は、ピット形成防止層として作用
する。
ド素子のゲート電極部分のピットの発生をなくすことが
できる。第１ドライエッチングストップＡｌＧａＡｓ層
５の下のＧａＡｓ層４は、もともとＥモード素子とＤモ
ード素子との閾値電圧の差をつけるためのものである
が、第２ドライエッチングストップＡｌＧａＡｓ層１２
の下のＧａＡｓ層１１は、ピット形成防止層として作用
する。
【００５８】ピットストップ用ＧａＡｓ層１１はウェッ
トエッチングに対して十分なエッチングストッパとして
機能し、かつＨＥＭＴの動作自体に悪影響を与えないよ
う２〜１０μｍの厚さとすることが好ましい。
トエッチングに対して十分なエッチングストッパとして
機能し、かつＨＥＭＴの動作自体に悪影響を与えないよ
う２〜１０μｍの厚さとすることが好ましい。
【００５９】このような構造で素子を作製する場合に留
意すべき点について、図６を参照して以下に説明する。
図６の左側には、Ｄモード素子の断面図、右側にはＥモ
ード素子の断面図を示す。Ｅモード素子の場合には、２
次元電子ガスが形成されるＧａＡｓ層２表面とゲート電
極１３ａとの間には、ＡｌＧａＡｓ層３とピットストッ
プＧａＡｓ層１１が挟まれている。
意すべき点について、図６を参照して以下に説明する。
図６の左側には、Ｄモード素子の断面図、右側にはＥモ
ード素子の断面図を示す。Ｅモード素子の場合には、２
次元電子ガスが形成されるＧａＡｓ層２表面とゲート電
極１３ａとの間には、ＡｌＧａＡｓ層３とピットストッ
プＧａＡｓ層１１が挟まれている。
【００６０】Ｄモード素子の場合には、２次元電子ガス
が形成されるＧａＡｓ層２表面とゲート電極１３ｂとの
間には、ＡｌＧａＡｓ層３とピットストップＧａＡｓ層
１１の他に第２ドライエッチングストップＡｌＧａＡｓ
層１２とＧａＡｓ層４が挟まれている。
が形成されるＧａＡｓ層２表面とゲート電極１３ｂとの
間には、ＡｌＧａＡｓ層３とピットストップＧａＡｓ層
１１の他に第２ドライエッチングストップＡｌＧａＡｓ
層１２とＧａＡｓ層４が挟まれている。
【００６１】図４（Ａ）に示す従来例の場合には、Ｅモ
ード素子とＤモード素子との閾値電圧の差は、ほとんど
ＧａＡｓ層４のみによって発生していた。しかし、本提
案の場合には、閾値電圧の差は、ＧａＡｓ層４とＡｌＧ
ａＡｓ層１２の２層によって発生する。そのため、これ
ら層構造を適当に調整する必要がある。
ード素子とＤモード素子との閾値電圧の差は、ほとんど
ＧａＡｓ層４のみによって発生していた。しかし、本提
案の場合には、閾値電圧の差は、ＧａＡｓ層４とＡｌＧ
ａＡｓ層１２の２層によって発生する。そのため、これ
ら層構造を適当に調整する必要がある。
【００６２】従来例におけるＧａＡｓ層４の膜厚は７０
〜１００Åである。本提案の場合には、２層の膜厚の和
が７０〜９０Åのときにほぼ同様の閾値を得ることがで
きた。第２ドライエッチングストップＡｌＧａＡｓ層１
２として必要な膜厚は通常３０Å程度であるので、Ｇａ
Ａｓ層４の膜厚は４０〜７０Å程度に薄くする必要があ
る。
〜１００Åである。本提案の場合には、２層の膜厚の和
が７０〜９０Åのときにほぼ同様の閾値を得ることがで
きた。第２ドライエッチングストップＡｌＧａＡｓ層１
２として必要な膜厚は通常３０Å程度であるので、Ｇａ
Ａｓ層４の膜厚は４０〜７０Å程度に薄くする必要があ
る。
【００６３】また、Ｅモード素子のゲート電極１３ａの
直下がバンドギャップの狭いＧａＡｓ層１１になるた
め、ショットキ障壁が低くなる。このため、Ｅモード素
子をオンさせるゲート電圧を印加するとゲートリーク電
流が増加しやすい。
直下がバンドギャップの狭いＧａＡｓ層１１になるた
め、ショットキ障壁が低くなる。このため、Ｅモード素
子をオンさせるゲート電圧を印加するとゲートリーク電
流が増加しやすい。
【００６４】Ｅモード素子ＨＥＭＴを使用してＤＣＦＬ
回路を構成する場合、Ｅモード素子は信号が入力される
素子となる。従って、ゲートリーク電流の増加は駆動能
力の劣化を招く。ゲートリーク電流の増加を防止するた
めには、ゲート電極直下のＧａＡｓ層１１には不純物を
ドーピングしないことが好ましい。
回路を構成する場合、Ｅモード素子は信号が入力される
素子となる。従って、ゲートリーク電流の増加は駆動能
力の劣化を招く。ゲートリーク電流の増加を防止するた
めには、ゲート電極直下のＧａＡｓ層１１には不純物を
ドーピングしないことが好ましい。
【００６５】次に、より具体的な実施例について説明す
る。図７は、本発明の実施例による半導体装置を示す。
図中左側にＤモード素子、右側にＥモード素子が形成さ
れている。シリコン基板１上にＭＯＣＶＤ法により、Ｇ
ａＡｓ層２、ＡｌＧａＡｓ層３、ピットストップＧａＡ
ｓ層１１、第３ドライエッチングストップＡｌＧａＡｓ
層１２、ＧａＡｓ層４、第２ドライエッチングストップ
ＡｌＧａＡｓ層５、第２ＧａＡｓキャップ層６、第１ド
ライエッチングストップＡｌＧａＡｓ層１４、及び第１
ＧａＡｓキャップ層１５をこの順番で成長させる。
る。図７は、本発明の実施例による半導体装置を示す。
図中左側にＤモード素子、右側にＥモード素子が形成さ
れている。シリコン基板１上にＭＯＣＶＤ法により、Ｇ
ａＡｓ層２、ＡｌＧａＡｓ層３、ピットストップＧａＡ
ｓ層１１、第３ドライエッチングストップＡｌＧａＡｓ
層１２、ＧａＡｓ層４、第２ドライエッチングストップ
ＡｌＧａＡｓ層５、第２ＧａＡｓキャップ層６、第１ド
ライエッチングストップＡｌＧａＡｓ層１４、及び第１
ＧａＡｓキャップ層１５をこの順番で成長させる。
【００６６】ゲート電極下の構造は、図６に示すものと
同様であり、Ｅモード素子のゲート電極１３ａの直下に
はピットストップＧａＡｓ層１１が配置されている。す
なわち、２次元電子ガスが形成されるＧａＡｓ層２表面
とゲート電極１３ａ間は、ＡｌＧａＡｓ層３とＧａＡｓ
層１１の２層構造になっている。
同様であり、Ｅモード素子のゲート電極１３ａの直下に
はピットストップＧａＡｓ層１１が配置されている。す
なわち、２次元電子ガスが形成されるＧａＡｓ層２表面
とゲート電極１３ａ間は、ＡｌＧａＡｓ層３とＧａＡｓ
層１１の２層構造になっている。
【００６７】また、Ｄモード素子においては、２次元電
子ガスが蓄積されるＧａＡｓ層２表面とゲート電極１３
ｂ間は、ＡｌＧａＡｓ層３、ＧａＡｓ層１１、ＡｌＧａ
Ａｓ層１２、ＧａＡｓ層４の４層構造になっている。
子ガスが蓄積されるＧａＡｓ層２表面とゲート電極１３
ｂ間は、ＡｌＧａＡｓ層３、ＧａＡｓ層１１、ＡｌＧａ
Ａｓ層１２、ＧａＡｓ層４の４層構造になっている。
【００６８】第１ＧａＡｓキャップ層１５上には、Ｄモ
ード素子のゲート電極１３ｂの両側にソース電極１６と
ドレイン電極１７が設けられている。また、Ｅモード素
子のゲート電極１３ａの両側にはソース電極１８とドレ
イン電極１９が設けられている。
ード素子のゲート電極１３ｂの両側にソース電極１６と
ドレイン電極１７が設けられている。また、Ｅモード素
子のゲート電極１３ａの両側にはソース電極１８とドレ
イン電極１９が設けられている。
【００６９】図６に示した構造と異なる点は、ＡｌＧａ
Ａｓ層１４上のキャップ層中にエッチングストップＡｌ
ＧａＡｓ層１４が形成されている点である。これは、オ
ーミック電極１６、１７、１８及び１９を形成する時
と、ゲート電極１３ａ、１３ｂを形成する時にマスクパ
ターンの合わせ余裕をとるために導入されるものであ
る。
Ａｓ層１４上のキャップ層中にエッチングストップＡｌ
ＧａＡｓ層１４が形成されている点である。これは、オ
ーミック電極１６、１７、１８及び１９を形成する時
と、ゲート電極１３ａ、１３ｂを形成する時にマスクパ
ターンの合わせ余裕をとるために導入されるものであ
る。
【００７０】すなわち、第１ドライエッチングストップ
ＡｌＧａＡｓ層１４によって、キャップ層６とキャップ
層１５の間に段差２０が設けられている。この段差２０
により、ゲート電極１３ａ、１３ｂ及びオーミック電極
１６、１７、１８、１９とを余裕をもって位置合わせし
て形成することが可能になる。
ＡｌＧａＡｓ層１４によって、キャップ層６とキャップ
層１５の間に段差２０が設けられている。この段差２０
により、ゲート電極１３ａ、１３ｂ及びオーミック電極
１６、１７、１８、１９とを余裕をもって位置合わせし
て形成することが可能になる。
【００７１】次に各層の膜厚と不純物濃度の例について
説明する。シリコン基板１上のＧａＡｓ層２の膜厚は、
約２μｍ、ピットストップＧａＡｓ層１１の膜厚は、約
３ｎｍである。
説明する。シリコン基板１上のＧａＡｓ層２の膜厚は、
約２μｍ、ピットストップＧａＡｓ層１１の膜厚は、約
３ｎｍである。
【００７２】ＡｌＧａＡｓ層３の膜厚は、約２６ｎｍで
ある。第３ドライエッチングストップＡｌＧａＡｓ層１
２、第２ドライエッチングストップＡｌＧａＡｓ層５、
第１ドライエッチングストップＡｌＧａＡｓ層１４の膜
厚は、全て約３ｎｍである。
ある。第３ドライエッチングストップＡｌＧａＡｓ層１
２、第２ドライエッチングストップＡｌＧａＡｓ層５、
第１ドライエッチングストップＡｌＧａＡｓ層１４の膜
厚は、全て約３ｎｍである。
【００７３】また、これらＡｌＧａＡｓ層のＡｌＡｓの
モル比は０．２５である。また、これらは全てシリコン
ドープＡｌＧａＡｓ層であり、その濃度は、１．４×１
０18ｃｍ-3である。
モル比は０．２５である。また、これらは全てシリコン
ドープＡｌＧａＡｓ層であり、その濃度は、１．４×１
０18ｃｍ-3である。
【００７４】ＧａＡｓ層４、第２ＧａＡｓキャップ層
６、及び第１ＧａＡｓキャップ層１５の膜厚は、それぞ
れ約６ｎｍ、約３０ｎｍ、及び約３０ｎｍである。ま
た、これらは、シリコンドープＧａＡｓ層であり、シリ
コン濃度は１．９×１０18ｃｍ-3である。
６、及び第１ＧａＡｓキャップ層１５の膜厚は、それぞ
れ約６ｎｍ、約３０ｎｍ、及び約３０ｎｍである。ま
た、これらは、シリコンドープＧａＡｓ層であり、シリ
コン濃度は１．９×１０18ｃｍ-3である。
【００７５】すなわち、２次元電子ガスを形成する動作
層２より上の層は全てＳｉによってｎ型にドープされて
おり、特にＧａＡｓ層はドーピング濃度が高い。但し、
前述のようにＥモード素子のゲート電極と接する部分の
ＧａＡｓ層１１にはドーピングを行わないことが好まし
い。
層２より上の層は全てＳｉによってｎ型にドープされて
おり、特にＧａＡｓ層はドーピング濃度が高い。但し、
前述のようにＥモード素子のゲート電極と接する部分の
ＧａＡｓ層１１にはドーピングを行わないことが好まし
い。
【００７６】図８は、図７に示す構造のＥモード素子の
相互コンダクタンスのバラツキを示すヒストグラムであ
る。横軸は相互コンダクタンス、縦軸は該当の範囲の相
互コンダクタンスを有するサンプル数を表す。各サンプ
ルの相互コンダクタンスは、２１０ｍＳ／ｍｍ〜２４０
ｍＳ／ｍｍの範囲に納まっており、その標準偏差は、
５．３ｍＳ／ｍｍである。
相互コンダクタンスのバラツキを示すヒストグラムであ
る。横軸は相互コンダクタンス、縦軸は該当の範囲の相
互コンダクタンスを有するサンプル数を表す。各サンプ
ルの相互コンダクタンスは、２１０ｍＳ／ｍｍ〜２４０
ｍＳ／ｍｍの範囲に納まっており、その標準偏差は、
５．３ｍＳ／ｍｍである。
【００７７】図８と図１０を比較すれば明らかなよう
に、本実施例によるＥモード素子の相互コンダクタンス
の分布の標準偏差は、従来例によるものよりも大幅に減
少している。すなわち、本実施例によれば、特性のバラ
ツキの少ないＥモード素子を作製することが可能にな
る。
に、本実施例によるＥモード素子の相互コンダクタンス
の分布の標準偏差は、従来例によるものよりも大幅に減
少している。すなわち、本実施例によれば、特性のバラ
ツキの少ないＥモード素子を作製することが可能にな
る。
【００７８】以上、ＡｌＧａＡｓ／ＧａＡｓ構造のＨＥ
ＭＴの例について説明したが、その他の材料を使用した
場合でも同様の効果を得ることができる。例えば、Ｉｎ
ＧａＰ／ＧａＡｓ構造についても同様である。また、Ａ
ｌＧａＡｓ／ＧａＡｓ構造にＩｎを入れたＩｎＡｌＧａ
Ａｓ／ＩｎＧａＡｓからなるヘテロ材料についても同様
である。
ＭＴの例について説明したが、その他の材料を使用した
場合でも同様の効果を得ることができる。例えば、Ｉｎ
ＧａＰ／ＧａＡｓ構造についても同様である。また、Ａ
ｌＧａＡｓ／ＧａＡｓ構造にＩｎを入れたＩｎＡｌＧａ
Ａｓ／ＩｎＧａＡｓからなるヘテロ材料についても同様
である。
【００７９】ドライエッチングとウェットエッチングと
して、ＣＣｌ2 Ｆ2 を用いたＲＩＥ、アンモニア水溶液
を用いたウェットエッチングを説明したが、他のエッチ
ングを用いてもよい。ドライエッチングがダメージ層を
生じ、ウェットエッチングが結晶性によってエッチング
レートを変化させるものであればよい。
して、ＣＣｌ2 Ｆ2 を用いたＲＩＥ、アンモニア水溶液
を用いたウェットエッチングを説明したが、他のエッチ
ングを用いてもよい。ドライエッチングがダメージ層を
生じ、ウェットエッチングが結晶性によってエッチング
レートを変化させるものであればよい。
【００８０】また、以上の実施例では、ＨＥＭＴについ
て説明したが、本発明はＨＥＭＴに限るものではない。
例えば、ＭＥＳＦＥＴなどのその他の電界効果型トラン
ジスタへの応用が可能であることは当業者に自明であろ
う。
て説明したが、本発明はＨＥＭＴに限るものではない。
例えば、ＭＥＳＦＥＴなどのその他の電界効果型トラン
ジスタへの応用が可能であることは当業者に自明であろ
う。
【００８１】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００８２】
【発明の効果】本発明によれば、シリコン基板上に成長
させた化合物半導体上にゲート電極構造を有する電界効
果型トランジスタを作製する場合に、各トランジスタの
特性の製造偏差を減少させることができる。これによ
り、ＬＳＩの歩留りを向上させることが可能になる。
させた化合物半導体上にゲート電極構造を有する電界効
果型トランジスタを作製する場合に、各トランジスタの
特性の製造偏差を減少させることができる。これによ
り、ＬＳＩの歩留りを向上させることが可能になる。
【図１】半導体装置のゲート電極直下に発生したピット
を示す電子顕微鏡写真のスケッチである。
を示す電子顕微鏡写真のスケッチである。
【図２】半導体装置のゲート電極直下に発生したピット
数と相互コンダクタンスの相関関係を示すグラフであ
る。
数と相互コンダクタンスの相関関係を示すグラフであ
る。
【図３】従来の方法で作製した場合に、半導体装置のゲ
ート電極直下にピットが発生するメカニズムを説明する
ための半導体装置の断面図及びピット発生部分の拡大図
である。
ート電極直下にピットが発生するメカニズムを説明する
ための半導体装置の断面図及びピット発生部分の拡大図
である。
【図４】従来の方法で作製した場合に、半導体装置のゲ
ート電極直下にピットが発生するメカニズムを説明する
ための半導体装置の断面図及びピット発生部分の拡大図
である。
ート電極直下にピットが発生するメカニズムを説明する
ための半導体装置の断面図及びピット発生部分の拡大図
である。
【図５】ゲート電極直下のピット発生を防止するための
構造を有する本発明の実施例による半導体装置を作製す
る工程を説明するための半導体基板の断面図である。
構造を有する本発明の実施例による半導体装置を作製す
る工程を説明するための半導体基板の断面図である。
【図６】ゲート電極直下のピット発生を防止するための
構造を有する本発明の実施例による半導体装置の断面図
である。
構造を有する本発明の実施例による半導体装置の断面図
である。
【図７】本発明の実施例による半導体装置の断面図であ
る。
る。
【図８】本発明の実施例による半導体装置の相互コンダ
クタンスの分布を示すグラフである。
クタンスの分布を示すグラフである。
【図９】従来の半導体製造方法を説明するための半導体
基板及び半導体装置の断面図である。
基板及び半導体装置の断面図である。
【図１０】従来例による半導体装置の相互コンダクタン
スの分布を示すグラフである。
スの分布を示すグラフである。
１ シリコン基板 ２、４、６、１１、１５、１０２、１０４ ＧａＡｓ層 ３、５、１２、１４、１０１、１０３ ＡｌＧａＡｓ層 ７ａ、７ｂ、７ｃ、１０５ａ、１０５ｂ レジスト膜 ８ 欠陥 ９ 表面欠陥 １０、１０ｂ ピット １３ａ、１３ｂ、１０６ ゲート電極 １６、１８ ソース電極 １７、１９ ドレイン電極 ２０ 段差 １００ ＧａＡｓ基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (10)
- 【請求項１】 シリコン基板と、 シリコン基板上にエピタキシャル成長された化合物半導
体積層であって、キャリアが輸送される動作層の上に所
定の選択ドライエッチングに対してエッチストップ層と
して機能でき、かつ所定の選択ウェットエッチングによ
ってエッチングできる第１の化合物半導体の層と前記所
定の選択ドライエッチングでエッチングでき、前記所定
の選択ウェットエッチングに対してエッチストップ層と
して機能できる第２の化合物半導体の層の積層を少なく
とも３対含む化合物半導体積層と、 前記積層中における異なる第２の化合物半導体の層を露
出し、その上に形成された少なくとも１対のゲート電極
と、 前記１対のゲート電極を挟んで配置され、前記化合物半
導体積層の上に形成された２対の電流電極とを含み、閾
値の異なる少なくとも２つのトランジスタを構成するシ
リコン基板上の化合物半導体装置。 - 【請求項２】 前記第１の化合物半導体がＡｌＧａＡｓ
であり、前記第２の化合物半導体がＧａＡｓである請求
項１記載のシリコン基板上の化合物半導体装置。 - 【請求項３】 前記動作層が主としてＧａＡｓによって
形成されている請求項２記載のシリコン基板上の化合物
半導体装置。 - 【請求項４】 前記第１の化合物半導体がＩｎＧａＰで
あり、前記第２の化合物半導体がＧａＡｓである請求項
１記載のシリコン基板上の化合物半導体装置。 - 【請求項５】 前記第１の化合物半導体がＩｎＡｌＧａ
Ａｓであり、前記第２の化合物半導体がＩｎＧａＡｓで
ある請求項１記載のシリコン基板上の化合物半導体装
置。 - 【請求項６】 前記ゲート電極のうち、最も動作層に近
いゲート電極の下の第２の化合物半導体の層が２〜１０
ｎｍの範囲の厚さを有する請求項１〜５のいずれかに記
載のシリコン基板上の化合物半導体装置。 - 【請求項７】 前記ゲート電極のうち、最も動作層に近
いゲート電極の下の第２の化合物半導体の層が実質的に
不純物をドープされていない請求項１〜６のいずれかに
記載のシリコン基板上の化合物半導体装置。 - 【請求項８】 シリコン基板上に、キャリアが輸送され
る化合物半導体の動作層、および所定の選択ドライエッ
チングに対してエッチストップ層として機能でき、かつ
所定の選択ウェットエッチングによってエッチングでき
る第１の化合物半導体の層と前記所定の選択ドライエッ
チングでエッチングでき、前記所定の選択ウェットエッ
チングに対してエッチストップ層として機能できる第２
の化合物半導体の層の積層を少なくとも３対エピタキシ
ャルに成長する工程と、 前記積層のうち最上層の第２の化合物半導体の層の一部
を前記選択ドライエッチングによって除去して第１の開
口を形成する工程と、 前記第１の開口内に露出した第１の化合物半導体の層を
前記選択ウェットエッチングによって除去する工程と、 前記第１の開口と異なる第２の開口位置の最上層の第２
の化合物半導体の層の一部および前記第１の開口内に露
出した２番目の第２の化合物半導体の層を前記選択ドラ
イエッチングによって除去して下の第１の化合物半導体
の層を露出する工程と、 前記第１の開口内および第２の開口内に露出した第１の
化合物半導体の層を前記選択ウェットエッチングによっ
て除去する工程と、 前記第１の開口内および第２の開口内に露出した第２の
化合物半導体の層表面上にゲート電極を形成する工程
と、 前記第１の開口および第２の開口を挟むように前記化合
物半導体積層上に２対の電流電極を形成する工程とを含
むシリコン基板上の化合物半導体装置の製造方法。 - 【請求項９】 前記選択的ドライエッチングがリアクテ
ィブイオンエッチングである請求項８記載のシリコン基
板上の化合物半導体装置の製造方法。 - 【請求項１０】 前記第１の化合物半導体がＡｌＧａＡ
ｓであり、前記第２の化合物半導体がＧａＡｓであり、
前記選択ウェットエッチングがアンモニア水溶液による
エッチングである請求項９記載のシリコン基板上の化合
物半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147473A JPH0714853A (ja) | 1993-06-18 | 1993-06-18 | シリコン基板上の化合物半導体装置とその製造方法 |
| US08/568,405 US5686741A (en) | 1993-06-18 | 1995-12-06 | Compound semiconductor device on silicon substrate and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147473A JPH0714853A (ja) | 1993-06-18 | 1993-06-18 | シリコン基板上の化合物半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0714853A true JPH0714853A (ja) | 1995-01-17 |
Family
ID=15431190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5147473A Withdrawn JPH0714853A (ja) | 1993-06-18 | 1993-06-18 | シリコン基板上の化合物半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5686741A (ja) |
| JP (1) | JPH0714853A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300590B1 (en) * | 1998-12-16 | 2001-10-09 | General Scanning, Inc. | Laser processing |
| US6693033B2 (en) | 2000-02-10 | 2004-02-17 | Motorola, Inc. | Method of removing an amorphous oxide from a monocrystalline surface |
| US6638838B1 (en) | 2000-10-02 | 2003-10-28 | Motorola, Inc. | Semiconductor structure including a partially annealed layer and method of forming the same |
| US6673646B2 (en) | 2001-02-28 | 2004-01-06 | Motorola, Inc. | Growth of compound semiconductor structures on patterned oxide films and process for fabricating same |
| US6709989B2 (en) | 2001-06-21 | 2004-03-23 | Motorola, Inc. | Method for fabricating a semiconductor structure including a metal oxide interface with silicon |
| US6646293B2 (en) | 2001-07-18 | 2003-11-11 | Motorola, Inc. | Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates |
| US6693298B2 (en) | 2001-07-20 | 2004-02-17 | Motorola, Inc. | Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same |
| US6667196B2 (en) | 2001-07-25 | 2003-12-23 | Motorola, Inc. | Method for real-time monitoring and controlling perovskite oxide film growth and semiconductor structure formed using the method |
| US6639249B2 (en) | 2001-08-06 | 2003-10-28 | Motorola, Inc. | Structure and method for fabrication for a solid-state lighting device |
| US6673667B2 (en) | 2001-08-15 | 2004-01-06 | Motorola, Inc. | Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials |
| JP2003174039A (ja) * | 2001-09-27 | 2003-06-20 | Murata Mfg Co Ltd | ヘテロ接合電界効果トランジスタ |
| US7183592B2 (en) * | 2004-05-26 | 2007-02-27 | Raytheon Company | Field effect transistor |
| JP4284254B2 (ja) * | 2004-09-07 | 2009-06-24 | 富士通株式会社 | 電界効果型半導体装置 |
| TW200627627A (en) * | 2004-09-24 | 2006-08-01 | Koninkl Philips Electronics Nv | Enhancement-depletion field effect transistor structure and method of manufacture |
| US20060175631A1 (en) * | 2005-02-04 | 2006-08-10 | Raytheon Company | Monolithic integrated circuit having enhanced breakdown voltage |
| US7626218B2 (en) * | 2005-02-04 | 2009-12-01 | Raytheon Company | Monolithic integrated circuit having enhancement mode/depletion mode field effect transistors and RF/RF/microwave/milli-meter wave milli-meter wave field effect transistors |
| US20060223293A1 (en) * | 2005-04-01 | 2006-10-05 | Raytheon Company | Semiconductor devices having improved field plates |
| US9184098B2 (en) * | 2012-09-24 | 2015-11-10 | Analog Devices, Inc. | Bidirectional heterojunction compound semiconductor protection devices and methods of forming the same |
| US10158029B2 (en) | 2016-02-23 | 2018-12-18 | Analog Devices, Inc. | Apparatus and methods for robust overstress protection in compound semiconductor circuit applications |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2551427B2 (ja) * | 1987-03-12 | 1996-11-06 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US4952527A (en) * | 1988-02-19 | 1990-08-28 | Massachusetts Institute Of Technology | Method of making buffer layers for III-V devices using solid phase epitaxy |
| US5276340A (en) * | 1989-11-21 | 1994-01-04 | Fujitsu Limited | Semiconductor integrated circuit having a reduced side gate effect |
-
1993
- 1993-06-18 JP JP5147473A patent/JPH0714853A/ja not_active Withdrawn
-
1995
- 1995-12-06 US US08/568,405 patent/US5686741A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5686741A (en) | 1997-11-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4961194A (en) | Compound semiconductor device having nonalloyed ohmic contacts | |
| JPH0714853A (ja) | シリコン基板上の化合物半導体装置とその製造方法 | |
| US6797994B1 (en) | Double recessed transistor | |
| US6271547B1 (en) | Double recessed transistor with resistive layer | |
| EP0551110B1 (en) | Compound semiconductor devices | |
| JPH02148740A (ja) | 半導体装置及びその製造方法 | |
| US5610410A (en) | III-V compound semiconductor device with Schottky electrode of increased barrier height | |
| JP3377022B2 (ja) | ヘテロ接合型電界効果トランジスタの製造方法 | |
| US6800878B2 (en) | Field-effect type compound semiconductor device and method for fabricating the same | |
| JPH0750781B2 (ja) | 化合物半導体集積回路装置 | |
| JP3326928B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3330731B2 (ja) | 半導体装置及びその製造方法 | |
| JPS59181060A (ja) | 半導体装置 | |
| JPH0969611A (ja) | 半導体装置およびその製造方法 | |
| JP2914429B2 (ja) | 半導体集積回路の製造方法 | |
| JP2002124520A (ja) | エッチング可能なヘテロ接合界面 | |
| JP3256941B2 (ja) | 化合物半導体の表面処理方法 | |
| JP3295897B2 (ja) | 半導体装置及びその製造方法 | |
| JP2668418B2 (ja) | 半導体装置 | |
| JPH05129345A (ja) | マイクロ波集積回路の製造方法 | |
| JPH05283439A (ja) | 半導体装置 | |
| JP3236386B2 (ja) | 半導体装置の製造方法 | |
| JP3178395B2 (ja) | 半導体装置とその製造方法 | |
| JPH10270463A (ja) | 電界効果トランジスタ | |
| JPH07263643A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |