JP3044396B2 - Ｅ／ｄ型電界効果半導体装置の製造方法 - Google Patents
Ｅ／ｄ型電界効果半導体装置の製造方法Info
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- JP3044396B2 JP3044396B2 JP3012374A JP1237491A JP3044396B2 JP 3044396 B2 JP3044396 B2 JP 3044396B2 JP 3012374 A JP3012374 A JP 3012374A JP 1237491 A JP1237491 A JP 1237491A JP 3044396 B2 JP3044396 B2 JP 3044396B2
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Description
【０００１】
【産業上の利用分野】本発明は、同一基板上に形成され
た複数の半導体活性層を、共通の工程によって、それぞ
れ所定の異なる深さにリセスエッチングしてショットキ
ゲートを形成することにより、目的とするノーマリオフ
特性を有するＥ（エンハンスメント）型およびノーマリ
オン特性を有するＤ（デプレッション）型のＭＥＳＦＥ
Ｔ、ＨＥＭＴ等の素子を構成するＥ／Ｄ型電界効果半導
体装置の製造方法に関する。
た複数の半導体活性層を、共通の工程によって、それぞ
れ所定の異なる深さにリセスエッチングしてショットキ
ゲートを形成することにより、目的とするノーマリオフ
特性を有するＥ（エンハンスメント）型およびノーマリ
オン特性を有するＤ（デプレッション）型のＭＥＳＦＥ
Ｔ、ＨＥＭＴ等の素子を構成するＥ／Ｄ型電界効果半導
体装置の製造方法に関する。
【０００２】
【従来の技術】Ｅ型の電界効果半導体素子およびＤ型の
電界効果半導体素子を同一の半導体基板上に備えるＥ／
Ｄ型電界効果半導体装置を製造するにあたって、工数を
低減するために、Ｅ型およびＤ型の電界効果半導体素子
を共通の工程によって製造することが有効であり、従来
から行われている。図６（Ａ）〜（Ｅ）および図７
（Ａ）〜（Ｄ）は、従来のＥ／Ｄ型電界効果半導体装置
の製造工程図である。これらの図において、６１はｉ−
ＧａＡｓ層、６２は二次元電子ガス、６３、６５、６７
はｎ−ＡｌＧａＡｓ層、６４、６６、６８はｎ−ＧａＡ
ｓ、６９、７３はＳｉＯ2 層、７０、７８はフォトレジ
スト層、７１は素子間分離領域、７２、７９、８０、８
１、８２は開口、７４、７６はソース電極、７５、７７
はドレイン電極、８３、８４はショットキゲートであ
る。なお、ｉ−ＧａＡｓ層６１を支持する半導体基板は
省略され、図示されていない。
電界効果半導体素子を同一の半導体基板上に備えるＥ／
Ｄ型電界効果半導体装置を製造するにあたって、工数を
低減するために、Ｅ型およびＤ型の電界効果半導体素子
を共通の工程によって製造することが有効であり、従来
から行われている。図６（Ａ）〜（Ｅ）および図７
（Ａ）〜（Ｄ）は、従来のＥ／Ｄ型電界効果半導体装置
の製造工程図である。これらの図において、６１はｉ−
ＧａＡｓ層、６２は二次元電子ガス、６３、６５、６７
はｎ−ＡｌＧａＡｓ層、６４、６６、６８はｎ−ＧａＡ
ｓ、６９、７３はＳｉＯ2 層、７０、７８はフォトレジ
スト層、７１は素子間分離領域、７２、７９、８０、８
１、８２は開口、７４、７６はソース電極、７５、７７
はドレイン電極、８３、８４はショットキゲートであ
る。なお、ｉ−ＧａＡｓ層６１を支持する半導体基板は
省略され、図示されていない。
【０００３】この工程図にそって、従来の技術を説明す
る。 第１工程（第６図（Ａ）参照） ｉ−ＧａＡｓ層６１の上にｎ−ＡｌＧａＡｓ層６３、ｎ
−ＧａＡｓ層６４、ｎ−ＡｌＧａＡｓ層６５、ｎ−Ｇａ
Ａｓ層６６、ｎ−ＡｌＧａＡｓ層６７、ｎ−ＧａＡｓ層
６８をＭＢＥ法、ＭＯＣＶＤ法等によって成長する。こ
の図には二次元電子ガス（２ＤＥＧ）６２を模式的に示
している。そして、この図の左半分をＥ型の電界効果半
導体素子を形成するＥ型領域、右半分をＤ型の電界効果
半導体素子を形成するＤ型領域としている。
る。 第１工程（第６図（Ａ）参照） ｉ−ＧａＡｓ層６１の上にｎ−ＡｌＧａＡｓ層６３、ｎ
−ＧａＡｓ層６４、ｎ−ＡｌＧａＡｓ層６５、ｎ−Ｇａ
Ａｓ層６６、ｎ−ＡｌＧａＡｓ層６７、ｎ−ＧａＡｓ層
６８をＭＢＥ法、ＭＯＣＶＤ法等によって成長する。こ
の図には二次元電子ガス（２ＤＥＧ）６２を模式的に示
している。そして、この図の左半分をＥ型の電界効果半
導体素子を形成するＥ型領域、右半分をＤ型の電界効果
半導体素子を形成するＤ型領域としている。
【０００４】第２工程（第６図（Ｂ）参照） その上にＳｉＯ2 層６９を形成し、その上に、Ｅ型領域
とＤ型領域にフォトレジスト層７０、７０を形成する。
とＤ型領域にフォトレジスト層７０、７０を形成する。
【０００５】第３工程（第６図（Ｃ）参照） 第２工程で形成したフォトレジスト層７０、７０をマス
クとしてＯ+ をイオン注入し、フォトレジスト層７０、
７０がない部分の半導体層を多結晶化して、素子間分離
領域７１を形成する。このとき、先に形成したＳｉＯ2
層６９は結晶の保護層として機能するが、この工程の後
に除去される。
クとしてＯ+ をイオン注入し、フォトレジスト層７０、
７０がない部分の半導体層を多結晶化して、素子間分離
領域７１を形成する。このとき、先に形成したＳｉＯ2
層６９は結晶の保護層として機能するが、この工程の後
に除去される。
【０００６】第４工程（第６図（Ｄ）参照） フォトレジスト層７０、７０を除去した後、新たなフォ
トレジスト層を用い、５Ｐａ以下の圧のＣＣｌ2 Ｆ2 の
ＲＩＥによってＥ型領域のゲート部に相当するｎ−Ｇａ
Ａｓ層６８を異方性エッチングして除去し、開口７２を
形成する。このＲＩＥにおいて、ｎ−ＧａＡｓ層のエッ
チング速度が、ｎ−ＡｌＧａＡｓ層の５００倍程度であ
るから、その下のｎ−ＡｌＧａＡｓ層６７はエッチング
ストッパーとして機能する。このｎ−ＡｌＧａＡｓ層６
７は、ＨＦ：Ｈ2 Ｏ＝１：２０を用いたエッチングによ
って除去される。
トレジスト層を用い、５Ｐａ以下の圧のＣＣｌ2 Ｆ2 の
ＲＩＥによってＥ型領域のゲート部に相当するｎ−Ｇａ
Ａｓ層６８を異方性エッチングして除去し、開口７２を
形成する。このＲＩＥにおいて、ｎ−ＧａＡｓ層のエッ
チング速度が、ｎ−ＡｌＧａＡｓ層の５００倍程度であ
るから、その下のｎ−ＡｌＧａＡｓ層６７はエッチング
ストッパーとして機能する。このｎ−ＡｌＧａＡｓ層６
７は、ＨＦ：Ｈ2 Ｏ＝１：２０を用いたエッチングによ
って除去される。
【０００７】第５工程（第６図（Ｅ）参照） 全面にＳｉＯ2 層７３をＣＶＤ法によって形成し、この
ＳｉＯ2層７３のＥ型領域およびＤ型領域の、ソース電
極とドレイン電極を設ける部分を選択エッチングによっ
て除去し、その除去した部分にリフトオフによってＡｕ
Ｇｅ／Ａｕからなり、ｎ−ＧａＡｓ層６８とオーミック
接触するソース電極７４、７６とドレイン電極７５、７
７を形成する。
ＳｉＯ2層７３のＥ型領域およびＤ型領域の、ソース電
極とドレイン電極を設ける部分を選択エッチングによっ
て除去し、その除去した部分にリフトオフによってＡｕ
Ｇｅ／Ａｕからなり、ｎ−ＧａＡｓ層６８とオーミック
接触するソース電極７４、７６とドレイン電極７５、７
７を形成する。
【０００８】第６工程（第７図（Ａ）参照） 全面にフォトレジスト層７８を形成し、その開口７９、
８０をとおして、ＳｉＯ2 層７３にＥ型領域とＤ型領域
のショットキゲートを形成するための開口８１、８２を
形成する。
８０をとおして、ＳｉＯ2 層７３にＥ型領域とＤ型領域
のショットキゲートを形成するための開口８１、８２を
形成する。
【０００９】第７工程（第７図（Ｂ）参照） 前工程で形成したＳｉＯ2 層７３の開口８１をとおして
Ｅ型領域のｎ−ＡｌＧａＡｓ層６７をエッチングして除
去した後、ｎ−ＧａＡｓ層６６を、また、開口８２を通
してＤ型領域のｎ−ＧａＡｓ層６８をＣＣｌ2 Ｆ2 のＲ
ＩＥによって異方性エッチングして除去する。
Ｅ型領域のｎ−ＡｌＧａＡｓ層６７をエッチングして除
去した後、ｎ−ＧａＡｓ層６６を、また、開口８２を通
してＤ型領域のｎ−ＧａＡｓ層６８をＣＣｌ2 Ｆ2 のＲ
ＩＥによって異方性エッチングして除去する。
【００１０】第８工程（第７図（Ｃ）参照） 前工程においてエッチングストッパーとして使用したＥ
型領域のｎ−ＡｌＧａＡｓ層６５、Ｄ型領域の６７をエ
ッチングして除去した後、ＳｉＯ2 層７３の開口８１を
とおしてＥ型領域のｎ−ＧａＡｓ層６４を、また、開口
８２を通してＤ型領域のｎ−ＧａＡｓ層６６をＣＣｌ2
Ｆ2 のＲＩＥによって異方性エッチングして除去する。
型領域のｎ−ＡｌＧａＡｓ層６５、Ｄ型領域の６７をエ
ッチングして除去した後、ＳｉＯ2 層７３の開口８１を
とおしてＥ型領域のｎ−ＧａＡｓ層６４を、また、開口
８２を通してＤ型領域のｎ−ＧａＡｓ層６６をＣＣｌ2
Ｆ2 のＲＩＥによって異方性エッチングして除去する。
【００１１】第９工程（第７図（Ｄ）参照） Ｄ型領域のｎ−ＡｌＧａＡｓ層６５を除去した後、Ｅ型
領域に露出したｎ−ＡｌＧａＡｓ層６３と、Ｄ型領域に
露出したｎ−ＧａＡｓ層６４に、フォトレジスト層７８
を用いたリフトオフによってショットキゲート８３、８
４を形成する。この製造方法によると、当初、Ｅ型領域
のｎ−ＧａＡｓ層６８のゲートを形成する部分に開口７
２を設けた後は、Ｅ型領域とＤ型領域に同じ工程を加え
ることによって、Ｅ型の電界効果半導体素子とＤ型の電
界効果半導体素子を効率よく形成することができる。
領域に露出したｎ−ＡｌＧａＡｓ層６３と、Ｄ型領域に
露出したｎ−ＧａＡｓ層６４に、フォトレジスト層７８
を用いたリフトオフによってショットキゲート８３、８
４を形成する。この製造方法によると、当初、Ｅ型領域
のｎ−ＧａＡｓ層６８のゲートを形成する部分に開口７
２を設けた後は、Ｅ型領域とＤ型領域に同じ工程を加え
ることによって、Ｅ型の電界効果半導体素子とＤ型の電
界効果半導体素子を効率よく形成することができる。
【００１２】
【発明が解決しようとする課題】しかし、上記の従来の
技術には、つぎのような問題がある。１．図６（Ｄ）に
おいて、Ｅ型領域の最上のｎ−ＧａＡｓ層６８に開口７
２を形成した後に、ＳｉＯ2 層７３をＣＶＤによって形
成するため、ＳｉＯ2 層７３の上面に段差が生じて表面
が平坦でなくなり、開口８１を形成する際のフォトリソ
工程の条件設定が困難になって加工精度が低下する。
技術には、つぎのような問題がある。１．図６（Ｄ）に
おいて、Ｅ型領域の最上のｎ−ＧａＡｓ層６８に開口７
２を形成した後に、ＳｉＯ2 層７３をＣＶＤによって形
成するため、ＳｉＯ2 層７３の上面に段差が生じて表面
が平坦でなくなり、開口８１を形成する際のフォトリソ
工程の条件設定が困難になって加工精度が低下する。
【００１３】２．図７（Ａ）において、フォトレジスト
層７８をパターニングして、ＳｉＯ2 層７３に、Ｅ型領
域とＤ型領域のゲート電極を形成するための開口８１、
８２を設ける際、マスク合わせの余裕をとる必要があ
り、ソース・ゲート間を大きく設計しなけばならないた
め、ソース抵抗が増大し素子特性が劣化する。そのた
め、図７（Ｄ）に示されるようにショットキゲート８
３、８４を形成した場合に、Ｅ型領域のショットキゲー
ト８３がショットキ接触するｎ−ＡｌＧａＡｓ層６３か
らソース電極７４あるいはドレイン電極７５までの経路
であり、また、Ｄ型領域のショットキゲート８４がショ
ットキ接触するｎ−ＧａＡｓ層６４からソース電極７６
あるいはドレイン電極７７までの経路でもある、ｎ−Ｇ
ａＡｓ層６６の抵抗が大きくなるのを防ぐため、ｎ−Ｇ
ａＡｓ層６６を厚くしてシート抵抗を小さくすることが
必要になる。
層７８をパターニングして、ＳｉＯ2 層７３に、Ｅ型領
域とＤ型領域のゲート電極を形成するための開口８１、
８２を設ける際、マスク合わせの余裕をとる必要があ
り、ソース・ゲート間を大きく設計しなけばならないた
め、ソース抵抗が増大し素子特性が劣化する。そのた
め、図７（Ｄ）に示されるようにショットキゲート８
３、８４を形成した場合に、Ｅ型領域のショットキゲー
ト８３がショットキ接触するｎ−ＡｌＧａＡｓ層６３か
らソース電極７４あるいはドレイン電極７５までの経路
であり、また、Ｄ型領域のショットキゲート８４がショ
ットキ接触するｎ−ＧａＡｓ層６４からソース電極７６
あるいはドレイン電極７７までの経路でもある、ｎ−Ｇ
ａＡｓ層６６の抵抗が大きくなるのを防ぐため、ｎ−Ｇ
ａＡｓ層６６を厚くしてシート抵抗を小さくすることが
必要になる。
【００１４】ところが、ｎ−ＧａＡｓ層６６を厚くする
と、Ｅ型領域のショットキゲート８３の側面が、ｎ−Ｇ
ａＡｓ層６４とこの厚いｎ−ＧａＡｓ層６６と広い面積
で接触し、また、Ｄ型領域のショットキゲート８４が、
この厚いｎ−ＧａＡｓ層６６とｎ−ＡｌＧａＡｓ層６７
とｎ−ＧａＡｓ層６８と広い面積で接触するために、シ
ョットキゲート耐圧の低下がより深刻な問題になる。ま
た、そのために、ショットキゲート８３、８４を形成す
るための半導体活性層のリセス部の深さが増大するた
め、ショットキゲート８３、８４の形成が困難になる。
本発明は、上記の問題を解決し、ゲート耐圧が高く、高
精度の加工を容易に行うことができるＥ／Ｄ型電界効果
半導体装置の製造方法を提供することを目的とする。
と、Ｅ型領域のショットキゲート８３の側面が、ｎ−Ｇ
ａＡｓ層６４とこの厚いｎ−ＧａＡｓ層６６と広い面積
で接触し、また、Ｄ型領域のショットキゲート８４が、
この厚いｎ−ＧａＡｓ層６６とｎ−ＡｌＧａＡｓ層６７
とｎ−ＧａＡｓ層６８と広い面積で接触するために、シ
ョットキゲート耐圧の低下がより深刻な問題になる。ま
た、そのために、ショットキゲート８３、８４を形成す
るための半導体活性層のリセス部の深さが増大するた
め、ショットキゲート８３、８４の形成が困難になる。
本発明は、上記の問題を解決し、ゲート耐圧が高く、高
精度の加工を容易に行うことができるＥ／Ｄ型電界効果
半導体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明にかかるＥ／Ｄ型
電界効果半導体装置の製造方法においては、半導体基板
上に半導体活性層とエッチングストッパー層を交互に成
長する工程と、その上にＥ型領域とＤ型領域にショット
キゲートを形成するための開口を有する耐エッチングマ
スク層を形成する工程と、Ｄ型領域にショットキゲート
を形成するための開口を閉じた状態で、耐エッチングマ
スク層のＥ型領域の開口を通して最上の半導体活性層の
Ｅ型領域のショットキゲートを形成する領域を、その下
のエッチングストッパー層をストッパーとしてエッチン
グ除去する工程と、前工程で用いたエッチングストッパ
ー層を除去した後、上から２番目の半導体活性層のＥ型
領域のショットキゲートを形成する領域と、最上の半導
体活性層のＤ型領域のショットキゲートを形成する領域
を、それぞれの半導体活性層の下のエッチングストッパ
ー層をストッパーとしてエッチング除去する工程と、こ
のエッチングによって露出した異なる深さの各半導体活
性層にＥ型領域およびＤ型領域のショットキゲートを形
成する工程を採用した。また、上記の製造方法におい
て、少なくとも上層の半導体活性層を非異方性エッチン
グによって除去し開口を形成する工程を採用した。
電界効果半導体装置の製造方法においては、半導体基板
上に半導体活性層とエッチングストッパー層を交互に成
長する工程と、その上にＥ型領域とＤ型領域にショット
キゲートを形成するための開口を有する耐エッチングマ
スク層を形成する工程と、Ｄ型領域にショットキゲート
を形成するための開口を閉じた状態で、耐エッチングマ
スク層のＥ型領域の開口を通して最上の半導体活性層の
Ｅ型領域のショットキゲートを形成する領域を、その下
のエッチングストッパー層をストッパーとしてエッチン
グ除去する工程と、前工程で用いたエッチングストッパ
ー層を除去した後、上から２番目の半導体活性層のＥ型
領域のショットキゲートを形成する領域と、最上の半導
体活性層のＤ型領域のショットキゲートを形成する領域
を、それぞれの半導体活性層の下のエッチングストッパ
ー層をストッパーとしてエッチング除去する工程と、こ
のエッチングによって露出した異なる深さの各半導体活
性層にＥ型領域およびＤ型領域のショットキゲートを形
成する工程を採用した。また、上記の製造方法におい
て、少なくとも上層の半導体活性層を非異方性エッチン
グによって除去し開口を形成する工程を採用した。
【００１６】
【作用】まず、本発明によって製造されたＥ／Ｄ型電界
効果半導体装置の一例の構成を説明する。図１は、本発
明によって製造されたＥ／Ｄ型電界効果半導体装置の一
例の構成図である。この図面において、３１はｉ−Ｇａ
Ａｓ層、３２は二次元電子ガス，３３、３５、３７はｎ
−ＡｌＧａＡｓ層、３４、３６、３８はｎ−ＧａＡｓ
層、３９はＳｉＯ2 層、４１は素子間分離領域、４６、
４８はソース電極、４７、４９はドレイン電極、５４、
５５はショットキゲートである。
効果半導体装置の一例の構成を説明する。図１は、本発
明によって製造されたＥ／Ｄ型電界効果半導体装置の一
例の構成図である。この図面において、３１はｉ−Ｇａ
Ａｓ層、３２は二次元電子ガス，３３、３５、３７はｎ
−ＡｌＧａＡｓ層、３４、３６、３８はｎ−ＧａＡｓ
層、３９はＳｉＯ2 層、４１は素子間分離領域、４６、
４８はソース電極、４７、４９はドレイン電極、５４、
５５はショットキゲートである。
【００１７】この装置は、半導体基板上に形成されたｉ
−ＧａＡｓ層３１の上にｎ−ＧａＡｓ層３４、３６、３
８とｎ−ＡｌＧａＡｓ層３３、３５、３７を交互に成長
し、その上に、Ｅ型領域とＤ型領域にショットキゲート
を形成するための開口を有するＳｉＯ2 層３９を形成
し、Ｄ型領域のショットキゲートを形成するための開口
をフォトレジスト層によって閉じた状態で、ＳｉＯ2層
３９のＥ型領域の開口を通して最上のｎ−ＧａＡｓ層３
８のＥ型領域のショットキゲートを形成する領域を、そ
の下のｎ−ＡｌＧａＡｓ層３７をストッパーとして異方
性エッチングによって除去し、上記のフォトレジスト層
を除去した後、両方の開口をとおして、上から２番目の
ｎ−ＧａＡｓ層３６のＥ型領域のショットキゲートを形
成する領域と、最上のｎ−ＧａＡｓ層３８のＤ型領域の
ショットキゲートを形成する領域を、それぞれのｎ−Ｇ
ａＡｓ層の下のｎ−ＡｌＧａＡｓ層３７、３５をストッ
パーとして非異方性エッチングによって除去し、この工
程でストッパーとして用いたｎ−ＡｌＧａＡｓ層を除去
した後、上から３番目のｎ−ＧａＡｓ層３４のＥ型領域
のショットキゲートを形成する領域と、上から２番目の
ｎ−ＧａＡｓ層３６のＤ型領域のショットキゲートを形
成する領域を、それぞれのｎ−ＧａＡｓ層の下のｎ−Ａ
ｌＧａＡｓ層３５、３３をストッパーとして異方性エッ
チングによって除去し、露出した異なる深さのｎ−Ａｌ
ＧａＡｓ層３３とｎ−ＧａＡｓ層３４上にＥ型領域およ
びＤ型領域のショットキゲート５４、５５を形成し、さ
らにＥ型領域およびＤ型領域の最上のｎ−ＧａＡｓ層３
８の両端にソース電極４６、４８とドレイン電極４７、
４９を形成して製造される。
−ＧａＡｓ層３１の上にｎ−ＧａＡｓ層３４、３６、３
８とｎ−ＡｌＧａＡｓ層３３、３５、３７を交互に成長
し、その上に、Ｅ型領域とＤ型領域にショットキゲート
を形成するための開口を有するＳｉＯ2 層３９を形成
し、Ｄ型領域のショットキゲートを形成するための開口
をフォトレジスト層によって閉じた状態で、ＳｉＯ2層
３９のＥ型領域の開口を通して最上のｎ−ＧａＡｓ層３
８のＥ型領域のショットキゲートを形成する領域を、そ
の下のｎ−ＡｌＧａＡｓ層３７をストッパーとして異方
性エッチングによって除去し、上記のフォトレジスト層
を除去した後、両方の開口をとおして、上から２番目の
ｎ−ＧａＡｓ層３６のＥ型領域のショットキゲートを形
成する領域と、最上のｎ−ＧａＡｓ層３８のＤ型領域の
ショットキゲートを形成する領域を、それぞれのｎ−Ｇ
ａＡｓ層の下のｎ−ＡｌＧａＡｓ層３７、３５をストッ
パーとして非異方性エッチングによって除去し、この工
程でストッパーとして用いたｎ−ＡｌＧａＡｓ層を除去
した後、上から３番目のｎ−ＧａＡｓ層３４のＥ型領域
のショットキゲートを形成する領域と、上から２番目の
ｎ−ＧａＡｓ層３６のＤ型領域のショットキゲートを形
成する領域を、それぞれのｎ−ＧａＡｓ層の下のｎ−Ａ
ｌＧａＡｓ層３５、３３をストッパーとして異方性エッ
チングによって除去し、露出した異なる深さのｎ−Ａｌ
ＧａＡｓ層３３とｎ−ＧａＡｓ層３４上にＥ型領域およ
びＤ型領域のショットキゲート５４、５５を形成し、さ
らにＥ型領域およびＤ型領域の最上のｎ−ＧａＡｓ層３
８の両端にソース電極４６、４８とドレイン電極４７、
４９を形成して製造される。
【００１８】このように、半導体基板上に交互に成長し
た半導体活性層とエッチングストッパー層の上に、当初
から、Ｅ型領域とＤ型領域にショットキゲートを形成す
るための開口を有する耐エッチングマスク層を形成し、
この耐エッチングマスク層の１つまたは２つの開口を用
いて、Ｅ型領域とＤ型領域にショットキゲートを形成す
るための工程を加えるため、フォトリソグラフィー技術
を適用する表面に段差がなく平坦であるため高い加工精
度が確保され、そのため、マスク合わせの余裕を大きく
とる必要がなく、ソース、ドレイン間の抵抗を低減する
ことができ高速動作特性が達成できる。また、半導体活
性層とエッチングストッパー層の積層体にショットキゲ
ートを形成するための開口を形成するにあたって、少な
くとも上層の半導体活性層の開口を非異方性エッチング
によって形成するため、開口がサイドエッチングされて
大径になり、後に形成するショットキゲートと接触する
ことがなく、ショットキゲートの耐圧を向上させること
ができる。
た半導体活性層とエッチングストッパー層の上に、当初
から、Ｅ型領域とＤ型領域にショットキゲートを形成す
るための開口を有する耐エッチングマスク層を形成し、
この耐エッチングマスク層の１つまたは２つの開口を用
いて、Ｅ型領域とＤ型領域にショットキゲートを形成す
るための工程を加えるため、フォトリソグラフィー技術
を適用する表面に段差がなく平坦であるため高い加工精
度が確保され、そのため、マスク合わせの余裕を大きく
とる必要がなく、ソース、ドレイン間の抵抗を低減する
ことができ高速動作特性が達成できる。また、半導体活
性層とエッチングストッパー層の積層体にショットキゲ
ートを形成するための開口を形成するにあたって、少な
くとも上層の半導体活性層の開口を非異方性エッチング
によって形成するため、開口がサイドエッチングされて
大径になり、後に形成するショットキゲートと接触する
ことがなく、ショットキゲートの耐圧を向上させること
ができる。
【００１９】
【実施例】以下、本発明の実施例を図面にそって説明す
る。 （第１実施例）図２（Ａ）〜（Ｅ）および図３（Ａ）〜
（Ｄ）は、本発明の第１実施例の製造工程図である。こ
れらの図において、１はｉ−ＧａＡｓ層、２は二次元電
子ガス、３、５はｎ−ＡｌＧａＡｓ層、４、６はｎ−Ｇ
ａＡｓ層、７はＳｉＯ2 層、８、１７はフォトレジスト
層、９は素子間分離領域、１０、１１、１２、１８、１
９は開口、１３、１５はソース電極、１４、１６はドレ
イン電極、２０はＷＳｉ層、２１、２２はショットキゲ
ートである。
る。 （第１実施例）図２（Ａ）〜（Ｅ）および図３（Ａ）〜
（Ｄ）は、本発明の第１実施例の製造工程図である。こ
れらの図において、１はｉ−ＧａＡｓ層、２は二次元電
子ガス、３、５はｎ−ＡｌＧａＡｓ層、４、６はｎ−Ｇ
ａＡｓ層、７はＳｉＯ2 層、８、１７はフォトレジスト
層、９は素子間分離領域、１０、１１、１２、１８、１
９は開口、１３、１５はソース電極、１４、１６はドレ
イン電極、２０はＷＳｉ層、２１、２２はショットキゲ
ートである。
【００２０】第１工程（図２（Ａ）参照） ｉ−ＧａＡｓ層１の上にｎ−ＡｌＧａＡｓ層３、ｎ−Ｇ
ａＡｓ層４、ｎ−ＡｌＧａＡｓ層５、ｎ−ＧａＡｓ層６
を順次成長する。なお、この図示の製造工程は、ＨＥＭ
Ｔを製造することを予定しているため、ｉ−ＧａＡｓ層
１に二次元電子ガス（２ＤＥＧ）２が発生する状態が模
式的に示されている。この図の左半分をＥ型トランジス
タを形成するＥ型領域、右半分をＤ型トランジスタを形
成するＤ型領域としている。なお、この半導体装置を形
成する半導体基板は図示されていない。
ａＡｓ層４、ｎ−ＡｌＧａＡｓ層５、ｎ−ＧａＡｓ層６
を順次成長する。なお、この図示の製造工程は、ＨＥＭ
Ｔを製造することを予定しているため、ｉ−ＧａＡｓ層
１に二次元電子ガス（２ＤＥＧ）２が発生する状態が模
式的に示されている。この図の左半分をＥ型トランジス
タを形成するＥ型領域、右半分をＤ型トランジスタを形
成するＤ型領域としている。なお、この半導体装置を形
成する半導体基板は図示されていない。
【００２１】第２工程（図２（Ｂ）参照） 全面にＳｉＯ2 層７を形成し、その上にフォトレジスト
層８を形成し、そのＥ型領域とＤ型領域を囲む溝状の部
分を除去する。
層８を形成し、そのＥ型領域とＤ型領域を囲む溝状の部
分を除去する。
【００２２】第３工程（図２（Ｃ）参照） フォトレジスト層８をマスクとしてＯ+ イオンを注入し
て多結晶化したトランジスタ素子間分離領域９を形成す
る。ＳｉＯ2 層７は、このＯ+ のイオン注入によって、
Ｅ型領域とＤ型領域の半導体活性層が劣化するのを防ぐ
機能をもつ。
て多結晶化したトランジスタ素子間分離領域９を形成す
る。ＳｉＯ2 層７は、このＯ+ のイオン注入によって、
Ｅ型領域とＤ型領域の半導体活性層が劣化するのを防ぐ
機能をもつ。
【００２３】第４工程（図２（Ｄ）参照） フォトリソグラフィー技術とＣＨＦ3 、ＣＦ4 、ＣＨＦ
3 ＋ＳＦ6 等のＲＩＥによって、ＳｉＯ2 層７のＥ型領
域とＤ型領域に開口１０と１１を形成する。
3 ＋ＳＦ6 等のＲＩＥによって、ＳｉＯ2 層７のＥ型領
域とＤ型領域に開口１０と１１を形成する。
【００２４】第５工程（図２（Ｅ）参照） 全面にフォトレジスト層１２を形成し、そのＥ型領域の
開口１０に相当する箇所に大径の開口１２を形成する。
このフォトレジスト層１２はＤ型領域の開口１１を閉じ
るために形成するものであるから、高い精度は必要な
い。開口１０を有するＳｉＯ2 層７をマスクとする第１
のＲＩＥによって、Ｅ型領域のゲート電極を形成する部
分のｎ−ＧａＡｓ層６を除去する。ｎ−ＡｌＧａＡｓ層
５は、このエッチングに際して、エッチングストッパー
として機能するが、エッチング後ＨＦ：Ｈ2 Ｏ＝１：２
０によって除去される。
開口１０に相当する箇所に大径の開口１２を形成する。
このフォトレジスト層１２はＤ型領域の開口１１を閉じ
るために形成するものであるから、高い精度は必要な
い。開口１０を有するＳｉＯ2 層７をマスクとする第１
のＲＩＥによって、Ｅ型領域のゲート電極を形成する部
分のｎ−ＧａＡｓ層６を除去する。ｎ−ＡｌＧａＡｓ層
５は、このエッチングに際して、エッチングストッパー
として機能するが、エッチング後ＨＦ：Ｈ2 Ｏ＝１：２
０によって除去される。
【００２５】第６工程（図３（Ａ）参照） フォトレジスト層１２を除去し、フォトリソグラフィー
技術によって、Ｅ型領域とＤ型領域のソース電極とドレ
インを形成する部分のＳｉＯ2 層７を選択的に除去す
る。この後、ＳｉＯ2 層７を選択的に除去した部分に、
リフトオフによって、ｎ−ＧａＡｓ層６とオーミック接
触する、ＡｕＧｅ／Ａｕのソース電極１３、１５および
ドレイン電極１４、１６を形成するここでオーミック工
程を、第４、第５工程より後に行うのは、オーミック電
極が第４工程のリソグラフィーの高精度化の妨げになる
ためである。
技術によって、Ｅ型領域とＤ型領域のソース電極とドレ
インを形成する部分のＳｉＯ2 層７を選択的に除去す
る。この後、ＳｉＯ2 層７を選択的に除去した部分に、
リフトオフによって、ｎ−ＧａＡｓ層６とオーミック接
触する、ＡｕＧｅ／Ａｕのソース電極１３、１５および
ドレイン電極１４、１６を形成するここでオーミック工
程を、第４、第５工程より後に行うのは、オーミック電
極が第４工程のリソグラフィーの高精度化の妨げになる
ためである。
【００２６】第７工程（図３（Ｂ）参照） 全面にフォトレジスト層１７を形成し、Ｅ型領域とＤ型
領域のゲート電極を形成する部分に開口１８、１９を形
成する。このフォトレジスト層１７はソース電極１３、
１５およびドレイン電極１４、１６を、後のエッチング
から保護し、ショットキゲート２１、２２の引出し電極
を画定するために形成されるものであるから高い精度を
必要としない。そして、この開口１８、１９を通してＲ
ＩＥを加える。このＲＩＥによって、Ｅ型領域では、ｎ
−ＧａＡｓ層４がｎ−ＡｌＧａＡｓ層３をエッチングス
トッパーとしてエッチングされ、同時に、Ｄ型領域で
は、ｎ−ＧａＡｓ層６がｎ−ＡｌＧａＡｓ層５をエッチ
ングストッパーとしてエッチングされる。Ｄ領域のｎ−
ＡｌＧａＡｓ層５は、ＨＦ：Ｈ2 Ｏ＝１：２０によって
エッチング除去される。
領域のゲート電極を形成する部分に開口１８、１９を形
成する。このフォトレジスト層１７はソース電極１３、
１５およびドレイン電極１４、１６を、後のエッチング
から保護し、ショットキゲート２１、２２の引出し電極
を画定するために形成されるものであるから高い精度を
必要としない。そして、この開口１８、１９を通してＲ
ＩＥを加える。このＲＩＥによって、Ｅ型領域では、ｎ
−ＧａＡｓ層４がｎ−ＡｌＧａＡｓ層３をエッチングス
トッパーとしてエッチングされ、同時に、Ｄ型領域で
は、ｎ−ＧａＡｓ層６がｎ−ＡｌＧａＡｓ層５をエッチ
ングストッパーとしてエッチングされる。Ｄ領域のｎ−
ＡｌＧａＡｓ層５は、ＨＦ：Ｈ2 Ｏ＝１：２０によって
エッチング除去される。
【００２７】第８工程（図３（Ｃ）参照） スパッタリングによって、全面にＷＳｉ層２０を形成す
る。開口１８、１９の部分では、ＷＳｉ層２０はその底
に堆積し、フォトレジスト層１７が存在する部分では、
その上に堆積する。ＷＳｉの他に、Ａｌ、Ｔｉ／Ｐｔ／
Ａｕ等でもよい。
る。開口１８、１９の部分では、ＷＳｉ層２０はその底
に堆積し、フォトレジスト層１７が存在する部分では、
その上に堆積する。ＷＳｉの他に、Ａｌ、Ｔｉ／Ｐｔ／
Ａｕ等でもよい。
【００２８】第９工程（図３（Ｄ）参照） フォトレジスト層１７を除去する。この工程によって、
フォトレジスト層１７上に堆積していたＷＳｉ層２０
は、いわゆるリフトオフによって除去され、ショットキ
ゲート２１と２２が形成される。
フォトレジスト層１７上に堆積していたＷＳｉ層２０
は、いわゆるリフトオフによって除去され、ショットキ
ゲート２１と２２が形成される。
【００２９】（第２実施例）図４（Ａ）〜（Ｅ）および
図５（Ａ）〜（Ｄ）は、本発明の第２実施例の製造工程
図である。これらの図において、３１はｉ−ＧａＡｓ
層、３２は二次元電子ガス，３３、３５、３７はｎ−Ａ
ｌＧａＡｓ層、３４、３６、３８はｎ−ＧａＡｓ層、３
９はＳｉＯ2 層、４０、４４、５０はフォトレジスト
層、４１は素子間分離領域、４２、４３、４５、５１、
５２は開口、４６、４８はソース電極、４７、４９はド
レイン電極、５３はＷＳｉ層、５４、５５はショットキ
ゲートである。
図５（Ａ）〜（Ｄ）は、本発明の第２実施例の製造工程
図である。これらの図において、３１はｉ−ＧａＡｓ
層、３２は二次元電子ガス，３３、３５、３７はｎ−Ａ
ｌＧａＡｓ層、３４、３６、３８はｎ−ＧａＡｓ層、３
９はＳｉＯ2 層、４０、４４、５０はフォトレジスト
層、４１は素子間分離領域、４２、４３、４５、５１、
５２は開口、４６、４８はソース電極、４７、４９はド
レイン電極、５３はＷＳｉ層、５４、５５はショットキ
ゲートである。
【００３０】第１工程（図４（Ａ）参照） ｉ−ＧａＡｓ層３１の上にｎ−ＡｌＧａＡｓ層３３、ｎ
−ＧａＡｓ層３４、ｎ−ＡｌＧａＡｓ層３５、ｎ−Ｇａ
Ａｓ層３６、ｎ−ＡｌＧａＡｓ層３７、ｎ−ＧａＡｓ層
３８を順次成長する。この図の左半分をＥ型トランジス
タを形成するＥ型領域、右半分をＤ型トランジスタを形
成するＤ型領域とする。なお、この図において、ｉ−Ｇ
ａＡｓ層１に二次元電子ガス（２ＤＥＧ）３２を模式的
に示している。また、ｉ−ＧａＡｓ層３１を支持する半
導体基板は図示されていない。
−ＧａＡｓ層３４、ｎ−ＡｌＧａＡｓ層３５、ｎ−Ｇａ
Ａｓ層３６、ｎ−ＡｌＧａＡｓ層３７、ｎ−ＧａＡｓ層
３８を順次成長する。この図の左半分をＥ型トランジス
タを形成するＥ型領域、右半分をＤ型トランジスタを形
成するＤ型領域とする。なお、この図において、ｉ−Ｇ
ａＡｓ層１に二次元電子ガス（２ＤＥＧ）３２を模式的
に示している。また、ｉ−ＧａＡｓ層３１を支持する半
導体基板は図示されていない。
【００３１】第２工程（図４（Ｂ）参照） 全面にＳｉＯ2 層３９を形成し、その上にフォトレジス
ト層４０を形成し、そのＥ型領域とＤ型領域の周囲を溝
状に除去する。
ト層４０を形成し、そのＥ型領域とＤ型領域の周囲を溝
状に除去する。
【００３２】第３工程（図４（Ｃ）参照） フォトレジスト層４０をマスクとしてＯ+ イオンを注入
して多結晶化した素子間分離領域４１を形成する。フォ
トレジスト層４０を除去した後、フォトリソグラフィー
技術を用いて、ＳｉＯ2 層３９のＥ型領域とＤ型領域に
開口４２と４３を形成する。
して多結晶化した素子間分離領域４１を形成する。フォ
トレジスト層４０を除去した後、フォトリソグラフィー
技術を用いて、ＳｉＯ2 層３９のＥ型領域とＤ型領域に
開口４２と４３を形成する。
【００３３】第４工程（図４（Ｄ）参照） 全面にフォトレジスト層４４を形成し、そのＳｉＯ2 層
３９のＤ型領域の開口４３を覆った状態で、Ｅ型領域の
開口４２に相当する箇所に大径の開口４５を形成する。
開口４５、４２を有するフォトレジスト層４４とＳｉＯ
2層３９をマスクとする第１のＲＩＥによって、Ｅ型領
域のゲート電極を形成する部分のｎ−ＧａＡｓ層３８を
除去する。このＲＩＥにおいては、反応ガスとして５Ｐ
ａ以下のＣＣｌ2 Ｆ2 を用いるため異方性エッチングと
なる。なお、後に述べるように、ＣＣｌ2 Ｆ2 の圧が１
０Ｐａを超えると非異方性エッチングとなる。本発明の
説明において用いる異方性エッチングは半導体活性層の
サイドエッチングが顕著でない場合、および、非異方性
エッチングは、半導体活性層のサイドエッチングが顕著
である場合を意味している。
３９のＤ型領域の開口４３を覆った状態で、Ｅ型領域の
開口４２に相当する箇所に大径の開口４５を形成する。
開口４５、４２を有するフォトレジスト層４４とＳｉＯ
2層３９をマスクとする第１のＲＩＥによって、Ｅ型領
域のゲート電極を形成する部分のｎ−ＧａＡｓ層３８を
除去する。このＲＩＥにおいては、反応ガスとして５Ｐ
ａ以下のＣＣｌ2 Ｆ2 を用いるため異方性エッチングと
なる。なお、後に述べるように、ＣＣｌ2 Ｆ2 の圧が１
０Ｐａを超えると非異方性エッチングとなる。本発明の
説明において用いる異方性エッチングは半導体活性層の
サイドエッチングが顕著でない場合、および、非異方性
エッチングは、半導体活性層のサイドエッチングが顕著
である場合を意味している。
【００３４】第５工程（図４（Ｅ）参照） フォトレジスト層４４を除去し、フォトリソグラフィー
技術によって、Ｅ型領域とＤ型領域のソース電極とドレ
イン領域に相当するＳｉＯ2 層３９を選択的に除去し、
選択的に除去した部分に、リフトオフによって、ＡｕＧ
ｅ／Ａｕのソース電極４６、４８およびドレイン電極４
７、４９を形成する。
技術によって、Ｅ型領域とＤ型領域のソース電極とドレ
イン領域に相当するＳｉＯ2 層３９を選択的に除去し、
選択的に除去した部分に、リフトオフによって、ＡｕＧ
ｅ／Ａｕのソース電極４６、４８およびドレイン電極４
７、４９を形成する。
【００３５】第６工程（図５（Ａ）参照） 全面にフォトレジスト層５０を形成し、Ｅ型領域とＤ型
領域のショットキゲートを形成する部分に開口５１、５
２を形成する。この開口は後のエッチング工程でソース
電極とゲート電極を保護し、ショットキゲートの引出し
電極を画定するためのものであるから高精度の加工を必
要としない。そして、この開口５１、５２とＳｉＯ2 層
３９の開口４２、４３を通してＲＩＥする。このＲＩＥ
は、１０Ｐａ以上の圧のＣＣｌ2 Ｆ2 を用いるため、Ｅ
型領域では、ｎ−ＧａＡｓ層３８がサイドエッチングさ
れ、ｎ−ＧａＡｓ層３６がｎ−ＡｌＧａＡｓ層３５をエ
ッチングストッパーとして等方的にエッチングされる。
また、Ｄ型領域では、ｎ−ＧａＡｓ層３８がｎ−ＡｌＧ
ａＡｓ層３７をエッチングストッパーとしてサイドエッ
チングされる。
領域のショットキゲートを形成する部分に開口５１、５
２を形成する。この開口は後のエッチング工程でソース
電極とゲート電極を保護し、ショットキゲートの引出し
電極を画定するためのものであるから高精度の加工を必
要としない。そして、この開口５１、５２とＳｉＯ2 層
３９の開口４２、４３を通してＲＩＥする。このＲＩＥ
は、１０Ｐａ以上の圧のＣＣｌ2 Ｆ2 を用いるため、Ｅ
型領域では、ｎ−ＧａＡｓ層３８がサイドエッチングさ
れ、ｎ−ＧａＡｓ層３６がｎ−ＡｌＧａＡｓ層３５をエ
ッチングストッパーとして等方的にエッチングされる。
また、Ｄ型領域では、ｎ−ＧａＡｓ層３８がｎ−ＡｌＧ
ａＡｓ層３７をエッチングストッパーとしてサイドエッ
チングされる。
【００３６】第７工程（図５（Ｂ）参照） 第６工程においてエッチングストッパー層として機能し
たｎ−ＡｌＧａＡｓ層３７、３５を除去した後、５Ｐａ
以下の圧のＣＣｌ2 Ｆ2 を用いてエッチングする。この
ＲＩＥによって、Ｅ型領域では、ｎ−ＧａＡｓ層３４が
ｎ−ＡｌＧａＡｓ層３３をエッチングストッパー層とし
て異方性エッチングされ、Ｄ型領域では、ｎ−ＧａＡｓ
層３６がｎ−ＡｌＧａＡｓ層３５をエッチングストッパ
ーとして異方的にエッチングされて正確なショットキゲ
ート幅のｎ−ＡｌＧａＡｓ層３３とｎ−ＧａＡｓ層３４
が露出される。
たｎ−ＡｌＧａＡｓ層３７、３５を除去した後、５Ｐａ
以下の圧のＣＣｌ2 Ｆ2 を用いてエッチングする。この
ＲＩＥによって、Ｅ型領域では、ｎ−ＧａＡｓ層３４が
ｎ−ＡｌＧａＡｓ層３３をエッチングストッパー層とし
て異方性エッチングされ、Ｄ型領域では、ｎ−ＧａＡｓ
層３６がｎ−ＡｌＧａＡｓ層３５をエッチングストッパ
ーとして異方的にエッチングされて正確なショットキゲ
ート幅のｎ−ＡｌＧａＡｓ層３３とｎ−ＧａＡｓ層３４
が露出される。
【００３７】第８工程（図５（Ｃ）参照） スパッタリングによって、全面にＷＳｉ層５３を形成す
る。開口５１、５２の部分では、ＷＳｉ層５３はその底
に堆積し、フォトレジスト層５０が存在する部分では、
その上に堆積する。ＷＳｉに代えて、Ａｌ、Ｔｉ／Ｐｔ
／Ａｕ等でもよい。
る。開口５１、５２の部分では、ＷＳｉ層５３はその底
に堆積し、フォトレジスト層５０が存在する部分では、
その上に堆積する。ＷＳｉに代えて、Ａｌ、Ｔｉ／Ｐｔ
／Ａｕ等でもよい。
【００３８】第９工程（図５（Ｄ）参照） フォトレジスト層５０を除去し、フォトレジスト層５０
上に堆積していたＷＳｉ層５３を、いわゆるリフトオフ
によって除去し、ショットキゲート５４と５５を形成す
る。本実施例によると、第１実施例による、フォトリソ
グラフィー技術の精度が向上することに基づく効果の他
に、少なくとも上層の半導体活性層の開口を非異方性エ
ッチングによって形成して大径にするため、この層の半
導体活性層とショットキゲートと接触が防がれ、ショッ
トキゲートの耐圧が向上する。上記の第１実施例および
第２実施例においては、ショットキゲート２１、２２、
５４、５５をリフトオフ法によって形成したが、蒸着法
によってＷＳｉ層を全面に形成し、ショットキゲートと
して必要な部分以外のＷＳｉ層（Ａｌ、Ｔｉ／Ｐｔ／Ａ
ｕ等）を選択的にエッチングして形成することも可能で
ある。また、第２実施例においては、最上と２番目の半
導体活性層を非異方性エッチングしてその開口を大径と
したが、最上の半導体活性層がノンドープあるいはライ
トドープされている場合、あるいは、この層に動作中に
空乏層が形成され導電性をもたない場合は、最上の半導
体活性層の開口だけを大径にしても、上記の同様な効果
を生じる。
上に堆積していたＷＳｉ層５３を、いわゆるリフトオフ
によって除去し、ショットキゲート５４と５５を形成す
る。本実施例によると、第１実施例による、フォトリソ
グラフィー技術の精度が向上することに基づく効果の他
に、少なくとも上層の半導体活性層の開口を非異方性エ
ッチングによって形成して大径にするため、この層の半
導体活性層とショットキゲートと接触が防がれ、ショッ
トキゲートの耐圧が向上する。上記の第１実施例および
第２実施例においては、ショットキゲート２１、２２、
５４、５５をリフトオフ法によって形成したが、蒸着法
によってＷＳｉ層を全面に形成し、ショットキゲートと
して必要な部分以外のＷＳｉ層（Ａｌ、Ｔｉ／Ｐｔ／Ａ
ｕ等）を選択的にエッチングして形成することも可能で
ある。また、第２実施例においては、最上と２番目の半
導体活性層を非異方性エッチングしてその開口を大径と
したが、最上の半導体活性層がノンドープあるいはライ
トドープされている場合、あるいは、この層に動作中に
空乏層が形成され導電性をもたない場合は、最上の半導
体活性層の開口だけを大径にしても、上記の同様な効果
を生じる。
【００３９】
【発明の効果】本発明によると、Ｅ／Ｄ型電界効果半導
体装置を製造する過程において、フォトリソグラフィー
技術を適用する表面が平坦になるため高い加工精度が確
保され、その結果、マスク合わせの余裕を大きくとる必
要がなくなり、ソース、ドレイン間の抵抗を低減するこ
とができ装置の高速動作が可能となる。また、半導体活
性層とエッチングストッパー層の積層体に形成するショ
ットキーゲート形成用の開口が大径になって、ショット
キーゲートと接触するのを防ぐことができ、ショットキ
ゲートの耐圧を向上させることが可能になる。
体装置を製造する過程において、フォトリソグラフィー
技術を適用する表面が平坦になるため高い加工精度が確
保され、その結果、マスク合わせの余裕を大きくとる必
要がなくなり、ソース、ドレイン間の抵抗を低減するこ
とができ装置の高速動作が可能となる。また、半導体活
性層とエッチングストッパー層の積層体に形成するショ
ットキーゲート形成用の開口が大径になって、ショット
キーゲートと接触するのを防ぐことができ、ショットキ
ゲートの耐圧を向上させることが可能になる。
【図１】 本発明によって製造されたＥ／Ｄ型電界効果
半導体装置の一例の構成図である。
半導体装置の一例の構成図である。
【図２】 本発明の第１実施例の製造工程図であり、
（Ａ）は第１工程、（Ｂ）は第２工程、（Ｃ）は第３工
程、（Ｄ）は第４工程、（Ｅ）は第５工程である。
（Ａ）は第１工程、（Ｂ）は第２工程、（Ｃ）は第３工
程、（Ｄ）は第４工程、（Ｅ）は第５工程である。
【図３】 本発明の第１実施例の製造工程図であり、
（Ａ）は第６工程、（Ｂ）は第７工程、（Ｃ）は第８工
程、（Ｄ）は第９工程である。
（Ａ）は第６工程、（Ｂ）は第７工程、（Ｃ）は第８工
程、（Ｄ）は第９工程である。
【図４】 本発明の第２実施例の製造工程図であり、
（Ａ）は第１工程、（Ｂ）は第２工程、（Ｃ）は第３工
程、（Ｄ）は第４工程、（Ｅ）は第５工程である。
（Ａ）は第１工程、（Ｂ）は第２工程、（Ｃ）は第３工
程、（Ｄ）は第４工程、（Ｅ）は第５工程である。
【図５】 本発明の第２実施例の製造工程図であり、
（Ａ）は第６工程、（Ｂ）は第７工程、（Ｃ）は第８工
程、（Ｄ）は第９工程である。
（Ａ）は第６工程、（Ｂ）は第７工程、（Ｃ）は第８工
程、（Ｄ）は第９工程である。
【図６】 従来のＥ／Ｄ型電界効果半導体装置の製造工
程図であり、（Ａ）は第１工程、（Ｂ）は第２工程、
（Ｃ）は第３工程、（Ｄ）は第４工程、（Ｅ）は第５工
程である。
程図であり、（Ａ）は第１工程、（Ｂ）は第２工程、
（Ｃ）は第３工程、（Ｄ）は第４工程、（Ｅ）は第５工
程である。
【図７】 従来のＥ／Ｄ型電界効果半導体装置の製造工
程図であり、（Ａ）は第６工程、（Ｂ）は第７工程、
（Ｃ）は第８工程、（Ｄ）は第９工程である。
程図であり、（Ａ）は第６工程、（Ｂ）は第７工程、
（Ｃ）は第８工程、（Ｄ）は第９工程である。
１ ｉ−ＧａＡｓ層 ２ ２次元電子ガス ３、５ ｎ−ＡｌＧａＡｓ層 ４、６ ｎ−ＧａＡｓ層 ７ ＳｉＯ2 層 ８、１７ フォトレジスト層 ９ 素子間分離領域 １０、１１、１２、１８、１９ 開口 １３、１５ ソース電極 １４、１６ ドレイン電極 ２０ ＷＳｉ層 ２１、２２ ショットキゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/812
Claims (3)
- 【請求項１】 半導体基板上に半導体活性層とエッチン
グストッパー層を交互に成長する工程と、その上に、Ｅ
型領域とＤ型領域にショットキゲートを形成するための
開口を有する耐エッチングマスク層を形成する工程と、
Ｄ型領域のショットキゲートを形成するための開口を閉
じた状態で、耐エッチングマスク層のＥ型領域の開口を
通して最上の半導体活性層のＥ型領域のショットキゲー
トを形成する領域を、その下のエッチングストッパー層
をストッパーとしてエッチング除去する工程と、前工程
で用いたエッチングストッパー層を除去した後、上から
２番目の半導体活性層のＥ型領域のショットキゲートを
形成する領域と、最上の半導体活性層のＤ型領域のショ
ットキゲートを形成する領域を、それぞれの半導体活性
層の下のエッチングストッパー層をストッパーとしてエ
ッチング除去する工程と、このエッチングによって露出
した異なる深さの各半導体活性層にＥ型領域およびＤ型
領域のショットキゲートを形成する工程を含むことを特
徴とするＥ／Ｄ型電界効果半導体装置の製造方法。 - 【請求項２】 半導体基板上に半導体活性層とエッチン
グストッパー層を交互に成長する工程と、その上に、Ｅ
型領域とＤ型領域にショットキゲートを形成するための
開口を有する耐エッチングマスク層を形成する工程と、
Ｄ型領域のショットキゲートを形成するための開口を閉
じた状態で、耐エッチングマスク層のＥ型領域の開口を
通して最上の半導体活性層のＥ型領域のショットキゲー
トを形成する領域を、その下のエッチングストッパー層
をストッパーとして異方性エッチングによって除去する
工程と、上から２番目の半導体活性層のＥ型領域のショ
ットキゲートを形成する領域と、最上の半導体活性層の
Ｄ型領域のショットキゲートを形成する領域を、それぞ
れの半導体活性層の下のエッチングストッパー層をスト
ッパーとして非異方性エッチングによって除去する工程
と、前工程で用いたエッチングストッパー層を除去した
後、上から３番目の半導体活性層のＥ型領域のショット
キゲートを形成する領域と、上から２番目の半導体活性
層のＤ型領域のショットキゲートを形成する領域を、そ
れぞれの半導体活性層の下のエッチングストッパー層を
ストッパーとして異方性エッチングによって除去する工
程と、露出した異なる深さの各半導体活性層上にＥ型領
域およびＤ型領域のショットキゲートを形成する工程を
含むことを特徴とするＥ／Ｄ型電界効果半導体装置の製
造方法。 - 【請求項３】 半導体基板上に半導体活性層とエッチン
グストッパー層を交互に成長する工程と、その上に、Ｅ
型領域とＤ型領域にショットキゲートを形成するための
開口を有する耐エッチングマスク層を形成する工程と、
Ｄ型領域のショットキゲートを形成するための開口を閉
じた状態で、耐エッチングマスク層のＥ型領域の開口を
通して最上層の半導体活性層のＥ型領域のショットキゲ
ートを形成する領域を、その下のエッチングストッパー
層をストッパーとして非異方性エッチングによって除去
する工程と、上から２番目の半導体活性層のＥ型領域の
ショットキゲートを形成する領域と、最上の半導体活性
層のＤ型領域のショットキゲートを形成する領域を、そ
れぞれの半導体活性層の下のエッチングストッパー層を
ストッパーとして異方性エッチングによって除去する工
程と、前工程で用いたエッチングストッパー層を除去し
た後、上から３番目の半導体活性層のＥ型領域のショッ
トキゲートを形成する領域と、上から２番目の半導体活
性層のＤ型領域のショットキゲートを形成する領域を、
それぞれの半導体活性層の下のエッチングストッパー層
をストッパーとして異方性エッチングによって除去する
工程と、露出した異なる深さの各半導体活性層上にＥ型
領域およびＤ型領域のショットキゲートを形成する工程
を含むことを特徴とするＥ／Ｄ型電界効果半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012374A JP3044396B2 (ja) | 1991-01-10 | 1991-01-10 | Ｅ／ｄ型電界効果半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012374A JP3044396B2 (ja) | 1991-01-10 | 1991-01-10 | Ｅ／ｄ型電界効果半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513464A JPH0513464A (ja) | 1993-01-22 |
| JP3044396B2 true JP3044396B2 (ja) | 2000-05-22 |
Family
ID=11803495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3012374A Expired - Lifetime JP3044396B2 (ja) | 1991-01-10 | 1991-01-10 | Ｅ／ｄ型電界効果半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3044396B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000196029A (ja) * | 1998-12-28 | 2000-07-14 | Sony Corp | 半導体装置とその製造方法 |
| JP4230370B2 (ja) | 2004-01-16 | 2009-02-25 | ユーディナデバイス株式会社 | 半導体装置及びその製造方法 |
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-
1991
- 1991-01-10 JP JP3012374A patent/JP3044396B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0513464A (ja) | 1993-01-22 |
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