JPH043434A - 電界効果トランジスタ及びその製造方法 - Google Patents

電界効果トランジスタ及びその製造方法

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JPH043434A
JPH043434A JP2104038A JP10403890A JPH043434A JP H043434 A JPH043434 A JP H043434A JP 2104038 A JP2104038 A JP 2104038A JP 10403890 A JP10403890 A JP 10403890A JP H043434 A JPH043434 A JP H043434A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は非対称ゲートを有する電界効果トランジスタ
（以下、ＦＥＴと称す）及びその製造方法に関するもの
である。
〔従来の技術〕
第７図に本発明の従来例として、電子情報通信学会　電
子デバイス研究会　報告書　ＥＤ８６９２３〜２８頁　
ｒＭＭＩＣ用Ｇ　ａ　Ａ　ｓ　　Ａｄｖａｎｃｅｄ　　
Ｓ　Ａ　Ｉ　Ｎ　Ｔ構造の最適化」　（文献■）に示さ
れたセルファラインゲートＦＥＴの製造方法を示す。
本製造方法について説明すると、まず、ＧａＡＳ基板１
０表面部にｐ型の不純物領域２４を形成するとともに、
ｆｌ　Ｐ型領域２４の表面部にｎ型のチャネル頭載３を
形成する。その後、基板１０表面全面に渡ってスルー注
入膜１２を形成した後、ソース領域、ドレイン領域の双
方に対して対称なＴ型レジストからなるダミーゲート２
３を形成する。その後、このＴ型レジスト２３をマスク
としてｎ°イオンを注入し、自己整合的にｎ゛イオン注
入領域１６．１７を形成しく第７図（ａ））、次にパタ
ーン反転を行ってリフトオフ法によりゲート電極を形成
する（第７図（ｂ））。
しかしながら、このように形成したＦＥＴにおいてはゲ
ート電極２６に対してソース、ドレイン領域が対称に形
成されるため、ゲート長の短縮化に伴い、ソース・ドレ
イン領域間の間隔も低減され、ソース・ドレイン間の基
板電流が増大し、短チヤネル効果が生じていた。また、
ソース抵抗の低減のため、ゲート・ソース間を小さくす
ると、ゲート・ドレイン間も必然的に小さくなり、これ
によりゲート・ドレインｎ＋が劣化していた。
このような短チヤネル効果の低減、及びドレインｎ＋の
向上のため、従来から以下に示す非対称ゲートを有する
ＦＥＴの製造方法が提塞されている。
まず、その１つとして上記文献■に示された製造方法に
ついて第８図を用いて説明する。図において、第７図と
同一符号は同一部会を示す。まず、第８図（ａｌに示す
ように、ＧａＡｓ基板１の表面部にｎ型の不純物領域２
４を形成するとともに、該ｎ型領域２４の表面部にｎ型
のチャネル領域を形成し、基板１の表面全面に渡ってス
ルー注入膜１２を形成する。そしてソース領域及びドレ
イン領域の双方に対して対称なＴ型レジスト２３を形成
する。その後、このＴ型レジスト２３をマスクとして、
ソース抵抗の低減及びドレインｎ＋の向上を図るために
、ソースｎ゛層がダミーゲー）　（Ｔ型レジスト２３）
に近接するように斜めからイオン注入を行い、自己整合
的に非対称のｎ゛注入領域１６．１７を形成する。その
後、第８図（ｂ）に示すようにパタンの反転を行ってリ
フトオフ法によりゲート電極２６を形成する。
このようなソース、ドレイン双方に対して対称なＴ型ゲ
ート電極をマスクとした斜めイオン注入により形成した
ｎ゛注入層はゲート電極とｎ゛層端間隔がソース側とド
レイン側とで異なり、ソース抵抗の低減とドレインｎ＋
の向上を同時に図ることができるとともに、ソース・ド
レイン領域間を広くとることができるので、短チヤネル
効果も低減できる。
また、第９図は非対称セルファラインゲートを有するＦ
ＥＴの製造方法の他の従来例として、アイ−・トリプル
イー　トランスオン　エレクトロン　デバイス　１９８
８年　３５巻　５月号　６１５〜６２２頁「ア　ニュー
　リフラクトリセルファラインド　ゲート　テクノロジ
ー　フオＧａＡｓ　　マイクロウニイブ　パワー　ＦＥ
Ｔ’Ｓ　アンド　ＭＭ　Ｉ　Ｃ’　Ｓ　Ｊ　　（ＩＥＥ
Ｅ　Ｔｒａｎｓ、　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉ
ｃｅｓ　Ｖｏｌ、３５．　Ｎｏ、５．　Ｍａｙ　１９８
８　ｐｐ、６１５　Ａ′６２２　　”Ａ　Ｎｅｗ　Ｒｅ
ｆｒａｃｔｏｒｙ　Ｓｅｌｆ−Ａｌｉｇｎｅｄ　Ｇａｔ
ｅＴｅｃｈｎｏｌｏｇｙ　ｆｏｒ　ＧａＡｓ　Ｍｉｃｒ
ｏｗａｖｅ　Ｐｏｗｅｒ　ＦＥＴ’Ｓ　ａｎｄ　ＭＭＩ
Ｃ’ｓ　’　　）　（文献■）に示された製法を示すも
のである。
本製法について説明すると、まず、第９図（ａ）に示す
ように、Ｓｉ基板１上にスルー注入膜として５ｉＯＮ膜
１２を形成し、その後、Ｓｉイオンの選択イオン注入に
よりＦＥＴの活性チャネル領域３を形成する。その後、
５ｉＯＮ膜１２を除去し、スパッタリングによりＴｉＷ
Ｎ膜を設けるとともに、ゲート電極形成領域にＮｉのエ
ンチングマスクを設け、反応性イオンエツチングにより
ＴｉＷＮ層をゲート形状１３に加工する（第９図（ｂ）
）。
次に、ｎ゛イオン圧入ためのマスクとして、ゲート電極
１３のドレイン側を覆う形状のレジストパターン１５を
設け、これをマスクとしてイオン注入を行いゲート電極
１３に対してドレイン領域がソース領域に対してより離
れた非対称のｎ゛イオン注入領域１６．１７を形成する
（第９図（Ｃ））。
そして、レジスト１５及びＮｉ膜１４を除去し、基板全
面にアニール時の保ａｔ膜（アニールキャンプ）として
５ｉＯＮ膜１８を設け、アニールを施し、注入イオンの
活性化を行う（第９図（ｄ））。その後、さらに基板全
面に平坦化レジスト１９を設け（第９図（ｅ））、エッ
チハックによりゲート金属１３を露出させるとともに、
ソース電極、ドレイン雪掻となるオーミック金属２０．
２１を埋め込む（第９図げ））。
次に、ゲート電極１３上に蒸着リフトオフ法によりＴ　
ｉ　／　Ａ　ｕの低抵抗金属２２を設け（第９図（匂）
、その後、表面にＳｉＮ膜２７を設けるとともにオーミ
ック電極２０．２１の上部にＴ　Ｉ　Ｗ　Ｎ２９層を介
してＡｕ電極２８を、さらには基板１裏面からソース電
極２０部に開孔を設け、該開孔部の側壁及び基板裏面全
面を覆うようにＡｕ電極２８を設けて本装置を完成する
（第９図（ｈ））。
このような製法においては、ゲート電極１３のドレイン
側にのみフォトレジストパターン１５を形成し、次工程
のｎ゛注大時、該ゲート電極。
ドレイン側近傍にｎ°層形成用イオンが注入されないよ
うにして非対称ゲートＦＥＴを形成している。
〔発明が解決しようとする課題〕
しかしながら、第８図に示した従来の製法においては、
ゲートに対するｎ″層形成位置の非対称性を斜め注入に
よって行っているが、この斜め注入角度はＧａＡｓウェ
ハ面内で異なるであろうし、注入マスクとなるＴ型ゲー
トの形状によってｎ゛層の端部の位置は変わりやすい、
即ち、ｎ゛層形底位置はＴ型ゲート形状変動の影響を受
けやすく、素子の特性にバラツキが生しるという問題点
がある。
また、第９図に示した従来の製法では、ゲートのドレイ
ン側に形成するフォトレジストマスクを写真製版の合わ
せ技術のみによって位置決めするため、極めて不安定で
ある。即ち、その精度は写真製版装置の性能に大きく依
存し、またＲｕｎ　ｔ。
Ｒｕｎでばらつく可能性が大きい。このために安定した
ゲート・ドレイン間、あるいはゲート・ソース間設計寸
法を有する非対称ＦＥＴを再現性よく製造することがで
きないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、非対称ゲートＦＥＴ形成に際し、ｎ゛層用非
対称注入を自己整合的に行い、ゲート・ドレイン用ｎ″
層間隔、あるいはゲート・ソース用ｎ″層間隔を設計寸
法通り高精度に再現性良く形成できる非対称ゲートＦＥ
Ｔを有する電界効果トランジスタ及びの製造方法を得る
ことを目的とする。
〔課題を解決するための手段： 本発明の第１の発明に係る電界効果トランジスタは、非
対称ゲートＦＥＴの構造で、ドレイン用ｎ゛層をソース
用ｎ゛層に比べ浅く低濃度にし、かつドレイン用ｎ゛層
のみゲートから分離させたものである。
また、この発明の第１の発明に係る電界効果トランジス
タの製造方法は、ゲート電極が形成された基板を覆うよ
うに絶縁膜を設け、この絶縁膜上にソース領域上でのみ
開口部を有するレジストパターンを形成し、該レジスト
をマスクとしてソース領域上の絶縁膜を選択的に除去し
た後、ゲート電極とドレイン領域上の絶縁膜をマスクと
してイオン注入を行い、ソース、ドレイン領域上を形成
したものである。
また、この発明の第２の発明に係る電界効果トランジス
タの製造方法は、ゲート電極の両側壁部に絶縁膜による
サイドウオールを設け、ソース領域上でのみ開口部を有
するレジストパターンを形成し、これをマスクとしてソ
ース領域側のサイドウオールを選択的に除去した後、ゲ
ート電極及びトレイン領域側に残存しているサイドウオ
ールをマスクとしてイオン注入を行い、ソース、ドレイ
ンｎ゛層を形成したものである。
また、この発明の第３の発明に係る電界効果トランジス
タの製造方法は、ゲート電極の上部に第１の絶縁膜を設
け、基板全面を覆うように第２の絶縁膜を設けるととも
に、これをエッチハックして第１の絶縁膜を露出させ、
ソース領域上の一部でのみ開口部を有するレジストパタ
ーンを設け、これをマスクとしてソース領域上の第２の
絶縁膜を選択的に除去し、その後ドレイン領域上の第２
の絶縁膜をエツチングによりゲート電極の側壁部に残る
ように加工し、ゲート電極及び側壁部の第２の絶縁膜を
マスクとしてイオン注入を行い、ソース、ドレイン領域
上を形成したものである。
また、この発明の第４の発明に係る電界効果トランジス
タの製造方法は、ゲート電極を形成した基板表面を覆う
ように第１の絶縁膜を設け、これをエッチハックしてゲ
ート電極を露出させ、ゲート電極及びドレイン側の第１
の絶縁膜上を覆うように第２の絶縁膜を形成し、ソース
領域上の第１の絶縁膜上の一部でのみ開口部を有するレ
ジストパターンを設け、これをマスクとしてソース領域
上の第１の絶縁膜を選択的に除去し、その後ドレイン領
域上の第１の絶縁膜をエツチングによりゲート電極の側
壁部に残るように加工し、ゲート電極及び側壁部の第１
の絶縁膜をマスクとしてイオン注入を行い、ソース、ド
レインｎ゛層を形成したものである。
〔作用〕
この発明の第１の発明による電界効果トランジスタの構
造においては、ドレイン用ｎ゛層をソース用ｎ゛層に比
べて浅く低濃度で形成し、またソース用ｎ゛層はドレイ
ン用ｎ゛層に比ベゲートにより近接して、かつ深く高濃
度に形成するので、ＦＥＴ特性としては短チヤネル効果
が小さく、がつソース抵抗が小さくて電流駆動能力ｇ１
が大きい理想的なＦＥＴが得られる。
また、この発明の第１の発明による電界効果トランジス
タの製造方法は、トレイン用ｎ゛層を絶縁膜を通してＹ
玉入するとともに、ソース用ｎ”石層はヘア注入あるい
はドレイン用ｎ゛層用のスルー膜より薄いスルー膜を通
して注入されるので、ドレイン用ｎ″層は自己整合的に
そのゲートからの分離長もスルー膜厚で決まる一意的な
長さで形成され、しかもソース用ｎ°層に比べ、浅く低
濃度に形成される。またソース用ｎ゛層はドレイン用ｎ
゛層に比ベゲートにより近接し、かつ深（高濃度に形成
されるので、短チヤネル効果が小さく、かつソース抵抗
が小さくて電流駆動能力ｇ６が大きいＦＥＴを制御性良
く実現できる。
また、この発明の第２の発明による製法においては、ド
レイン用ｎ″層のみがゲート・ドレイン端にのみ形成さ
れた側壁絶縁膜によりゲートから分離されるとともにソ
ース用ｎ°層はドレイン用ｎ゛層に比ベゲートにより近
接して形成されるので、ドレイン用ｎ゛層、ソース用ｎ
゛層は同じ深さ、同じ濃度で形成されるものの、その作
用及びその効果は第１の発明と同等で、類チャぶル効果
が小さく、かつソース抵抗が小さくてｔ［駆動能力ｇ、
が大きいＦＥＴが得られる。
また、この発明の第３の発明による製法においては、ソ
ース、ドレイン領域上に存在する第２の絶縁膜と異なる
第１の絶縁膜をゲート電極真上にのみ設けるようにして
ソース領域上の第２の絶縁膜を選択的に除去したので、
ドレインｎ−層、ソース領域上の形成のためのイオン注
入後に非対称性をもたらすために行うソース領域上の第
２の絶縁膜の選択除去を確実に行うことができる。
また、この発明の第４の発明による製法においては、ソ
ース領域上に存在する第１の絶縁膜とは異なる第２の絶
縁膜を少なくともゲート電極頭部及びドレイン領域上の
第１の絶縁膜に接触して設けたので、ソース領域上の第
１の絶縁膜の選択除去を確実に行うことができる。
〔実施例〕
以下、本発明の一実施例を図について説明する。
第１図、第２図はそれぞれ本発明の第１の発明の一実施
例による電界効果トランジスタの断面構造、及びその製
造方法の工程フローを示したものである。図において、
■はＧａＡｓ基板、２は耐熱性のゲート、３は基板１の
表面部に形成されたｎ−＋ヤネル８Ｉ域、４はソース用
のｎ″層、５はドレイン用のｎ″層、４１はソース電極
、５１はトレイン電極、６は！！縁膜、７．７”はレジ
ストパターン１，８はレジスト開口部を示す。
次に製造方法について説明する。
まず、ＧａＡｓ基板１上に選択イオン注入によりＳｉイ
オンをｉｏ〜５０ｋｅＶで１×１Ｏ１２〜１ＸＩＯ”　
　ｃｍ−”注入し、あるいは基板表面にスルー注入膜と
してＡ４２Ｎ、ＳｉＮ、５ｉＯＮあるいはＳｉＯ等を１
００〜１０００人程度設けた後（図示せず）、これを介
してＳｉイオンを３０〜１００ｋｅＶで１×１０′２〜
ｌ×１０目　ｃａｎ−３程度注入し、ｎ−チャネル領域
３を形成する。その後、基板全面にタングステンシリサ
イド等の耐熱性金属を設け、ゲート形状２に加工する（
第２図（ａ））。
次に、基板１の表面及び耐熱性ゲート２の表面上に約２
０００人の膜厚で５ｉＯＮ６（第１の絶縁膜）を堆積し
、さらにその上にソース領域側に開口部８を有するレジ
ストパターン７を形成する（第２図（ｂ））。第２図（
Ｃ）はその様子を基板の真上から見た図である。
次に例えばプラズマエツチング等の方法により第２図（
ｄ）に示すように絶縁膜６をエツチングし、ソース領域
側の絶縁膜６のみを除去する。
その後、第２図（ｅ）に示すようにレジスト７を除去し
た後、ソース領域端とドレイン領域端を決めるためのレ
ジストパターン７°を形成し、これをマスクとしてｎ“
領域形成のため、ｌ　ＯＯｋｅＶ。
２　Ｘ　１０　”ｃｒａ−”以上でＳｉイオンの注入を
行う。
これにより、ゲートから分離された浅く低濃度のドレイ
ン用ｎ″Ｎ５とゲートと接触した深く高濃度のソース用
ｎ゛層４を形成する。
そして、レジスト７゛及び絶縁膜６を除去し、ソース電
極４１及びドレイン電極５１を形成して第１図の素子を
完成する。
このような本実施例によれば、イオン注入のマスク形成
に写真製版のマスク合わせ技術を用いることがなく、ま
た斜めイオン圧入でもない、通常の注入法により、自己
整合的にゲート電極２に対して絶縁膜６の膜厚に対応し
た分離長を有するドレインｎ゛層５．及びゲート電極２
に近接したソースｎ゛層４を高精度に形成できるととも
に、さらにはドレインｎ＋暦５は浅く低濃度に、ソース
ｎ゛層４は深く高濃度に形成できるので、ドレインｎ＋
の向上及び短チヤネル効果、ソース抵抗の低減が図れる
とともに大きな相互コンダクタンスｇ、を有する高性能
のＦＥＴを制御性良く、再現性良く形成し得る。
また、第３図は本発明の第２の発明の一実施例による電
界効果トランジスタの断面構造を示す図、また、第４図
は同構造の作製フロー図である。図において、第１図及
び第２図と同一符号は同一部分を示し、９はサイドウオ
ールを構成する絶縁膜、９ａ、９ｂは絶縁膜９よりなる
サイドウオールである。
次に製造方法について説明する。
ＧａＡｓ基板１上に選択イオン注入によりｎチャネル領
域３を形成後、基板全面↓こタングステンンリサイド等
の耐熱性金属を設け、ゲート形状２に加工するまでの工
程は、上記第２図（ａ）　５．１示す工程と同様である
。本実施例ではその後、基板１の表面及びゲート電極２
の表面上にこれらを覆うように絶縁膜９を堆積する（第
４図（ａ））。
その後、絶縁膜９をエツチングし、これをゲト電極２の
両側壁部のみにサイドウオール９ａ９ｂとして残す（第
４図（ｂ））。
さらに基板１．ゲート電極２．及び絶縁膜サイドウオー
ル９ａ、９ｂの表面を覆うようにレジストを設け、エツ
チングによりソース側のサイドウオール９ｂの表面の一
部及びソース領域側の基板１の一部が露出するようにレ
ジスト７に開口部８を形成する（第４図（Ｃ））。
次に、例えばプラズマエツチングにより、上記第２図（
ｄ）に示す工程と同様の方法により絶縁膜サイドウオー
ル９ｂをエツチング除去する（第４図Ｃｄ口。
その後、第４図（ｅ）に示すようにレジスト７の除去後
、レジストパターン７゛を形成し、これをマスクとして
ｎ″領域形成のイオンの注入を行う。
これにより、ゲートから分離されたトレイン用ｎ。
層５とゲートと接触したソース用ｎ゛層４を形成できる
（第４図げ））。
そして、レジスト７゛の除去後、ソース雪掻４１及びド
レイン電極５１を形成して第３図の素子を完成する。
本実施例が上記第１の発明の実施例と異なる点は、ドレ
インｎ＋層５とゲート電極２の分離長が絶縁膜のサイド
ウオール９ａの幅で自己整合的に決まる点である。また
、本実施例では、ソースｎ゛領域上の絶縁Ｉｌ！９ｂと
ドレインｎ″領域上の絶縁膜９ａをゲート電極２を隔て
て形成したので、制御性よく容易にソースｎ″領域上の
絶縁膜９ｂのみを選択除去できる。また、本実施例も斜
めイオン注入という不安定な注入法で拡散層を形成する
のではなく、しかも注入の際のマスクは写真製版により
形成されたものでもないので、ゲート電極２に対するソ
ースｎ゛層及びドレインｎ゛層の分離長を所望の値に高
精度に形成できる素子が再現性及び制御性よ（得られる
。また、本製造方法では、上記の実施例と異なりソース
ｎ゛層４及びトレインｎ゛層５は同一濃度、同一の深さ
で形成されることとなる。上記の実施例の構造及び製造
方法を採用するか、本実施例によるものを採用するかは
、その素子の使用用途に応して選択するとよい 次に上記第１．及び第２の発明の発展例である本発明の
第３及び第４の発明の実施例について説明する。
これらは上記実施例におけるソース用ｎ゛層上の絶縁膜
選択除去時に、ゲート真上の絶縁膜及びドレイン用ｎ°
層上絶縁膜を除去しないようなストッパを形成し、エツ
チングの選択性を向上させたものである。即ち、ソース
用ｎ゛層絶縁膜とドレイン用ｎ゛層絶縁膜が同一の膜と
してつながっていないように被エンチング特性の異なる
異種の絶縁膜を挿入している。
第５図はこのような本第３の発明の一実施例を説明する
作製フロー図であり、以下その作製フローについて説明
する。
まず、第５図（ａ）　４こ示すようにＧａＡｓ基板１の
ｎ−チャ矛ル領域３上に耐熱性ゲート及びこの上に絶縁
膜（第１の絶縁膜）１０を形成し、２層構造のままでゲ
ート形状に加工する。その後、該第１の絶縁膜１０とは
被エツチング特性の異なる絶縁膜（第２の絶縁膜）６を
全面に設ける（第５図（ｂ））。
その後、第２の絶縁膜６をエンチハノクして第１の絶縁
膜１０の表面を露出させ（第５図（Ｃ））、さらに全面
にレジスト１１を設け、ソースｎ″領域上のレジスト１
１の一部に第２の絶縁膜６に達する開口部８を形成する
（第５図（ｄ））。
そして、このレジストパターン１１をマスクとしてエツ
チングによりソースｎ″領域上の第２の絶縁膜６を選択
的に除去する。ここで、例えば、第２の絶縁膜６として
ＳｉＮを用い、第１の絶縁膜１０として５ｉ０２．Ｓｉ
Ｏを用いた場合については、第１の絶縁膜の選択的除去
に、ＳＦ６ガス系を用いたプラズマエンチング（ＰＥ）
を用いるとよく、この方法により第１の絶縁膜１０に対
する第２の絶縁膜６の選択比を大きくとることができる
。また、この逆で第２の絶縁膜６としてＳｉＯ□、Ｓ１
０を、第１の絶縁膜１０としてＳｉＮを用いた場合には
、第２の絶縁膜６の選択除去にＣＨＦ　３　＋　Ｃｚ　
Ｈ’ｂガス系を用いた反応性イオンエツチングを用いる
と効果的である。
次に、第５図（ｅ）に示すように、レジスト１１除去後
、ドレインｎ°領域上に残存している第２の絶縁膜６を
工・７チングし、これをゲート電極のドレイン領域側側
壁部にのみ残すよう加工する。この時、このサイドウオ
ールの幅は後にゲートとドレインｎ″領域の間の距離と
なるので、予め所望の値に形成しておく。
次に第５図（ｇ）に示すように、基板全面にｎ″領域形
成のためのイオン注入を行ない自己整合的ににゲート電
極２と所定距離分離されたドレインｎ゛領域５を形成す
るとともに、ゲート電極２に隣接してソースｎ″領域４
を形成する。
続いて本発明の第４の発明の一実施例についてその製造
フローに従って第６図を用いて説明する。
まず、第６図（ａ）に示すように、ｎ−チャネル領域３
が形成されたＧａＡｓ基板１の表面に耐熱性ゲート２を
形成し、基板１及びゲート２の表面を覆うように全面に
第１の絶縁膜６を設け、その後第１の絶縁膜６をエンチ
ハ、りしてゲート電極２表面を露出させる（第６図（ｂ
））。
さらに第１の絶縁膜６及び露出したゲート電極２の表面
全面を覆うように第１の絶縁膜６とは被エツチング特性
の異なる第２の絶縁膜１０を設け（第６図（Ｃ））、こ
れをゲート電極２の表面及びドレイン０１領域表面上の
第１の絶縁膜６の表面上にのみ残るように加工する（第
６図（ｄ））。
次に第６図（ｅ）に示すようにソースｎ″領域上の一部
で開口部８を有するレジストパターン１１を設け、前述
の実施例の第５図（ｄ）の工程で説明したエツチング条
件で、ソースｎ゛領域上の第１の絶縁膜６のみを選択的
に除去する。レジスト１１の除去後（第６図げ））、第
２のレジスト膜ＩＯも除去し、その後、残存している第
１の絶縁膜６をエンチングしてこれをゲート電極のドレ
イン側側壁にのみ残るように加工し、ゲート電極２及び
サイドウオール絶縁膜６をマスクとしてｎ゛層形成のだ
めのイオン注入を行ない、ゲート電極とサイドウオール
の幅だけ分離されたドレインｎ゛Ｇｉ域５を形成すると
ともに、ゲート電極２と隣接したソースｎ″領域４を形
成する。
このような上記第３及び第４の発明の実施例によれば、
絶縁膜６がソース用ｎ＋層上とドレイン用ｎ゛層上とで
同−膜としてつながらないように被エツチング特性の異
なる異種の絶縁膜１０を挿入している。このような製造
方法によれば、ソースｎ゛層上の絶縁膜６とドレインｎ
゛層上の絶縁膜６とが分離された構造となるので、確実
にソースｎ゛層上絶縁膜６のみの選択除去が可能となる
。
なお、以上の本実施例ではＧａＡｓＭＥＳＦＥＴについ
て記述したが、基板に対して横型のトランジスタ、例え
ばＨＥＭＴ、ＭＩＳ−１１ｋｅＦＥＴ、また５１Ｍ０３
ＦＥＴにも本発明は有効であり、同様の効果が期待でき
る。
また、以上の実施例では基板材料１としてはＧａＡｓを
用いたが、これはＳｉの他、ＩｎＰ等も使用することが
できる。
以上のように、上記第１の発明の実施例においては、写
真製版で形成したマスクを用いることなく、また、斜め
イオン注入法を用いくこともなく、制御性のよいエツチ
ングにより形成した絶縁膜６を用いたイオン注入法によ
り絶縁膜６の膜厚に対応した分離長で自己整合的にドレ
インｎ゛層、ソースｎ°層の形成し、かつドレインｎ＋
層は浅く低濃度にソースｎ゛層は深く高濃度に形成した
ので、ドレインｎ＋が高（、短チヤネル効果、ソース抵
抗が小さく、ｇ、の大きい、高性能のＦＥＴを制御性良
く、再現性良く形成できる。また、上記第２の発明も第
１の実施例と同様の効果を示すが、ドレインｎ゛層とゲ
ートの分離長はサイドウオール９の幅で自己整合的に決
まるところが異なる。さらに、上記第３及び第４の発明
の実施例ではこれに加えてソースｎ゛層上絶縁膜とドレ
インｎ゛層上絶縁膜とが分離された構造となるので、確
実にソースｎ゛層上絶縁膜の選択除去が可能となる。
〔発明の効果〕
以上のように、本発明によれば、非対称ゲートを有する
ＦＥＴにおいて、ドレインｎ゛層をソスｎ゛層に比べて
浅く低濃度にし、かつ、ドレインｎ゛層のみゲートから
分離させるようにしたので、短チヤネル効果及びソース
抵抗の低減を図ることができるとともに、相互コンダク
タンス及びドレインｎ＋が高い高性能のＦＥＴが得られ
る効果がある。
また、この発明によれば、ドレインｎ゛層は絶縁膜を通
してスルー注入により形成し、ソースｎ゛層はベア注入
あるいはドレインｎ゛層形成のだめのスルー注入膜より
も薄い膜を通して注入して形成したので、ドレインｎ＋
層のみゲートから分離させることができ、短チヤネル効
果及びソース抵抗の低減、相互コンダクタンス及びドレ
インｎ＋の向上が図れる性能の良いＦＥＴを、斜めイオ
ン注入という不安定要素を有する方法でなく、自己整合
的に制御性、再現性よく形成でき、Ｒｕｎ　ｔｏ　Ｒｕ
ｎの特性安定性の大幅に向上した、高性能のＦＥＴが得
られる効果がある。また、このようなものにおいて、さ
らにソースｎ゛層上絶縁膜とドレインｎ゛層上絶縁膜と
が分離された構造とすることによりソースｎ゛層上絶縁
膜の選択除去が確実なものとなり、極めて制御性の高い
ものが得られる効果がある。
【図面の簡単な説明】
第１図は本発明の第１の発明の一実施例による電界効果
トランジスタの断面構造を示す図、第２図は第１図の電
界効果トランジスタの製造方法を示す図、第３図はこの
発明の第２の発明の一実施例による電界効果トランジス
タの製造方法により製造されたものの断面構造を示す図
、第４図は第３図の電界効果トランジスタの製造方法を
示す図、第５図はこの発明の第３の発明の一実施例によ
る電界効果トランジスタの製造方法を示す図、第６図は
この発明の第４の発明の一実施例による電界効果トラン
ジスタの製造方法を示す図、第７図は従来の電界効果ト
ランジスタの製造方法を示す図、第８図は他の従来の電
界効果トランジスタの製造方法を示す図、第９図はさら
に他の従来の電界効果トランジスタの製造方法を示す図
である。 図において、１はＧａＡｓ基板、２は耐熱性ゲート雪掻
、３はｎ−チャネル層、４はソース用ｎ゛層、５はドレ
イン用ｎ“層、４１はソース電極、５１はドレイン電極
、６は絶縁膜、７，７°はレジストパターン、８はレジ
スト開口部、９はサイドウオール形成用絶縁膜、９ａ、
９ｂはサイドウオール、１０は絶縁膜、１１はレジスト
である。 なお図中同一符号は同−又は相当部分を示す。

Claims (5)

    【特許請求の範囲】
  1. （１）非対称ゲートを有する電界効果トランジスタにお
    いて、 ドレイン用高濃度拡散層が、ソース用高濃度拡散層に比
    して浅く低濃度に形成され、かつ、ゲート電極から分離
    して形成されていることを特徴とする電界効果トランジ
    スタ。
  2. （２）ドレイン用高濃度拡散層がソース用高濃度拡散層
    に比して浅く低濃度に形成されるとともにゲート電極か
    ら分離して形成されてなる電界効果トランジスタの製造
    方法において、 基板上にゲート電極を形成するとともに、該ゲート電極
    及び基板の表面を覆うように絶縁膜を形成する工程と、 該絶縁膜上にソース領域上でのみ開口部を有するレジス
    トパターンを形成し、該レジストパターンをマスクとし
    てソース領域上の上記絶縁膜のみを選択的に除去する工
    程と、 残存している上記絶縁膜をマスクとしてイオン注入を行
    い、ソース、ドレインｎ＾＋層を形成する工程とを含む
    ことを特徴とする電界効果トランジスタの製造方法。
  3. （３）非対称ゲートを有する電界効果トランジスタの製
    造方法において、 基板上にゲート電極を形成するとともに、該ゲート電極
    及び基板の表面を覆うように絶縁膜を形成する工程と、 上記絶縁膜をエッチングし上記ゲート電極の両側壁部に
    絶縁膜サイドウォールを形成する工程と、ソース領域上
    でのみ開口部を有するレジストパターンを形成し、該レ
    ジストパターンをマスクとして上記ソース領域側のサイ
    ドウォールを選択的に除去する工程と、 上記ゲート電極及びドレイン領域側のサイドウォールを
    マスクとしてイオン注入を行い、ソース、ドレインｎ＾
    ＋層を形成する工程とを含むことを特徴とする電界効果
    トランジスタの製造方法。
  4. （４）非対称ゲートを有する電界効果トランジスタの製
    造方法において、 基板上にゲート電極を形成するとともに、該ゲート電極
    の直上に第１の絶縁膜を形成する工程と、該第１の絶縁
    膜及び上記基板の表面全面を覆うように上記第１の絶縁
    膜とは異種の第２の絶縁膜を設け、エッチバックにより
    上記第１の絶縁膜の頭頂部を露出させる工程と、 ソース領域上の一部でのみ開口部を有するレジストパタ
    ーンを設け、これをマスクとしてソース領域上の上記第
    ２の絶縁膜のみを選択的に除去する工程と、 上記レジストパターンの除去後、ドレイン領域上の上記
    第２の絶縁膜を上記ゲート電極の側壁部にのみ残るよう
    に加工し、ゲート電極と側壁部の第２の絶縁膜をマスク
    としてイオン注入を行い、ソース、ドレインｎ＾＋層を
    形成する工程とを含むことを特徴とする電界効果トラン
    ジスタの製造方法。
  5. （５）非対称ゲートを有する電界効果トランジスタの製
    造方法において、 基板上にゲート電極を形成し、該ゲート電極及び基板の
    表面を覆うように第１の絶縁膜を形成する工程と、 該第１の絶縁膜をエッチバックして上記ゲート電極の頭
    頂部を露出させた後、ゲート電極の頭頂部とドレイン領
    域上の上記第１の絶縁膜上にのみ上記第１の絶縁膜とは
    異種の第２の絶縁膜を形成する工程と、 ソース領域上の上記第１の絶縁膜上の一部でのみ開口部
    を有するレジストパターンを設け、これをマスクとして
    ソース領域上の第１の絶縁膜のみを選択的に除去する工
    程と、 上記レジストパターン及び上記第２の絶縁膜の除去後、
    ドレイン領域上の上記第１の絶縁膜をゲート電極の側壁
    部にのみ残るように加工し、ゲート電極及び該側壁部の
    第１の絶縁膜をマスクとしてイオン注入を行い、ソース
    、ドレインｎ＾＋層を形成する工程とを含むことを特徴
    とする電界効果トランジスタの製造方法。
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