FR2663158A1 - Procede de fabrication de transistor a effet de champ. - Google Patents
Procede de fabrication de transistor a effet de champ. Download PDFInfo
- Publication number
- FR2663158A1 FR2663158A1 FR9109290A FR9109290A FR2663158A1 FR 2663158 A1 FR2663158 A1 FR 2663158A1 FR 9109290 A FR9109290 A FR 9109290A FR 9109290 A FR9109290 A FR 9109290A FR 2663158 A1 FR2663158 A1 FR 2663158A1
- Authority
- FR
- France
- Prior art keywords
- insulating film
- drain
- gate electrode
- source
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 238000000034 method Methods 0.000 title description 14
- 239000000463 material Substances 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 31
- 238000005468 ion implantation Methods 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 230000000694 effects Effects 0.000 abstract description 12
- 238000002513 implantation Methods 0.000 description 18
- 238000000926 separation method Methods 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- -1 silicon ions Chemical class 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- XZWYZXLIPXDOLR-UHFFFAOYSA-N metformin Chemical compound CN(C)C(=N)NC(N)=N XZWYZXLIPXDOLR-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28581—Deposition of Schottky electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
Un transistor à effet de champ ayant une grille (2) asymétrique comprend des régions de source et de drain (4, 5) à concentration élevée. La région de drain a une plus faible profondeur et une plus faible concentration que la région de source, et elle est plus éloignée de l'électrode de grille. On peut ainsi obtenir un transistor à effet de champ idéal, ayant un effet de canal court réduit, une faible résistance de source et une transconductance élevée.
Description
i
PROCEDE DE FABRICATION DE
TRANSISTOR A EFFET DE CHAMP
La présente invention concerne un procédé de fabrication de transistor à effet de champ (encore appelé
ci-après "FET").
La figure 7 montre un procédé de fabrication de l'art antérieur pour un transistor à effet de champ à grille auto-alignée qui est décrit dans le document Electronics Information and Communication Engineer's Society of Japan, rapport ED 86-9 de l'Electronic Device Research Institute, pages 23 à 28, "Optimization of MMIC Ga As Advanced SAINT Structure"
(référence n'1).
Sur la figure 5, la référence 1 désigne un substrat en Ga As Un
puits p 24 est formé dans le substrat 1 Une région de canal N 3 est for-
mée dans le puits p 24 Des régions N 16 et 17, formées par implantation ionique, constituent respectivement une région de source et une région de
drain La référence 12 désigne une pellicule & travers laquelle l'implanta-
tion est effectuée, qui consiste en Si N, et qui fait fonction de masque pour l'implantation ionique La référence 23 désigne une grille fictive qui est constituée par une matière de réserve photosensible ayant une forme en T La référence 25 désigne une pellicule de SIO 2 La référence 26
désigne une électrode de grille Les références 61 et 71 désignent respec-
tivement une électrode de source et une électrode de drain.
Il est indiqué dans la référence n'1 qu'on effectue une implanta-
tion ionique de type n+ en utilisant à titre de masque la matière de ré-
serve photosensible en forme de T (partie (a) de la figure 7), et qu'en outre on effectue une inversion de motif et on forme une électrode de grille par un procédé de décollement, ce qui conduit à la structure qui
est représentée dans la partie (b) de la figure 7.
Cependant, dans le transistor à effet de champ qui est fabriqué de cette manière, du fait que les régions de source et de drain sont formées symétriquement par rapport à l'électrode de grille 26, l'intervalle entre
s la région de source 16 et la région de drain 17 est réduit du fait du rac-
courcissement de la longueur de grille, et le courant de fuite de substrat entre la source et le drain augmente, ce qui fait apparaître un effet de canal court De plus, lorsqu'on réduit la distance entre la grille et la source dans le but de réduire la résistance de source, la distance entre la grille et le drain est également nécessairement réduite, et la tension de
claquage grille-drain est réduite.
Pour réduire l'effet de canal court et pour augmenter la tension de claquage grille-drain, il a été proposé un procédé de fabrication classique
d'un transistor à effet de champ ayant une grille asymétrique, qui est dé-
crit ci-après.
On se référera à la figure 6 pour décrire un transistor de ce type, qui est également mentionné dans la référence N O 1 Sur la figure 6, on
utilise les mêmes références numériques pour désigner les éléments sembla-
bles Il est indiqué dans la référence N O 1 que le dispositif est fabriqué de la façon suivante:
Après avoir formé le puits p 24 et la couche de type N 3 par Im-
plantation ionique, on dépose une pellicule de SIN 12, par le procédé de dépôt chimique en phase vapeur assisté par plasma, et on forme sur cette
pellicule une grille fictive 23 en forme de T En utilisant cette grille fic-
tive 23 à titre de masque, on effectue une implantation ionique de type n (partie (a) de la figure 8) Dans ces conditions, on détermine l'angle d'implantation ionique de façon que la distance entre l'électrode de grille et l'extrémité de la couche N du côté du drain (Lgd) devienne supérieure
à la distance entre l'électrode de grille et l'extrémité du côté de la sour-
ce (Lsg) Ensuite, en utilisant à titre de masque un motif inversé par rap-
port à la grille fictive 23, on forme une ouverture dans une partie de
jonction Schottky, et on dépose un métal consistant en Mo/Au, par pulvé-
risation cathodique en courant continu Ensuite, en aplanissant la couche
d'Au, par l'utilisation d'une opération d'usinage ionique en direction dia-
gonale, on forme une électrode de grille 26, seulement sur la partie de jonction Schottky, et on forme finalement des électrodes ohmiques 61, 71 par décollement, après quoi on les fritte, ce qui donne un dispositif qui
est représenté dans la partie (b) de la figure 8.
Les couches soumises à l'implantation n, qui sont formées par l'im-
plantation ionique en direction diagonale, par l'utilisation à titre de mas- que de l'électrode de grille en forme de T qui est symétrique aussi bien en ce qui concerne la source que le drain, font apparaître une différence entre la distance grille-source Lsg et la distance grilledrain Lgd Ceci permet de réduire la résistance de source et d'augmenter simultanément
la tension de claquage grille-drain En outre, ceci procure une longue* dis-
tance entre les régions de source et de drain, ce qui conduit à une réduc-
tion de l'effet de canal court.
La figure 7 montre un autre procédé de fabrication de transistor à
effet de champ de l'art antérieur, ayant une grille auto-alignée asymétri-
que, qui est décrit dans le document IEEE Transactions on Electron Devices, Vol 35, N O 5, mai 1988, pages 615 à 622, "A New Refractory SelfAligned
Gate Technology for Ga As Microwave Power FET's and MMIC's" (réfé-
rence N O 2).
Ce procédé de fabrication est décrit ci-après.
Comme le montre la partie (a) de la figure 7, on forme sur un
substrat en Ga As 1 une pellicule 12 en SION, à travers laquelle on ef-
fectuera une implantation ionique, et on forme ensuite une région de ca-
nal active 3 de transistor à effet de champ, par implantation ionique sé-
lective d'ions silicium Ensuite, on enlève la pellicule de Si ON 12,, on
forme une pellicule de Ti WN sur la totalité de la surface, par pulvérisa-
tion cathodique, on forme un masque de gravure 14 consistant en Ni, sur une région de formation d'électrode de grille et on traite la couche de Ti WN de façon à lui donner une configuration de grille 13, par gravure
ionique réactive (partie (b) de la figure 9).
On forme ensuite à titre de masque pour une implantation ionique n un motif de matière de réserve photosensible 15 ayant une configuration qui recouvre le côté "drain" de l'électrode de grille 13, et on effectue une implantation ionique N en utilisant ce motif à titre de masque, pour
former des régions asymétriques 16 et 17, soumises à une implantation io-
nique n, dans lesquelles la région de drain est beaucoup plus loin de l'électrode de grille 13 que ne l'est la région de source (partie (c) de
la figure 9).
Ensuite, on enlève la matière de réserve photosensible 15 et la pel-
licule de Ni 14, on forme une pellicule de Si ON 18 sur toute la surface du substrat, à titre de pellicule de protection faisant fonction de couche de recouvrement pour l'opération de recuit, et on effectue ensuite une opération de recuit pour activer les ions implantés dans les régions 16 et 17 (partie (d) de la figure 9) Ensuite, on dépose une matière de réserve photosensible d'aplanissement 19 sur toute la surface du substrat (partie (e) de la figure 9), on met à nu une électrode métallique de grille 13, par gravure, et on forme des structures métalliques ohmiques 20 et 21 qui doivent constituer une électrode de source et une électrode de drain, en
enterrant un métal (partie (f) de la figure 7).
On forme ensuite une couche de métal à faible résistance 22 en Ti/Au
sur l'électrode de grille 13, par un procédé d'évaporation et de décol-
lement (partie (g) de la figure 7), et on forme ensuite une pellicule de Si N 27 sur la surface, après quoi on forme des électrodes en Au 28 sur les électrodes ohmiques 20 et 21, par l'intermédiaire de couches de TIWN 29 En outre, on forme une ouverture dans une partie de l'électrode de source 20, à partir de la surface arrière du substrat 1, et on dépose une électrode en Au 28 sur la surface arrière, de façon qu'elle recouvre la paroi latérale de l'ouverture et la totalité de la surface arrière du substrat
pour achever ainsi le dispositif (ligne (h) de la figure 7).
Dans ce procédé de fabrication, le motif de matière de réserve
photosensible 15 qui recouvre la grille est formé de façon à recouvrir seu-
lement le côté "drain" de l'électrode de grille 13, et dans l'implantation
Ionique n+ du processus suivant, de façon que des ions produisant une cou-
che n+ ne soient pas implantés au voisinage de l'électrode de grille du côté "drain" On obtient ainsi un transistor à effet de champ à grille
asymétrique.
Dans le procédé de fabrication de l'art antérieur qui est représenté sur la figure 6, l'asymétrie de la position à laquelle est formée la couche n+ par rapport à la grille est obtenue par une implantation en diagonale,
et l'angle de l'implantation en diagonale variera en fonction de la posi-
tion sur la surface de la tranche Ga As, et la position de la partie d'ex-
s
trémité de la couche N variera probablement en fonction de la configura-
tion de la grille en forme de T qui remplit la fonction d'un masque d'im-
plantation Ainsi, la position à laquelle la couche N est formée sera pro-
bablement affectée par des variations de la configuration de la grille en forme de T, et ceci pourra faire apparaître des variations dans les carac-
téristiques de l'élément.
Dans le procédé de fabrication de l'art antérieur qui est représenté sur la figure 6, la position du masque de matière de réserve photosensible qui est formé du côté "drain" de la grille est déterminée seulement par
la technique d'alignement de photolithographie, et par conséquent le posi-
tionnement du masque de matière de réserve photosensible est très instable.
Autrement dit, la précision du masque de matière de réserve photosensible
dépend dans une large mesure des performances de l'appareil de photolitho-
graphie, et elle peut varier d'une séquence de fabrication à une autre On ne peut donc pas produire avec une reproductibilité élevée un transistor
à effet de champ à grille asymétrique ayant une distance grille-drain sta-
ble et une distance grille-source conforme à la valeur prévue.
La présente invention vise notament à résoudre les problèmes décrits cidessus, et elle a pour but de procurer 2 m un procédé de fabrication de transistor à effet de champ par implantation auto-alignée, avec une précision élevée et
une reproductibilité élevée.
Selon un aspect de l'invention, on forme une pellicule isolante pour recouvrir le substrat sur lequel une z électrode de grille est formée, on forme sur cette pellicule isolante un motif de matière de réserve photosensible ayant une ouverture seulement dans la région de source, on enlève sélectivement la pellicule isolante et la région de source en utilisant la matière de réserve photosensible à titre de
3 m masque,et on effectue en-
suite une implantation ionique, en utilisant à titre de masque la pellicule isolante sur l'électrode de grille et la région de drain, pour former ainsi
une couche de source et une couche de drain.
Selon uie p Rere-éalisation de 1 'iemx^ticn, en fçe sur les dauc côtés de l'électrode de grille des parois latérales constituées par une pellicule Isolante, on forme un motif de matière de réserve photosensible ayant une ouverture seulement dans la région de source, et on enlève sélectivement la paroi latérale du côté de la région de source, en utilisant à titre de masque le motif de matière de réserve photosensible, et on accomplit une implantation ionique en utilisant à titre de masque l'électrode de grille et la paroi latérale qui reste sur le côté de la région de drain, ce qui
forme une couche de source et une couche de drain.
Selon une autre réalisation de l'invention, cnf tme une Fraère pellicule isolante sur l'électrode de grille, on forme une seconde pellicule isolante de façon à recouvrir la totalité de la surface du substrat, on amincit par attaque cette seconde pellicule isolante pour mettre à nu la
première pellicule isolante, on forme un motif de matière de réserve photo-
sensible présentant une ouverture seulement dans une partie qui se trouve sur la région de source, et on enlève sélectivement la seconde pellicule isolante sur la région de source, en utilisant à titre de masque le motif de matière de réserve photosensible, après quoi on traite par gravure la seconde pellicule Isolante sur la région de drain de façon qu'elle reste du côté de l'électrode de grille et qu'elle devienne une paroi latérale, on effectue une implantation ionique en utilisant à titre de masque l'électrode de grille et la seconde pellicule Isolante de la partie de paroi latérale,
et on forme ainsi une couche de source et une couche de drain.
Selon une troisième réalisation de l'invmticn, ocn fcroe une pçanèe
pellicule isolante de façon qu'elle recouvre la surface du substrat à l'en-
droit auquel une électrode de grille est formée, et on amincit par attaque cette pellicule isolante pour mettre à nu l'électrode de grille, on forme une seconde pellicule isolante de façon à recouvrir l'électrode de grille et
la première pellicule isolante du côté du drain, on forme un motif de ma-
tière de réserve photosensible ayant une ouverture seulement dans une par-
tie qui se trouve sur la première pellicule isolante, sur la région de sour-
ce, on enlève sélectivement la première pellicule isolante sur la région de
source, en utilisant à titre de masque le motif de matière de réserve pho-
tosensible, et on traite ensuite par gravure la première pellicule isolante se trouvant sur la région de drain, de façon qu'elle reste du côté de
l'électrode de grille, et qu'elle devienne une paroi latérale, et on ef-
fectue une implantation ionique en utilisant à titre de masque l'électrode
de grille et la première pellicule isolante dans la partie de paroi latéra-
le, pour former une couche de source et une couche de drain.
En formant la couche de drain par implantation à travers une pellicule isolante, et la couche de source par implantation dans la surface à nu ou par implantation à travers une pellicule qui est plus mince que la
pellicule à travers laquelle on effectue l'implantation pour former la cou-
che de drain, la couche de drain est produite d'une manière auto-alignée de façon à avoir une longueur de séparation par rapport à la grille qui est presque déterminée par l'épaisseur de la pellicule à travers laquelle s'effectue l'implantation, et elle a une plus faible profondeur et une plus
faible concentration que la couche de source En outre, la couche de sour-
ce est située plus près de la grille que ne l'est la couche de drain, et
elle est formée avec une plus grande profondeur et une plus forte concen-
tration que la couche de drain, ce qui procure un transistor à effet de
champ qui a un effet de canal court réduit, une faible résistance de sour-
ce et une transconductance (gm) élevée, avec une bonne maîtrise du pro-
cessus de fabrication.
Conformément à la première réflisaticncb 'inve icn, du fait que seule la couche de drain est séparée de la grille par une pellicule isolante de paroi latérale, qui est formée seulement à l'extrémité côté drain de la grille, et que la couche de source est formée plus près de la grille que ne l'est la couche de drain, la couche de drain et la couche de source sont formées à la même profondeur et avec la même concentration Dans ce cas également, on obtient un transistor à effet de champ ayant un effet de canal court réduit, une faible résistance de source et une transconductance
(gm) élevée.
Conformément à la se Mésaticn de l'invticn, du fait qu'àm première pellicule Isolante consistant en un matériau différent de celui de la seconde pellicule isolante qui se trouve sur les régions de source et de drain, est formée seulement directement au-dessus de l'électrode de grille, et du fait que la seconde pellicule isolante se trouvant sur la ré-
gion de source est enlevée sélectivement, l'enlèvement sélectif de la se-
conde pellicule isolante sur la région de source peut être effectué de ma-
nière sûre de façon à introduire une asymétrie dans l'implantation ionique
pour la formation des couches de drain et de source.
Conformément àla t siîèeréalisaticn de l'invarticn, du fait qu'tne se-
conde pellicule isolante consistant en un matériau différent de celui de la
première pellicule isolante qui se trouve sur la région de source, est for-
mée en contact avec la première pellicule isolante sur l'électrode de gril-
le et sur la région de drain, l'enlèvement sélectif de la première pellicule
isolante sur la région de source peut être effectué de façon sûre.
D'autres caractéristiques et avantages de l'invention seront mieux
compris à la lecture de la description qui va suivre de modes de réalisa-
tion, donnés à titre d'exemples non limitatifs La suite de la description
se réfère aux dessins annexés dans lesquels: la figure 1 est un schéma montrant une structure, en coupe, d'un
transistor qui est obtenu par le procédé de fabrication de transistor à ef-
fet de champ conforme à un second mode de réalisation de l'invention; la figure 2 est un schéma montrant un procédé de fabrication pour produire le transistor à effet de champ de la figure 3; les figures 3 et 4 sait des i ES mnmtra-it dés roer de faxicatiaidon transistor à effet de champ conforme à d autres modesde réalisation
de l'invention.
la figure 5 est un schéma montrant un procédé de fabrication d'un transistor à effet de champ de l'art antérieur; la figure 6 est un schéma montrant un autre procédé de fabrication d'un transistor à effet de champ de l'art antérieur; et la figure 7 est un schéma montrant un autre procédé de fabrication
d'un transistor à effet de champ de l'art antérieur.
La figure 1 et la figure 2 montrent une structure en coupe d'un transistor à effet de champ, ou FET, et un organigramme d'un procédé de fabrication d'un transistor à effet de champ conforme à un premier mode de réalisation de l'invention Dans ces figures, la référence 1 désigne un
substrat en Ga As La référence 2 désigne une grille réfractaire et la réfé-
rence 3 désigne une région de canal N qui est formée sur la surface du substrat 1 Les références 4 et 5 désignent respectivement une couche n
de source et une couche N de drain La référence 41 désigne une électro-
de de source et la référence 51 désigne une électrode de drain La réfé-
rence 6 désigne une pellicule isolante Les références 7 et 7 ' désignent des motifs de matière de réserve photosensible et la référence 8 désigne une ouverture dans la matière de réserve photosensible 7 La référence 9 désigne une pellicule isolante et les références 9 a et 9 b désignent
des parois latérales qui sont constituées par la pellicule isolante 9.
On va maintenant décrire le procédé de fabrication.
On Implante des Ions silicium par Implantation ionique sélective dans le substrat en Ga As 1, avec une énergie de 10 à 50 ke V et avec une dose de 1 x 1012 à 1 x 1014 cm 2 Ou bien après avoir déposé sur le
substrat 1 une pellicule consistant en AIN, SIN, SION ou Si O (non repré-
sentée), avec une épaisseur d'environ 10 nm à 100 run, à titre de pellicule
à travers laquelle s'effectuera l'implantation, on Implante des ions sili-
cium à travers cette pellicule avec une énergie de 30 à 100 ke V et avec
une dose d'environ 1 x 1012 à l x 10 4 cm, pour produire ainsi une ré-
gion de canal N 3 Ensuite, on dépose un métal réfractaire, tel que du si-
liciure de tungstène, sur la totalité de la surface du substrat, et on le
traite pour lui donner une configuration de grille 2 (partie (a) de la fi-
gure 2).
On dépose ensuite une pellicule isolante 9 sur la surface du substrat 1 et sur la surface de l'électrode de grille 2 pour recouvrir celles-ci (partie (a) de la figure 2) Ensuite, on grave la pellicule isolante 9 de façon à laisser les parois latérales 9 a et 9 b de part et d'autre de l'électrode de grille 2 (partie (b)
de la figure 2).
On applique ensuite une couche de matière de réserve photosensible de façon à recouvrir la surface du substrat 1, l'électrode de grille 2 et les parois latérales 9 a et 9 b de la pellicule Isolante, et on effectue une
opération de gravure pour former une ouverture 8 dans la matière de ré-
serve photosensible 7 (partie (c) de la figure 2), afin de mettre à nu une partie de la surface de la paroi latérale 9 b du côté de la source, et une
partie du substrat 1 du côté de la région de source.
Ensuite, on grave et on enlève la paroi latérale 9 b de la pellicule
isolante (partie (d) de la figure 2), en utilisant par exemple une opéra-
tion de gravure par plasma.
Ensuite, comme le montre la partie (e) de la figure 2, après avoir
enlevé la matière de réserve photosensible 7, on forme un motif de matié-
re de réserve photosensible 7 ', et on effectue une implantation ionique pour produire des régions n, en utilisant à titre de masque la matière de réserve photosensible 7 ', de façon à produire une couche N de drain 5 séparée de la grille, et une couche N de source 4 en contact avec la il
grille (partie (f) de la figure 4).
Ensuite, après avoir enlevé la matière de réserve photosensible 7 ', on forme une électrode de source 41 et une électrode de drain si, ce qui
achève l'élément oui est représenté sur la f Igure 1.
Dans ce mode de réalisaticn, la longueur de séparation
entre l'électrode de grille n+dedrain 5 dét Xer e nadeem aito-
aligné par la largeur de la paroi latérale 9 a de la pellicule Isolante Dans
ce mode de réalisation, du fait que la pellicule isolante 9 b qui se trou-
ve sur la région N de source et la pellicule isolante 9 a qui se trouve sur
la région N de drain sont formées par interposition de l'électrode de gril-
le 2 entre elles, seule la pellicule isolante 9 b qui se trouve sur la ré-
gion n' de source est enlevée aisément et sélectivement, avec une maîtrise élevée En outre, dans ce mode de réalisation, du fait qu'il ne se produit pas de variation de la position du bord de la couche n, sous l'effet d'une implantation instable, comme l'implantation ionique en diagonale, et du
fait que le masque pour l'implantation n'est pas formé par photolithogra-
phie, on obtient avec une reproductibilité élevée et une maîtrise élevée un élément dans lequel une longueur de séparation de la couche N de source et de la couche N de drain vis-à-vis de l'électrode de grille 2 peut être fixée à des valeurs désirées, avec une précision élevée En outre, dans ce procédé de fabrication, la couche N de source 4 et la couche n
de drain 5 sont formées avec les mêmes concentrations et les mêmes pro-
fondeurs, contrairement au mode de réalisation décrit ci-dessus Le choix de l'utilisation de la structure et du procédé de fabrication du mode de réalisation décrit ci-dessus ou de ceux de ce mode de réalisation, peut
être effectué en fonction de l'utilisation de l'élément.
On va maintenant décrire des troisième et quatrième modes de réa-
lisation de l'invention, qui sont des variantes.
Dans ces modes de réalisation, on forme un élément d'arrêt qui em-
pèche l'enlèvement de la pellicule Isolante juste au-dessus de la grille, et de la pellicule isolante au-dessus de la couche n+ de drain, lorsque la pellicule isolante qui se trouve sur la couche N de source est enlevée sélectivement, ce qui améliore la sélectivité de la gravure Autrement dit, on introduit différentes sortes de pellicules isolantes ayant différentes propriétés de gravure, de façon que la pellicule Isolante de couche n
de source et la pellicule isolante de couche N de drain ne soient pas re-
liées ensemble, sous la forme de la même pellicule.
La figure 3 montre un processus de fabrication de ce troisième
mode de réalisation.
Comme le montre la partie (a) de la figure 3, on forme une grille réfractaire sur la région de canal N du substrat en Ga As 1 et on revêt cette grille d'une pellicule isolante (première pellicule isolante) 10, après quoi on traite ces éléments pour obtenir une configuration de grille ayant une structure à deux couches On forme ensuite sur la totalité de
la surface (partie (b) de la figure 3) une pellicule isolante (seconde pel-
licule isolante) 6, ayant pour propriété d'être gravée dans des conditions
différentes de celles de la première pellicule isolante 10.
On effectue ensuite une opération de gravure ou d'attaque de la seconde pellicule isolante 4, pour mettre à nu la surface de la première pellicule isolante 10 (partie (c) de la figure 4), et on dépose une matière de réserve photosensible Il sur la totalité de la surface et on forme une ouverture 8 qui atteint la seconde pellicule isolante 6 dans une partie de la matière de réserve photosensible 11, sur la région N 4 de source (partie
(d) de la figure 3).
Ensuite, on enlève sélectivement par gravure la seconde pellicule isolante 6 sur la région N de source, en utilisant à titre de masque le motif de matière de réserve photosensible 11 Dans le cas o on utilise Si N pour la seconde pellicule isolante 6 et o on utilise Si O 2 ou Si O pour la première pellicule isolante 10, il est préférable d'employer une
opération de gravure par plasma utilisant un gaz du type SF 6 pour l'enlè-
vement sélectif de la première pellicule isolante, et il est possible de faire en sorte que la seconde pellicule Isolante 6 présente une sélectivité élevée vis-à-vis de la première pellicule isolante 10 En outre, lorsqu'on utilise Si O 2 ou SIO pour la seconde pellicule isolante 6 et on utilise Si N pour la première pellicule isolante 10, il est très efficace d'utiliser une opération de gravure ionique réactive utilisant un gaz du type CHF 3 +
C 2 H 6 pour l'enlèvement sélectif de la seconde pellicule isolante 6.
Ensuite, comme représenté dans la partie (e) de la figure 3, après l'enlèvement de la matière de réserve photosensible 11, on grave et on traite la seconde pellicule isolante 6 qui reste sur la région N de drain, de façon que cette pellicule ne reste que sur la partie de paroi latérale
de l'électrode de grille du côté du drain A ce moment, du fait que la lar-
geur de cette paroi lat&iàe devient la distance entre la grille et la région n+ de drain, elle doit avoir été formée précédemment avec une valeur désirée. Ensuite, comme le montre la partie (g) de la figure 3, on effectue une implantation ionique pour produire des régions N sur la totalité de
la surface du substrat, et une région N de drain 5 séparée d'une distan-
ce prédéterminée de l'électrode de grille 2, et une région N de source 4 qui est en contact avec l'électrode de grille 2, sont formées de façon auto-alignée avec l'électrode de grille et la paroi latérale de la secon-
de pellicule isolante 6.
On décrira ci-après un processus de fabrication du quatrième mode
de réalisation en se référant à la figure 4.
Comme le montre la partie (a) de la figure 4, on forme une grille réfractaire 2 sur la surface du substrat en Ga As 1, sur laquelle est formée la région de canal N 3, et on forme la première pellicule isolante 6 sur la totalité de la surface, de façon à recouvrir la surface du substrat 1 et de la grille 2 Ensuite, on amincit la première pellicule Isolante 6 par une opération de gravure, pour mettre à nu la surface de l'électrode de
grille 2 (partie (b) de la figure 4).
On forme ensuite une seconde pellicule isolante 10, ayant la pro-
priété d'être gravée différemment de la première pellicule isolante 6, de
façon que cette seconde pellicule isolante recouvre la totalité de la sur-
face de la première pellicule isolante 6 et celle de l'électrode de grille 2 à nu (partie (c) de la figure 4), et on traite cette pellicule isolante 10 de façon qu'elle ne reste que sur la surface de l'électrode de grille 2 et
sur la surface de la première pellicule isolante 6 se trouvant sur la ré-
gion N de drain (partie (d) de la figure 4).
Ensuite, comme le montre la partie (e) de la figure 4, on forme un motif de matière de réserve photosensible 11 ayant une ouverture 8 dans une partie qui se trouve sur la région n+ de source, et en employant la condition de gravure qui est décrite dans le processus de la partie (d) de la figure 3, concernant le mode de réalisation décrit ci-dessus, on enlève sélectivement seulement la première pellicule isolante 6 sur la région n+ de source Après l'enlèvement de la matière de réserve photosensible Il (partie (f) de la figure 4), on enlève la seconde pellicule isolante 10, après quoi on grave et on traite la première pellicule Isolante 6 restante,
de façon que celle-ci ne reste qu'au niveau de la paroi latérale de l'élec-
trode de grille du côté du drain, et on accomplit l'implantation ionique pour produire des couches N en utilisant l'électrode de grille 2 et la pellicule isolante de paroi latérale 6 à titre de masque, et on forme une région N de drain séparée de l'électrode de grille par la largeur de la
paroi latérale, et une région N de source 4 qui est adjacente à l'électro-
de de grille 2.
Dans les troisième et quatrième modes de réalisation décrits ci-
dessus, on introduit une sorte différente de pellicule isolante 10 qui a des propriétés de gravure différentes, de façon que la pellicule isolante 6 sur la couche N de source et la pellicule isolante 6 sur la couche N de drain
ne soient pas reliées mutuellement sous la forme d'une même pellicule.
Dans ce procédé de fabrication, la pellicule isolante 6 sur la couche n
de source et la pellicule isolante 6 sur la couche n+ de drain sont sépa-
rées, ce qui permet d'accomplir de façon sûre l'enlèvement sélectif de la
seule pellicule isolante 6 se trouvant sur la couche N de source.
Dans les modes de réalisation illustrés ci-dessus, on n'a décrit que des transistors à effet de champ du type métal-semiconducteur (ou MESFET)
au Ga As, mais on peut construire en obtenant les mêmes effets des transis-
tors transversaux dans lesquels des couches respectives sont disposées transversalement à la surface du substrat, en direction horizontale, comme
un transistor à mobilité élevée des électrons (HEMT), un transistor à ef-
* fet de champ du type métal-isolant-semiconducteur (MIS) ou un transistor
à effet de champ métal-oxyde-semiconducteur (MOSFET) au silicium.
Bien que dans les modes de réalisation qui sont représentés ci-dessus, on utilise Ga As pour le matériau de substrat 1, on peut également utiliser
dans ce but du silicium ou du phosphure d'indium (In P).
En résumé, dans le premier mode de réalisation décrit ci-dessus, on forme de façon auto-alignée une couche N de drain et une couche N de source, avec une distance de séparation correspondant à l'épaisseur de la
pellicule isolante 6, seulement du côté du drain, par un procédé d'implan-
tation ionique utilisant la pellicule isolante 6 qui est formée par gra-
vure avec une excellente maîtrise, sans utiliser un masque obtenu par pho-
tolithographie, et sans utiliser un procédé d'implantation ionique en dia-
gonale, et, en outre, on forme ces couches de façon que la première soit peu profonde et ait une faible concentration, tandis que la seconde est profonde et a une concentration élevée On peut donc fabriquer avec une reproductibilité élevée et une maîtrise élevée du processus de fabrication
un transistor à effet de champ très efficace, ayant une tension de claqua-
ge de drain élevée, un effet de canal court réduit, une faible résistance
de source et une transconductance gm élevée Dans le second mode de réa-
lisation de l'invention, tout en obtenant les mêmes effets que dans le pre-
mier mode de réalisation, la distance de séparation entre la couche N de drain et la grille est déterminée de façon auto-alignée par la largeur de
la paroi latérale 9 De plus, dans les troisième et quatrième modes de réa-
lisation, du fait que la pellicule isolante qui se trouve sur la couche n de source et la pellicule isolante qui se trouve sur la couche N de drain sont séparées, on peut enlever sélectivement de façon sûre la pellicule
isolante qui se trouve sur la couche N de source.
Comme il ressort de façon évidente de la description précédente, et
conformément à la présente invention, du fait qu'on donne à une couche
n de drain une faible profondeur et une faible concentration en comparai-
son avec la couche N de source, et du fait que seule la couche N de drain est séparée de la grille dans un transistor à effet de champ ayant
une grille asymétrique, on obtient un transistor à effet de champ très ef-
ficace, ayant un effet de canal court réduit, une résistance de source ré-
duite et en outre une transconductance élevée et une tension de claquage
de drain élevée.
De plus, lorsque la couche N de drain est formée par l'implantation
à travers la pellicule isolante, tandis que la couche N de source est for-
mée soit par implantation dans une surface à nu, soit par implantation à
travers une pellicule plus mince que la pellicule à travers laquelle on ef-
fectue l'implantation pour former la couche N de drain, seule la couche
n de drain est séparée de la grille On fabrique ainsi de façon auto-
alignée, avec une maîtrise élevée du processus de fabrication et une repro-
ductibilité élevée, un transistor à effet de champ très efficace ayant un
effet de canal court réduit, une résistance de source réduite, une meil-
leure transconductance et une meilleure tension de claquage de drain, sans
utiliser l'implantation en diagonale qui introduit des facteurs instables.
Ceci signifie qu'on obtient un transistor à effet de champ très efficace ayant des caractéristiques stables d'une séquence de fabrication à une
autre De plus, lorsqu'on obtient par le processus de fabrication une struc-
ture dans laquelle la pellicule isolante qui se trouve sur la couche n+ de source est séparée de la pellicule isolante qui se trouve sur la couche n
de drain, on peut enlever sélectivement de façon sûre la pellicule iso-
lante qui se trouve sur la couche N de source, ce qui procure une repro-
ductibilité élevée et une maîtrise élevée du processus de fabrication.
Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre
de l'invention.
Claims (3)
1 Procédé de fabrication d'un transistor à effet de champ, caractérisé en ce que: on forme une électrode de grille ( 2) sur un substrat ( 1); on forme une pellicule isolante ( 6) qui recouvre le substrat et l'électrode de grille; on forme des parois latérales de pellicule
isolante ( 9 a, 9 b) sur les deux parois latérales de l'élec-
trode de grille ( 2), par gravure de la pellicule isolante;
on forme un motif de matière de réserve photo-
sensible ( 7) ayant une ouverture ( 8) seulement dans une partie de la région de source; on enlève sélectivement la paroi latérale ( 9 b) du côté de source ( 4), en utilisant à titre de masque le motif de matière de réserve photosensible ( 7); et on effectue une implantation ionique en utilisant à titre de masque l'électrode de grille ( 2) et la paroi latérale ( 9 b) qui se trouve du côté de la région de drain ( 5), pour former une région de source ( 4) et une région de
drain ( 5).
2 Procédé de fabrication d'un transistor à effet de champ, caractérisé en ce que: on forme une électrode de grille ( 2) sur le substrat ( 1); on forme une première pellicule isolante ( 10) directement au-dessus de l'électrode de grille ( 2); on forme une seconde pellicule isolante ( 6), en un matériau différent de celui de la première pellicule isolante ( 10), de façon qu'elle recouvre la totalité de la surface du substrat ( 1) et la première pellicule isolante
( 10);
on met à nu la partie supérieure de la première pellicule isolante par une opération de gravure qui amincit cette pellicule;
on forme un motif de matière de réserve photo-
sensible ( 11) ayant une ouverture ( 8) seulement dans une partie de la région de source ( 4); on enlève sélectivement la seconde pellicule isolante ( 6), seulement sur la région de source, en utili- sant à titre de masque le motif de matière de réserve photosensible ( 11); on traite la seconde pellicule isolante ( 6) sur la région de drain ( 5), de façon qu'elle ne reste que sur la partie de paroi latérale de l'électrode de grille ( 2), après l'enlèvement de la matière de réserve photosensible; et on effectue une implantation ionique en utilisant à titre de masque l'électrode de grille ( 2) et la seconde pellicule isolante ( 6) se trouvant sur la partie de paroi latérale de l'électrode de grille qui est située du côté du drain, pour former une région de source ( 4) et une région de
drain ( 5).
3 Procédé de fabrication d'un transistor à effet de champ, caractérisé en ce que: on forme une électrode de grille ( 2) sur le substrat ( 1); on forme une première pellicule isolante ( 6) qui recouvre la surface de l'électrode de grille ( 2) et du substrat ( 1); on amincit par gravure la première pellicule isolante ( 6) pour mettre à nu la partie supérieure de l'électrode de grille ( 2); on forme une seconde pellicule isolante ( 10) en un matériau différent de celui de la première pellicule isolante ( 6), seulement sur la première pellicule isolante ( 6) qui se trouve sur la partie supérieure de l'électrode de grille ( 2) et sur la région de drain ( 5);
on forme un motif de matière de réserve photo-
sensible ( 11) ayant une ouverture ( 8) seulement dans une partie de la première pellicule isolante ( 6) qui se trouve sur la région de source ( 4); on enlève sélectivement seulement la première pellicule isolante ( 6) sur la région de source ( 4), en utilisant à titre de masque le motif de matière de réserve photosensible ( 11); on traite la première pellicule isolante ( 6) sur la région de drain ( 5), de façon qu'elle reste seulement sur la partie de paroi latérale de l'électrode de grille ( 2), après l'enlèvement du motif de matière de réserve photosensible ( 11) et de la seconde pellicule isolante ( 10); et on effectue une implantation ionique en utilisant à titre de masque l'électrode de grille ( 2) et la première pellicule isolante ( 6) se trouvant sur la partie de paroi latérale, pour former une région de source ( 4) et une région
de drain ( 5).
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2104038A JP2786307B2 (ja) | 1990-04-19 | 1990-04-19 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
FR2663158A1 true FR2663158A1 (fr) | 1991-12-13 |
Family
ID=14370057
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR9104799A Pending FR2661278A1 (fr) | 1990-04-19 | 1991-04-18 | Transistor a effet de champ et procede de fabrication. |
FR9109290A Pending FR2663158A1 (fr) | 1990-04-19 | 1991-07-23 | Procede de fabrication de transistor a effet de champ. |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR9104799A Pending FR2661278A1 (fr) | 1990-04-19 | 1991-04-18 | Transistor a effet de champ et procede de fabrication. |
Country Status (4)
Country | Link |
---|---|
US (4) | US5153683A (fr) |
JP (1) | JP2786307B2 (fr) |
FR (2) | FR2661278A1 (fr) |
GB (1) | GB2243950B (fr) |
Families Citing this family (47)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2702338B2 (ja) * | 1991-10-14 | 1998-01-21 | 三菱電機株式会社 | 半導体装置、及びその製造方法 |
FR2686734B1 (fr) * | 1992-01-24 | 1994-03-11 | Thomson Composants Microondes | Procede de realisation d'un transistor. |
JP3221766B2 (ja) * | 1993-04-23 | 2001-10-22 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
KR960014718B1 (en) * | 1993-05-14 | 1996-10-19 | Lg Semicon Co Ltd | Method of manufacturing transistor |
US5536666A (en) * | 1994-06-03 | 1996-07-16 | Itt Corporation | Method for fabricating a planar ion-implanted GaAs MESFET with improved open-channel burnout characteristics |
US5484740A (en) * | 1994-06-06 | 1996-01-16 | Motorola, Inc. | Method of manufacturing a III-V semiconductor gate structure |
US5644155A (en) * | 1994-09-06 | 1997-07-01 | Integrated Device Technology, Inc. | Structure and fabrication of high capacitance insulated-gate field effect transistor |
KR0137693B1 (ko) * | 1994-12-31 | 1998-06-15 | 김주용 | 셀프 부스트랩 장치 |
US5935867A (en) * | 1995-06-07 | 1999-08-10 | Advanced Micro Devices, Inc. | Shallow drain extension formation by angled implantation |
KR0161201B1 (ko) * | 1995-10-23 | 1998-12-01 | 양승택 | T형 게이트와 자기정렬 ldd 구조를 갖는 전계효과 트랜지스터의 제조방법 |
US5705439A (en) * | 1996-04-22 | 1998-01-06 | Taiwan Semiconductor Manufacturing Company Ltd. | Method to make an asymmetrical LDD structure for deep sub-micron MOSFETS |
US5874340A (en) * | 1996-07-17 | 1999-02-23 | Advanced Micro Devices, Inc. | Method for fabrication of a non-symmetrical transistor with sequentially formed gate electrode sidewalls |
US5672531A (en) * | 1996-07-17 | 1997-09-30 | Advanced Micro Devices, Inc. | Method for fabrication of a non-symmetrical transistor |
US5677224A (en) * | 1996-09-03 | 1997-10-14 | Advanced Micro Devices, Inc. | Method of making asymmetrical N-channel and P-channel devices |
US5877050A (en) * | 1996-09-03 | 1999-03-02 | Advanced Micro Devices, Inc. | Method of making N-channel and P-channel devices using two tube anneals and two rapid thermal anneals |
US5648286A (en) * | 1996-09-03 | 1997-07-15 | Advanced Micro Devices, Inc. | Method of making asymmetrical transistor with lightly doped drain region, heavily doped source and drain regions, and ultra-heavily doped source region |
US6051471A (en) * | 1996-09-03 | 2000-04-18 | Advanced Micro Devices, Inc. | Method for making asymmetrical N-channel and symmetrical P-channel devices |
US5893739A (en) * | 1996-10-01 | 1999-04-13 | Advanced Micro Devices, Inc. | Asymmetrical P-channel transistor having a boron migration barrier and a selectively formed sidewall spacer |
US5909622A (en) * | 1996-10-01 | 1999-06-01 | Advanced Micro Devices, Inc. | Asymmetrical p-channel transistor formed by nitrided oxide and large tilt angle LDD implant |
US5930592A (en) * | 1996-10-01 | 1999-07-27 | Advanced Micro Devices, Inc. | Asymmetrical n-channel transistor having LDD implant only in the drain region |
US5985724A (en) * | 1996-10-01 | 1999-11-16 | Advanced Micro Devices, Inc. | Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer |
US5783458A (en) * | 1996-10-01 | 1998-07-21 | Advanced Micro Devices, Inc. | Asymmetrical p-channel transistor having nitrided oxide patterned to allow select formation of a grown sidewall spacer |
US6027978A (en) * | 1997-01-28 | 2000-02-22 | Advanced Micro Devices, Inc. | Method of making an IGFET with a non-uniform lateral doping profile in the channel region |
TW417256B (en) | 1997-01-31 | 2001-01-01 | Seiko Epson Corp | Semiconductor MOS device and its manufacturing method |
US5923982A (en) * | 1997-04-21 | 1999-07-13 | Advanced Micro Devices, Inc. | Method of making asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region using two source/drain implant steps |
US5963809A (en) * | 1997-06-26 | 1999-10-05 | Advanced Micro Devices, Inc. | Asymmetrical MOSFET with gate pattern after source/drain formation |
US6004849A (en) * | 1997-08-15 | 1999-12-21 | Advanced Micro Devices, Inc. | Method of making an asymmetrical IGFET with a silicide contact on the drain without a silicide contact on the source |
US5904529A (en) * | 1997-08-25 | 1999-05-18 | Advanced Micro Devices, Inc. | Method of making an asymmetrical IGFET and providing a field dielectric between active regions of a semiconductor substrate |
US6096588A (en) * | 1997-11-01 | 2000-08-01 | Advanced Micro Devices, Inc. | Method of making transistor with selectively doped channel region for threshold voltage control |
US6146952A (en) * | 1998-10-01 | 2000-11-14 | Advanced Micro Devices | Semiconductor device having self-aligned asymmetric source/drain regions and method of fabrication thereof |
US6864131B2 (en) * | 1999-06-02 | 2005-03-08 | Arizona State University | Complementary Schottky junction transistors and methods of forming the same |
US7589007B2 (en) * | 1999-06-02 | 2009-09-15 | Arizona Board Of Regents For And On Behalf Of Arizona State University | MESFETs integrated with MOSFETs on common substrate and methods of forming the same |
US6153534A (en) * | 1999-07-27 | 2000-11-28 | Advanced Micro Devices, Inc. | Method for fabricating a dual material gate of a short channel field effect transistor |
US6479843B2 (en) * | 2000-04-27 | 2002-11-12 | Motorola, Inc. | Single supply HFET with temperature compensation |
DE10237508A1 (de) * | 2002-08-16 | 2004-03-11 | Infineon Technologies Ag | Verfahren zum Bilden einer Maskierschicht auf einem Substrat |
US7208383B1 (en) | 2002-10-30 | 2007-04-24 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor component |
US6833307B1 (en) | 2002-10-30 | 2004-12-21 | Advanced Micro Devices, Inc. | Method for manufacturing a semiconductor component having an early halo implant |
US20040087094A1 (en) * | 2002-10-30 | 2004-05-06 | Advanced Micro Devices, Inc. | Semiconductor component and method of manufacture |
US6794256B1 (en) * | 2003-08-04 | 2004-09-21 | Advanced Micro Devices Inc. | Method for asymmetric spacer formation |
US6967363B1 (en) * | 2003-10-01 | 2005-11-22 | Advanced Micro Devices, Inc. | Lateral diode with multiple spacers |
WO2005079257A2 (fr) * | 2004-02-12 | 2005-09-01 | Dexcom, Inc. | Interface biologique avec macro- et micro-architecture |
US20080191276A1 (en) * | 2007-02-08 | 2008-08-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor devices and fabrication methods thereof |
JP5200399B2 (ja) * | 2007-03-26 | 2013-06-05 | 富士通セミコンダクター株式会社 | Mosトランジスタの製造方法 |
JP5700563B2 (ja) * | 2009-09-09 | 2015-04-15 | 学校法人神奈川大学 | 半導体素子構造の形成方法、及び半導体素子 |
RU2641617C1 (ru) * | 2016-10-07 | 2018-01-18 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Чеченский государственный университет" | Способ изготовления полупроводникового прибора |
US10741644B2 (en) * | 2016-11-22 | 2020-08-11 | Delta Electronics, Inc. | Semiconductor devices with via structure and package structures comprising the same |
US10916652B2 (en) | 2016-12-28 | 2021-02-09 | Intel Corporation | Asymmetric transistors and related devices and methods |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0152615A2 (fr) * | 1983-12-26 | 1985-08-28 | Kabushiki Kaisha Toshiba | Transistor à effet de champ à barrière Schottky et procédé de sa fabrication |
EP0177129A1 (fr) * | 1984-09-29 | 1986-04-09 | Kabushiki Kaisha Toshiba | Procédé de fabrication d'un transistor à effet de champ en AsGa |
EP0392120A1 (fr) * | 1989-04-12 | 1990-10-17 | Mitsubishi Denki Kabushiki Kaisha | Dispositif semi-conducteur utilisant des parois asymétriques accolées à la porte et méthode pour sa production |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR744251A (fr) * | 1931-11-07 | 1933-04-14 | ||
US4318216A (en) * | 1978-11-13 | 1982-03-09 | Rca Corporation | Extended drain self-aligned silicon gate MOSFET |
DE3370245D1 (de) * | 1982-11-27 | 1987-04-16 | Nissan Motor | A mos transistor |
DE3578270D1 (de) * | 1984-04-30 | 1990-07-19 | Gen Electric | Feldeffekt-transistor-anordnung und verfahren zu deren herstellung. |
US4956308A (en) * | 1987-01-20 | 1990-09-11 | Itt Corporation | Method of making self-aligned field-effect transistor |
JPS63107071A (ja) * | 1986-10-23 | 1988-05-12 | Nec Corp | 電界効果トランジスタの製造方法 |
US4859618A (en) * | 1986-11-20 | 1989-08-22 | Sumitomo Electric Industries, Ltd. | Method of producing the gate electrode of a field effect transistor |
JPS63280462A (ja) * | 1987-05-12 | 1988-11-17 | Sharp Corp | 電界効果トランジスタの製造方法 |
JPS6464263A (en) * | 1987-09-03 | 1989-03-10 | Toshiba Corp | Semiconductor device and its manufacture |
JP2543558B2 (ja) * | 1988-02-09 | 1996-10-16 | 沖電気工業株式会社 | 半導体素子の製造方法 |
JP2685149B2 (ja) * | 1988-04-11 | 1997-12-03 | 住友電気工業株式会社 | 電界効果トランジスタの製造方法 |
JPH0240924A (ja) * | 1988-07-30 | 1990-02-09 | Nec Corp | 半導体装置の製造方法 |
US5217913A (en) * | 1988-08-31 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
JPH0276236A (ja) * | 1988-09-12 | 1990-03-15 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
JPH02134828A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | ショットキー障壁接合ゲート型電界効果トランジスタの製造方法 |
JPH0748503B2 (ja) * | 1988-11-29 | 1995-05-24 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
JPH02181440A (ja) * | 1989-01-05 | 1990-07-16 | Sumitomo Electric Ind Ltd | 電界効果トランジスタの製造方法 |
JPH02253632A (ja) * | 1989-03-27 | 1990-10-12 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタの製造方法 |
JP2553699B2 (ja) * | 1989-04-12 | 1996-11-13 | 三菱電機株式会社 | 半導体装置の製造方法 |
US5250453A (en) * | 1989-04-12 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Production method of a semiconductor device |
USH986H (en) * | 1989-06-09 | 1991-11-05 | International Business Machines Corporation | Field effect-transistor with asymmetrical structure |
JPH0348429A (ja) * | 1989-07-17 | 1991-03-01 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPH03105930A (ja) * | 1989-09-19 | 1991-05-02 | Nec Corp | 半導体装置の製造方法 |
JPH0817184B2 (ja) * | 1989-11-08 | 1996-02-21 | 三菱電機株式会社 | 化合物半導体装置の製造方法 |
JPH03232240A (ja) * | 1990-02-08 | 1991-10-16 | Sumitomo Electric Ind Ltd | 電界効果トランジスタの製造方法 |
JP2921930B2 (ja) * | 1990-06-21 | 1999-07-19 | 株式会社東芝 | 電界効果トランジスタ、その製造方法およびこれを用いた半導体集積回路 |
JPH0475351A (ja) * | 1990-07-17 | 1992-03-10 | Mitsubishi Electric Corp | 化合物半導体装置の製造方法 |
JPH04162635A (ja) * | 1990-10-26 | 1992-06-08 | Nec Corp | 半導体装置の製造方法 |
-
1990
- 1990-04-19 JP JP2104038A patent/JP2786307B2/ja not_active Expired - Lifetime
-
1991
- 1991-03-14 GB GB9105442A patent/GB2243950B/en not_active Expired - Fee Related
- 1991-03-22 US US07/673,339 patent/US5153683A/en not_active Expired - Fee Related
- 1991-04-18 FR FR9104799A patent/FR2661278A1/fr active Pending
- 1991-07-23 FR FR9109290A patent/FR2663158A1/fr active Pending
-
1992
- 1992-05-11 US US07/881,291 patent/US5296398A/en not_active Expired - Fee Related
-
1993
- 1993-06-10 US US08/074,564 patent/US5344788A/en not_active Expired - Fee Related
- 1993-06-10 US US08/074,355 patent/US5510280A/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0152615A2 (fr) * | 1983-12-26 | 1985-08-28 | Kabushiki Kaisha Toshiba | Transistor à effet de champ à barrière Schottky et procédé de sa fabrication |
EP0177129A1 (fr) * | 1984-09-29 | 1986-04-09 | Kabushiki Kaisha Toshiba | Procédé de fabrication d'un transistor à effet de champ en AsGa |
EP0392120A1 (fr) * | 1989-04-12 | 1990-10-17 | Mitsubishi Denki Kabushiki Kaisha | Dispositif semi-conducteur utilisant des parois asymétriques accolées à la porte et méthode pour sa production |
Non-Patent Citations (1)
Title |
---|
JAPANESE JOURNAL OF APLLIED PHYSICS, PART 2 vol. 27, no. 7, Juillet 1988, TOKYO JAPAN pages 1340 - 1343; T. KIMURA ET AL.: 'Asymmetric Implantation Self-Alignment Technique for GaAs MESFETs' * |
Also Published As
Publication number | Publication date |
---|---|
US5296398A (en) | 1994-03-22 |
GB9105442D0 (en) | 1991-05-01 |
GB2243950B (en) | 1994-10-12 |
US5153683A (en) | 1992-10-06 |
JP2786307B2 (ja) | 1998-08-13 |
JPH043434A (ja) | 1992-01-08 |
GB2243950A (en) | 1991-11-13 |
US5510280A (en) | 1996-04-23 |
FR2661278A1 (fr) | 1991-10-25 |
US5344788A (en) | 1994-09-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
FR2663158A1 (fr) | Procede de fabrication de transistor a effet de champ. | |
JP5572290B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
US6417543B1 (en) | MIS semiconductor device with sloped gate, source, and drain regions | |
EP0223780B1 (fr) | Procede de fabrication de transistors mos a electrodes de siliciure metallique | |
FR2816109A1 (fr) | Circuit integre a transistor a grille isolee et procede de fabrication | |
FR2845203A1 (fr) | Transistor a effet de champ ayant de multiples canaux empiles et procede de fabrication | |
FR2662854A1 (fr) | Structure de trou de connexion isolee pour des dispositifs a semiconducteurs et procede de fabrication. | |
FR2636471A1 (fr) | Procede de fabrication d'une electrode de grille pour un transistor a effet de champ | |
FR2632775A1 (fr) | Transistor a effet de champ et procede de fabrication | |
FR2636473A1 (fr) | Transistor a effet de champ pour montage micro-bande et structure a transistors de type micro-bande | |
FR2649535A1 (fr) | Procede de fabrication d'une grille en metal refractaire d'un transistor a effet de champ | |
WO2001026160A1 (fr) | Dispositif semi-conducteur combinant les avantages des architectures massives et soi, et procede de fabrication | |
EP0190243B1 (fr) | Procede de fabrication d'un circuit integre de type mis | |
EP0058577B1 (fr) | Dispositif semiconducteur de déviation d'électrons du type "à transport balistique", et procédé de fabrication d'un tel dispositif | |
FR2572587A1 (fr) | Procede de fabrication d'un transistor a effet de champ du type a grille schottky | |
FR2871294A1 (fr) | Procede de realisation d'un transistor dmos de taille reduite, et transistor dmos en resultant | |
JP3611925B2 (ja) | 電界効果トランジスタ,及びその製造方法 | |
JPS6041876B2 (ja) | 絶縁ゲ−ト型電界効果トランジスタの製造方法 | |
EP0194193B1 (fr) | Procédé de fabrication d'un circuit intégré à transistors MOS à électrodes en siliciure métallique | |
JPS6057675A (ja) | 電界効果トランジスタの製造方法 | |
FR2581481A1 (fr) | Transistor hyperfrequences et son procede de fabrication | |
JP3139208B2 (ja) | 電界効果トランジスタの製造方法 | |
JPS59110169A (ja) | 半導体装置の製造方法 | |
JPH0897303A (ja) | 半導体記憶装置の製造方法 | |
JPH03196574A (ja) | 半導体装置及びその製造方法 |