JPH0897303A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0897303A JPH0897303A JP6229921A JP22992194A JPH0897303A JP H0897303 A JPH0897303 A JP H0897303A JP 6229921 A JP6229921 A JP 6229921A JP 22992194 A JP22992194 A JP 22992194A JP H0897303 A JPH0897303 A JP H0897303A
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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Abstract
(57)【要約】
【目的】 本発明は、エッチングによるダメージを無く
し、素子特性を改善させること。 【構成】 ソース領域に於ける素子分離領域４部分に、
あらかじめ不純物を導入し、その後、フィールド絶縁膜
７を形成する為、該フィールド絶縁膜７下に不純物導入
部を形成し、ソース・ドレイン形成の為の前記不純物導
入により、ソース領域１３の基板１表面に不純物を導入
する。そして、該ソース領域１３と前記素子分離領域の
前記フィールド絶縁７膜下の不純物導入部を接続するこ
とにより、ソース拡散層を形成する。
し、素子特性を改善させること。 【構成】 ソース領域に於ける素子分離領域４部分に、
あらかじめ不純物を導入し、その後、フィールド絶縁膜
７を形成する為、該フィールド絶縁膜７下に不純物導入
部を形成し、ソース・ドレイン形成の為の前記不純物導
入により、ソース領域１３の基板１表面に不純物を導入
する。そして、該ソース領域１３と前記素子分離領域の
前記フィールド絶縁７膜下の不純物導入部を接続するこ
とにより、ソース拡散層を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に関し、特に、電気的に書込み・消去が可能な浮遊
ゲート電極型の不揮発性の半導体記憶装置の製造方法に
関する。
方法に関し、特に、電気的に書込み・消去が可能な浮遊
ゲート電極型の不揮発性の半導体記憶装置の製造方法に
関する。
【０００２】
【従来の技術】図６（ａ）〜図６（ｊ）は、従来技術を
用いた不揮発性の半導体記憶装置の製造工程図である。
図７は図６（ｇ）の平面図である。図６（ａ）〜図６
（ｅ）は図７のＡ−Ａ線断面であり、図６（ｆ）〜図６
（ｊ）は図７のＢ−Ｂ線断面である。
用いた不揮発性の半導体記憶装置の製造工程図である。
図７は図６（ｇ）の平面図である。図６（ａ）〜図６
（ｅ）は図７のＡ−Ａ線断面であり、図６（ｆ）〜図６
（ｊ）は図７のＢ−Ｂ線断面である。
【０００３】まず、Ｐ型半導体基板１表面に、第１酸化
膜２を形成し、第１酸化膜２の表面に、フィールド窒化
膜３を形成・パターニングし、互いに離間して並行に延
在する帯状の膜厚の厚いフィールド絶縁膜７から成る素
子分離領域４を形成する（図６（ａ），図６（ｆ））。
膜２を形成し、第１酸化膜２の表面に、フィールド窒化
膜３を形成・パターニングし、互いに離間して並行に延
在する帯状の膜厚の厚いフィールド絶縁膜７から成る素
子分離領域４を形成する（図６（ａ），図６（ｆ））。
【０００４】素子分離領域４以外の半導体基板１表面の
素子領域５に熱酸化法により、第１ゲート絶縁膜８を５
０〜１５０オングストローム程度形成し、続いて不純
物、例えば燐を含有した第１ポリシリコン９を１０００
〜３０００オングストローム程度形成してパターニング
し、熱酸化法又は化学気相成長法により、第２ゲート絶
縁膜１０を１００〜３００オングストローム程度形成
し、不純物、例えば燐を含有した第２ポリシリコン１１
を形成する。続いて、第２ポリシリコン１１をパターニ
ングし、第２ポリシリコン１１に整合させて、第２ゲー
ト絶縁膜１０及び第１ポリシリコン９をパターニングし
て、制御ゲート及び浮遊ゲート電極を形成する（図６
（ｂ），図６（ｇ））。
素子領域５に熱酸化法により、第１ゲート絶縁膜８を５
０〜１５０オングストローム程度形成し、続いて不純
物、例えば燐を含有した第１ポリシリコン９を１０００
〜３０００オングストローム程度形成してパターニング
し、熱酸化法又は化学気相成長法により、第２ゲート絶
縁膜１０を１００〜３００オングストローム程度形成
し、不純物、例えば燐を含有した第２ポリシリコン１１
を形成する。続いて、第２ポリシリコン１１をパターニ
ングし、第２ポリシリコン１１に整合させて、第２ゲー
ト絶縁膜１０及び第１ポリシリコン９をパターニングし
て、制御ゲート及び浮遊ゲート電極を形成する（図６
（ｂ），図６（ｇ））。
【０００５】続いて、ソース領域１３のフィールド絶縁
膜７を除去する為のフォトレジスト１８を形成し、フィ
ールド絶縁膜７をエッチング除去する（図６（ｃ），図
６（ｈ））。
膜７を除去する為のフォトレジスト１８を形成し、フィ
ールド絶縁膜７をエッチング除去する（図６（ｃ），図
６（ｈ））。
【０００６】続いて、フォトレジスト１８を除去し、ソ
ース領域１３及びドレイン領域１４となるべき半導体基
板１表面に、反対導電型の第２不純物１２を導入する
（図６（ｄ），（ｉ））ことにより、ソース拡散層及び
ドレイン領域１４を形成する。
ース領域１３及びドレイン領域１４となるべき半導体基
板１表面に、反対導電型の第２不純物１２を導入する
（図６（ｄ），（ｉ））ことにより、ソース拡散層及び
ドレイン領域１４を形成する。
【０００７】続いて、層間絶縁膜１５，アルミ配線１
６，カバー絶縁膜１７を形成する（図６（ｅ），
（ｊ））（例えば、特開平３−２１１７７５号公報を参
照）。
６，カバー絶縁膜１７を形成する（図６（ｅ），
（ｊ））（例えば、特開平３−２１１７７５号公報を参
照）。
【０００８】
【発明が解決しようとする課題】この従来例に於いて
は、制御ゲート及び浮遊ゲート電極形成後、フォトレジ
スト１８を形成し、ソース領域１３のフィールド絶縁膜
７を除去しているが、このソース領域１３のフィールド
絶縁膜７の除去部分には、膜厚の厚い素子分離領域４と
膜厚の薄い素子領域５が存在する為に、膜厚の厚いフィ
ールド絶縁膜７を完全にエッチング除去すると、膜厚の
薄い素子領域５のオーバーエッチングが大きく基板まで
エッチングされ掘れてしまう。このエッチングによるダ
メージで素子特性が悪化し問題となっている。
は、制御ゲート及び浮遊ゲート電極形成後、フォトレジ
スト１８を形成し、ソース領域１３のフィールド絶縁膜
７を除去しているが、このソース領域１３のフィールド
絶縁膜７の除去部分には、膜厚の厚い素子分離領域４と
膜厚の薄い素子領域５が存在する為に、膜厚の厚いフィ
ールド絶縁膜７を完全にエッチング除去すると、膜厚の
薄い素子領域５のオーバーエッチングが大きく基板まで
エッチングされ掘れてしまう。このエッチングによるダ
メージで素子特性が悪化し問題となっている。
【０００９】それ故に本発明の課題は、ソース領域のフ
ィールド絶縁膜を、エッチング除去せずにソース拡散層
を形成し、エッチングによるダメージを無くし、素子特
性を改善させる半導体記憶装置の製造方法を提供するこ
とにある。
ィールド絶縁膜を、エッチング除去せずにソース拡散層
を形成し、エッチングによるダメージを無くし、素子特
性を改善させる半導体記憶装置の製造方法を提供するこ
とにある。
【００１０】また、消去バラツキが低減でき、素子特性
の改善に効果がある半導体記憶装置の製造方法を提供す
ることにある。
の改善に効果がある半導体記憶装置の製造方法を提供す
ることにある。
【００１１】
【課題を解決するための手段】本発明の半導体記憶装置
の製造方法によれば、浮遊ゲートとその上に形成された
制御ゲートを有する不揮発性の半導体記憶装置につい
て、第１導電型の半導体基板表面に、第１酸化膜を形成
し、該第１酸化膜の表面にフィールド窒化膜を形成・パ
ターニングする工程と、素子分離領域となるべき所で、
ソース領域となる領域に隣接する所に限り、前記フィー
ルド窒化膜に整合させて、反対導電型の不純物を導入す
る工程と、互いに離間して並行に延在する帯状の膜厚の
厚いフィールド絶縁膜から成る素子分離領域を形成する
工程と、該素子分離領域以外の前記半導体基板表面の素
子領域の前記フィールド窒化膜及び前記第１酸化膜を除
去した後に第１ゲート絶縁膜を形成する工程と、該第１
ゲート絶縁膜上に、第１ポリシリコンを形成・パターニ
ングする工程と、該第１ポリシリコン表面に第２ゲート
絶縁膜を形成する工程と、全面に第２ポリシリコンを形
成・パターニングし、該第２ポリシリコンの外部に延在
する前記第２ゲート絶縁膜及び第１ポリシリコンを前記
第２ポリシリコンに整合させてエッチング除去し、制御
ゲート及び浮遊ゲート電極を形成する工程と、前記制御
ゲート電極に整合させて、反対導電型の不純物を導入す
ることにより、ソース及びドレイン領域を形成し、該ソ
ース領域を、素子分離領域のフィールド絶縁膜下の不純
物導入部と接続することにより、ソース拡散層を形成す
る工程を有することを特徴とする半導体記憶装置の製造
方法が得られる。
の製造方法によれば、浮遊ゲートとその上に形成された
制御ゲートを有する不揮発性の半導体記憶装置につい
て、第１導電型の半導体基板表面に、第１酸化膜を形成
し、該第１酸化膜の表面にフィールド窒化膜を形成・パ
ターニングする工程と、素子分離領域となるべき所で、
ソース領域となる領域に隣接する所に限り、前記フィー
ルド窒化膜に整合させて、反対導電型の不純物を導入す
る工程と、互いに離間して並行に延在する帯状の膜厚の
厚いフィールド絶縁膜から成る素子分離領域を形成する
工程と、該素子分離領域以外の前記半導体基板表面の素
子領域の前記フィールド窒化膜及び前記第１酸化膜を除
去した後に第１ゲート絶縁膜を形成する工程と、該第１
ゲート絶縁膜上に、第１ポリシリコンを形成・パターニ
ングする工程と、該第１ポリシリコン表面に第２ゲート
絶縁膜を形成する工程と、全面に第２ポリシリコンを形
成・パターニングし、該第２ポリシリコンの外部に延在
する前記第２ゲート絶縁膜及び第１ポリシリコンを前記
第２ポリシリコンに整合させてエッチング除去し、制御
ゲート及び浮遊ゲート電極を形成する工程と、前記制御
ゲート電極に整合させて、反対導電型の不純物を導入す
ることにより、ソース及びドレイン領域を形成し、該ソ
ース領域を、素子分離領域のフィールド絶縁膜下の不純
物導入部と接続することにより、ソース拡散層を形成す
る工程を有することを特徴とする半導体記憶装置の製造
方法が得られる。
【００１２】
【作用】ソース領域となるべき部分のフィールド絶縁膜
をエッチング除去することなく、フィールド絶縁膜下の
不純物導入部と、素子領域の基板表面の不純物導入部で
ソースを接続することにより、ソース拡散層を形成する
為、エッチングによるダメージは無く、素子特性悪化の
問題は起きない。
をエッチング除去することなく、フィールド絶縁膜下の
不純物導入部と、素子領域の基板表面の不純物導入部で
ソースを接続することにより、ソース拡散層を形成する
為、エッチングによるダメージは無く、素子特性悪化の
問題は起きない。
【００１３】
（実施例１）次に、本発明の半導体記憶装置の製造方法
について、図面を参照して説明する。図１（ａ）〜図１
（ｊ）は、本発明の一実施例を示したものである。図２
は図１（ｈ）の平面図である。図１（ａ）〜図１（ｅ）
は図２のＡ−Ａ線断面であり、図１（ｆ）〜図１（ｊ）
は図２のＢ−Ｂ線断面である。
について、図面を参照して説明する。図１（ａ）〜図１
（ｊ）は、本発明の一実施例を示したものである。図２
は図１（ｈ）の平面図である。図１（ａ）〜図１（ｅ）
は図２のＡ−Ａ線断面であり、図１（ｆ）〜図１（ｊ）
は図２のＢ−Ｂ線断面である。
【００１４】まず、Ｐ型半導体基板１上に、第１酸化膜
２を形成し、続いて、フィールド窒化膜３を形成・パタ
ーニングし、素子分離領域４となるべき所で、ソース領
域１３となる領域に隣接する所に限り、フィールド窒化
膜３に整合させて、反対導電型に第１不純物６を導入す
る（図１（ａ），図１（ｆ））。
２を形成し、続いて、フィールド窒化膜３を形成・パタ
ーニングし、素子分離領域４となるべき所で、ソース領
域１３となる領域に隣接する所に限り、フィールド窒化
膜３に整合させて、反対導電型に第１不純物６を導入す
る（図１（ａ），図１（ｆ））。
【００１５】互いに離間して並行に延在する帯状の例え
ば、１０００〜６０００オングストロームの膜厚の厚い
フィールド絶縁膜７から成る素子分離領域４を形成する
（図１（ｂ），図１（ｇ））。
ば、１０００〜６０００オングストロームの膜厚の厚い
フィールド絶縁膜７から成る素子分離領域４を形成する
（図１（ｂ），図１（ｇ））。
【００１６】素子分離領域４以外の半導体基板１表面の
素子領域５のフィールド窒化膜３及び第１酸化膜２を除
去した後に熱酸化法により、第１ゲート絶縁膜８を５０
〜１５０オングストローム程度形成し、続いて不純物、
例えば燐を含有した第１ポリシリコン９を１０００〜３
０００オングストローム程度形成してパターニングし、
熱酸化法又は化学気相成長法により、第２ゲート絶縁膜
１０を１００〜３００オングストローム程度形成し、不
純物、例えば燐を含有した第２ポリシリコン１１を形成
する。
素子領域５のフィールド窒化膜３及び第１酸化膜２を除
去した後に熱酸化法により、第１ゲート絶縁膜８を５０
〜１５０オングストローム程度形成し、続いて不純物、
例えば燐を含有した第１ポリシリコン９を１０００〜３
０００オングストローム程度形成してパターニングし、
熱酸化法又は化学気相成長法により、第２ゲート絶縁膜
１０を１００〜３００オングストローム程度形成し、不
純物、例えば燐を含有した第２ポリシリコン１１を形成
する。
【００１７】続いて、第２ポリシリコン１１をパターニ
ングし、第２ポリシリコン１１に整合させて、第２ゲー
ト絶縁膜１０及び第１ポリシリコン９をパターニングし
て、制御ゲート及び浮遊ゲート電極を形成する（図１
（ｃ），（ｈ））。
ングし、第２ポリシリコン１１に整合させて、第２ゲー
ト絶縁膜１０及び第１ポリシリコン９をパターニングし
て、制御ゲート及び浮遊ゲート電極を形成する（図１
（ｃ），（ｈ））。
【００１８】続いて、前記制御ゲート電極に整合させ
て、反対導電型の第２不純物１２を導入することによ
り、ソース領域１３及びドレイン領域１４を形成し（図
１（ｄ），図１（ｉ））ソース領域１３を素子分離領域
４のフィールド絶縁膜７下の不純物導入部と接続するこ
とにより、ソース拡散層を形成する。続いて、層間絶縁
膜１５，アルミ配線１６，カバー絶縁膜１７を形成する
（図１（ｅ），（ｊ））。
て、反対導電型の第２不純物１２を導入することによ
り、ソース領域１３及びドレイン領域１４を形成し（図
１（ｄ），図１（ｉ））ソース領域１３を素子分離領域
４のフィールド絶縁膜７下の不純物導入部と接続するこ
とにより、ソース拡散層を形成する。続いて、層間絶縁
膜１５，アルミ配線１６，カバー絶縁膜１７を形成する
（図１（ｅ），（ｊ））。
【００１９】以上の様に、形成されたメモリセルでは、
ソース拡散層となるべき部分のフィールド絶縁膜７をエ
ッチング除去することなく、図１（ｄ）に示す様に素子
分離領域４のフィールド絶縁膜７下の第１不純物６導入
部と素子領域５の基板表面の第２不純物１２導入部でソ
ースを接続することにより、ソース拡散層を形成する
為、エッチング工程が削減できるので、エッチングによ
るダメージを受けず、素子特性悪化の問題が起きないと
いう特徴を持っている。
ソース拡散層となるべき部分のフィールド絶縁膜７をエ
ッチング除去することなく、図１（ｄ）に示す様に素子
分離領域４のフィールド絶縁膜７下の第１不純物６導入
部と素子領域５の基板表面の第２不純物１２導入部でソ
ースを接続することにより、ソース拡散層を形成する
為、エッチング工程が削減できるので、エッチングによ
るダメージを受けず、素子特性悪化の問題が起きないと
いう特徴を持っている。
【００２０】（実施例２）図３（ａ）〜（ｊ）は、本発
明の第２の実施例を示したものである。図４は図３
（ｈ）の平面図である。図３（ａ）〜図３（ｅ）は図４
のＡ−Ａ線断面であり、図３（ｆ）〜図３（ｊ）は図４
のＢ−Ｂ線断面である。
明の第２の実施例を示したものである。図４は図３
（ｈ）の平面図である。図３（ａ）〜図３（ｅ）は図４
のＡ−Ａ線断面であり、図３（ｆ）〜図３（ｊ）は図４
のＢ−Ｂ線断面である。
【００２１】まず、Ｐ型半導体基板１上に、第１酸化膜
２を形成し、続いて、フォトレジストのパターン寸法精
度及び後工程の熱処理等を配慮して、ソース領域のゲー
ト端になるべき部分より内側に第１不純物６を帯状に導
入する（図３（ａ），図３（ｆ））。
２を形成し、続いて、フォトレジストのパターン寸法精
度及び後工程の熱処理等を配慮して、ソース領域のゲー
ト端になるべき部分より内側に第１不純物６を帯状に導
入する（図３（ａ），図３（ｆ））。
【００２２】続いて、フィールド窒化膜３を形成パター
ニングし、互いに離間して並行に延在する帯状の例え
ば、１０００〜６０００オングストロームの膜厚の厚い
フィールド絶縁膜７から成る素子分離領域４を形成する
（図３（ｂ），図３（ｇ））ことにより、ソース拡散層
を形成するものである。続いて、前述の様に制御ゲート
及び浮遊ゲート電極を形成し（図３（ｃ），図３
（ｈ））、制御ゲート電極に整合させて、反対導電型の
第２不純物１２を導入することにより、ソース領域１３
及びドレイン領域１４を形成する（図３（ｄ），図３
（ｉ））。
ニングし、互いに離間して並行に延在する帯状の例え
ば、１０００〜６０００オングストロームの膜厚の厚い
フィールド絶縁膜７から成る素子分離領域４を形成する
（図３（ｂ），図３（ｇ））ことにより、ソース拡散層
を形成するものである。続いて、前述の様に制御ゲート
及び浮遊ゲート電極を形成し（図３（ｃ），図３
（ｈ））、制御ゲート電極に整合させて、反対導電型の
第２不純物１２を導入することにより、ソース領域１３
及びドレイン領域１４を形成する（図３（ｄ），図３
（ｉ））。
【００２３】続いて、層間絶縁膜１５，アルミ配線１
６，カバー絶縁膜１７を形成する（図３（ｅ），図３
（ｊ））。この方法によりソース拡散層抵抗を低減する
ことができる。
６，カバー絶縁膜１７を形成する（図３（ｅ），図３
（ｊ））。この方法によりソース拡散層抵抗を低減する
ことができる。
【００２４】また、図５は、消去後のメモリセルのしき
い値分布について、縦軸にビット数（ケ）、横軸にメモ
リセルのしきい値（Ｖ）をとり、本発明と従来技術につ
いて比較したものである。
い値分布について、縦軸にビット数（ケ）、横軸にメモ
リセルのしきい値（Ｖ）をとり、本発明と従来技術につ
いて比較したものである。
【００２５】
【発明の効果】以上説明した様に、本発明の半導体記憶
装置の製造方法によると、ソース領域となるべき部分の
フィールド絶縁膜をエッチング除去することなく、素子
分離領域のフィールド絶縁膜下の不純物導入部と、素子
領域の基板表面の不純物導入部とでソースを接続するこ
とにより、ソース拡散層を形成する為、エッチング工程
が削減できる。
装置の製造方法によると、ソース領域となるべき部分の
フィールド絶縁膜をエッチング除去することなく、素子
分離領域のフィールド絶縁膜下の不純物導入部と、素子
領域の基板表面の不純物導入部とでソースを接続するこ
とにより、ソース拡散層を形成する為、エッチング工程
が削減できる。
【００２６】よって、本発明は、フィールド絶縁膜７の
エッチング工程が削減でき、素子特性が改善されると共
に、ソース拡散層抵抗の低減に非常に効果的である。
エッチング工程が削減でき、素子特性が改善されると共
に、ソース拡散層抵抗の低減に非常に効果的である。
【００２７】また、本発明は、図５を参照すると、フィ
ールド絶縁膜のエッチングが無い為、ソース領域の基板
もエッチングされず、メモリセルＴｒがせエッチングダ
メージを受けないので、消去バラツキが低減（消去後の
メモリセルのしきい値分布幅がせまい）でき、素子特性
の改善に効果がある。
ールド絶縁膜のエッチングが無い為、ソース領域の基板
もエッチングされず、メモリセルＴｒがせエッチングダ
メージを受けないので、消去バラツキが低減（消去後の
メモリセルのしきい値分布幅がせまい）でき、素子特性
の改善に効果がある。
【図１】（ａ）〜（ｊ）は本発明の半導体記憶装置の製
造方法の実施例１の断面図である。
造方法の実施例１の断面図である。
【図２】図１（ｈ）の平面図である。
【図３】（ａ）〜（ｊ）は本発明の半導体記憶装置の製
造方法の実施例２の断面図である。
造方法の実施例２の断面図である。
【図４】図３（ｈ）の平面図である。
【図５】メモルセルのしきい値分布（消去後）を示す図
である。
である。
【図６】（ａ）〜（ｊ）は従来例の断面図である。
【図７】図６（ｇ）の平面図である。
１ Ｐ型半導体基板 ２ 第１酸化膜 ３ フィールド窒化膜 ４ 素子分離領域 ５ 素子領域 ６ 第１不純物 ７ フィールド絶縁膜 ８ 第１ゲート絶縁膜 ９ 第１ポリシリコン １０ 第２ゲート絶縁膜 １１ 第２ポリシリコン １２ 第２不純物 １３ ソース領域 １４ ドレイン領域 １５ 層間絶縁膜 １６ アルミ配線 １７ カバー絶縁膜 １８ フォトレジスト
Claims (4)
- 【請求項１】 ソース領域に於ける素子分離領域部分
に、あらかじめ不純物を導入し、その後フィールド絶縁
膜を形成する為、該フィールド絶縁膜下に不純物の導入
部を形成し、ソース・ドレイン形成の為の不純物の導入
により、ソース領域の基板表面に不純物を導入し、さら
に、該ソース領域と素子分離領域の前記フィールド絶縁
膜下の前記不純物の導入部を接続することにより、ソー
ス拡散層を形成することを特徴とする半導体記憶装置の
製造方法。 - 【請求項２】 浮遊ゲートとその上に形成された制御ゲ
ートを有する不揮発性の半導体記憶装置について、第１
導電型の半導体基板表面に、第１酸化膜を形成し、該第
１酸化膜の表面にフィールド窒化膜を形成・パターニン
グする工程と、素子分離領域となるべき所で、ソース領
域となる領域に隣接する所に限り、前記フィールド窒化
膜に整合させて、反対導電型の不純物を導入する工程
と、互いに離間して並行に延在する帯状の膜厚の厚いフ
ィールド絶縁膜から成る素子分離領域を形成する工程
と、該素子分離領域以外の前記半導体基板表面の素子領
域の前記フィールド窒化膜及び前記第１酸化膜を除去し
た後に第１ゲート絶縁膜を形成する工程と、該第１ゲー
ト絶縁膜上に、第１ポリシリコンを形成・パターニング
する工程と、該第１ポリシリコン表面に第２ゲート絶縁
膜を形成する工程と、全面に第２ポリシリコンを形成・
パターニングし、該第２ポリシリコンの外部に延在する
前記第２ゲート絶縁膜及び第１ポリシリコンを前記第２
ポリシリコンに整合させてエッチング除去し、制御ゲー
ト及び浮遊ゲート電極を形成する工程と、前記制御ゲー
ト電極に整合させて、反対導電型の不純物を導入するこ
とにより、ソース及びドレイン領域を形成し、該ソース
領域を、素子分離領域のフィールド絶縁膜下の不純物導
入部と接続することにより、ソース拡散層を形成する工
程を有することを特徴とする半導体記憶装置の製造方
法。 - 【請求項３】 半導体基板上に、第１酸化膜を形成し、
続いてフィールド窒化膜を形成・パターニングし、素子
分離領域となるべき所で、ソース領域となる領域に隣接
する所に限り、前記フィールド窒化膜に整合させて、反
対導電型に第１不純物を導入し、互いに離間して並行に
延在する帯状の前記フィールド絶縁膜から成る前記素子
分離領域を形成し、前記素子分離領域以外の前記半導体
基板表面の素子領域の前記フィールド窒化膜及び前記第
１酸化膜を除去した後に第１ゲート絶縁膜を形成し、続
いて不純物を形成してパターニングし第２ゲート絶縁膜
を形成し、第２ポリシリコンを形成し、続いて、該第２
ポリシリコンをパターニングし、前記第２ポリシリコン
に整合させて、前記第２ゲート絶縁膜及び前記第１ポリ
シリコンをパターニングして、制御ゲート及び浮遊ゲー
ト電極を形成し、続いて、前記制御ゲート電極に整合さ
せて、反対導電型の第２不純物を導入することにより、
前記ソース領域及び前記ドレイン領域を形成し、前記ソ
ース領域を前記素子分離領域のフィールド絶縁膜下の不
純物導入部と接続することによりソース拡散層を形成し
たことを特徴とすることを特徴とする半導体記憶装置の
製造方法。 - 【請求項４】 半導体基板上に、第１酸化膜２を形成
し、続いてソース領域のゲート端になるべき部分より内
側に第１不純物を帯状に導入し、続いてフィールド窒化
膜を形成パターニングし、互いに離間して並行に延在す
る膜厚の厚いフィールド絶縁膜から成る素子分離領域を
形成しソース拡散層を形成し、続いて、前記素子分離領
域以外の前記半導体基板表面の素子領域の前記フィール
ド窒化膜及び前記第１酸化膜を除去した後に熱酸化法に
より、第１ゲート絶縁膜を形成し、続いて不純物を形成
してパターニングし第２ゲート絶縁膜を形成し、該第２
ポリシリコンを形成し、続いて、該第２ポリシリコンを
パターニングし、前記第２ポリシリコンに整合させて、
前記第２ゲート絶縁膜及び前記第１ポリシリコンをパタ
ーニングして、制御ゲート及び浮遊ゲート電極を形成
し、前記制御ゲート電極に整合させて、反対導電型の第
２不純物を導入することにより、前記ソース領域及びド
レイン領域を形成することを特徴とする半導体記憶装置
の製造方法。
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|---|---|---|---|
| JP6229921A JP2687894B2 (ja) | 1994-09-26 | 1994-09-26 | 半導体記憶装置の製造方法 |
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| JP6229921A JP2687894B2 (ja) | 1994-09-26 | 1994-09-26 | 半導体記憶装置の製造方法 |
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| KR100380773B1 (ko) * | 1998-07-21 | 2003-04-18 | 엔이씨 일렉트로닉스 코포레이션 | 비휘발성 반도체 메모리 장치 및 그 제조 방법 |
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