FR2845203A1 - Transistor a effet de champ ayant de multiples canaux empiles et procede de fabrication - Google Patents

Transistor a effet de champ ayant de multiples canaux empiles et procede de fabrication Download PDF

Info

Publication number
FR2845203A1
FR2845203A1 FR0310376A FR0310376A FR2845203A1 FR 2845203 A1 FR2845203 A1 FR 2845203A1 FR 0310376 A FR0310376 A FR 0310376A FR 0310376 A FR0310376 A FR 0310376A FR 2845203 A1 FR2845203 A1 FR 2845203A1
Authority
FR
France
Prior art keywords
pattern
channel
channels
source
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR0310376A
Other languages
English (en)
Other versions
FR2845203B1 (fr
Inventor
Sung Min Kim
Dong Gun Park
Chang Sub Lee
Jeong Dong Choe
Shin Ae Lee
Seong Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of FR2845203A1 publication Critical patent/FR2845203A1/fr
Application granted granted Critical
Publication of FR2845203B1 publication Critical patent/FR2845203B1/fr
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

Un transistor à effet de champ en circuit intégré comprend un motif de canaux actif formé sur une surface d'un substrat (10) et comportant des canaux (44) empilés (58) mutuellement espacés pour définir au moins un tunnel entre des canaux adjacents. Une électrode de grille (48) entoure les canaux et s'étend à travers le ou les tunnels. Il existe également une paire de régions de source/drain (34). On fabrique le transistor en formant sur un substrat un pré-motif actif qui comprend une série de couches inter-canaux et de couches de canaux empilées en alternance les unes sur les autres. On forme des régions de source/drain (34) aux extrémités opposées du pré-motif actif et on enlève sélectivement les couches inter-canaux pour former des tunnels. On forme une électrode de grille (48) dans les tunnels et autour des canaux (44).

Description

La présente invention concerne des dispositifs à circuits intégrés et des
procédés de fabrication de ceuxci. La présente invention concerne plus particulièrement des transistors à effet de champ et des procédés de fabrication de ceux-ci. Des transistors à effet de champ en circuit intégré
sont largement utilisés dans des dispositifs à circuits intégrés logiques, de mémoire, de processeur et autres.
Comme il est bien connu de l'homme de l'art, un transistor 10 à effet de champ en circuit intégré comprend des régions de source et de drain espacées, un canal entre elles et une électrode de grille adjacente au canal. Des transistors à effet de champ en circuit intégré sont souvent appelés Transistors à Effet de Champ Métal Oxyde Semiconducteur (ou 15 MOSFET), ou simplement dispositifs MOS. Bien que ces termes
soient utilisés dans la présente invention, ils sont employés pour désigner de façon générale des transistors à effet de champ en circuit intégré et ne sont pas limités à des transistors à effet de champ ayant des grilles 20 métalliques ou des isolants de grille en oxyde.
Avec la poursuite de l'augmentation de la densité d'intégration de transistors à effet de champ en circuit intégré, la taille de la région active et la longueur de canal peuvent continuer à diminuer. Avec la réduction de la 25 longueur de canal du transistor, l'influence de la source/drain sur le champ électrique ou le potentiel dans la région de canal peut devenir considérable. Ceci est appelé "l'effet de canal court". En outre, avec la réduction de la taille active, la largeur de canal diminue, 30 ce qui peut augmenter une tension de seuil. Ceci est appelé
"l'effet de largeur réduite".
Diverses structures ont été développées pour tenter d'améliorer ou de maximiser les performances de dispositifs, tout en réduisant les tailles d'éléments 35 formés sur un substrat. Par exemple, il existe des structures de transistors verticales qu'on appelle une structure à ailette, une structure DELTA pour "fully DEpleted Lean-channel TrAnsistor" (transistor à canal mince à déplétion complète) et une structure GAA pour "Gate All
Around" (c'est-à-dire grille tout autour).
Par exemple, le brevet des E.U.A. n0 6 413 802 décrit un dispositif FinFET. Comme indiqué dans l'Abrégé de ce brevet, un dispositif FinFET est fabriqué en utilisant une technologie MOSFET plane classique. Le dispositif est fabriqué dans une couche de silicium recouvrant une couche 10 isolante (par exemple SIMOX), dans une condition dans laquelle le dispositif s'étend à partir de la couche isolante sous la forme d'une ailette. Des grilles doubles sont établies sur les côtés du canal pour procurer un courant d'attaque amélioré et atténuer effectivement des 15 effets de canal court. Une multiplicité de canaux peuvent
être établis entre une source et un drain pour obtenir une capacité d'acheminement de courant accrue. Dans un mode de réalisation, deux transistors peuvent être empilés dans une ailette pour procurer une paire de transistors CMOS ayant 20 une grille partagée.
Un exemple d'un transistor MOS ayant une structure
DELTA est exposé dans le brevet des E.U.A. no 4 996 574.
Comme indiqué dans l'Abrégé de ce brevet, un transistor métal-isolantsemiconducteur comprend une couche d'isolant, 25 un corps semiconducteur placé sur la couche d'isolant et comprenant une région de source, une région de drain et une région de canal s'étendant dans une première direction entre la région de source et la région de drain et interconnectant celles-ci, une pellicule d'isolant de 30 grille formée sur le corps semiconducteur de façon à recouvrir la région de canal sauf la partie de la région de canal qui est en contact avec la couche d'isolation, et une électrode de grille d'un matériau conducteur placée en contact avec la pellicule d'isolant de grille de façon à 35 recouvrir la région de canal située au-dessous de la pellicule d'isolant de grille, sauf la partie de la région de canal en contact avec la couche d'isolant. La région de canal a une largeur notablement inférieure au double de l'extension maximale de la région de déplétion formée dans
la région de canal.
Un exemple d'un transistor à couches minces ayant
la structure GAA est exposé dans le brevet des E.U.A.
n0 5 583 362. Dans des transistors MOS de structure GAA de type caractéristique, la couche SOI remplit la fonction d'un motif actif, et une électrode de grille est formée de 10 façon à entourer une région de canal du motif actif dont la surface est recouverte par une couche d'isolation de grille. Des dispositifs consistant en transistors à effet de champ en circuit intégré conformes à certains modes de 15 réalisation de la présente invention comprennent un substrat ayant une surface et un motif de canaux actif sur la surface. Le motif de canaux actif comprend une multiplicité de canaux qui sont empilés les uns sur les autres et sont mutuellement espacés pour définir au moins 20 un tunnel, dont l'un respectif est placé entre des canaux adjacents respectifs. Une électrode de grille entoure la multiplicité de canaux et s'étend à travers l'au moins un tunnel. Une paire de régions de source/drain est également établie, et l'une respective de celles-ci se trouve sur la 25 surface à l'un respectif de côtés opposés du motif de canaux actif, et est connectée électriquement à la
multiplicité de canaux.
Dans certains modes de réalisation, la multiplicité de canaux comprend des premier et second côtés opposés et 30 des troisième et quatrième côtés opposés, l'une respective des régions de source/drain est placée à l'un respectif des premier et second côtés opposés, et l'électrode de grille entoure la multiplicité de canaux sur les troisième et quatrième côtés opposés et s'étend à travers l'au moins un 35 tunnel. Dans d'autres modes de réalisation, au moins trois canaux et deux tunnels sont établis, dans une configuration dans laquelle les tunnels s'étendent parallèlement à la surface pour définir une série de canaux et de tunnels alternés qui sont empilés sur la surface dans une direction qui est orthogonale à la surface. Dans encore d'autres 5 modes de réalisation, les canaux comprennent une pellicule de semiconducteur monocristallin tel que du silicium. Dans certains modes de réalisation, les régions de source/drain ont un profil de dopage uniforme dans une direction
perpendiculaire à la multiplicité de canaux.
Conformément à certains modes de réalisation de la présente invention, des transistors à effet de champ en circuit intégré sont fabriqués en formant un pré-motif actif sur une surface d'un substrat. Le pré-motif actif comprend une série de couches inter-canaux et de couches de 15 canaux empilées en alternance les unes sur les autres. Des régions de source/drain sont formées sur le substrat à des extrémités opposées du pré-motif actif. La multiplicité de couches inter-canaux sont enlevées sélectivement pour former une multiplicité de tunnels passant à travers le 20 pré-motif actif, pour définir ainsi un motif de canaux actif comprenant les tunnels et une multiplicité de canaux comprenant les couches de canaux. Une électrode de grille
est formée dans tunnels et autour des canaux.
Dans certains modes de réalisation, les régions de 25 source/drain sont formées en gravant des régions mutuellement espacées du pré-motif actif et en formant des régions de source/drain dans les régions gravées. Les régions mutuellement espacées peuvent être gravées pour définir des premier et second côtés opposés des pré-motifs 30 actifs, et l'une respective des régions de source/drain
peut être formée à l'un respectif des premier et second côtés opposés. Les tunnels peuvent passer à travers le prémotif actif à partir de son troisième côté vers son quatrième côté, de façon que l'électrode de grille entoure 35 les canaux sur les troisième et quatrième côtés.
Conformément à certains modes de réalisation de la présente invention, de multiples canaux minces peuvent être formés à partir d'un seul motif actif, et l'électrode de grille entoure les canaux. Du fait que la multiplicité de 5 canaux minces sont empilés verticalement, des aires occupées par la région de canaux et les régions de source/drain peuvent être réduites en comparaison, par exemple, avec un transistor MOS du type à ailette classique. En outre, dans certains modes de réalisation, les régions de source/drain ont un profil de dopage uniforme dans une direction perpendiculaire à la multiplicité de canaux, de façon qu'une capacité de jonction source/drain uniforme puisse être maintenue bien que le nombre et l'aire 15 des canaux augmentent. Par conséquent, tout en réduisant la capacité de jonction, le courant peut être augmenté pour
améliorer la vitesse de fonctionnement du dispositif.
Enfin, dans certains modes de réalisation de la présente invention, après avoir empilé en alternance la 20 multiplicité de couches de canaux et la multiplicité de couches inter-canaux pour former le motif actif, on enlève par gravure des régions du motif actif dans lesquelles des régions de source/drain doivent être formées. Les régions gravées peuvent être munies d'une pellicule monocristalline 25 épitaxiale ou d'un matériau conducteur pour former les régions de source/drain. Du fait que la longueur horizontale de la couche inter-canal peut être limitée à une région de longueur de la grille, il est possible de réduire ou d'éviter l'extension horizontale des tunnels 30 lorsque les couches inter-canaux sont gravées de manière
isotrope pour former les tunnels dans un processus ultérieur. Par conséquent, un transistor MOS fortement intégré, ayant une longueur de grille inférieure à une largeur de canal, peut être réalisé dans certains modes de 35 réalisation de la présente invention.
La suite de la description se réfère aux dessins
annexés, dans lesquels: les figures lA et 1B sont des vues en perspective montrant respectivement un motif actif et une électrode de 5 grille d'un transistor MOS ayant de multiples canaux, conformément à certains modes de réalisation de la présente invention; la figure 2A est une vue en plan d'un dispositif conforme à des premiers modes de réalisation de la présente 10 invention; les figures 2B et 2C sont des coupes du dispositif de la figure 2A effectuées respectivement selon des lignes AA' et BB' de la figure 2A; les figures 3A à 3R sont des coupes illustrant des 15 procédés de fabrication d'un dispositif conforme aux premiers modes de réalisation de la présente invention; les figures 4A à 4G sont des vues en perspective illustrant certaines étapes de procédés de fabrication d'un dispositif conforme aux premiers modes de réalisation de la 20 présente invention; la figure 5 est une vue agrandie d'une partie "A" sur la figure 3R; les figures 6A et 6B sont respectivement une vue en perspective et une coupe d'un dispositif conforme à des 25 seconds modes de réalisation de la présente invention, et la figure 6C est une vue agrandie d'une partie "B" de la figure 6B; les figures 7A à 7M sont des coupes illustrant des procédés de fabrication d'un dispositif conforme aux 30 seconds modes de réalisation de la présente invention; la figure 8 est une coupe d'un dispositif conforme à des troisièmes modes de réalisation de la présente invention; les figures 9A à 9J sont des coupes illustrant des 35 procédés de fabrication d'un dispositif conforme à des quatrièmes modes de réalisation de la présente invention; la figure 10 est une coupe d'un dispositif conforme à des cinquièmes modes de réalisation de la présente invention; la figure 11 est une coupe d'un dispositif conforme 5 à des sixièmes modes de réalisation de la présente invention; la figure 12 est une coupe d'un dispositif conforme à des septièmes modes de réalisation de la présente invention; la figure 13 est une coupe d'un dispositif conforme à des huitièmes modes de réalisation de la présente invention; la figure 14 est une coupe d'un dispositif conforme à des neuvièmes modes de réalisation de la présente invention; les figures 15A à 15F sont des coupes illustrant des procédés de fabrication d'un dispositif conforme à des dixièmes modes de réalisation de la présente invention; et les figures 16A à 16C sont des coupes illustrant
des procédés de fabrication d'un dispositif conforme à des 20 onzièmes modes de réalisation de la présente invention.
On va maintenant décrire ci-après la présente invention de façon plus complète en se référant aux dessins annexés, qui montrent des modes de réalisation de l'invention. Cette invention peut cependant être mise en 25 oeuvre sous de nombreuses formes différentes, et on ne doit pas considérer qu'elle est limitée aux modes de réalisation présentés ici. A la place, ces modes de réalisation sont donnés de façon que cet exposé soit approfondi et complet, et permette à l'homme de l'art d'apprécier pleinement la 30 portée de l'invention. Dans les dessins, les tailles et les tailles relatives de couches et de régions peuvent être exagérées pour la clarté. En outre, chaque mode de réalisation décrit et illustré ici englobe également son mode de réalisation du type à conductivité complémentaire. 35 Des numéros semblables désignent des éléments semblables
dans toutes les figures.
On notera que lorsqu'il est dit qu'un élément tel qu'une couche, une région ou un substrat est "sur" un autre élément, il peut être directement sur l'autre élément, ou bien des éléments intercalés peuvent également être 5 présents. On notera que lorsqu'il est dit qu'un élément est "connecté" ou "couplé" à un autre élément, il peut être connecté ou couplé directement à l'autre élément, ou bien des éléments intercalés peuvent être présents. On notera que s'il est dit qu'une partie d'un élément, comme une 10 surface d'une ligne conductrice, est "extérieure", elle est plus proche de l'extérieur du substrat que d'autres parties de l'élément. En outre, des termes relatifs tels que "audessous" peuvent être utilisés ici pour décrire une relation d'une couche ou région avec une autre couche ou 15 région par rapport à un substrat ou une couche de base,
comme illustré dans les figures. On notera que ces termes sont destinés à englober différentes orientations du dispositif en plus de l'orientation représentée dans les figures. Enfin, le terme "directement" signifie qu'il n'y a 20 pas d'éléments intercalés.
Les figures lA et 1B sont des vues en perspective
montrant respectivement un motif actif et une électrode de grille d'un transistor MOS ayant de multiples canaux, en conformité avec certains modes de réalisation de la 25 présentez invention.
En se référant à la figure lA, on note qu'un motif actif formé sur une surface d'un substrat de circuit intégré tel qu'un substrat semiconducteur (non représenté), comprend une multiplicité de canaux 4a, 4b et 4c formés 30 dans une direction verticale. Bien que trois canaux 4a, 4b et 4c soient représentés dans le mode de réalisation, deux canaux peuvent être formés, ou bien le nombre de canaux
peut être supérieur à trois.
Les canaux 4a, 4b et 4c ont une structure empilée 35 verticalement avec une faible largeur. Une multiplicité de tunnels 2a, 2b et 2c sont formés entre les canaux 4a, 4b et 4c. Des régions de source/drain 3 sont formées des deux côtés du motif actif de façon à être connectées à la
multiplicité de canaux 4a, 4b et 4c.
Les régions de source/drain 3 sont formées de façon 5 à avoir une largeur supérieure à celle des canaux 4a, 4b et 4c. Des couches d'extension de source/drain 5, connectant les régions de source/drain 4 aux canaux 4a, 4b et 4c, peuvent être formées entre les régions de source/drain 3 et
les canaux 4a, 4b, 4c.
En particulier, le motif actif comprend les régions de source/drain 3 ayant une forme de parallélépipède rectangle avec une relativement grande largeur, des deux côtés du motif actif. On notera cependant que le motif actif peut avoir n'importe quelle forme polygonale et qu'il 15 n'est pas nécessaire que les côtés et les sommets soient égaux. Une région de canaux ayant une largeur inférieure à la forme de parallélépipède rectangle est formée entre les régions de source/drain 3 pour connecter l'une à l'autre les régions de source/drain 3. La région de canaux comprend 20 deux couches d'extension de source/drain 5 connectées aux régions de source/drain 3. Les deux couches d'extension de source/drain 5 sont connectées l'une à l'autre par la multiplicité de canaux 4a, 4b et 4c formés dans une direction verticale. La multiplicité de tunnels 2a, 2b et 25 2c sont formés entre les canaux 4a, 4b et 4c. Le tunnel 2a le plus bas est formé entre la couche de canal 4a la plus basse et la partie de surface sous-jacente du substrat semiconducteur. Un sillon 2' d'une forme en tunnel est
formé sur le canal le plus élevé, 4c.
En se référant à la figure 1B, on note qu'une électrode de grille 6 est formée sur le motif actif. Bien qu'elle s'étende à travers et/ou remplisse la multiplicité de tunnels 2a, 2b et 2c et le sillon de tunnel 2', l'électrode de grille 6 est formée de façon à entourer la 35 multiplicité de canaux 4a, 4b et 4c dans une direction verticale (c'est-à- dire une direction perpendiculaire à la direction de formation des régions de source/drain sur le plan). Une couche d'isolation de grille 7 est formée entre l'électrode de grille 6 et la multiplicité de canaux 4a, 4b
et 4c.
Le substrat semiconducteur consiste en silicium
(Si), silicium-germanium (Si-Ge), silicium sur isolant (SOI), siliciumgermanium sur isolant (SGOI), et/ou d'autres substrats classiques. Dans certains modes de réalisation, le substrat semiconducteur consiste en Si 10 monocristallin.
Les canaux 4a, 4b et 4c comprennent une pellicule de semiconducteur monocristallin, telle qu'une pellicule de silicium. Les régions de source/drain 3 comprennent une pellicule monocristalline épitaxiale sélective ou une 15 pellicule conductrice telle qu'une pellicule de silicium polycristallin, une pellicule de métal, une pellicule de siliciure de métal, etc. Dans le cas de l'utilisation de la pellicule monocristalline épitaxiale sélective ou de la pellicule de silicium polycristallin, une impureté est 20 introduite par implantation ionique dans les régions de source/drain 3, de façon que les régions de source/drain 3
soient conductrices.
Dans le cas de la formation des couches d'extension de source/drain 5 entre les canaux 4a, 4b et 4c et les 25 régions de source/drain 3, comme représenté sur la figure, dans certains modes de réalisation les régions de source/ drain 3 comprennent une pellicule conductrice telle qu'une pellicule de silicium polycristallin, une pellicule de métal, une pellicule de siliciure de métal, etc., et la 30 couche d'extension de source/drain 3 comprend une pellicule
monocristalline épitaxiale sélective.
L'électrode de grille 6 comprend une pellicule de silicium polycristallin et peut inclure une couche d'empilement de grille 8 formée sur la surface supérieure 35 de l'électrode de grille 6. La couche d'empilement de grille 6 comprend un siliciure de métal destiné à réduire une résistance de grille et/ou un matériau isolant pour recouvrir le sommet de l'électrode de grille 6. La couche d'isolation de grille 7 comprend une pellicule d'oxyde
thermique ou une pellicule ONO.
Dans un transistor MOS de certains modes de réalisation de la présente invention, la multiplicité de canaux minces 4a, 4b et 4c sont connectés aux régions de source/drain 3, et les régions de source/drain 3 sont formées de façon à avoir un profil de dopage uniforme dans 10 une direction perpendiculaire à la multiplicité de canaux
4a, 4b et 4c, ce qui permet de maintenir une valeur uniforme de la capacité de jonction source/drain, bien que le nombre des canaux augmente. Ainsi, tout en réduisant ou en minimisant la capacité de jonction, le courant peut 15 augmenter pour améliorer la vitesse du dispositif.
En outre, un transistor MOS ayant une électrode de grille plus petite qu'une largeur de canal peut être formé dans certains modes de réalisation, du fait que l'électrode de grille 6 entoure la multiplicité de canaux 4a, 4b et 4c, 20 ce qui peut conduire à une amélioration de l'intégration du dispositif. De plus, dans certains modes de réalisation, des régions du motif actif dans lesquelles des régions de source/drain doivent être formées sont enlevées par 25 gravure, le motif actif comprenant une multiplicité de couches inter-canaux remplissant la fonction du tunnel 2, et une multiplicité de couches de canaux remplissant la fonction des canaux 4a, 4b et 4c, qui sont empilées de manière mutuellement alternée. Ensuite, les régions gravées 30 sont munies et/ou remplies d'une pellicule monocristalline épitaxiale et/ou d'un matériau conducteur, pour former les régions de source/drain 3. Par conséquent, seul le motif actif de la région de canaux peut rester, ce qui fait qu'une longueur horizontale du tunnel 2 rempli avec 35 l'électrode de grille peut être limitée à une région de longueur de grille, pour obtenir ainsi un transistor MOS fortement intégré ayant une longueur de grille plus petite
qu'une largeur de canal.
Mode de Réalisation 1 La figure 2A est une vue en plan d'un dispositif à 5 semiconducteur conforme à des premiers modes de réalisation de la présente invention. Les figures 2B et 2C sont des coupes du dispositif à semiconducteur, faites
respectivement selon des lignes AA' et BB' de la figure 2A.
En se référant aux figures 2A à 2C, on note qu'un 10 motif actif 30 incluant de multiples canaux 44 ayant une multiplicité de canaux 44a et 44b formés verticalement du bas vers le haut, est formé sur une surface principale d'un substrat 10 consistant en silicium (Si), siliciumgermanium (Si-Ge), silicium sur isolant (SOI), silicium15 germanium sur isolant (SGOI), et/ou d'autres matériaux/couches classiques. Des régions de source/drain 34 sont formées de façon à être connectées aux canaux 44a et 44b sur des côtés opposés du motif actif 30. Des couches d'extension de source/drain 32, connectées aux régions de source/drain 34 et connectées aux canaux 44a
et 44b, sont formées entre les régions de source/drain 34 et la multiplicité de canaux 44a et 44b. Ainsi, les couches d'extension de source/drain 32 remplissent la fonction d'un pont reliant les régions de source/drain 34 25 à la multiplicité de canaux 44a et 44b.
Une multiplicité de tunnels 42 est formée entre la multiplicité de canaux 44a et 44b. Le tunnel le plus bas, 42a, est formé entre la couche de canal la plus basse 44a et la partie de surface sous-jacente du substrat 30 semiconducteur, c'est-à-dire une région d'impuretés fortement dopée, 12, du substrat 10. Un sillon 42c ayant une forme de tunnel est formé sur le canal le plus élevé, 44b. Les canaux 44a et 44b peuvent consister en un 35 matériau semiconducteur tel que du silicium monocristallin, tandis que les régions de source/drain 34 peuvent consister
en un matériau conducteur tel que du silicium polycristallin, un métal, un siliciure de métal, etc. Ici, les couches d'extension de source/drain 32 sont formées de façon à être étendues à partir des canaux 44a et 44b, en 5 utilisant le même matériau que dans les canaux 44a et 44b.
Dans certains modes de réalisation, les couches d'extension de source/drain 32 consistent en silicium monocristallin
épitaxial sélectif.
Une électrode de grille 48 s'étendant à travers le 10 tunnel 42 et/ou remplissant ce dernier, incluant la multiplicité de tunnels 42a et 42b formés entre les canaux 44a et 44b et entourant les canaux 44a et 44b dans une direction verticale, est formée sur le motif actif 30. Une couche d'isolation de grille 46 est formée entre 15 l'électrode de grille 48 et les canaux 44a et 44b, c'est-àdire sur les surfaces intérieures du tunnel 42 et sur les parois latérales intérieures et les surfaces inférieures du sillon 42c ayant une forme de tunnel. Dans certains modes de réalisation, l'électrode de grille 48 consiste en 20 silicium polycristallin, et une couche d'empilement de grille 50 en un siliciure de métal, pour réduire une résistance de grille, est formée sur la surface supérieure
de l'électrode de grille 48.
Des régions de champ 22 sont formées de façon à 25 entourer les régions de source/drain 34, à l'exception de la région de canaux de la multiplicité de canaux 44a et 44b. Une région fortement dopée, 12, est formée dans la partie de surface principale du substrat 10 au-dessous du motif actif 30, c'est-à-dire au-dessous du canal le plus 30 bas, 44a. La région fortement dopée 12 peut réduire ou empêcher le fonctionnement d'un transistor inférieur
occasionnant un effet de canal court.
Les figures 3A à 3R sont des coupes illustrant des procédés de fabrication d'un dispositif à semiconducteur 35 conforme aux premiers modes de réalisation de la présente invention. Les figures 4A à 4G sont des vues en perspectives illustrant certaines étapes des procédés de fabrication d'un dispositif à semiconducteur conforme aux
premiers modes de réalisation de la présente invention.
En se référant à la figure 3A, on note qu'une 5 impureté du même type de conductivité qu'un substrat 10 est introduite par implantation ionique dans une surface principale du substrat 10, pour former une région fortement dopée (région de caisson) 12 qui peut réduire ou empêcher le fonctionnement d'un transistor inférieur. Le substrat 10 10 consiste en silicium (Si), silicium-germanium (Si-Ge), silicium sur isolant (SOI), silicium-germanium sur isolant (SGOI), et/ou d'autres substrats/couches classiques. Dans certains modes de réalisation, le substrat semiconducteur
consiste en Si monocristallin.
En se référant à la figure 3B, on note qu'une multiplicité de couches inter-canaux 14 et une multiplicité de couches de canaux 16 sont empilées en alternance les unes sur les autres sur le substrat 10. Premièrement, une première couche inter-canal 14a est formée sur le substrat 20 10, et ensuite une première couche de canal 16a est formée sur la première couche inter-canal 14a. Une couche intercanal la plus élevée, 16c, est formée dans une position la
plus élevée.
Les couches de canaux 16 et les couches inter25 canaux 14 sont constituées de matériaux semiconducteurs monocristallins ayant une sélectivité de gravure les unes par rapport aux autres. Dans certains modes de réalisation, les couches de canaux 16 sont formées à partir d'une pellicule épitaxiale de Si monocristallin 30 ayant une épaisseur d'environ 30 nm, et les couches inter-canaux 14 sont formées à partir d'une pellicule épitaxiale de Ge monocristallin ou de Si-Ge monocristallin
ayant une épaisseur d'environ 30 nm.
Le nombre de répétitions et l'épaisseur des couches 35 de canaux 16 et des couches inter-canaux 14 peuvent être commandés conformément à un but d'un transistor devant être formés. Dans certains modes de réalisation, les couches de canaux 16 et les couches inter-canaux 14 sont empilées de façon mutuellement alternée, de manière que l'épaisseur totale devienne environ 100 - 150 nm. Ici, pour effectuer 5 un dopage de canal, les couches de canaux 16 peuvent être constituées d'une pellicule épitaxiale de Si monocristallin dopé. En se référant à la figure 3c, on note qu'un motif est défini dans la multiplicité de couches de canaux 16 et 10 la multiplicité de couches inter-canaux 14, par un processus dephotolithographie, pour former un pré-motif actif 18 ayant un premier prémotif de couches de canaux (ou premier motif préliminaire de couches de canaux) 16', et un premier pré-motif de couches inter-canaux (ou premier 15 motif préliminaire de couches inter-canaux) 14'. Le premier pré-motif de couches de canaux 16' comprend une multiplicité de premiers motifs de couches de canaux 16a' et 16b'. Le premier pré-motif de couches intercanaux 14' comprend une multiplicité de motifs de couches inter-canaux 20 14a', 14b' et 14c'. Le processus de gravure est accompli pendant un temps suffisant pour former une tranchée d'isolation 20 ayant une profondeur supérieure à celle de
la région d'impuretés 12 dans le substrat 10.
Ensuite, une couche d'oxyde est déposée par un 25 procédé de dépôt chimique en phase vapeur (ou CVD pour "chemical vapor deposition"), de façon à remplir la tranchée d'isolation 20. La couche d'oxyde déposée est aplanie par un processus de gravure de réduction d'épaisseur ou un processus de polissage mécano-chimique 30 (ou CMP pour "chemical mechanical polishing"), jusqu'à ce que la surface du pré-motif actif 18 soit mise à nu, pour former ainsi des régions de champ 22 entourant le pré-motif
actif 18.
En se référant à la figure 3D, on note qu'une 35 couche d'arrêt de gravure 23, une couche de grille fictive et une couche anti-réflexion 27 sont empilées successivement sur le substrat 10 incluant le pré-motif actif 18. La couche d'arrêt de gravure 23 est formée avec une épaisseur d'environ 10 - 20 nm, par un matériau ayant une sélectivité de gravure vis-à-vis de la couche de grille 5 fictive 25, comme du nitrure de silicium. La couche d'arrêt de gravure 23 joue un rôle consistant à réduire ou à empêcher la gravure du pré-motif actif sous-jacent pendant la gravure de la couche de grille fictive 25. La couche de grille fictive 25 pour définir une région de grille est 10 formée par de l'oxyde de silicium avec une épaisseur
atteignant environ 100 nm. La couche anti-réflexion 27 pour réduire ou empêcher la réflexion de la lumière sur le substrat inférieur pendant un processus de photolithographie, est formée avec une épaisseur d'environ 30 nm en 15 utilisant du nitrure de silicium.
En se référant à la figure 3E, on note que par un traitement de photolithographie, la couche anti-réflexion 27, la couche de grille fictive 25 et la couche d'arrêt de gravure 23 sont successivement enlevées par gravure par 20 voie sèche, pour former un masque dur de grille, 29, ayant
un motif de couche anti-réflexion 28, un motif de grille fictive 26 et un motif de couche d'arrêt de gravure 24. Le masque dur de grille 29 a une largeur d'environ 0,2 - 0,3 pm et il a une fonction d'auto-alignement des régions de 25 source/drain sur la région de canaux.
En se référant à la figure 3F, on note qu'en utilisant le masque dur de grille 29 comme un masque de gravure, le pré-motif actif 18 à nu est enlevé par gravure jusqu'à ce que la surface du substrat 10 soit mise à nu, 30 pour définir ainsi des régions 30 dans lesquelles les
régions de source/drain doivent être formées. Ainsi, il reste seulement la région de canaux du pré-motif actif 18.
A ce moment, le processus de gravure est accompli pendant un temps suffisant pour graver la partie supérieure du 35 substrat semiconducteur 10 jusqu'au dessous de la zone
prévue pour la région fortement dopée 12.
Il en résulte qu'un motif de canaux actif 18a incluant un second motif de couches de canaux 16" et un second motif de couches inter-canaux 14" sont formés sous le masque dur de grille 29, comme représenté sur la figure. 5 Le second motif de couches de canaux 16" est constitué d'une multiplicité de seconds motifs de couches de canaux 16a" et 16b" et le second motif de couches inter-canaux 14" est constitué d'une multiplicité de motifs de couches
inter-canaux 14a", 14b" et 14c".
Dans une structure GAA classique dans laquelle la région active n'est pas gravée et utilisée comme les régions de source/drain, le tunnel peut s'étendre horizontalement de façon à augmenter la longueur de l'électrode de grille au moment de la gravure isotrope de 15 la couche inter-canal. Au contraire, dans certains modes de réalisation de la présente invention, les régions du motif actif dans lesquelles les régions de source/drain doivent être formées sont gravées, et ensuite les régions gravées sont remplies avec un matériau conducteur pour former la 20 source/drain. Par conséquent, du fait que la longueur horizontale des couches inter-canaux 14 constituant le motif de canaux actif 18a peut être limitée à la région de longueur de grille, elle permet de réduire ou d'éviter une extension horizontale des tunnels lorsque les secondes 25 couches inter-canaux 14" sont gravées de manière isotrope pour former les tunnels dans un processus ultérieur. De ce fait, il est possible d'obtenir un transistor MOS fortement intégré ayant une longueur de grille inférieure à une
largeur de canal.
En se référant à la figure 3G, on note qu'on fait croître partiellement une pellicule monocristalline épitaxiale sélective, jusqu'à une épaisseur d'environ 30 40 nm, sur les surfaces des régions gravées 30 du substrat semiconducteur 10 et sur le côté du motif de canaux actifs 35 18a, pour former ainsi des couches d'extension de source/ drain 32. Ici, la pellicule monocristalline épitaxiale sélective est dopée par une implantation ionique oblique, de façon que chacun des seconds motifs de couches de canaux 16a" et 16b" ait une concentration en impuretés de source/ drain uniforme. Dans certains cas, avec ou sans 5 l'accomplissement de l'implantation ionique, un dopant est diffusé en phase solide à partir de régions source/drain qui sont fortement dopées, dans un processus de recuit ultérieur, pour former ainsi les couches d'extension de source/drain 32 ayant une concentration de dopage de 10 source/drain uniforme par rapport à chacune des couches de
canaux 16.
En se référant à la figure 3H, on note qu'on dépose un matériau conducteur sur les couches d'extension de source/drain 32, et de manière à remplir complètement les 15 régions gravées 30 dans certains modes de réalisation, pour former ainsi une pellicule conductrice. Ensuite, la pellicule conductrice est soumise à une gravure de réduction d'épaisseur pour la ramener à la surface du motif de canaux actifs 18a, pour former les régions de 20 source/drain 34 comprenant la pellicule conductrice fortement dopée seulement à l'intérieur des régions gravées 30. Dans certains modes de réalisation, le matériau conducteur comprend du silicium polycristallin dopé, un métal et/ou un siliciure de métal. Comme décrit ci-dessus, 25 dans certains modes de réalisation, les régions de source/drain 34 ont un profil de dopage uniforme en direction verticale le long du motif de canaux actif 18a, du fait que les régions de source/drain 34 sont formées par dépôt. Ici, les queues 34a de la pellicule conductrice pour 30 la source/drain peuvent rester sous le côté du masque dur
de grille 29.
Facultativement, dans le but de réduire la rugosité de surface des couches d'extension de source/drain 32 constituées de la pellicule monocristalline épitaxiale, et 35 de recristalliser les couches d'extension de source/drain 32, il est possible d'effectuer un traitement thermique à une température élevée, dans une ambiance d'hydrogène (H2),
avant de déposer la pellicule conductrice.
En se référant à la figure 3I, on note que du nitrure de silicium est déposé de façon à recouvrir le 5 masque dur de grille 29 sur les régions de source/drain 34 et les régions de champ 22, pour former ainsi une couche de masque 35. La couche de masque 35 est de préférence constituée du même matériau que la couche la plus élevée constituant le masque dur de grille 29, c'est-à-dire le 10 motif de couche anti-réflexion 28. Ici, avant de déposer la couche de masque 35, on peut former une couche d'oxyde en oxydant les parties de surface des régions de source/drain 34 et la partie de surface à nu du motif de canaux actif 18a de la région de canaux, par un traitement d'oxydation 15 thermique. Cette couche d'oxyde remplit la fonction d'une
couche d'absorption de contraintes.
En se référant à la figure 3J, on note que la couche de masque 35 est enlevée par gravure de réduction d'épaisseur ou polissage mécano-chimique, jusqu'à ce que la 20 surface du motif de grille fictive 26 soit mise à nu, pour former des motifs de masque 36, ce qui a pour effet de mettre à nu le motif de grille fictive 26. La figure 4A est une vue de côté en perspective illustrant spécialement
l'étape représentée sur la figure 3J.
En se référant à la figure 3K, on note que le motif de grille fictive 26 est enlevé sélectivement pour former la tranchée de grille 38, en utilisant les motifs de masque 26. Le motif de couche d'arrêt d'attaque 24 réduit ou empêche la gravure du pré-motif actif 18 sous-jacent, 30 pendant le traitement de gravure pour enlever le motif de grille fictive 26. La figure 4B est une vue de côté en perspective illustrant spécialement l'étape représentée sur
la figure 3K.
En se référant à la figure 3L, on note que si les 35 queues conductrices 34a restent sous les côtés du masque dur de grille 29, un traitement d'oxydation et/ou un traitement de gravure par voie humide est exécuté pour enlever les queues conductrices 34a. Dans certains modes de réalisation, le traitement d'oxydation est accompli pour convertir les queues conductrices 34a en couches isolantes 5 40, pour empêcher ainsi que les queues conductrices 34a soient court-circuitées avec une électrode de grille devant
être formée dans un traitement ultérieur.
En se référant à la figure 3M, on note que le motif
de couche d'arrêt de gravure 24 qui est mis à nu à travers 10 la tranchée de grille 38 est enlevé.
Lorsque le motif de canaux actif 18a de la région de canaux n'est pas dopé avec des impuretés, une implantation ionique de canal est effectuée de façon locale à travers la tranchée de grille 38 pour doper ainsi le 15 motif de canaux actif 18a de la région de canaux avec des impuretés. Dans certains modes de réalisation, l'implantation ionique de canal est accomplie de façon que la zone prévue soit obtenue à l'intérieur de chacun des seconds motifs de couches de canaux 16a" et 16b". Ici, le numéro de 20 référence 41 désigne les régions soumises à l'implantation ionique de canal. En outre, dans certains modes de réalisation, l'implantation ionique de canal est exécutée de façon que les seconds motifs de couches de canaux 16a" et 16b" puissent avoir chacun des concentrations de dopage 25 mutuellement différentes, pour obtenir un transistor qu'on peut faire fonctionner conformément à la tension de grille appliquée. Ensuite, en utilisant les régions de source/drain 34 comme un masque de gravure, les régions de champ 22 sont 30 enlevées sélectivement par gravure pour mettre à nu les côtés du motif de canaux actif 18a de la région de canaux, comme représenté sur la figure 4C. La figure 4C est une vue de côté en perspective montrant spécialement une partie qui
n'est pas représentée dans la couche de la figure 3M.
En se référant à la figure 3N, on note que par un traitement de gravure isotrope, la multiplicité de motifs de couches inter-canaux 14a", 14b" et 14C" sont enlevés sélectivement pour former une multiplicité de tunnels 42a et 42b passant à travers le motif de canaux actif 18a, et un sillon de tunnel 42c ayant une forme de tunnel, le 5 sillon de tunnel 42c étant placé dans une position la plus élevée. Ici, les seconds motifs de couches de canaux 16a" et 16b" forment une multiplicité de canaux 44a et 44b. La multiplicité de tunnels 42a et 42b et la multiplicité de canaux 44a et 44b sont de préférence formés de façon à 10 avoir la même largeur que le motif de grille fictive 26, à
l'intérieur d'une plage d'environ 50%.
La figure 4D est une vue de côté en perspective illustrant spécialement l'étape représentée sur la figure 3N. Comme représenté, les parties de surface latérale des 15 couches d'extension de source/drain 32 sont partiellement
mises à nu à travers les tunnels 42a et 42b.
En se référant à la figure 30, on note qu'un traitement d'oxydation thermique est accompli pour former une couche d'isolation de grille 46 avec une épaisseur 20 d'environ 1 - 7 nm, sur les surfaces de la multiplicité de canaux 44a et 44b et la surface intérieure du sillon de tunnel 42c. La figure 4E est une vue en perspective illustrant spécialement l'étape représentée sur la figure 30. Comme représenté sur la figure, la couche d'isolation 25 de grille 46 est également formée de manière continue sur une partie des surfaces des couches d'extension de
source/drain 32 qui est mise à nu par les canaux.
Ici, dans le but de réduire la rugosité de surface des canaux 44a et 44b, un traitement thermique peut être 30 effectué à une température élevée dans une ambiance
d'hydrogène (H2) ou d'argon (Ar) avant de former la couche d'isolation de grille 46, pour diminuer ainsi la rugosité entre la couche d'isolation de grille 46 et les canaux.
Selon une variante, la couche d'isolation de grille 46 peut 35 consister en oxynitrure de silicium.
En se référant à la figure 3P, on note qu'une électrode de grille 48 est formée de façon à remplir la multiplicité de tunnels 42a et 42b et le sillon de tunnel 42c, et à entourer la multiplicité de canaux 44a et 44b. 5 Dans certains modes de réalisation, l'électrode de grille 48 consiste en silicium polycristallin dopé. La figure 4F est une vue de côté en perspective montrant spécialement
l'étape représentée sur la figure 3P.
En se référant à la figure 3Q, on note qu'une 10 couche d'empilement de grille 50 incluant un siliciure de métal pour réduire une résistance de grille, est formée sur l'électrode de grille en silicium polycristallin 48. Ici, la couche d'empilement de grille 50 peut être constituée d'un matériau isolant pour recouvrir le sommet de la 15 grille, par exemple de l'oxyde de silicium ou du nitrure de silicium. La figure 4G est une vue de côté en perspective
illustrant l'étape représentée sur la figure 3Q.
En se référant à la figure 3R, on note que les motifs de masque 36 sont enlevés et ensuite, des processus 20 ultérieurs tels que la réalisation d'interconnexions métalliques sont accomplis pour achever un transistor MOS vertical ayant de multiples canaux. Dans certains cas, les motifs de masque 36 peuvent rester pour remplir la fonction
d'une inter-couche isolante.
Mode de réalisation 2 La figure 5 est une vue agrandie montrant une partie "A" sur la figure 3R. En se référant à la figure 5, on note que dans le transistor MOS vertical du Mode de Réalisation 1, la couche d'isolation de grille 46 est 30 présente entre l'électrode de grille 48 et les régions de source/drain 34 (de façon spécifique, les couches d'extension de source/drain 32), ce qui occasionne une capacité de recouvrement entre l'électrode de grille 48 et les régions de source/drain 34, comme représenté par un 35 symbole de condensateur ( d - ). Un transistor MOS vertical des modes de réalisation présents est proposé pour réduire
ou empêcher la formation de la capacité de recouvrement cidessus.
La figure 6A est une vue en perspective d'un dispositif à semiconducteur conforme au mode de réalisation 5 présent, et la figure 6B est une coupe selon la ligne C-C' de la figure 6A. Dans le mode de réalisation présent, des éléments d'espacement de grille 54 consistant en un matériau isolant sont formés entre l'électrode de grille 48 et les régions de source/drain 34, afin de réduire ou 10 d'empêcher une augmentation de la capacité de recouvrement (voir la figure 5) entre l'électrode de grille 48 et les régions de source/drain 34. Dans le mode de réalisation présent, les éléments identiques à ceux du Mode de
Réalisation 1 sont indiqués par les mêmes numéros.
En se référant aux figures 6A et 6B, on note qu'un motif actif 30 incluant une multiplicité de canaux 44a et 44b formés verticalement dans la direction montante, est formé sur une surface principale d'un substrat 10 consistant en silicium (Si), silicium-germanium (Si-Ge), 20 silicium sur isolant (SOI), silicium-germanium sur isolant (SGOI) et/ou d'autres substrats/couches classiques. Des régions de source/ drain 34 sont connectées à la multiplicité de canaux 44a et 44b des deux côtés du motif actif 30. Des couches d'extension de source/drain 32, 25 connectées aux régions de source/ drain 34 et connectées aux canaux 44a et 44b, sont formées entre les régions de
source/drain 34 et la multiplicité de canaux 44a et 44b.
Une multiplicité de tunnels 42 ayant une longueur plus courte que la longueur de canal sont formés entre 30 chacun des canaux 44a et 44b. Le tunnel le plus bas, 42a,
est formé entre la couche de canal la plus basse, 44a, et la partie de surface sous-jacente du substrat, c'est-à-dire une région dopée avec des impuretés, 12. Un sillon de tunnel 42c ayant une forme de tunnel est formé sur le canal 35 le plus élevé, 44b.
La figure 6C est une vue agrandie montrant une partie "B" sur la figure 6B. Deux éléments d'espacement de grille 54 consistant en une couche isolante sont formés sur les deux parois latérales du tunnel 42 et les deux parois 5 latérales du sillon de tunnel 42c, de façon que chacun des éléments d'espacement de grille ait une épaisseur (d) correspondant à la moitié de la différence entre la longueur des canaux 44a et 44b et la longueur du tunnel 42, comme représenté sur la figure 6C. Une électrode de grille 10 48 s'étendant à travers la multiplicité de tunnels 42a et 42b et le sillon de tunnel 42c, et/ou remplissant ceux-ci, et entourant la multiplicité de canaux 44a et 44b, est formée sur le motif actif 30. Une couche d'isolation de grille 46 est formée entre l'électrode de grille 48 et la 15 multiplicité de canaux 44a et 44b, c'est-à-dire sur la surface supérieure et la surface inférieure du tunnel 42 et sur la surface inférieure du sillon de tunnel 42c, sauf sur les parois latérales du tunnel et les parois latérales du
sillon de tunnel.
Dans certains modes de réalisation, l'électrode de grille 48 consiste en silicium polycristallin et une couche d'empilement de grille 50 consistant en un siliciure de métal est formée sur la surface supérieure de l'électrode de grille 48. La couche d'empilement de grille 50 est 25 formée de façon à entourer la partie supérieure des parois
latérales de l'électrode de grille 48, pour former ainsi l'électrode de grille à encoche. Les régions de champ 22 sont formées de façon à entourer les régions de source/drain 34, sauf la région de canaux incluant la 30 multiplicité de canaux 44a et 44b.
La région fortement dopée, 12, est formée dans la partie de surface principale du substrat 10 au-dessous du motif actif 30, de façon à réduire ou à empêcher le
fonctionnement d'un transistor inférieur.
Les figures 7A à 7M sont des coupes illustrant des procédés de fabrication d'un dispositif à semiconducteur conforme aux seconds modes de réalisation de la présente invention. En se référant à la figure 7A, on note que d'une manière semblable à ce qui est représenté sur les figures 3A à 3F du Mode de réalisation 1, un pré-motif actif 18, 5 dans lequel une multiplicité de couches inter-canaux 14 et une multiplicité de couches de canaux 16 sont empilées de manière mutuellement alternée, et des régions de champ 22 entourant le pré-motif actif 18, sont formés sur un substrat 10. Dans certains modes de réalisation, les 10 couches inter- canaux 14 consistent en une pellicule de Ge monocristallin ou une pellicule de Si-Ge monocristallin, tandis que la multiplicité de couches de canaux 16 consiste
en une pellicule de Si monocristallin.
Ensuite, un masque dur de grille pour auto-aligner 15 des régions de source/drain sur la région de canaux est formé sur le pré-motif actif 18. Le masque dur de grille a un motif de couche d'arrêt de gravure 24, un motif de grille fictive 26 et un motif de couche anti-réflexion 28
qui sont empilés en succession.
En utilisant le masque dur de grille, le pré-motif actif 18 est enlevé par gravure jusqu'à ce que la surface du substrat 10 soit mise à nu, pour définir ainsi des régions 30 dans lesquelles les régions de source/drain doivent être formées. En procédant ainsi, il reste 25 seulement la région de canaux du pré-motif actif 18. Le processus de gravure est en outre effectué pendant un temps suffisant pour graver la partie supérieure du substrat semiconducteur 10 jusqu'au dessous de la zone prévue de la
région fortement dopée 12.
Il en résulte qu'un motif de canaux actif 18a ayant un second motif de couches de canaux 26" et un second motif de couches inter-canaux 14", est formé sous le masque dur de grille 29, comme représenté sur la figure. Le second motif de couches de canaux 16" est constitué d'une 35 multiplicité de seconds motifs de couches de canaux 16a" et 16b", et le second motif de couches inter-canaux 14" est
constitué d'une multiplicité de motifs de couches intercanaux 14a", 14b" et 14c".
En se référant à la figure 7B, on note que les seconds motifs de couches inter-canaux 14" sont soumis à 5 une gravure latérale sélective à travers les côtés à nu du motif de canaux actif 18a, pour former ainsi des régions surgravées 31. Une largeur de la région surgravée 31 est formée jusqu'à une profondeur d'environ 50 - 70 nm à partir de la surface de paroi latérale du motif de canaux actif 10 18a d'origine. Par conséquent, une multiplicité de
troisièmes motifs de couches inter-canaux 15a, 15b et 15c, plus courts que la longueur des seconds motifs de couches de canaux 16a" et 16b", sont formés à partir de la multiplicité de seconds motifs de couches inter-canaux 15 14a", 14b" et 14c".
En se référant à la figure 7C, on note qu'une couche isolante 52 est déposée de façon à être formée dans les régions surgravées 31, ou à remplir celles-ci, sur la surface entière de la structure résultante. En particulier, 20 un matériau isolant tel que l'oxyde de silicium est déposé de façon à remplir les régions surgravées 31 du motif de canaux actif 18a par un procédé de dépôt chimique en phase vapeur, pour former ainsi la couche isolante 52 recouvrant la surface entière de la structure résultante, c'est-à-dire 25 la surface intérieure entière des régions gravées 30, incluant les parois latérales et la surface du motif de
canaux actif 18a.
En se référant à la figure 7D, on note que la couche isolante 52 est soumise à une opération de gravure 30 de réduction d'épaisseur pour former des éléments d'espacement de grille 54 constitués d'un matériau isolant tel que de l'oxyde de silicium remplissant seulement les
régions surgravées 31.
En se référant à la figure 7E, on note que d'une 35 manière identique à celle représentée sur la figure 3G du Mode de Réalisation 1, on fait croître partiellement une pellicule monocristalline épitaxiale sélective sur les surfaces des régions gravées 30 et les côtés du motif de canaux actif 18a, pour former ainsi des couches d'extension
de source/drain 32.
Ensuite, d'une manière identique à celle représentée sur la figure 3H du Mode de Réalisation 1, une pellicule conductrice telle que du silicium polycristallin dopé, un métal ou un siliciure de métal, est déposée sur la surface entière de la structure résultante, incluant les 10 couches d'extension de source/drain 32, et ensuite la pellicule conductrice est soumise à une gravure de réduction d'épaisseur pour former des régions de
source/drain 34 remplissant les régions gravées 30.
Ici, avant de déposer la pellicule conductrice, on 15 peut effectuer une implantation ionique oblique pour doper avec des impuretés les couches d'extension de source/drain 32 de la pellicule monocristalline épitaxiale sélective. A la place ou en plus, on peut doper les couches d'extension de source/drain 32 par diffusion d'un dopant en phase 20 solide à partir des régions de source/drain, dans un
processus de recuit ultérieur. Dans un cas comme dans l'autre, les couches d'extension de source/drain 32 et les régions de source/drain 34 peuvent avoir un profil de dopage uniforme dans une direction perpendiculaire à la 25 région de canaux.
En se référant à la figure 7F, on note que d'une manière identique à celle représentée sur la figure 3I du Mode de Réalisation 1, du nitrure de silicium est déposé sur les régions de source/drain 34, le motif de canaux 30 actif 18a de la région de canaux et le substrat 10, pour former ainsi une couche de masque. Ensuite, de la même manière que sur la figure 3J du Mode de Réalisation 1, la couche de masque est aplanie jusqu'à ce que la surface du motif de grille fictive 26 soit mise à nu, pour former 35 ainsi un motif de masque 36 mettant à nu le motif de grille
fictive 26.
En se référant à la figure 7G, on note que d'une manière identique à celle représentée sur la figure 3K du Mode de Réalisation 1, le motif de grille fictive 26 est enlevé sélectivement en utilisant le motif de masque 36, 5 pour former ainsi une tranchée de grille 38. Ici, le motif de couche d'arrêt de gravure 24 empêche que le motif de canaux actif 18a sous-jacent soit gravé pendant le processus de gravure pour l'enlèvement du motif de grille fictive 26. Si des queues pour la source/drain restent sous 10 les côtés du motif de grille 26, un processus d'oxydation peut être accompli pour convertir les queues conductrices 34a en couches isolantes 40 d'oxyde de silicium, de la même
manière que sur la figure 3L du Mode de Réalisation 1.
En se référant à la figure 7H, on note que le motif 15 de couche d'arrêt de gravure 24 qui est mis à nu à travers la tranchée de grille 38 est enlevé d'une manière identique à celle représentée sur la figure 3M du Mode de réalisation 1. Si le motif de canaux actif 18a de la région de canaux n'est pas dopé, une impureté est introduite par 20 implantation ionique locale à travers la tranchée de grille 38, pour doper ainsi avec des impuretés le motif de canaux actif 18a de la région de canaux. Dans certains modes de réalisation, l'implantation ionique de canal est accomplie de façon que la zone prévue soit formée à l'intérieur de 25 chacune des couches de canaux 16". Selon une variante, dans d'autres modes de réalisation, l'implantation ionique de canal est exécutée de façon que les seconds motifs de couches de canaux 16a" et 26b" aient une concentration de dopage mutuellement différente, pour faire ainsi 30 fonctionner successivement les transistors conformément à
la tension appliquée.
De l'oxyde de silicium est déposé sur la surface entière de la structure résultante par un procédé de dépôt chimique en phase vapeur, pour former ainsi une couche 35 isolante avec la même épaisseur, égale ou un peu supérieure à la largeur de la région surgravée 31, par exemple une
épaisseur d'environ 50 - 70 nm. Ensuite, la couche isolante est soumise à une gravure de réduction d'épaisseur pour former des éléments d'espacement de couche isolante, 56, sur les parois latérales intérieures de la tranchée de 5 grille 38. Les éléments d'espacement de couches isolantes 56 commandent la largeur de canal et la largeur de grille.
En se référant à la figure 7I, on note que d'une manière identique à celle représentée sur la figure 3N du Mode de réalisation 1, les régions dechamp 22 sont gravées 10 sélectivement en utilisant les régions de source/drain 34
en tant que masque de gravure, pour ainsi mettre à nu les côtés du motif de canaux actif 18a de la région de canaux.
Ensuite, la multiplicité de troisièmes motifs de couches inter-canaux 15a, 15b et 15c sont enlevés sélectivement par 15 un processus de gravure isotrope, pour former ainsi une multiplicité de tunnels 42a et 42b passant à travers le motif de canaux actif l8a, et un sillon de tunnel 42c placé à une position la plus élevée. Ici, les seconds motifs de couches de canaux 16a" et 16b" forment une multiplicité de 20 canaux 44a et 44b. Les tunnels 42a et 42b sont formés de façon à avoir une longueur plus courte que la longueur horizontale des canaux 44a et 44b, à cause des éléments
d'espacement de grille 54 formés sur leurs parois latérales.
En se référant à la figure 7J, on note que d'une 25 manière identique à celle représentée sur la figure 30 du Mode de réalisation 1, un processus d'oxydation thermique est accompli pour former une couche isolante de grille 46 sur les parties de surface de la multiplicité de canaux 44a et 44b (en particulier la surface supérieure et la surface 30 inférieure de la multiplicité de tunnels 42a et 42b et la surface inférieure du sillon de tunnel 42c). Ici, dans le but de réduire la rugosité de surface des canaux 44a et 44b, un traitement thermique peut être effectué à une température élevée dans une ambiance d'hydrogène (H2) ou 35 d'argon (Ar), avant de former la couche d'isolation de
grille 46.
En se référant à la figure 7K, on note que d'une
manière identique à celle représentée sur la figure 3P du Mode de réalisation 1, une électrode de grille 48 est formée de façon à remplir les tunnels 42a et 42b et le 5 sillon de tunnel 42c, et à entourer les canaux 44a et 44b.
Dans certains modes de réalisation, l'électrode de grille
48 consiste en silicium polycristallin dopé.
En se référant à la figure 7L, on note que les éléments d'espacement de couche isolante 56 sont enlevés 10 sélectivement pour mettre à nu la surface supérieure et une
partie des parois latérales de l'électrode de grille 48.
Ainsi, des résidus d'éléments d'espacement 56a restent sur la partie inférieure des parois latérales de l'électrode de
grille 48.
En se référant à la figure 7M, on note que d'une manière identique à celle représentée sur la figure 3G du Mode de réalisation 1, une couche d'empilement de grille 50 comportant un siliciure de métal pour réduire une résistance de grille, est formée sur la surface supérieure 20 et une partie des parois latérales supérieures de l'électrode de grille 48 à nu. Ici, la largeur de la couche d'empilement de grille 50 est la même que la longueur des canaux 44a et 44b, tandis que la largeur de l'électrode de grille 48 est la même que la longueur du tunnel 42. Par 25 conséquent, il est formé un profil de grille à encoche,
dans lequel la couche d'empilement de grille 50 fait saillie par rapport à l'électrode de grille 48. Le profil de grille à encoche peut réduire la résistance de contact entre l'électrode de grille 48 et la couche d'empilement de 30 grille 50.
Ensuite, les éléments d'espacement de couche isolante 56 et les motifs de masque 36 sont enlevés comme
représenté sur la figure 6B.
Conformément aux seconds modes de réalisation de la 35 présente invention, les éléments d'espacement de grille 54 constitués d'un matériau isolant sont formés entre l'électrode de grille 48 et les régions de source/drain 34, ce qui permet de diminuer la capacité de recouvrement entre l'électrode de grille et la source/drain. En outre, la résistance de contact entre l'électrode de grille 48 et la 5 couche d'empilement de grille 50 peut être réduite du fait que la couche d'empilement de grille 50 est formée de façon à entourer une partie des parois latérales de l'électrode
de grille 48.
Mode de Réalisation 3 La figure 8 est une coupe d'un dispositif conforme à des troisièmes modes de réalisation de la présente invention. Un dispositif des modes de réalisation présents est similaire au dispositif du Mode de Réalisation 2, à l'exception du fait que l'électrode de grille en silicium 15 polycristallin 48 a la même largeur que la couche d'empilement de grille 50a consistant en un siliciure de métal. Une couche d'isolation de grille 46 est formée d'une manière identique à celle représentée sur les figures 20 7A à 7J du Mode de réalisation 2. Ensuite, une électrode de grille en silicium polycristallin 48 est formée de façon à s'étendre à travers la multiplicité de tunnels 42a et 42b et le sillon de tunnel 42c, et/ou à remplir ceux-ci, et à entourer la multiplicité de canaux 44a et 44b. Par 25 conséquent, l'électrode de grille en silicium polycristallin 48 est formée de façon à avoir une largeur
égale à la largeur horizontale des tunnels 42a et 42b.
Après la formation de la couche d'empilement de grille 50 consistant en un siliciure de métal sur 30 l'électrode de grille en silicium polycristallin 48, les
éléments d'espacement de couche isolante 56 formés sur les parois latérales de la tranchée de grille 38 sont enlevés.
Ainsi, la couche d'empilement de grille 50 est formée de façon à avoir la même largeur que l'électrode de grille 48. 35 De la même manière que dans le Mode de Réalisation 1, un matériau conducteur est déposé et soumis à une opération de gravure de réduction d'épaisseur, pour former des régions de source/drain 34, après croissance d'une pellicule monocristalline épitaxiale sur les côtés du motif de canaux actif de la région de canaux, pour former des 5 couches d'extension de source/drain. Selon une variante, les régions gravées du motif actif sont munies d'une pellicule monocristalline épitaxiale ou d'un matériau conducteur tel que du silicium polycristallin dopé, un métal, un siliciure de métal, etc., ou sont remplies avec 10 un tel corps, pour former ainsi les régions de source/drain
34, comme représenté sur la figure 8.
Mode de Réalisation 4 Les figures 9A à 9J sont des coupes illustrant des procédés de fabrication de dispositifs à semiconducteur 15 conformes à des quatrièmes modes de réalisation de la présente invention. Dans les modes de réalisation présents, les éléments identiques à ceux du Mode de Réalisation 1
sont désignés par les mêmes numéros.
En se référant à la figure 9A, on note que d'une 20 manière identique à celle représentée sur les figures 3A à 3F du Mode de réalisation 1, un pré-motif actif 18, dans lequel une multiplicité de couches inter-canaux 14 et une multiplicité de couches de canaux 16 sont empilées en alternance les unes avec les autres, et des régions de 25 champ 22 entourant le pré-motif actif 18 sont formés sur un
substrat semiconducteur 10. Dans certains modes de réalisation, les couches inter-canaux 14 consistent en une pellicule de Ge monocristallin ou une pellicule de Si-Ge monocristallin, tandis que les couches de canaux 16 30 consistent en une pellicule de Si monocristallin.
Ensuite, un masque dur de grille 29 comprenant un motif de couche d'arrêt de gravure 24, un motif de grille fictive 26 et un motif de couche antiréflexion 28, est
formé sur le pré-motif actif 18.
En utilisant le masque dur de grille 29, le prémotif actif 18 est enlevé par gravure jusqu'à ce que la surface du substrat 10 soit mise à nu, pour former ainsi des régions 30 dans lesquelles les régions de source/drain doivent être formées. Par conséquent, sur la région de canaux située sous le masque dur de grille 29, un motif de 5 canaux actif i8a comprenant un second motif de couche de canaux 16" et un second motif de couches intercanaux 14", est formé à partir du pré-motif actif 18. Le second motif de couches de canaux 16" est constitué d'une multiplicité de seconds motifs de couches de canaux 16a" et 16b", et le 10 second motif de couches intercanaux 14" est constitué
d'une multiplicité de motifs de couches inter-canaux 14a", 14b" et 14c". Le processus de gravure est en outre accompli pendant un temps suffisant pour graver la partie supérieure du substrat 10 jusqu'au dessous de la zone prévue pour la 15 région fortement dopée 12.
Ensuite, une couche de blocage d'oxydation 58 consistant en un matériau ayant une sélectivité de gravure vis-à-vis des régions de champ 22, comme du nitrure de silicium, est formée sur les surfaces intérieures des 20 régions gravées 30, la surface du motif de canaux actif 18a
et les surfaces des régions de champ 22.
En se référant à la figure 9B, on note que la couche de blocage d'oxydation 58 est enlevée par gravure anisotrope pour former des éléments d'espacement anti25 oxydation 58a seulement sur les parois latérales du motif de canaux actif 18a et sur les côtés intérieurs des régions gravées 30 et, simultanément, pour mettre à nu la surface 59 du substrat semiconducteur 10 des régions gravées 30,
c'est-à-dire les fonds des régions de source/drain.
En se référant à la figure 9C, on note que par un processus d'oxydation thermique, la surface à nu du substrat 59 est oxydée pour former des motifs de couche isolante 60 constitués d'oxyde de silicium, seulement sur les fonds des régions de source/drain. En se référant à la 35 figure 9D, on note que les éléments d'espacement antioxydation 58a sont enlevés sélectivement par un processus de gravure par voie humide, comme un décapage à l'acide phosphorique. En se référant à la figure 9E, on note que d'une manière identique à celle représentée sur la figure 3G du Mode de Réalisation 1, on fait croître partiellement 5 une pellicule monocristalline épitaxiale sélective sur les côtés du motif de canaux actif 18a, pour former des couches
d'extension de source/drain 32a.
D'une manière identique à celle représentée sur la figure 3H du Mode de réalisation 1, une pellicule 10 conductrice telle que du silicium polycristallin dopé, un métal, un siliciure de métal, etc., est déposée sur la surface de la structure résultante incluant les couches d'extension de source/drain 32a, et elle est ensuite soumise à une gravure de réduction d'épaisseur pour former 15 des régions de source/drain 34a remplissant les régions gravées 30. Ici, on fait croître de façon épaisse la pellicule monocristalline épitaxiale sur les côtés du motif de canaux actif 18a, du fait qu'on la fait croître seulement sur la région de silicium à l'exclusion des 20 motifs de couche isolante 60. Par conséquent, une queue 34a de la pellicule conductrice pour la région de source/drain ne peut pas rester sous les parois latérales du motif de grille fictive 26, contrairement aux Modes de Réalisation 1 à 3. Ici, avant de déposer la pellicule conductrice, on peut effectuer une implantation ionique oblique pour doper avec des impuretés les couches d'extension de source/drain 32a constituées de la pellicule monocristalline épitaxiale sélective. A la place ou en plus, les couches d'extension 30 de couche/drain 32a peuvent être dopées par diffusion d'un dopant, en phase solide, à partir des régions de source/drain dans un processus de recuit ultérieur. Dans un cas comme dans l'autre, les couches d'extension de source/drain 32a et les régions de source/drain 34a peuvent 35 avoir un profil de dopage uniforme dans une direction
perpendiculaire à la région de canaux.
En se référant à la figure 9F, on note que d'une
manière identique à celle représentée sur la figure 3I du Mode de Réalisation 1, du nitrure de silicium est déposé sur les régions de source/drain 34a, le motif de canaux 5 actif 18a de la région de canaux et le substrat 10, pour former ainsi une couche de masque. Ensuite, la couche de masque est aplanie jusqu'à ce que la surface du motif de grille fictive 26 soit mise à nu, pour former ainsi un motif de masque 36 mettant à nu le motif de grille fictive 10 26.
En se référant à la figure 9G, on note que d'une manière identique à celle représentée sur la figure 3K du Mode de Réalisation 1, le motif de grille fictive 26 est enlevé sélectivement en utilisant le motif de masque 36, 15 pour former ainsi une tranchée de grille 38. Ensuite, le motif de couche d'arrêt de gravure 24 qui est mis à nu à travers la tranchée de grille 38 est enlevé. Si le motif de canaux actif 18a de la région de canaux n'est pas dopé, une impureté est introduite par implantation ionique locale à 20 travers la tranchée de grille 38, pour doper ainsi le motif de canaux actif 18a de la région de canaux. Dans certains modes de réalisation, l'implantation ionique de canal est accomplie de façon que la zone prévue soit formée à l'intérieur de chacune des couches de canaux 16". Selon une 25 variante, dans d'autres modes de réalisation,
l'implantation ionique de canal est effectuée de façon que les couches de canaux 16" aient des concentrations de dopage différentes les unes des autres, de manière que le transistor obtenu fonctionne successivement conformément à 30 la tension de grille appliquée.
En se référant à la figure 9H, on note que d'une manière identique à celle représentée sur la figure 3M du Mode de Réalisation 1, les régions de champ 22 sont gravées sélectivement en utilisant les régions de source/drain 34a 35 en tant que masque de gravure, pour ainsi mettre à nu les
côtés du motif de canaux actif 18a de la région de canaux.
Ensuite, d'une manière identique à celle représentée sur la figure 3N du Mode de Réalisation 1, la multiplicité de motifs de couches inter-canaux 14a", 14b" et 14c" sont enlevés sélectivement par un processus de gravure isotrope, 5 pour former ainsi une multiplicité de tunnels 42a et 42b passant à travers le motif de canaux actif 18a, et un sillon de tunnel 42c placé à une position la plus élevée.
Ici, les seconds motifs de couches de canaux 16a" et 16b"
forment une multiplicité de canaux 44a et 44b.
En se référant à la figure 9I, on note que d'une manière identique à celle représentée sur la figure 30 du Mode de Réalisation 1, un processus d'oxydation thermique est accompli pour former une couche d'isolation de grille 46 sur les surfaces de la multiplicité de canaux 44a et 44b 15 (incluant en particulier la multiplicité de tunnels 42a et
42b et le sillon de tunnel 42c). Ici, dans le but de réduire la rugosité de surface des canaux 44a et 44b, un traitement thermique peut être effectué à une température élevée, dans une ambiance d'hydrogène (H2) ou d'argon (Ar), 20 avant de former la couche isolante de grille 46.
Ensuite, d'une manière identique à celle représentée sur la figure 3P du Mode de Réalisation 1, une électrode de grille en silicium polycristallin 48 est formée de façon à s'étendre à travers les tunnels 42a et 25 42b et le sillon de tunnel 42c, et/ou à remplir ceux-ci, et à entourer la multiplicité de canaux 44a et 44b. Une couche d'empilement de grille 50 constituée de siliciure de métal, pour réduire une résistance de grille, est formée au sommet
de l'électrode de grille en silicium polycristallin 48.
En se référant à la figure 9J, on note que d'une
* manière identique à celle représentée sur la figure 3R du Mode de Réalisation 1, les motifs de masque 36 sont enlevés et ensuite des processus ultérieurs tels que la réalisation d'interconnexions métalliques, sont accomplis pour achever 35 le transistor MOS vertical.
Conformément aux quatrièmes modes de réalisation de la présente invention, les motifs de couche isolante 60 sont formés sur les fonds des régions de source/drain, pour diminuer ainsi la capacité de jonction source/drain Mode de Réalisation 5 La figure 10 est une coupe d'un dispositif conforme
à des cinquièmes modes de réalisation de la présente invention. Dans les modes de réalisation présents, les éléments identiques à ceux du Mode de Réalisation 1 sont 10 désignés par les mêmes numéros.
Dans les modes de réalisation présents, après avoir accompli des processus d'une manière identique à celle représentée sur les figures 3A à 3F du Mode de Réalisation 1, un pré-motif actif 18 est enlevé par gravure pour former 15 des régions gravées 30 dans lesquelles les régions de source/drain doivent être formées, et un motif de canaux actif 18a. Ensuite, les régions gravées 30 sont remplies avec une pellicule monocristalline épitaxiale sélective pour former des régions de source/drain 34. Ensuite, d'une 20 manière identique à celle représentée sur les figures 3I à 3R, des processus suivants sont accomplis pour former le
dispositif à semiconducteur.
Ainsi, le mode de réalisation présent est similaire au Mode de Réalisation 1 à l'exception du fait que les 25 régions gravées 30 sont complètement remplies par un procédé épitaxial pour former les régions de source/drain 34 sans
former des couches d'extension de source/drain supplémentaires.
Dans le mode de réalisation présent, des éléments d'espacement de grille 54 consistant en un corps isolant 30 peuvent être formés entre une électrode de grille 48 et les
régions de source/drain 34 en combinant un procédé tel que celui représenté dans les Modes de Réalisation 2 ou 3. En outre, des motifs de couche isolante 60 peuvent être formées sur les fonds des régions de source/drain 34 en combinant un 35 procédé tel que celui représenté dans le Mode de Réalisation 4.
Mode de Réalisation 6 La figure 11 est une coupe d'un dispositif à
semiconducteur conforme à des sixièmes modes de réalisation de la présente invention. Dans les modes de réalisation 5 présents, les éléments identiques à ceux du Mode de Réalisation 1 sont désignés par les mêmes numéros.
Le dispositif à semiconducteur des modes de réalisation présents est similaire à celui du Mode de Réalisation 5 dans lequel un pré-motif actif 18 est enlevé 10 par gravure pour former des régions gravées 30 pour la source/drain et un motif de canaux actif 18a, d'une manière identique à celle représentée sur les figures 3A à 3F du Mode de Réalisation 1, à l'exception du fait que la pellicule conductrice telle que du silicium polycristallin 15 dopé, un métal, un siliciure de métal, etc., est déposée,
et ensuite soumise à une opération de gravure de réduction d'épaisseur pour former des régions de source/drain 34 sur les régions gravées 30, au lieu de remplir les régions gravées 30 avec une pellicule monocristalline épitaxiale 20 sélective, comme représenté dans le Mode de Réalisation 5.
Dans les modes de réalisation présents, il peut être inutile de former des couches d'extension de source/drain de la même manière que dans le Mode de Réalisation 5. En outre, un transistor MOS vertical ayant 25 de multiples canaux peut être obtenu en combinant avec le Mode de Réalisation 6 un procédé tel que celui représenté dans le Mode de Réalisation 2, le Mode de Réalisation 3 ou
le Mode de Réalisation 4.
Mode de Réalisation 7 La figure 12 est une coupe d'un dispositif à semiconducteur conforme à des septièmes modes de réalisation de la présente invention. Le dispositif à semiconducteur du mode de réalisation présent est similaire à celui du Mode de Réalisation 5, à l'exception du fait que 35 le nombre de canaux et l'épaisseur de tunnels sont différents de ceux du dispositif à semiconducteur représenté dans le Mode de Réalisation 5, ceci étant obtenu en commandant l'épaisseur et le nombre de répétitions des couches inter-canaux et des couches de canaux constituant
le motif actif.
Mode de Réalisation 8 La figure 13 est une coupe d'un dispositif à semiconducteur conforme à des huitièmes modes de réalisation de la présente invention. Le dispositif à semiconducteur des modes de réalisation présents est formé 10 sur une couche d'oxyde 70 d'un substrat SOI, d'une manière identique à celle représentée dans le Mode de Réalisation 5
ou le Mode de Réalisation 6.
En particulier, il est formé un transistor MOS vertical ayant un motif de canaux actif comprenant une 15 multiplicité de canaux 44a, 44b et 44c sur la couche d'oxyde 70 du substrat SOI, avec des tunnels interposés entre chacun des canaux, des régions de source/drain 34 formées de façon à être connectées à la multiplicité de canaux 44a, 44b et 44c des deux côtés du motif de canaux 20 actif, et une électrode de grille 48 formée sur le motif de canaux actif de façon à s'étendre à travers les tunnels ou à remplir ceux-ci, et à entourer la multiplicité de canaux
44a, 44b et 44c.
On peut obtenir le transistor MOS vertical en 25 combinant un procédé tel que celui représenté dans les autres Modes de Réalisation précédents. Comme il est bien connu de l'homme de l'art, le substrat SOI comporte un substrat semiconducteur inférieur (non représenté) et la
couche d'oxyde enterrée 70 formée sur le substrat.
Dans les modes de réalisation présents, une
multiplicité de couches inter-canaux comprenant une pellicule de Ge monocristallin ou de Si-Ge monocristallin, et une multiplicité de couches de canaux comprenant une pellicule de Si monocristallin sont empilées de manière 35 mutuellement alternée sur la couche d'oxyde enterrée 70.
Ensuite, une opération de définition de motif est effectuée dans la multiplicité de couches inter-canaux et la multiplicité de couches de canaux, pour former un pré-motif actif. Mode de Réalisation 9 La figure 14 est une coupe d'un dispositif à semiconducteur conforme à des neuvièmes modes de réalisation de la présente invention. Le dispositif à semiconducteur des modes de réalisation présents est similaire à celui représenté sur la figure 5 du Mode de 10 Réalisation 5, à l'exception du fait que l'épaisseur (t) du
tunnel le plus bas rempli avec une électrode de grille 48, est formée de façon à être supérieure à celle des autres tunnels, afin de réduire ou d'empêcher le fonctionnement du transistor parasite du canal le plus bas 44a. Les numéros 15 identiques désignent les mêmes éléments.
En particulier, dans le processus illustré en référence à la figure 3B dans le Mode de Réalisation 1, l'épaisseur (t) de la couche inter-canal la plus basse, 14a, est formée de façon à être supérieure à celle des 20 autres couches inter-canaux 14b et 14c lorsqu'une multiplicité de couches inter-canaux 14 et une multiplicité de couches de canaux 16 sont empilées de façon mutuellement alternée sur un substrat semiconducteur 10. D'une manière identique à celle représentée sur les figures 3D à 3F du 25 Mode de Réalisation 1, la multiplicité de couches intercanaux 14 et la multiplicité de couches de canaux 16 sont soumises à une opération de définition de motif pour former un pré-motif actif 18, et ensuite le prémotif actif 19 est enlevé par gravure jusqu'à ce que la surface du substrat 10 30 soit mise à nu, pour ainsi définir des régions dans lesquelles des régions de source/drain doivent être formées et, simultanément, former un motif de canaux actif 18a incluant des motifs de couches inter-canaux et des motifs
de couches de canaux.
De la même manière que dans le Mode de Réalisation , on fait croître une pellicule monocristalline épitaxiale de façon à remplir les régions gravées et ensuite, on dope cette pellicule jusqu'à la partie supérieure de la couche inter-canal inférieure, pour former ainsi des régions de source/drain 34. Des processus suivants sont similaires aux modes de réalisation décrits ci-dessus. Mode de Réalisation 10 Les figures 15A à 15E sont des coupes illustrant
des procédés de fabrication d'un dispositif à semiconducteur conforme à des dixièmes modes de réalisation 10 de la présente invention.
En se référant à la figure 15A, on note que d'une manière identique à celle représentée sur les figures 3A à 3C du Mode de réalisation 1, un pré-motif actif 18 dans lequel une multiplicité de couches inter-canaux 14 et une 15 multiplicité de couches de canaux 16 sont empilées de façon mutuellement alternée, et des régions de champ 22 entourant le pré-motif actif 18 sont formés sur un substrat 10. Dans certains modes de réalisation, la multiplicité de couches inter-canaux 14 consistent en une pellicule de Ge 20 monocristallin ou de Si-Ge monocristallin, tandis que la multiplicité de couches de canaux 16 consistent en une
pellicule de Si monocristallin.
Ensuite, d'une manière identique à celle représentée sur les figures 3D et 3E dans le Mode de 25 Réalisation 1, un masque dur de grille 29 incluant un motif
de grille fictive (non représenté) est formé sur le prémotif actif.
D'une manière identique à celle représentée sur la figure 3F du Mode de Réalisation 1, le pré-motif actif 18 30 est enlevé par gravure en utilisant le masque dur de grille
29 jusqu'à ce que la surface du substrat 10 soit mise à nu, pour former ainsi des régions 30 dans lesquelles des régions de source/drain doivent être formées. Il en résulte qu'il reste seulement le pré-motif actif 18 de la région de 35 canaux.
Ensuite, d'une manière identique à celle représentée sur la figure 3G du Mode de Réalisation 1, on fait croître partiellement une pellicule monocristalline épitaxiale sélective sur les côtés du pré-motif actif 18 et 5 sur la surface à nu du substrat 10, pour former ainsi des couches d'extension de source/drain 32. On peut effectuer une implantation ionique oblique pour doper avec des
impuretés les couches d'extension de source/drain 32.
Ensuite, comme représenté sur la figure 15A, du 10 nitrure de siliciure est déposé sur la surface entière de la structure résultante pour former une première couche isolante 62. En particulier, la première couche isolante 62 constituée d'un matériau isolant ayant une sélectivité de gravure par rapport au pré-motif actif 18 et aux régions de 15 champ 22, par exemple du nitrure de silicium, est formée sur la surface entière du substrat, incluant les régions de
champ 22 et les couches d'extension de source/drain 32.
En se référant à la figure 15B, on note qu'une seconde couche isolante 64 est déposée sur la première 20 couche isolante 62 de façon à remplir suffisamment, dans
certains modes de réalisation, les régions dans lesquelles les sources/drains doivent être formées, entre les couches d'extension de source/drain 32 et les régions de champ 22.
La seconde couche isolante 64 consiste en un matériau ayant 25 une sélectivité de gravure vis-à-vis de la première couche isolante 62. Dans certains modes de réalisation, la seconde couche isolante 64 est constituée d'un matériau identique à celui constituant les régions de champ 22, par exemple de
l'oxyde de silicium.
En se référant à la figure 15C, on note que la
seconde couche isolante 64 est soumise à une opération de gravure de réduction d'épaisseur jusqu'au tunnel le plus bas, pour former ainsi des seconds motifs de couche isolante 64a sur les fonds des régions dans lesquelles les 35 sources/drains doivent être formés.
En se référant à la figure 15D, on note qu'en utilisant les seconds motifs de couche isolante 64a comme un masque de gravure, la première couche isolante 62 est soumise à une opération de gravure de réduction d'épaisseur 5 pour former des premiers motifs de couche isolante 62a audessous de chacun des seconds motifs de couche isolante 64a. En se référant à la figure 15E, on note que les régions dans lesquelles les source/drain doivent être 10 formés, entre les régions de champ 22 et les couches
d'extension de source/drain 32, sont munies d'une pellicule conductrice,telle que du silicium polycristallin dopé, un métal, un siliciure de métal, etc., ou sont remplies avec une telle pellicule, pour former ainsi des régions de 15 source/drain 34.
Ensuite, d'une manière identique à celle représentée sur les figures 3I à 3R du Mode de Réalisation 1, le dispositif à semiconducteur est fabriqué comme
représenté sur la figure 15F.
Conformément aux modes de réalisation présents, une
structure empilée de couches isolantes incluant le premier motif de couche isolante 62a et le second motif de couche isolante 64a, est formée sur les fonds des régions de source/drain 34, ce qui permet de diminuer la capacité de 25 jonction source/drain.
Mode de Réalisation 11 Les figures 16A à 15C sont des coupes illustrant des dispositifs à semiconducteur et des procédés de fabrication de ceuxci conformes à des onzièmes modes de 30 réalisation de la présente invention. Dans les modes de réalisation présents, les éléments identiques à ceux des Modes de Réalisation 1 à 10 sont désignés par les mêmes numéros. En se référant à la figure 16A, on note qu'une 35 couche d'oxyde 80 est formée, par exemple par un procédé de dépôt chimique en phase vapeur, sur un substrat semiconducteur 10 consistant en silicium (Si), siliciumgermanium (Si-Ge), silicium sur isolant (SOI), siliciumgermanium sur isolant (SGOI) et/ou d'autres
substrats/couches classiques.
En se référant à la figure 16B, on note qu'une pellicule de résine photosensible est étendue sur la couche d'oxyde 80 et ensuite exposée et développée pour former des motifs de résine photosensible 82 ouvrant une région M dans
laquelle de multiples canaux seront formés.
Ensuite, en utilisant les motifs de résine photosensible 82 comme un masque, la couche d'oxyde 80 est enlevée par gravure par voie sèche pour former des motifs de couche d'oxyde 80a définissant une région à canaux multiples M et une région à un seul canal S. Ainsi, les 15 motifs de couche d'oxyde 80a restent seulement sur les
régions à un seul canal S caractéristiques.
Ensuite, une impureté d'un type de conductivité identique à celui du substrat 10 est introduite par implantation ionique dans la surface de substrat à nu de la 20 région à canaux multiples M, pour former ainsi une région fortement dopée 12, pour réduire ou empêcher le
fonctionnement du transistor inférieur.
En se référant à la figure 16C, on note que les motifs de résine photosensible 82 sont enlevés par des 25 processus de réduction en cendres et de décapage. Ensuite, par un procédé de croissance épitaxiale sélective, une multiplicité de couches inter-canaux 14 et une multiplicité de couches de canaux 16 sont empilées de manière mutuellement alternée sur les régions autres que les motifs 30 de couche d'oxyde 80a, c'est-à-dire sur la surface de substrat de la région à canaux multiples M. En particulier, on fait croître sélectivement une pellicule épitaxiale de Ge monocristallin ou une pellicule épitaxiale de Si-Ge monocristallin, jusqu'à une épaisseur 35 d'environ 30 nm, sur la surface du substrat 10 à l'exception des motifs de couche d'oxyde 80a, pour former ainsi une première couche inter-canal 14a. Ensuite, on fait croître une pellicule épitaxiale de Si monocristallin ayant une épaisseur d'environ 30 nm, sur la première couche inter-canal 14a, pour former ainsi une première couche de 5 canal 16a. Ici, pour effectuer préalablement le dopage de canal, la couche de canaux 16 peut être constituée d'une
pellicule épitaxiale de Si monocristallin dopé.
En procédant ainsi, on ne fait croître aucune pellicule épitaxiale sur la région à canal unique S, tandis 10 qu'un pré-motif actif 18 dans lequel la multiplicité de couches inter-canaux 14 et la multiplicité de couches de canaux 16 sont empilées de manière mutuellement alternée, est formé sur la région à canaux multiples M. Ensuite, d'une manière identique à celle 15 représentée dans les Modes de Réalisation 1 à 10, des processus suivants sont accomplis pour former le dispositif
à semiconducteur.
Conformément à certains modes de réalisation de la présente invention décrits ci-dessus, une multiplicité de 20 canaux minces sont formés à partir d'un motif actif, et l'électrode de grille est formée de façon à entourer les canaux. Du fait que la multiplicité de canaux minces sont empilés verticalement, des aires occupées par la région de canaux et les régions de source/drain peuvent être réduites 25 en comparaison avec le transistor MOS du type à ailette classique. En outre, dans certains modes de réalisation de la présente invention, les régions de source/drain sont formées de façon à avoir un profil de dopage uniforme dans 30 une direction perpendiculaire à la multiplicité de canaux, de façon à pouvoir maintenir une capacité de jonction source/drain uniforme, bien que le nombre et l'étendue des canaux augmentent. Par conséquent, tout en réduisant ou en minimisant la capacité de jonction, le courant peut 35 augmenter pour améliorer la vitesse de fonctionnement du dispositif. Conformément à certains modes de réalisation de la présente invention, après avoir empilé en alternance la multiplicité de couches de canaux et la multiplicité de couches inter-canaux, pour former le motif actif, des 5 régions du motif actif dans lesquelles des régions de source/drain doivent être formées sont enlevées par gravure. Dans certains modes de réalisation, les régions gravées sont remplies avec une pellicule monocristalline épitaxiale ou un matériau conducteur, pour former les 10 régions de source/drain. Du fait qu'une longueur
horizontale de la couche inter-canal peut être limitée à une région de longueur de la grille, il est possible d'éviter que les tunnels ne s'étendent horizontalement lorsque les couches inter-canaux sont gravées de manière 15 isotrope pour former les tunnels dans un processus suivant.
De ce fait, on peut réaliser un transistor MOS fortement intégré, ayant une longueur de grille inférieure à une
largeur de canal.
On notera que des aspects d'un ou plusieurs modes 20 de réalisation de la présente invention peuvent être combinés mutuellement pour obtenir un transistor MOS
vertical fortement intégré ayant les multiples canaux.
Dans les dessins et la description, on a exposé des
modes de réalisation de l'invention et, bien que des termes 25 spécifiques soient employés, ils sont utilisés seulement dans un sens générique et descriptif, et non dans un but de limitation, le cadre de l'invention étant indiqué dans les
revendications qui suivent.
4 7

Claims (68)

REVENDICATIONS
1. Transistor à effet de champ en circuit intégré, caractérisé en ce qu'il comprend: un substrat (10) ayant une surface; un motif de canaux actif (18a) sur la surface, 5 comprenant une multiplicité de canaux (4a, 4b, 4c; 44a, 44b) qui sont empilés les uns sur les autres et sont espacés les uns des autres pour définir au moins un tunnel (2a, 2b, 2c; 42a, 42b), dont l'un respectif se trouve entre des canaux adjacents respectifs; une électrode de grille 10 (6; 48) qui entoure la multiplicité de canaux (4a, 4b, 4c; 44a, 44b) et qui s'étend à travers l'au moins un tunnel (2a, 2b, 2c; 42a, 42b); et une paire de régions de source/drain (3; 34), dont l'une respective se trouve sur la surface à l'un respectif de côtés opposés du motif de 15 canaux actif (18a), et est connectée électriquement à la
multiplicité de canaux (4a, 4b, 4c; 44a, 44b).
2. Dispositif selon la revendication 1, caractérisé en ce que la multiplicité de canaux (4a, 4b, 4c; 44a, 44b) comprend des premier et second côtés opposés et des 20 troisième et quatrième côtés opposés, en ce que l'une respective des régions de source/drain (3; 34) se trouve à l'un respectif des premier et second côtés opposés, et en ce que l'électrode de grille (6; 48) entoure la multiplicité de canaux sur les troisième et quatrième côtés 25 opposés et s'étend à travers l'au moins un tunnel (2a, 2b,
2c; 42a, 42b).
3. Dispositif selon la revendication 1, caractérisé en ce que la multiplicité de canaux comprend trois canaux (4a, 4b, 4c) qui sont empilés les uns sur les autres et 30 sont espacés les uns des autres pour définir deux tunnels (2b, 2c) dont l'un respectif se trouve entre des canaux
adjacents respectifs parmi les trois canaux (4a, 4b, 4c).
4. Dispositif selon la revendication 1, caractérisé en ce que la multiplicité de canaux (4a, 4b, 4c; 44a, 44b) 35 et la multiplicité de tunnels (2a, 2b, 2c; 42a, 42b) s'étendent parallèlement à la surface pour définir une série de canaux et de tunnels alternés qui sont empilés sur
la surface dans une direction qui est orthogonale à la surface.
5. Dispositif selon la revendication 1, caractérisé en ce que l'électrode de grille (6; 48) remplit l'au moins un tunnel.
6. Dispositif selon la revendication 1, caractérisé en ce qu'il comprend en outre une couche d'isolation de grille (7; 46) entre l'électrode de grille (6; 48) et les
canaux (4a, 4b, 4c; 44a, 44b).
7. Dispositif selon la revendication 1, caractérisé en ce que les canaux (4a, 4b, 4c; 44a, 44b) consistent en
silicium monocristallin.
8. Dispositif selon la revendication 1, caractérisé
en ce que l'électrode de grille (6; 48) consiste en 15 silicium polycristallin.
9. Dispositif selon la revendication 8, caractérisé en ce qu'il comprend en outre une couche d'empilement de grille (8; 50) sur l'électrode de grille (6; 48) du côté
opposé au substrat (10).
10. Dispositif selon la revendication 9, caractérisé en ce que la couche d'empilement de grille (8; 50) comprend un siliciure de métal et/ou un matériau isolant.
11. Dispositif selon la revendication 8, 25 caractérisé en ce que l'électrode de grille (48) comprend une surface extérieure éloignée du substrat (10), et une multiplicité de parois latérales qui s'étendent à partir de la surface extérieure en direction du substrat, et en ce que la couche d'empilement de grille (50) comprend un 30 matériau conducteur qui se trouve sur la surface extérieure de l'électrode de grille (48) et s'étend sur les parois
latérales de l'électrode de grille (48).
12. Dispositif selon la revendication 1, caractérisé en ce que les régions de source/drain (3; 34) 35 ont un profil de dopage uniforme dans une direction
perpendiculaire au substrat.
13. Dispositif selon la revendication 1, caractérisé en ce que les régions de source/drain (3; 34)
comprennent du silicium monocristallin.
14. Dispositif selon la revendication 1, 5 caractérisé en ce les régions de source/drain (3; 34) comprennent du silicium polycristallin, un métal et/ou un
siliciure de métal.
15. Dispositif selon la revendication 1, caractérisé en ce qu'il comprend en outre une paire de 10 couches d'extension de source/drain (5; 32) dont l'une respective se trouve entre l'une respective des régions de
source/drain (3; 34) et les canaux (4a, 4b, 4c; 44a, 44b).
16. Dispositif selon la revendication 15, caractérisé en ce que les couches d'extension de 15 source/drain (5; 32) comprennent du silicium monocristallin, et les régions de source/drain (3; 34) comprennent du silicium polycristallin, un métal et/ou un
siliciure de métal.
17. Dispositif selon la revendication 1, 20 caractérisé en ce qu'il comprend en outre une région fortement dopée (12) dans le substrat, en position
adjacente au motif de canaux actif (18a).
18. Dispositif selon la revendication 1, caractérisé en ce qu'il comprend en outre des régions de 25 champ (22) qui entourent les régions de source/drain (34)
et laissent à nu le motif de canaux actif (18a).
19. Dispositif selon la revendication 1,
caractérisé en ce que le substrat (10) consiste en silicium, siliciumgermanium, silicium sur isolant (SOI) 30 et/ou silicium-germanium sur isolant (SGOI).
20. Dispositif selon la revendication 1, caractérisé en ce que l'un au moins des tunnels (2a, 2b, 2c; 42a, 42b) est plus étroit que l'un au moins des canaux
(4a, 4b, 4c; 44a, 44b).
21. Dispositif selon la revendication 20, caractérisé en ce qu'il comprend en outre des éléments d'espacement de grille (54) sur des parois latérales opposées des tunnels (42a, 42b), les éléments d'espacement de grille (54) ayant une épaisseur correspondant à la moitié d'une différence entre une longueur de canal et une longueur de tunnel.
22. Dispositif selon la revendication 1, caractérisé en ce qu'il comprend en outre une couche isolante (60) entre les régions de source/drain (34) et la
surface du substrat (10).
23. Dispositif selon la revendication 22, caractérisé en ce que la couche isolante (60) comprend une
seule pellicule.
24. Dispositif selon la revendication 22, caractérisé en ce que la couche isolante comprend une 15 première couche isolante (62) et une seconde isolante (64) sur la première couche isolante, la seconde couche isolante (64) consistant en un matériau ayant une sélectivité de
gravure vis-à-vis de la première couche isolante (62).
25. Dispositif selon la revendication 1, 20 caractérisé en ce qu'un tunnel qui est le plus proche de la
surface est plus épais que des tunnels restants.
26. Dispositif selon la revendication 25, caractérisé en ce les régions de source/drain (34) consistent en une pellicule monocristalline qui est dopée 25 jusqu'à une position adjacente à un canal (44a) qui est le
plus proche de la surface.
27. Dispositif selon la revendication 1, caractérisé en ce qu'une surface d'un canal (44b) qui est le plus éloigné de la surface du substrat (10) comporte un 30 sillon (42c) à l'intérieur, et en ce que l'électrode de
grille (48) s'étend dans le sillon (42c).
28. Procédé de fabrication d'un transistor à effet de champ en circuit intégré, caractérisé en ce qu'il comprend les étapes suivantes: on forme un pré-motif actif 35 (18) sur une surface d'un substrat (10), le prémotif actif comprenant une série de couches inter-canaux (14) et de couches de canaux (16) empilées en alternance les unes sur les autres; on forme des régions de source/drain (34) sur le substrat (10), à des extrémités opposées du pré-motif actif (18); on enlève sélectivement la multiplicité de 5 couches inter-canaux (14) pour former une multiplicité de tunnels (42a, 42b) traversant le pré-motif actif (18), pour définir ainsi un motif de canaux actif (18a) comprenant les tunnels (42a, 42b) et une multiplicité de canaux (44a, 44b) comprenant les couches de canaux (16); et on forme une 10 électrode de grille (48) dans les tunnels (42a, 42b) et
autour des canaux (44a, 44b).
29. Procédé selon la revendication 28, caractérisé en ce que la formation de régions de source/drain (34) comprend les étapes suivantes: on grave des régions 15 mutuellement espacées du pré-motif actif (18); et on forme
des régions de source/drain (34) dans les régions gravées.
30. Procédé selon la revendication 29, caractérisé en ce que la gravure de régions espacées du pré-motif actif (18) comprend la gravure de régions espacées du pré-motif 20 actif (18) de façon à définir des premier et second côtés opposés du pré-motif actif; en ce que la formation de régions de source/drain (34) comprend la formation de l'une respectives des régions de source/drain (34) sur l'un respectif des premier et second côtés opposés; en ce que 25 l'enlèvement sélectif comprend l'enlèvement sélectif de la multiplicité de couches inter-canaux (14) pour former une multiplicité de tunnels (42a, 42b) qui passent à travers le pré-motif actif (18) à partir d'un troisième côté vers un quatrième côté de ce motif; et en ce que la formation d'une 30 électrode de grille comprend la formation d'une électrode de grille (48) qui s'étend à travers les tunnels et entoure la multiplicité de canaux (44a, 44b) sur les troisième et
quatrième côtés.
31. Procédé selon la revendication 28, caractérisé 35 en ce que la formation d'un pré-motif actif (18) comprend la formation d'un pré-motif actif qui comprend trois couches de canaux (16) et deux couches intercanaux (14), dont l'une respective se trouve entre des couches
adjacentes respectives parmi les trois couches de canaux.
32. Procédé selon la revendication 29, caractérisé 5 en ce que la gravure est effectuée jusqu'à ce que la surface du substrat (10) soit mise à nu.
33. Procédé selon la revendication 28, caractérisé
en ce que la formation d'une électrode de grille comprend la formation d'une électrode de grille (48) de façon à 10 remplir les tunnels (42) et à entourer les canaux (44).
34. Procédé selon la revendication 28, caractérisé
en ce que le substrat (10) consiste en silicium, siliciumgermanium, silicium sur isolant (SOI) et/ou siliciumgermanium sur isolant (SGOI).
35. Procédé selon la revendication 28, caractérisé
en ce que la couche de canal (16) et la couche inter-canal (14) consistent en pellicules de semiconducteur monocristallin ayant une sélectivité de gravure l'une visà-vis de l'autre.
36. Procédé selon la revendication 35, caractérisé en ce que la couche de canal (16) consiste en silicium (Si) et la couche inter-canal (14) consiste en germanium (Ge)
et/ou silicium-germanium (Si-Ge).
37. Procédé selon la revendication 28, caractérisé 25 en ce que la formation d'un pré-motif actif (18) comprend les étapes suivantes: on forme un motif de couches sur le substrat (10) pour définir une région de canaux multiples; et on effectue une croissance épitaxiale sélective pour empiler les couches inter-canaux (14) et les couches de 30 canaux (16) en alternance les unes sur les autres, sur la
surface du substrat, dans la région de canaux multiples.
38. Procédé selon la revendication 37, caractérisé en ce qu'il comprend en outre l'implantation d'ions dans le substrat (10) dans la région de canaux multiples, avant la 35 formation des couches inter-canaux (14) et des couches de
canaux (16).
39. Procédé selon la revendication 28, caractérisé en ce qu'on accomplit les étapes suivantes avant de former le pré-motif actif (18): on grave le substrat (10) à l'exclusion du pré-motif actif (18) jusqu'à une profondeur 5 prédéterminée, pour former ainsi une tranchée d'isolation; et on forme une région de champ (22) dans la tranchée d'isolation.
40. Procédé selon la revendication 39, caractérisé en ce qu'il comprend en outre l'étape consistant à graver 10 sélectivement les régions de champ (22) pour mettre à nu des côtés opposés du pré-motif actif (18), avant de former
les tunnels (42) et les canaux (44).
41. Procédé selon la revendication 29, caractérisé en ce que l'étape de gravure comprend: la formation d'un 15 motif de grille fictive (26) définissant une région de grille sur le pré-motif actif (18); et la gravure du prémotif actif (18) jusqu'à ce que la surface du substrat (10) soit mise à nu, en utilisant le motif de grille fictive
(26) en tant que masque de gravure.
42. Procédé selon la revendication 41, caractérisé en ce qu'on accomplit les étapes suivantes avant l'enlèvement sélectif: on forme une couche de masque sur les régions de source/drain (34), le substrat (10) et le prémotif actif (18); on aplanit la couche de masque 25 jusqu'à ce qu'une surface du motif de grille fictive (26) soit mise à nu, pour former ainsi un motif de masque (36) mettant à nu le motif de grille fictive (26); on enlève le motif de grille fictive (26) pour former une tranchée de grille (38), en utilisant le motif de masque (36); et on 30 met à nu des côtés du pré-motif actif en utilisant le motif
de masque (36).
43. Procédé selon la revendication 42, caractérisé en ce qu'il comprend en outre l'enlèvement de queues (34a) de source/drain qui restent sur des côtés du motif de 35 grille fictive (26), après la formation de la tranchée de
grille (38).
44. Procédé selon la revendication 43, caractérisé en ce que les queues (34a) de source/drain qui restent sur les côtés du motif de grille fictive (26) sont enlevées par un processus d'oxydation et/ou un processus de gravure par voie humide.
45. Procédé selon la revendication 29, caractérisé en ce que la formation d'un pré-motif actif (18) est précédée par l'implantation d'ions pour former une partie dopée du substrat (10), et en ce que la formation d'un pré10 motif actif (18) comprend la formation d'un pré-motif actif
sur la partie dopée du substrat (10).
46. Procédé selon la revendication 45, caractérisé
en ce que les régions mutuellement espacées du pré-motif actif (18) sont gravées jusqu'au dessous d'une zone prévue 15 pour l'implantation ionique.
47. Procédé selon la revendication 29, caractérisé en ce que les régions de source/drain (34) sont formées en remplissant les parties mutuellement espacées avec une
pellicule monocristalline épitaxiale sélective.
48. Procédé selon la revendication 29, caractérisé en ce qu'une pellicule conductrice est déposée sur les régions gravées et ensuite la pellicule conductrice est soumise à une gravure de réduction d'épaisseur pour former
les régions de source/drain.
49. Procédé selon la revendication 28, caractérisé en ce qu'on forme les régions de source/drain (34) par les étapes suivantes: on fait croître partiellement une pellicule monocristalline épitaxiale sélective sur des extrémités opposées du pré-motif actif (18); on dépose une 30 pellicule conductrice sur la pellicule monocristalline épitaxiale sélective; et on effectue une gravure de réduction d'épaisseur de la pellicule conductrice pour laisser la pellicule conductrice seulement à l'intérieur
des régions gravées.
50. Procédé selon la revendication 49, caractérisé en ce qu'il comprend en outre l'accomplissement d'une implantation ionique oblique pour doper uniformément la pellicule monocristalline épitaxiale sélective avec des
impuretés, avant le dépôt de la pellicule conductrice.
51. Procédé selon la revendication 49, caractérisé 5 en ce qu'il comprend en outre l'accomplissement d'un traitement thermique sur la pellicule monocristalline
épitaxiale, avant le dépôt de la pellicule conductrice.
52. Procédé selon la revendication 49, caractérisé
en ce qu'on fait croître de façon continue la pellicule 10 monocristalline épitaxiale sélective sur les côtés du prémotif actif (18) et sur des surfaces des régions gravées.
53. Procédé selon la revendication 29, caractérisé en ce qu'il comprend en outre la formation de motifs de couches isolantes (62a, 64a) sur des surfaces des régions 15 gravées, avant la formation des régions de source/drain
(34) dans les régions gravées.
54. Procédé selon la revendication 53, caractérisé en ce que la formation de motifs de couches isolantes (62a, 64a) comprend les étapes suivantes: on forme une couche de 20 blocage d'oxydation (58) sur le substrat (10), incluant les régions gravées mutuellement espacées du pré-motif actif (18) ; on grave le substrat jusqu'à une profondeur prédéterminée en utilisant la couche de blocage d'oxydation (58) comme un masque de gravure, pour mettre ainsi à nu une 25 surface des régions gravées; et on effectue un processus d'oxydation pour former les motifs de couches isolantes
(62a, 64a) sur la surface à nu des régions gravées.
55. Procédé selon la revendication 49, caractérisé en ce qu'on fait croître la pellicule monocristalline 30 épitaxiale sélective seulement sur les côtés du pré-motif
actif (18).
56. Procédé selon la revendication 53, caractérisé en ce que chacun des motifs de couches isolantes comprend un premier motif de couche isolante (62a) sur les régions 35 gravées et un second motif de couche isolante (64a) sur le
premier motif de couche isolante (62a).
57. Procédé selon la revendication 28, caractérisé en ce qu'il comprend en outre l'accomplissement d'une implantation ionique de canal sur le prémotif actif (18) avant l'enlèvement sélectif de la multiplicité de couches inter-canaux (14).
58. Procédé selon la revendication 57, caractérisé en ce que l'implantation ionique de canal est effectuée de façon que chacune des couches de canaux (16) ait une
concentration de dopage différente de celle des autres.
59. Procédé selon la revendication 28, caractérisé en ce que les couches inter-canaux (14) sont enlevées
sélectivement par un processus de gravure isotrope.
60. Procédé selon la revendication 28, caractérisé
en ce qu'il comprend en outre la formation d'une couche 15 d'empilement de grille (50) sur l'électrode de grille (48).
61. Procédé selon la revendication 60, caractérisé en ce que la couche d'empilement de grille (50) consiste en
siliciure de métal et/ou en un matériau isolant.
62. Procédé selon la revendication 60, caractérisé 20 en ce qu'il comprend en outre la formation d'un motif de masque (36) ayant une tranchée de grille (38) qui met à nu une surface du pré-motif actif (18) avant la formation du motif de canaux actif (18); et la formation d'une couche d'empilement de grille (50) comprenant un matériau 25 conducteur, de façon à remplir la tranchée de grille après
la formation de l'électrode de grille (48).
63. Procédé selon la revendication 60, caractérisé en ce qu'on accomplit les étapes suivantes avant de former le motif de canaux actif (18a); on forme un motif de masque 30 (36) ayant une tranchée de grille (38) qui met à nu une surface du pré-motif actif (18); et on forme des éléments d'espacement consistant en une couche isolante (56) sur des côtés intérieurs de la tranchée de grille (38); et en ce qu'on accomplit les étapes suivantes après la formation de 35 l'électrode de grille (48): on enlève sélectivement les éléments d'espacement consistant en une couche isolante 7 (56) de façon à mettre à nu une partie de parois latérales de l'électrode de grille (48); on forme une couche d'empilement de grille (50) comprenant un matériau conducteur, de façon à remplir la tranchée de grille (38), 5 la couche d'empilement de grille (50) recouvrant une surface et des parties latérales de l'électrode de grille (48); et on enlève les éléments d'espacement consistant en
une couche isolante (56).
64. Procédé selon la revendication 28, caractérisé 10 en ce qu'il comprend en outre la formation d'une couche d'isolation de grille (46) sur une surface des canaux (44), de façon à entourer les canaux, avant la formation d'une
électrode de grille (48).
65. Procédé selon la revendication 64, caractérisé 15 en ce qu'il comprend en outre l'accomplissement d'un traitement thermique dans une ambiance d'hydrogène ou d'argon avant la formation de la couche d'isolation de
grille (46).
66. Procédé selon la revendication 28, caractérisé 20 en ce qu'il comprend en outre la formation d'éléments d'espacement de grille (54) consistant en un matériau
isolant, sur des parois latérales des tunnels (42).
67. Procédé selon la revendication 66, caractérisé en ce que les éléments d'espacement de grille (54) sont 25 formés par les étapes suivantes: on effectue une gravure latérale partielle des couches inter-canaux (14) pour former des régions surgravées (31); on forme une couche isolante (52) dans les régions surgravées (31); et on grave la couche isolante (52) pour former les éléments 30 d'espacement de grille (54) dans les régions surgravées (31).
68. Procédé selon la revendication 28, caractérisé en ce que les couches inter-canaux (14) du pré-motif actif (18) sont formées de façon qu'une couche inter-canal (14) 35 la plus proche de la surface soit plus épaisse que des
couches inter-canaux restantes.
FR0310376A 2002-10-01 2003-09-02 Transistor a effet de champ ayant de multiples canaux empiles et procede de fabrication Expired - Lifetime FR2845203B1 (fr)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0059886A KR100481209B1 (ko) 2002-10-01 2002-10-01 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법

Publications (2)

Publication Number Publication Date
FR2845203A1 true FR2845203A1 (fr) 2004-04-02
FR2845203B1 FR2845203B1 (fr) 2007-07-06

Family

ID=29267962

Family Applications (1)

Application Number Title Priority Date Filing Date
FR0310376A Expired - Lifetime FR2845203B1 (fr) 2002-10-01 2003-09-02 Transistor a effet de champ ayant de multiples canaux empiles et procede de fabrication

Country Status (9)

Country Link
US (4) US7002207B2 (fr)
JP (1) JP4667736B2 (fr)
KR (1) KR100481209B1 (fr)
CN (1) CN100456498C (fr)
DE (1) DE10339920B4 (fr)
FR (1) FR2845203B1 (fr)
GB (1) GB2395603B (fr)
IT (1) ITMI20031884A1 (fr)
TW (1) TWI251343B (fr)

Families Citing this family (238)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050005310A1 (en) * 1999-07-12 2005-01-06 Genentech, Inc. Expression vectors and methods
DE10220923B4 (de) * 2002-05-10 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung eines nicht-flüchtigen Flash-Halbleiterspeichers
KR100451459B1 (ko) * 2003-02-10 2004-10-07 삼성전자주식회사 더블 게이트 전극 형성 방법 및 더블 게이트 전극을포함하는 반도체 장치의 제조 방법
KR100471173B1 (ko) * 2003-05-15 2005-03-10 삼성전자주식회사 다층채널을 갖는 트랜지스터 및 그 제조방법
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US6921700B2 (en) * 2003-07-31 2005-07-26 Freescale Semiconductor, Inc. Method of forming a transistor having multiple channels
JP2005064500A (ja) * 2003-08-14 2005-03-10 Samsung Electronics Co Ltd マルチ構造のシリコンフィンおよび製造方法
KR100496891B1 (ko) * 2003-08-14 2005-06-23 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법
KR100555518B1 (ko) * 2003-09-16 2006-03-03 삼성전자주식회사 이중 게이트 전계 효과 트랜지스터 및 그 제조방법
FR2860099B1 (fr) * 2003-09-18 2006-01-06 St Microelectronics Sa Procede de realisation d'un transistor a effet de champ et transistor ainsi obtenu
FR2861501B1 (fr) * 2003-10-22 2006-01-13 Commissariat Energie Atomique Dispositif microelectronique a effet de champ apte a former un ou plusiseurs canaux de transistors
US6946377B2 (en) * 2003-10-29 2005-09-20 Texas Instruments Incorporated Multiple-gate MOSFET device with lithography independent silicon body thickness and methods for fabricating the same
KR100542750B1 (ko) * 2003-10-31 2006-01-11 삼성전자주식회사 반도체 장치의 제조 방법.
US7074657B2 (en) * 2003-11-14 2006-07-11 Advanced Micro Devices, Inc. Low-power multiple-channel fully depleted quantum well CMOSFETs
KR100550343B1 (ko) 2003-11-21 2006-02-08 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
US7335945B2 (en) * 2003-12-26 2008-02-26 Electronics And Telecommunications Research Institute Multi-gate MOS transistor and method of manufacturing the same
KR100552058B1 (ko) * 2004-01-06 2006-02-20 삼성전자주식회사 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
KR100587672B1 (ko) * 2004-02-02 2006-06-08 삼성전자주식회사 다마신 공법을 이용한 핀 트랜지스터 형성방법
US7115947B2 (en) * 2004-03-18 2006-10-03 International Business Machines Corporation Multiple dielectric finfet structure and method
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
JP2005354023A (ja) * 2004-05-14 2005-12-22 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP4796329B2 (ja) * 2004-05-25 2011-10-19 三星電子株式会社 マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法
KR100625177B1 (ko) 2004-05-25 2006-09-20 삼성전자주식회사 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법
US7262104B1 (en) * 2004-06-02 2007-08-28 Advanced Micro Devices, Inc. Selective channel implantation for forming semiconductor devices with different threshold voltages
DE102005026228B4 (de) * 2004-06-08 2010-04-15 Samsung Electronics Co., Ltd., Suwon Transistor vom GAA-Typ und Verfahren zu dessen Herstellung
JP2006012898A (ja) * 2004-06-22 2006-01-12 Toshiba Corp 半導体装置及びその製造方法
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
KR100555567B1 (ko) 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
KR100585157B1 (ko) * 2004-09-07 2006-05-30 삼성전자주식회사 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법
TWI283066B (en) * 2004-09-07 2007-06-21 Samsung Electronics Co Ltd Field effect transistor (FET) having wire channels and method of fabricating the same
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
KR100604908B1 (ko) * 2004-10-11 2006-07-28 삼성전자주식회사 이종의 게이트 절연막을 구비하는 씬-바디 채널 씨모스소자 및 그 제조방법
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
TWI277210B (en) * 2004-10-26 2007-03-21 Nanya Technology Corp FinFET transistor process
KR100615096B1 (ko) * 2004-11-15 2006-08-22 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 제조방법
US20140110770A1 (en) * 2004-12-11 2014-04-24 Seoul National University R&Db Foundation Saddle type mos device
KR100689211B1 (ko) * 2004-12-11 2007-03-08 경북대학교 산학협력단 안장형 엠오에스 소자
KR100640616B1 (ko) * 2004-12-21 2006-11-01 삼성전자주식회사 매몰 게이트 패턴을 포함하는 전계 효과 트랜지스터구조물 및 그것을 포함하는 반도체 소자의 제조방법
WO2006069340A2 (fr) * 2004-12-21 2006-06-29 Carnegie Mellon University Lithographie et procedes, dispositifs et systemes associes
KR100687431B1 (ko) * 2004-12-30 2007-02-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US7202117B2 (en) * 2005-01-31 2007-04-10 Freescale Semiconductor, Inc. Method of making a planar double-gated transistor
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
JP4561419B2 (ja) * 2005-03-16 2010-10-13 ソニー株式会社 半導体装置の製造方法
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
FR2884648B1 (fr) * 2005-04-13 2007-09-07 Commissariat Energie Atomique Structure et procede de realisation d'un dispositif microelectronique dote d'un ou plusieurs fils quantiques aptes a former un canal ou plusieurs canaux de transistors
KR100699839B1 (ko) * 2005-04-21 2007-03-27 삼성전자주식회사 다중채널을 갖는 반도체 장치 및 그의 제조방법.
GB0508407D0 (en) * 2005-04-26 2005-06-01 Ami Semiconductor Belgium Bvba Alignment of trench for MOS
KR100691006B1 (ko) * 2005-04-29 2007-03-09 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 구조 및 그 제조방법
KR100608377B1 (ko) * 2005-05-02 2006-08-08 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 제조방법
US7101763B1 (en) 2005-05-17 2006-09-05 International Business Machines Corporation Low capacitance junction-isolation for bulk FinFET technology
EP1727194A1 (fr) * 2005-05-27 2006-11-29 Interuniversitair Microelektronica Centrum vzw ( IMEC) Méthode de formation de motif par topographie haute résolution
FR2886761B1 (fr) 2005-06-06 2008-05-02 Commissariat Energie Atomique Transistor a canal a base de germanium enrobe par une electrode de grille et procede de fabrication d'un tel transistor
KR100618900B1 (ko) * 2005-06-13 2006-09-01 삼성전자주식회사 다중 채널을 갖는 모스 전계효과 트랜지스터의 제조방법 및그에 따라 제조된 다중 채널을 갖는 모스 전계효과트랜지스터
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
KR100644019B1 (ko) * 2005-06-17 2006-11-10 매그나칩 반도체 유한회사 씨모스 이미지센서 및 그 제조 방법
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
FR2889622A1 (fr) * 2005-08-08 2007-02-09 St Microelectronics Crolles 2 Procede de fabrication d'un transistor a nanodoigts semiconducteurs paralleles
US7354831B2 (en) * 2005-08-08 2008-04-08 Freescale Semiconductor, Inc. Multi-channel transistor structure and method of making thereof
KR100674987B1 (ko) * 2005-08-09 2007-01-29 삼성전자주식회사 벌크 웨이퍼 기판에 형성된 트랜지스터의 구동 방법
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
KR100630764B1 (ko) 2005-08-30 2006-10-04 삼성전자주식회사 게이트 올어라운드 반도체소자 및 그 제조방법
KR100630763B1 (ko) * 2005-08-30 2006-10-04 삼성전자주식회사 다중 채널을 갖는 ｍｏｓ 트랜지스터의 제조방법
US7323374B2 (en) * 2005-09-19 2008-01-29 International Business Machines Corporation Dense chevron finFET and method of manufacturing same
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
JP4525928B2 (ja) * 2005-12-27 2010-08-18 セイコーエプソン株式会社 半導体装置の製造方法
US7498211B2 (en) * 2005-12-28 2009-03-03 Intel Corporation Independently controlled, double gate nanowire memory cell with self-aligned contacts
US20070152266A1 (en) * 2005-12-29 2007-07-05 Intel Corporation Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers
FR2895835B1 (fr) 2005-12-30 2008-05-09 Commissariat Energie Atomique Realisation sur une structure de canal a plusieurs branches d'une grille de transistor et de moyens pour isoler cette grille des regions de source et de drain
FR2897201B1 (fr) * 2006-02-03 2008-04-25 Stmicroelectronics Crolles Sas Dispositif de transistor a doubles grilles planaires et procede de fabrication.
US7803668B2 (en) * 2006-02-24 2010-09-28 Stmicroelectronics (Crolles 2) Sas Transistor and fabrication process
KR100756808B1 (ko) * 2006-04-14 2007-09-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
FR2900765B1 (fr) * 2006-05-04 2008-10-10 Commissariat Energie Atomique Procede de realisation d'une grille de transistor comprenant une decomposition d'un materiau precurseur en au moins un materiau metallique, a l'aide d'au moins un faisceau d'electrons
US20070257322A1 (en) * 2006-05-08 2007-11-08 Freescale Semiconductor, Inc. Hybrid Transistor Structure and a Method for Making the Same
US20090321830A1 (en) * 2006-05-15 2009-12-31 Carnegie Mellon University Integrated circuit device, system, and method of fabrication
KR100739658B1 (ko) * 2006-07-03 2007-07-13 삼성전자주식회사 반도체 장치의 제조 방법.
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
KR100801065B1 (ko) * 2006-08-04 2008-02-04 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP2008042206A (ja) * 2006-08-04 2008-02-21 Samsung Electronics Co Ltd メモリ素子及びその製造方法
US7456471B2 (en) * 2006-09-15 2008-11-25 International Business Machines Corporation Field effect transistor with raised source/drain fin straps
KR100757328B1 (ko) 2006-10-04 2007-09-11 삼성전자주식회사 단전자 트랜지스터 및 그 제조 방법
KR100763542B1 (ko) * 2006-10-30 2007-10-05 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
TWI313514B (en) * 2006-11-16 2009-08-11 Au Optronics Corporatio Thin film transistor array substrate and fabricating method thereof
US7842579B2 (en) * 2007-01-22 2010-11-30 Infineon Technologies Ag Method for manufacturing a semiconductor device having doped and undoped polysilicon layers
US7709893B2 (en) * 2007-01-31 2010-05-04 Infineon Technologies Ag Circuit layout for different performance and method
KR100855977B1 (ko) * 2007-02-12 2008-09-02 삼성전자주식회사 반도체 소자 및 그 제조방법
US8227857B2 (en) * 2007-03-19 2012-07-24 Nxp B.V. Planar extended drain transistor and method of producing the same
KR100827529B1 (ko) * 2007-04-17 2008-05-06 주식회사 하이닉스반도체 다중채널을 갖는 반도체 소자 및 그의 제조 방법
US8779495B2 (en) * 2007-04-19 2014-07-15 Qimonda Ag Stacked SONOS memory
US7453125B1 (en) * 2007-04-24 2008-11-18 Infineon Technologies Ag Double mesh finfet
FR2921757B1 (fr) * 2007-09-28 2009-12-18 Commissariat Energie Atomique Structure de transistor double-grille dotee d'un canal a plusieurs branches.
US7781825B2 (en) * 2007-10-18 2010-08-24 Macronix International Co., Ltd. Semiconductor device and method for manufacturing the same
FR2923646A1 (fr) * 2007-11-09 2009-05-15 Commissariat Energie Atomique Cellule memoire sram dotee de transistors a structure multi-canaux verticale
US7923315B2 (en) * 2007-12-21 2011-04-12 Nxp B.V. Manufacturing method for planar independent-gate or gate-all-around transistors
US7915659B2 (en) * 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US8273591B2 (en) * 2008-03-25 2012-09-25 International Business Machines Corporation Super lattice/quantum well nanowires
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
JP5236370B2 (ja) * 2008-07-10 2013-07-17 三菱電機株式会社 Ｔｆｔ基板の製造方法及びｔｆｔ基板
KR101020099B1 (ko) * 2008-10-17 2011-03-09 서울대학교산학협력단 스타 구조를 갖는 반도체 소자 및 그 제조방법
KR101061264B1 (ko) * 2009-02-27 2011-08-31 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8138054B2 (en) * 2009-04-01 2012-03-20 International Business Machines Corporation Enhanced field effect transistor
KR20100121101A (ko) * 2009-05-08 2010-11-17 삼성전자주식회사 리세스 채널을 갖는 메모리 소자 및 이의 제조방법
US8422273B2 (en) * 2009-05-21 2013-04-16 International Business Machines Corporation Nanowire mesh FET with multiple threshold voltages
SG176129A1 (en) 2009-05-21 2011-12-29 Stella Chemifa Corp Fine-processing agent and fine-processing method
US7868391B2 (en) * 2009-06-04 2011-01-11 International Business Machines Corporation 3-D single gate inverter
US7820537B1 (en) * 2009-07-03 2010-10-26 Hynix Semiconductor Inc. Method for fabricating semiconductor device
KR101036155B1 (ko) 2009-07-09 2011-05-23 서울대학교산학협력단 스타 구조를 갖는 낸드 플래시 메모리 어레이 및 그 제조방법
KR101140060B1 (ko) * 2009-08-28 2012-05-02 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
JP4922373B2 (ja) 2009-09-16 2012-04-25 株式会社東芝 半導体装置およびその製造方法
US8574982B2 (en) * 2010-02-25 2013-11-05 International Business Machines Corporation Implementing eDRAM stacked FET structure
US8314001B2 (en) 2010-04-09 2012-11-20 International Business Machines Corporation Vertical stacking of field effect transistor structures for logic gates
JP5718585B2 (ja) * 2010-05-19 2015-05-13 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法、並びにデータ処理システム
US9029834B2 (en) 2010-07-06 2015-05-12 International Business Machines Corporation Process for forming a surrounding gate for a nanowire using a sacrificial patternable dielectric
US8492220B2 (en) 2010-08-09 2013-07-23 International Business Machines Corporation Vertically stacked FETs with series bipolar junction transistor
CN102683588A (zh) * 2011-03-10 2012-09-19 中国科学院微电子研究所 一种有机场效应晶体管结构及其制备方法
US9087863B2 (en) 2011-12-23 2015-07-21 Intel Corporation Nanowire structures having non-discrete source and drain regions
KR101767352B1 (ko) 2011-12-23 2017-08-10 인텔 코포레이션 변조된 나노와이어 카운트를 갖는 반도체 구조물 및 그 제조 방법
JP5726770B2 (ja) * 2012-01-12 2015-06-03 株式会社東芝 半導体装置及びその製造方法
JP5580355B2 (ja) * 2012-03-12 2014-08-27 株式会社東芝 半導体装置
FR2989515B1 (fr) 2012-04-16 2015-01-16 Commissariat Energie Atomique Procede ameliore de realisation d'une structure de transistor a nano-fils superposes et a grille enrobante
US8652932B2 (en) * 2012-04-17 2014-02-18 International Business Machines Corporation Semiconductor devices having fin structures, and methods of forming semiconductor devices having fin structures
JP6083783B2 (ja) * 2012-06-12 2017-02-22 猛英 白土 半導体装置及びその製造方法
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US8785909B2 (en) * 2012-09-27 2014-07-22 Intel Corporation Non-planar semiconductor device having channel region with low band-gap cladding layer
US8765563B2 (en) * 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
US8877604B2 (en) * 2012-12-17 2014-11-04 International Business Machines Corporation Device structure with increased contact area and reduced gate capacitance
US8901607B2 (en) * 2013-01-14 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
WO2014134490A1 (fr) 2013-02-28 2014-09-04 Massachusetts Institute Of Technology Amélioration de la linéarité dans des dispositifs semi-conducteurs
US9634000B2 (en) * 2013-03-14 2017-04-25 International Business Machines Corporation Partially isolated fin-shaped field effect transistors
US10181532B2 (en) * 2013-03-15 2019-01-15 Cree, Inc. Low loss electronic devices having increased doping for reduced resistance and methods of forming the same
TWI574308B (zh) * 2013-06-11 2017-03-11 聯華電子股份有限公司 半導體結構及其製程
US9093496B2 (en) 2013-07-18 2015-07-28 Globalfoundries Inc. Process for faciltiating fin isolation schemes
US9349730B2 (en) 2013-07-18 2016-05-24 Globalfoundries Inc. Fin transformation process and isolation structures facilitating different Fin isolation schemes
US9224865B2 (en) * 2013-07-18 2015-12-29 Globalfoundries Inc. FinFET with insulator under channel
US9716174B2 (en) 2013-07-18 2017-07-25 Globalfoundries Inc. Electrical isolation of FinFET active region by selective oxidation of sacrificial layer
US9035277B2 (en) 2013-08-01 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9184269B2 (en) * 2013-08-20 2015-11-10 Taiwan Semiconductor Manufacturing Company Limited Silicon and silicon germanium nanowire formation
US11404325B2 (en) 2013-08-20 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation
WO2015033381A1 (fr) * 2013-09-03 2015-03-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Dispositif à semi-conducteurs
US9041062B2 (en) 2013-09-19 2015-05-26 International Business Machines Corporation Silicon-on-nothing FinFETs
US9312272B2 (en) * 2013-11-27 2016-04-12 Globalfoundries Inc. Implementing buried FET utilizing drain of finFET as gate of buried FET
US9059020B1 (en) * 2013-12-02 2015-06-16 International Business Machins Corporation Implementing buried FET below and beside FinFET on bulk substrate
US9590090B2 (en) 2014-01-08 2017-03-07 Taiwan Semiconductor Manufacturing Company Limited Method of forming channel of gate structure
US9508830B2 (en) * 2014-01-23 2016-11-29 Taiwan Semiconductor Manufacturing Company Limited Method of forming FinFET
US9837440B2 (en) 2014-02-07 2017-12-05 International Business Machines Corporation FinFET device with abrupt junctions
TWI557915B (zh) * 2014-03-05 2016-11-11 財團法人國家實驗研究院 垂直式電晶體元件及其製作方法
CN105097535B (zh) * 2014-05-12 2018-03-13 中国科学院微电子研究所 FinFet器件的制造方法
US9293523B2 (en) * 2014-06-24 2016-03-22 Applied Materials, Inc. Method of forming III-V channel
US9608116B2 (en) * 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9917169B2 (en) * 2014-07-02 2018-03-13 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of formation
US9868902B2 (en) 2014-07-17 2018-01-16 Soulbrain Co., Ltd. Composition for etching
KR101631240B1 (ko) * 2015-01-07 2016-06-17 서강대학교산학협력단 구동전류 향상을 위한 터널링 전계효과 트랜지스터
US9450046B2 (en) * 2015-01-08 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with fin structure and wire structure and method for forming the same
KR101649441B1 (ko) * 2015-01-23 2016-08-18 울산과학기술원 전계효과트랜지스터를 이용한 테라헤르츠 검출기
US9553172B2 (en) * 2015-02-11 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET devices
US9647071B2 (en) 2015-06-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET structures and methods of forming the same
EP3112316B1 (fr) 2015-07-02 2018-05-02 IMEC vzw Procédé de fabrication de transistors comprenant multiples canaux nanofils
US10634397B2 (en) 2015-09-17 2020-04-28 Purdue Research Foundation Devices, systems, and methods for the rapid transient cooling of pulsed heat sources
CN106549053B (zh) * 2015-09-17 2021-07-27 联华电子股份有限公司 半导体结构及其制作方法
US9876025B2 (en) 2015-10-19 2018-01-23 Sandisk Technologies Llc Methods for manufacturing ultrathin semiconductor channel three-dimensional memory devices
US9780108B2 (en) * 2015-10-19 2017-10-03 Sandisk Technologies Llc Ultrathin semiconductor channel three-dimensional memory devices
US9590038B1 (en) 2015-10-23 2017-03-07 Samsung Electronics Co., Ltd. Semiconductor device having nanowire channel
US9985101B2 (en) * 2015-10-30 2018-05-29 Varian Semiconductor Equipment Associates, Inc. Encapsulated nanostructures and method for fabricating
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
KR102413371B1 (ko) * 2015-11-25 2022-06-28 삼성전자주식회사 반도체 소자
US9704962B1 (en) * 2015-12-16 2017-07-11 Globalfoundries Inc. Horizontal gate all around nanowire transistor bottom isolation
WO2017111819A1 (fr) 2015-12-26 2017-06-29 Intel Corporation Isolation de grille dans des transistors non planaires
US9899269B2 (en) * 2015-12-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd Multi-gate device and method of fabrication thereof
KR102577628B1 (ko) * 2016-01-05 2023-09-13 어플라이드 머티어리얼스, 인코포레이티드 반도체 응용들을 위한 수평 게이트 올 어라운드 디바이스들을 위한 나노와이어들을 제조하기 위한 방법
KR102360333B1 (ko) * 2016-02-18 2022-02-08 삼성전자주식회사 반도체 장치
US9899416B2 (en) 2016-01-11 2018-02-20 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
KR102461174B1 (ko) 2016-02-26 2022-11-01 삼성전자주식회사 반도체 소자
KR102413610B1 (ko) 2016-03-02 2022-06-24 삼성전자주식회사 레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법
KR101784489B1 (ko) * 2016-04-15 2017-10-12 고려대학교 산학협력단 다층 구조를 갖는 반도체 소자 및 그 제조방법
CN116110941A (zh) 2016-04-25 2023-05-12 应用材料公司 水平环绕式栅极元件纳米线气隙间隔的形成
US9755073B1 (en) * 2016-05-11 2017-09-05 International Business Machines Corporation Fabrication of vertical field effect transistor structure with strained channels
JP6763703B2 (ja) * 2016-06-17 2020-09-30 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
US9831324B1 (en) 2016-08-12 2017-11-28 International Business Machines Corporation Self-aligned inner-spacer replacement process using implantation
KR102618607B1 (ko) * 2016-09-06 2023-12-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9859421B1 (en) * 2016-09-21 2018-01-02 International Business Machines Corporation Vertical field effect transistor with subway etch replacement metal gate
CN106298778A (zh) * 2016-09-30 2017-01-04 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
US10833193B2 (en) 2016-09-30 2020-11-10 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device, method of manufacturing the same and electronic device including the device
KR20180068591A (ko) 2016-12-14 2018-06-22 삼성전자주식회사 식각용 조성물 및 이를 이용한 반도체 장치 제조 방법
US9972542B1 (en) 2017-01-04 2018-05-15 International Business Machines Corporation Hybrid-channel nano-sheet FETs
KR102564325B1 (ko) * 2017-01-04 2023-08-07 삼성전자주식회사 다수의 채널 영역을 가지는 반도체 장치
US10103241B2 (en) * 2017-03-07 2018-10-16 Nxp Usa, Inc. Multigate transistor
JP2018148123A (ja) * 2017-03-08 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び半導体装置の製造方法
KR102400558B1 (ko) 2017-04-05 2022-05-20 삼성전자주식회사 반도체 소자
KR102318560B1 (ko) * 2017-04-12 2021-11-01 삼성전자주식회사 반도체 소자
US10297663B2 (en) * 2017-04-19 2019-05-21 International Business Machines Corporation Gate fill utilizing replacement spacer
TWI758464B (zh) * 2017-04-20 2022-03-21 美商微材料有限責任公司 含矽間隔物的選擇性形成
US10566245B2 (en) * 2017-04-26 2020-02-18 Samsung Electronics Co., Ltd. Method of fabricating gate all around semiconductor device
CN108807386B (zh) * 2017-04-28 2023-04-07 三星电子株式会社 半导体器件
EP3404702A1 (fr) * 2017-05-15 2018-11-21 IMEC vzw Procédé de formation de dispositifs à canal vertical
US10403550B2 (en) * 2017-08-30 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10699956B2 (en) 2017-08-30 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
DE102017126225A1 (de) * 2017-08-31 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum herstellen einer halbleitervorrichtung und eine halbleitervorrichtung
US10332985B2 (en) * 2017-08-31 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10236217B1 (en) 2017-11-02 2019-03-19 International Business Machines Corporation Stacked field-effect transistors (FETs) with shared and non-shared gates
US10566330B2 (en) * 2017-12-11 2020-02-18 Samsung Electronics Co., Ltd. Dielectric separation of partial GAA FETs
US10818800B2 (en) * 2017-12-22 2020-10-27 Nanya Technology Corporation Semiconductor structure and method for preparing the same
KR102480348B1 (ko) 2018-03-15 2022-12-23 삼성전자주식회사 실리콘게르마늄 식각 전의 전처리 조성물 및 이를 이용한 반도체 장치의 제조 방법
US10446664B1 (en) * 2018-03-20 2019-10-15 International Business Machines Corporation Inner spacer formation and contact resistance reduction in nanosheet transistors
CN110767549B (zh) * 2018-07-26 2023-05-16 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
US10680065B2 (en) 2018-08-01 2020-06-09 Globalfoundries Inc. Field-effect transistors with a grown silicon-germanium channel
KR102534246B1 (ko) 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
KR102509307B1 (ko) 2018-09-19 2023-03-10 삼성전자주식회사 반도체 장치
US11101360B2 (en) * 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10797060B2 (en) 2018-12-17 2020-10-06 Sandisk Technologies Llc Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same
EP3711091A4 (fr) 2018-12-17 2021-11-24 SanDisk Technologies LLC Dispositif de mémoire tridimensionnelle ayant des canaux semi-conducteurs verticaux contraints et son procédé de fabrication
US11721727B2 (en) 2018-12-17 2023-08-08 Sandisk Technologies Llc Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same
US10797061B2 (en) 2018-12-17 2020-10-06 Sandisk Technologies Llc Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same
US10985172B2 (en) 2019-01-18 2021-04-20 Sandisk Technologies Llc Three-dimensional memory device with mobility-enhanced vertical channels and methods of forming the same
US10825919B2 (en) * 2019-02-21 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having gate-all-around structure with inner spacer last process
US10886415B2 (en) 2019-03-07 2021-01-05 International Business Machines Corporation Multi-state transistor devices with multiple threshold voltage channels
US11217694B2 (en) * 2019-03-18 2022-01-04 Shanghai Industrial Μtechnology Research Institute Field-effect transistor and method for manufacturing the same
KR20200135662A (ko) 2019-05-24 2020-12-03 삼성전자주식회사 반도체 장치
KR20200136133A (ko) 2019-05-27 2020-12-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN110233108B (zh) * 2019-06-24 2022-07-22 中国科学院微电子研究所 一种围栅器件及其制造方法
CN112309860B (zh) * 2019-07-30 2023-07-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
TW202129061A (zh) * 2019-10-02 2021-08-01 美商應用材料股份有限公司 環繞式閘極輸入/輸出工程
TWI805947B (zh) * 2019-10-21 2023-06-21 美商應用材料股份有限公司 水平gaa奈米線及奈米平板電晶體
US11424338B2 (en) 2020-03-31 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal source/drain features
CN111613676B (zh) * 2020-04-11 2021-06-04 复旦大学 一种具有层叠结构的多栅指数晶体管及其制备方法
CN114334833A (zh) * 2020-09-29 2022-04-12 长鑫存储技术有限公司 半导体器件及其制备方法
KR20220149828A (ko) 2021-04-30 2022-11-09 삼성전자주식회사 반도체 소자
CN113471214B (zh) * 2021-05-18 2023-09-19 中国科学院微电子研究所 一种多层绝缘体上硅锗衬底结构及其制备方法和用途
WO2023286666A1 (fr) * 2021-07-12 2023-01-19 Fujifilm Corporation Solution de gravure de semi-conducteur
CN113707613B (zh) * 2021-08-12 2023-07-04 长鑫存储技术有限公司 半导体结构的形成方法
CN114121960A (zh) * 2021-11-19 2022-03-01 北京超弦存储器研究院 存储器件及其制造方法及包括存储器件的电子设备
CN117794231A (zh) * 2022-09-20 2024-03-29 长鑫存储技术有限公司 半导体结构及其形成方法
CN116666439B (zh) * 2023-04-20 2024-04-26 中国科学院微电子研究所 具有连续栅长的竖直半导体器件及其制造方法及电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583362A (en) * 1993-09-17 1996-12-10 Mitsubishi Denki Kabushiki Kaisha Gate all around thin film transistor
US5965914A (en) * 1997-06-18 1999-10-12 Mitsubishi Denki Kabushiki Kaisha Thin film transistor having a branched gate and channel
DE19928564A1 (de) * 1999-06-22 2001-01-04 Infineon Technologies Ag Mehrkanal-MOSFET und Verfahren zu seiner Herstellung

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0214578A (ja) 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
JPH05226655A (ja) * 1992-02-18 1993-09-03 Fujitsu Ltd 半導体装置の製造方法
US5241202A (en) * 1992-03-12 1993-08-31 Micron Technology, Inc. Cell structure for a programmable read only memory device
JPH05259439A (ja) * 1992-03-12 1993-10-08 Toshiba Corp 半導体装置
US5412224A (en) 1992-06-08 1995-05-02 Motorola, Inc. Field effect transistor with non-linear transfer characteristic
US5221849A (en) 1992-06-16 1993-06-22 Motorola, Inc. Semiconductor device with active quantum well gate
KR950002202B1 (ko) * 1992-07-01 1995-03-14 현대전자산업주식회사 적층 박막 트랜지스터 제조방법
JPH0629535A (ja) * 1992-07-09 1994-02-04 Casio Comput Co Ltd 薄膜トランジスタ
JPH098291A (ja) * 1995-06-20 1997-01-10 Fujitsu Ltd 半導体装置
US6444506B1 (en) * 1995-10-25 2002-09-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing silicon thin film devices using laser annealing in a hydrogen mixture gas followed by nitride formation
FR2756974B1 (fr) * 1996-12-10 1999-06-04 Sgs Thomson Microelectronics Transistor bipolaire a isolement par caisson
JP3550019B2 (ja) * 1997-03-17 2004-08-04 株式会社東芝 半導体装置
US5864129A (en) * 1997-05-05 1999-01-26 Psc Inc. Bar code digitizer including a voltage comparator
US6004837A (en) * 1998-02-18 1999-12-21 International Business Machines Corporation Dual-gate SOI transistor
US5937297A (en) * 1998-06-01 1999-08-10 Chartered Semiconductor Manufacturing, Ltd. Method for making sub-quarter-micron MOSFET
JP3324518B2 (ja) * 1998-08-24 2002-09-17 日本電気株式会社 半導体装置の製造方法
US6239472B1 (en) * 1998-09-01 2001-05-29 Philips Electronics North America Corp. MOSFET structure having improved source/drain junction performance
US6190234B1 (en) 1999-01-25 2001-02-20 Applied Materials, Inc. Endpoint detection with light beams of different wavelengths
JP3435632B2 (ja) * 1999-03-12 2003-08-11 株式会社豊田中央研究所 双方向電流阻止機能を有する電界効果トランジスタ及びその製造方法
US6365465B1 (en) * 1999-03-19 2002-04-02 International Business Machines Corporation Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques
JP3086906B1 (ja) 1999-05-28 2000-09-11 工業技術院長 電界効果トランジスタ及びその製造方法
DE19924571C2 (de) * 1999-05-28 2001-03-15 Siemens Ag Verfahren zur Herstellung eines Doppel-Gate-MOSFET-Transistors
US6410394B1 (en) * 1999-12-17 2002-06-25 Chartered Semiconductor Manufacturing Ltd. Method for forming self-aligned channel implants using a gate poly reverse mask
JP2001284598A (ja) * 2000-03-31 2001-10-12 Fujitsu Ltd 半導体装置及びその製造方法
US6642115B1 (en) * 2000-05-15 2003-11-04 International Business Machines Corporation Double-gate FET with planarized surfaces and self-aligned silicides
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
KR100414217B1 (ko) 2001-04-12 2004-01-07 삼성전자주식회사 게이트 올 어라운드형 트랜지스터를 가진 반도체 장치 및그 형성 방법
US6440806B1 (en) * 2001-04-30 2002-08-27 Advanced Micro Devices, Inc. Method for producing metal-semiconductor compound regions on semiconductor devices
US6639246B2 (en) * 2001-07-27 2003-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6689650B2 (en) * 2001-09-27 2004-02-10 International Business Machines Corporation Fin field effect transistor with self-aligned gate
JP3793808B2 (ja) * 2002-05-02 2006-07-05 国立大学法人東京工業大学 電界効果トランジスタの製造方法
US6909145B2 (en) * 2002-09-23 2005-06-21 International Business Machines Corporation Metal spacer gate for CMOS FET
JP2004119693A (ja) * 2002-09-26 2004-04-15 Tokyo Inst Of Technol 強誘電体メモリデバイス及び強誘電体メモリデバイスの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583362A (en) * 1993-09-17 1996-12-10 Mitsubishi Denki Kabushiki Kaisha Gate all around thin film transistor
US5965914A (en) * 1997-06-18 1999-10-12 Mitsubishi Denki Kabushiki Kaisha Thin film transistor having a branched gate and channel
DE19928564A1 (de) * 1999-06-22 2001-01-04 Infineon Technologies Ag Mehrkanal-MOSFET und Verfahren zu seiner Herstellung

Also Published As

Publication number Publication date
GB0321985D0 (en) 2003-10-22
GB2395603B (en) 2006-05-03
US20080090362A1 (en) 2008-04-17
JP2004128508A (ja) 2004-04-22
US20040209463A1 (en) 2004-10-21
GB2395603A (en) 2004-05-26
CN100456498C (zh) 2009-01-28
JP4667736B2 (ja) 2011-04-13
US7002207B2 (en) 2006-02-21
DE10339920B4 (de) 2014-03-13
US20050189583A1 (en) 2005-09-01
US7381601B2 (en) 2008-06-03
DE10339920A1 (de) 2004-04-22
ITMI20031884A1 (it) 2004-04-02
TWI251343B (en) 2006-03-11
TW200417021A (en) 2004-09-01
US7026688B2 (en) 2006-04-11
FR2845203B1 (fr) 2007-07-06
US20040063286A1 (en) 2004-04-01
US7615429B2 (en) 2009-11-10
CN1487599A (zh) 2004-04-07
KR100481209B1 (ko) 2005-04-08
KR20040029582A (ko) 2004-04-08

Similar Documents

Publication Publication Date Title
FR2845203A1 (fr) Transistor a effet de champ ayant de multiples canaux empiles et procede de fabrication
EP0223780B1 (fr) Procede de fabrication de transistors mos a electrodes de siliciure metallique
JP3962321B2 (ja) 非対称フィン電界効果トランジスタ及びその製造方法
EP0426250B1 (fr) Procédé pour fabriquer un dispositif à transistors MIS ayant une grille débordant sur les portions des régions de source et de drain faiblement dopées
EP1721337B1 (fr) Circuit integre avec diode de lecture de tres petites dimensions
FR2853454A1 (fr) Transistor mos haute densite
EP2323160A1 (fr) Procédé de réalisation de transistors à effet de champs avec une contre-électrode et dispositif semi-conducteur
FR2822293A1 (fr) Transistor a effet de champ et double grille, circuit integre comportant ce transistor, et procede de fabrication de ce dernier
WO2001001496A1 (fr) Procede de fabrication d'un dispositif semi-conducteur comprenant un empilement forme alternativement de couches de silicium et de couches de materiau dielectrique
FR3043837A1 (fr) Procede de realisation de transistor a nanofil semi-conducteur et comprenant une grille et des espaceurs auto-alignes
FR2852734A1 (fr) Transistor ayant une structure sonos a grille encocheee et procede de fabrication
FR2891664A1 (fr) Transistor mos vertical et procede de fabrication
EP1192653A1 (fr) Procede de gravure laterale par trous pour fabriquer des dispositifs semi-conducteurs
FR2985089A1 (fr) Transistor et procede de fabrication d'un transistor
FR3003691A1 (fr) Finfet avec grille arriere
EP1507286B1 (fr) Procédé de formation d'un réseau d'interconnexions d'un circuit intégré et procédé de formation d'un transistor à grille entourante
EP2120258A1 (fr) Procédé de réalisation d'un transistor a source et drain métalliques
EP0190243B1 (fr) Procede de fabrication d'un circuit integre de type mis
FR3020500A1 (fr) Procede de fabrication d'un transistor a effet de champ ameliore
FR2620570A1 (fr) Procede de fabrication de dispositif semi-conducteur " bicmos "
FR2679068A1 (fr) Procede de fabrication d'un transistor a effet de champ vertical, et transistor obtenu par ce procede.
FR2985592A1 (fr) Procede de fabrication d'une cellule memoire non volatile a double grille
EP3038160B1 (fr) Transistor comprenant un canal mis sous contrainte en cisaillement et procede de fabrication
WO2007017613A1 (fr) Procede de fabrication d'un transistor a nanodoigts semiconducteurs paralleles
FR3059150A1 (fr) Procede de realisation d'un transistor fet a grille debordante

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 14

PLFP Fee payment

Year of fee payment: 15

PLFP Fee payment

Year of fee payment: 16

PLFP Fee payment

Year of fee payment: 17

PLFP Fee payment

Year of fee payment: 18

PLFP Fee payment

Year of fee payment: 19

PLFP Fee payment

Year of fee payment: 20