DE10339920A1 - Feldeffekttransistoren mit vielfach gestapelten Kanälen - Google Patents

Feldeffekttransistoren mit vielfach gestapelten Kanälen Download PDF

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Jeong-Dong Anyang Choe
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Abstract

Integrierte Schaltungs-Feldeffekttransistorvorrichtungen enthalten ein Substrat mit einer Oberfläche und mit einem aktiven Kanalmuster auf der Oberfläche. Das aktive Kanalmuster enthält Kanäle, die übereinander gestapelt sind und voneinander beabstandet sind, um dadurch wenigstens einen Tunnel zwischen benachbarten Kanälen zu definieren oder festzulegen. Eine Gateelektrode umschließt die Kanäle und erstreckt sich durch wenigstens einen Tunnel hindurch. Ein Paar der Source/Drain-Zonen wird dadurch gebildet. Die integrierten Schaltungs-Feldeffekttransistoren werden dadurch hergestellt, indem ein voraktives Muster auf der Oberfläche eines Substrats hergestellt wird. Das voraktive Muster enthält Reihen von Zwischenkanalschichten und Kanalschichten, die abwechselnd übereinander gestapelt sind. Die Source/Drain-Zonen werden auf dem Substrat an sich gegenüberliegenden Enden des voraktiven Musters ausgebildet. Die Zwischenkanalschichten werden selektiv entfernt, um die Tunnel zu bilden. Eine Gateelektrode wird in den Tunneln so ausgebildet, daß sie die Kanäle umschließt.

Description

  • Bezugsanmeldung
  • Die Anmeldung beansprucht den Nutzen der koreanischen Patentanmeldung Nr. 2002-0059886, eingereicht am 1. Oktober 2002, deren Offenbarung hier unter Bezugnahme in ihrer Gesamtheit voll mit einbezogen wird.
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft integrierte Schaltungsvorrichtungen und Verfahren zur Herstellung derselben. Spezieller betrifft die vorliegende Erfindung Feldeffekttransistoren und Verfahren zur Herstellung derselben.
  • Integrierte Schaltungsfeldeffekttransistoren werden weit verbreitet in logischen, Speicher-, Prozessor- und anderen integrierten Schaltungsvorrichtungen verwendet. Wie es für Fachleute gut bekannt ist, enthält ein integrierter Schaltungs-Feldeffekttransistor beabstandete Source- und Drainzonen, einen Kanal zwischen einer Gateelektrode benachbart dem Kanal. Integrierte Schaltungs-Feldeffekttransistoren werden häufig auch als Metalloxid-Halbleiter-Feldeffekttransistoren (Metal Oxide Semiconductor Field Effect Transistors = MOSFETs) oder einfach als MOS-Vorrichtungen bezeichnet. Obwohl diese Ausdrücke in der vorliegenden Anmeldung verwendet werden, dienen sie dazu, allgemein integrierte Schaltungs-Feldeffekttransistoren zu bezeichnen und sie sind nicht auf Feldeffekttransistoren beschränkt , die Metallgate- oder Oxidgate-Isolatoren aufweisen.
  • Da die Integrationsdichte von integrierten Schaltungs-Feldeffekttransistoren fortlaufend zunimmt, nimmt die Größe der aktiven Zone und der Kanallänge kontinuierlich ab. Mit der Reduzierung der Kanallänge des Transistors wird der Einfluss von Source/Drain auf das elektrische Feld oder Potential in der Kanalzone beträchtlich. Dies wird auch als "Kurzkanaleffekt" bezeichnet. Ferner nimmt mit der Maßstabsreduzierung der aktiven Größe die Kanalweite oder Kanalbreite ab, wodurch eine Schwellenwertspannung erhöht werden kann. Dies wird auch als "Schmalbreiteneffekt" bezeichnet.
  • Es wurden vielfältige Strukturen entwickelt in dem Versuch, die Vorrichtungsperformance zu verbessern und zu maximieren, und zwar unter gleichzeitiger Reduzierung der Größen der Elemente, die auf einem Substrat ausgebildet werden. Beispielsweise gibt es Vertikal-Transistorstrukturen, die als feine Strukturen bekannt sind, eine DELTA-(fully Depleted Lean-channel TrAnsistors)-Struktur und als DAA-(Gate All Around)-Struktur bekannt sind.
  • Beispielsweise offenbart das US-Patent Nr. 6,413,802 eine FinFET-Vorrichtung. Wie in dem Abstract dieses Patents angegeben ist, wird eine FinFET-Vorrichtung unter Verwendung einer herkömmlichen Planar-MOSFET-Technologie hergestellt. Die Vorrichtung wird in einer Siliziumschicht hergestellt, die einer Isolierschicht überlagert ist (z.B. SIMOX), wobei sich die Vorrichtung von der isolierenden Schicht aus erstreckt, und zwar in Form einer Flosse (fin). Über den Seiten des Kanals werden Doppelgates angeordnet, um einen erhöhten Treiberstrom zu schaffen und um effektiv Kurzkanaleffekte zu unterdrücken. Eine Vielzahl der Kanäle können zwischen einem Sourcebereich und einem Drainbereich vorgesehen werden, um die Stromkapazität zu erhöhen. Bei einer Ausführungsform können zwei Transistoren in einer Flosse (fin) gestapelt werden, um eine CMOS-Transistorpaar mit einem gemeinsam benutzten Gate zu schaffen.
  • Ein Beispiel eines MOS-Transistors mit einer DELTA-Struktur ist in dem US-Patent Nr.4,996,574 offenbart. Wie aus dem Abstract dieses Patents hervorgeht, umfaßt einen Metallisolator-Halbleitertransistor eine Isolatorschicht, einen Halbleiterkörper, der auf der Isolatorschicht vorgesehen ist, und umfaßt eine Sourcezone, eine Drainzone und eine Kanalzone, die sich in einer ersten Richtung zwischen der Sourcezone und der Drainzone erstreckt und diese verbindet, umfaßt einen Gateisolatorfilm, der auf dem Halbleiterkörper vorgesehen ist, um dadurch die Kanalzone abzudecken, mit Ausnahme des Teiles der Kanalzone, der in Kontakt mit der Isolatorschicht steht, und mit einer Gateelektrode aus einem leitenden Material, welches in Kontakt mit dem Gateisolatorfilm vorgesehen ist, um dadurch die Kanalzone unterhalb des Gateisolatorfilms abzudecken, mit Ausnahme des Teiles der Kanalzone, der in Kontakt mit der Isolatorschicht steht. Die Kanalzone besitzt eine Weite oder Breite, die wesentlich kleiner ist als zweimal die maximale Erstreckung der Verarmungszone, die in der Kanalzone ausgebildet wird.
  • Ein Beispiel eines Dünnfilmtransistors mit der GAA-Struktur ist in dem US-Patent Nr. 5,583,362 offenbart. Bei typischen MOS-Transistoren der GAA-Struktur dient die SOI-Schicht als ein aktives Muster und es ist eine Gateelektrode so ausgebildet, daß sie eine Kanalzone des aktiven Musters umgibt, von dem die Oberfläche mit einer Gateisolierschicht abgedeckt ist.
    •
  • Integrierte Schaltungs-Feldeffekttransistorvorrichtungen gemäß einigen Ausführungsformen der vorliegenden Erfindung umfassen ein Substrat mit einer Oberfläche und mit einem aktiven Kanalmuster auf der Oberfläche. Das aktive Kanalmuster umfaßt eine Vielzahl an Kanälen, die übereinander gestapelt sind und voneinander beabstandet sind, um wenigstens einen Tunnel festzulegen, wobei ein entsprechender einer derselben zwischen jeweils benachbarten der Kanäle vorgesehen ist. Eine Gateelektrode umschließt die Vielzahl der Kanäle und erstreckt sich durch den wenigstens einen Tunnel. Ein Paar von Source/Drain-Zonen sind ebenso vorgesehen, von denen jeweils eine auf der Oberfläche an einer entsprechenden einen von entgegengesetzten Seiten des aktiven Kanalmusters vorhanden ist und elektrisch mit der Vielzahl der Kanäle verbunden ist.
  • Bei einigen Ausführungsformen umfassen die Vielzahl der Kanäle erste und zweite sich gegenüber liegende Seiten und dritte und vierte sich gegenüber liegende Seiten, wobei eine jeweils eine der Source/Drain-Zonen auf jeweils einer der ersten und zweiten sich gegenüber liegenden Seiten gelegen ist, und wobei die Gateelektrode die Vielzahl der Kanäle auf der dritten und der vierten sich gegenüber liegenden Seite umgibt und sich durch den wenigstens einen Tunnel hindurch erstreckt. Bei anderen Ausführungsformen sind wenigstens drei Kanäle und zwei Tunnel vorgesehen, wobei die Tunnel sich parallel zur Oberfläche erstrecken, um eine Reihe von sich abwechselnden Kanälen und Tunneln festzulegen, die auf der Oberfläche in einer Richtung gestapelt sind, die orthogonal zu der Fläche verläuft. Bei noch anderen Ausführungsformen enthalten die Kanäle einen einkristallinen Halbleiterfilm, wie beispielsweise Silizium. Bei einigen Ausführungsformen haben die Source/Drain-Zonen ein einheitliches Dotierungsprofil in einer Richtung senkrecht zu der Vielzahl der Kanäle.
  • Die integrierten Schaltungs-Feldeffekttransistoren werden gemäß einigen Ausführungsformen der vorliegenden Erfindung dadurch hergestellt, indem ein voraktives Muster auf einer Oberfläche eines Substrats ausgebildet wird. Das voraktive Muster umfaßt eine Reihe von Zwischenkanalschichten und Kanalschichten, die abwechselnd übereinander gestapelt sind. Es werden Source/Drain-Zonen auf dem Substrat an sich gegenüber liegenden Enden des voraktiven Musters ausgebildet. Die Vielzahl der Zwischenkanalschichten werden selektiv entfernt, um eine Vielzahl an Tunneln zu schaffen, die durch das voraktive Muster hindurch verlaufen, um dadurch ein aktives Kanalmuster festzulegen, welches die Tunnel und eine Vielzahl an Kanälen enthält, die die Kanalschichten aufweisen. Es wird eine Gateelektrode in den Tunneln ausgebildet und diese umgibt die Kanäle.
  • Bei einigen Ausführungsformen werden die Source/Drain-Zonen dadurch ausgebildet, indem beabstandete Zonen des voraktiven Musters geätzt werden und indem Source/Drain-Zonen in den geätzten Bereichen oder Zonen ausgebildet werden. Die beabstandeten Zonen können so geätzt werden, um erste und zweite einander gegenüber liegende Seiten von voraktiven Mustern auszubilden, und eine jeweils eine der Source/Drain-Zonen kann an einer jeweils einen der ersten und zweiten sich gegenüber liegenden Seiten ausgebildet werden. Die Tunnel können durch das voraktive Muster von der dritten zur vierten Seite hin verlaufen, so daß die Gateelektrode die Kanäle auf der dritten und der vierten Seite umgibt oder umschließt.
  • Gemäß einigen Ausführungsformen der Erfindung können dünne Vielfachkanäle von einem aktiven Muster ausgebildet werden und die Gateelektrode umschließt oder umgibt die Kanäle. Da die Vielzahl der dünnen Kanäle vertikal gestapelt sind, können die Bereiche, die durch die Kanalzone und durch die Source/Drain-Zonen belegt werden, reduziert werden, und zwar verglichen mit beispielsweise einem herkömmlichen MOS-Transistor vom Flossen- oder Rippentyp (fin-type). Ferner besitzen bei einigen Ausführungsformen die Source/Drain-Zonen ein einheitliches Dotierungsprofil in einer Richtung senkrecht zu der Vielzahl der Kanäle, so daß einheitliche Source/Drain-Übergangskapazitäten aufrecht erhalten werden können, obwohl die Zahl und der Bereich der Kanäle erhöht wird. Somit kann bei einer Reduzierung der Übergangskapazität der Strom erhöht werden, um die Betriebsgeschwindigkeit der Vorrichtung zu erhöhen.
  • Schließlich werden bei einigen Ausführungsformen der vorliegenden Erfindung nach dem abwechselnden Stapel der Vielzahl der Kanalschichten und der Vielzahl der Zwischenkanalschichten zur Ausbildung des aktiven Musters Zonen des aktiven Musters, wo die Source/Drain-Zonen auszubilden sind, weggeätzt. Die geätzten Zonen können mit einem epitaxialen einkristallinen Film versehen werden oder mit einem leitenden Material, um die Source/Drain-Zonen zu bilden. Da die horizontale Länge der Zwischenkanalschicht innerhalb einer Längenzone des Gates begrenzt werden kann, können die Tunnel daran gehindert werden oder zumindest darin eingeschränkt werden, sich in horizontaler Richtung zu erstrecken, wenn die Zwischenkanalschicht isotrop geätzt werden, um die Tunnel bei einem nachfolgenden Prozess auszubilden. Es kann somit ein hochintegrierter MOS-Transistor mit einer Gatelänge, die kleiner ist als die Kanalbreite, bei einigen Ausführungsformen der Erfindung realisiert werden.
    •
  • 1A und 1B zeigen perspektivische Ansichten, die ein aktives Muster und eine Gateelektrode eines MOS-Transistors veranschaulichen, der Vielfachkanäle aufweist, in Einklang mit einigen Ausführungsformen der vorliegenden Erfindung;
  • 2A ist eine Draufsicht auf eine Vorrichtung gemäß ersten Ausführungsformen der vorliegenden Erfindung;
  • 2B und 2C sind Querschnittsansichten der Vorrichtung von 2A, entlang den Linien AA' bzw. BB' von 2A;
  • 3A bis 3R zeigen Querschnittsansichten, die Verfahren zur Herstellung einer Vorrichtung gemäß den ersten Ausführungsformen der vorliegenden Erfindung veranschaulichen;
  • 4A bis 4G sind perspektivische Ansichten, die einige Schritte der Verfahren zur Herstellung einer Vorrichtung gemäß der ersten Ausführungsformen der vorliegenden Erfindung veranschaulichen;
  • 5 ist eine vergrößerte Ansicht eines Abschnitts "A" in 3R;
  • 6A und 6B zeigen perspektivische Ansichten jeweils in einer Querschnittsdarstellung einer Vorrichtung gemäß zweiten Ausführungsformen der vorliegenden Erfindung, und 6C ist eine vergrößerte Ansicht eines Abschnitts "B" von 6B;
  • 7A bis 7M zeigen Querschnittsansichten, die Verfahren zur Herstellung einer Vorrichtung gemäß den zweiten Ausführungsformen der vorliegenden Erfindung veranschaulichen;
  • 8 ist eine Querschnittsansicht einer Vorrichtung gemäß dritten Ausführungsformen der vorliegenden Erfindung;
  • 9A bis 9J sind Querschnittsansichten, die Verfahren zur Herstellung einer Vorrichtung gemäß vierten Ausführungsformen der vorliegenden Erfindung wiedergeben;
  • 10 ist eine Querschnittsansicht einer Vorrichtung gemäß fünften Ausführungsformen der vorliegenden Erfindung;
  • 11 ist eine Querschnittsansicht einer Vorrichtung gemäß sechsten Ausführungsformen der vorliegenden Erfindung;
  • 12 zeigt eine Querschnittsansicht einer Vorrichtung gemäß siebten Ausführungsformen der vorliegenden Erfindung;
  • 13 zeigt eine Querschnittsansicht einer Vorrichtung gemäß achten Ausführungsformen der vorliegenden Erfindung;
  • 14 veranschaulicht eine Querschnittsansicht einer Vorrichtung gemäß neunten Ausführungsformen der vorliegenden Erfindung;
  • 15A bis 15F zeigen Querschnittsansichten, die Verfahren zur Herstellung einer Vorrichtung gemäß zehnten Ausführungsformen der vorliegenden Erfindung wiedergeben; und
  • 16A bis 16C zeigen Querschnittsansichten, die Verfahren zur Herstellung einer Vorrichtung gemäß elften Ausführungsformen der vorliegenden Erfindung veranschaulichen.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Erfindung wird nun im folgenden vollständiger unter Hinweis auf die beigefügten Zeichnungen beschrieben, in welchen Ausführungsformen der vorliegenden Erfindung gezeigt sind. Die Erfindung kann jedoch in vielfältigen unterschiedlichen Formen realisiert werden und ist nicht auf die hier dargestellten Ausführungsformen begrenzt. Vielmehr dienen diese Ausführungsformen dazu, eine vollständige und sorgfältige Offenbarung zu erreichen und den Rahmen der Erfindung Fachleuten voll zu vermitteln. In den Zeichnungen können die Größe und die relativen Größen von Schichten und Zonen der Übersichtlichkeit halber übertrieben dargestellt sein. Darüber hinaus umfaßt jede beschriebene und veranschaulichte Ausführungsform auch eine Ausführungsfom vom komplementären Leitfähigkeitstyp. Gleiche Bezugszeichen bezeichnen gleiche Elemente in den Zeichnungen.
  • Es sei darauf hingewiesen, daß dann, wenn ein Element als Schicht, Zone oder Substrat angegeben wird, welches "auf" einem anderen Element vorhanden ist, dieses direkt auf dem anderen Element vorhanden sein kann oder auch unter Zwischenfügung von Elementen vorhanden sein kann. Es sei darauf hingewiesen, daß dann, wenn ein Element als "verbunden" oder "gekoppelt" mit einem anderen Element dargestellt wird, dieses direkt angeschlossen oder mit dem anderen Element gekoppelt sein kann oder auch unter Zwischenfügung von Elementen. Ferner sei darauf hingewiesen, daß dann, wenn ein Teil eines Elements, wie beispielsweise eine Oberfläche einer leitenden Leitung, als "äußere" bezeichnet wird, diese auch dichter an der Außenseite des Substrats gelegen sein kann als andere Teile des Elements. Ferner können auch relative Ausdrücke wie "unterhalb" hier verwendet werden, um eine Beziehung von einer Schicht oder Zone zu einer anderen Schicht oder Zone relativ zu einem Substrat oder Basisschicht zu beschreiben, wie in den Figuren veranschaulicht ist. Es sei darauf hingewie sen, daß diese Ausdrücke dazu dienen sollen, unterschiedliche Orientierungen der Vorrichtung zusätzlich zu der Orientierung, die in den Figuren dargestellt ist, mit einzubeziehen. Schließlich kann der Ausdruck "direkt" auch bedeuten, daß keine zwischengefügten Elemente vorhanden sind.
  • Die 1A und 1B zeigen perspektivische Ansichten, die eine aktive Zone und eine Gateelektrode eines MOS-Transistors zeigen, der jeweils Vielfachkanäle aufweist, und zwar gemäß einigen Ausführungsformen der Erfindung.
  • Gemäß 1A enthält ein aktives Muster, welches auf einer Oberfläche eines integrierten Schaltungssubstrats, wie beispielsweise einem Halbleitersubstrat (nicht gezeigt), ausgebildet ist, eine Vielzahl von Kanälen 4a, 4b und 4c, die in einer vertikalen Richtung ausgebildet sind. Obwohl drei Kanäle 4a, 4b und 4c bei der Ausführungsform gezeigt sind, können auch zwei Kanäle ausgebildet sein oder es kann die Zahl der Kanäle größer als drei betragen.
  • Die Kanäle 4a, 4b und 4c besitzen eine vertikale gestapelte Struktur mit einer engen Weite. Eine Vielzahl an Tunneln 2a, 2b und 2c sind zwischen den Kanälen 4a, 4b und 4c ausgebildet. Es sind Source/Drain-Zonen 3 auf beiden Seiten des aktiven Musters ausgebildet, so daß diese mit der Vielzahl der Kanäle 4a, 4b und 4c verbunden sind.
  • Die Source/Drain-Zonen 3 sind so ausgebildet, dass sie eine größere Breite oder Weite haben als diejenige der Kanäle 4a, 4b und 4c. Zwischen den Source/Drain-Zonen 3 und den Kanälen 4a, 4b und 4c können Source/Drain-Erweiterungsschichten 5 ausgebildet sein, welche die Source/Drain-Zonen 4 mit den Kanälen 4a, 4b und 4c verbinden.
  • Spezieller ausgedrückt, umfaßt das aktive Muster die Source/Drain-Zonen 3 mit einer rechteckfönnigen Parallelepipegestalt mit einer relativ großen Weite oder Breite auf beiden Seiten des aktiven Musters. Es sei jedoch darauf hingewiesen, daß das aktive Muster irgendeine polygonale Gestalt haben kann, und daß die Seiten und vertikalen Bereiche (vertices) nicht gleich sein müssen. Eine Kanalzone mit einer Weite oder Breite schmäler als die rechteckförmige Parallelepipegestalt ist zwischen den Source/Drain-Zonen 3 ausgebildet, um die Source/Drain-Zonen 3 miteinander zu verbinden. Die Kanalzone enthält zwei Source/Drain-Erweiterungsschichten 5, die mit den Source/Drain-Zonen 3 verbunden sind. Zwei Source/Drain-Erweiterungsschichten 5 sind miteinander durch eine Vielzahl der Kanäle 4a, 4b und 4c verbunden, die in einer vertikalen Richtung ausgebildet sind. Die Vielzahl der Tunnel 2a, 2b und 2c sind zwischen den Kanälen 4a, 4b und 4c ausgebildet. Der unterste Tunnel 2a ist zwischen der untersten Kanalschicht 4a und dem darunter liegenden Flächenabschnitt des Halbleitersubstrats ausgebildet. Eine Nut 2' der Tunnelgestalt ist an dem obersten Kanal 4c ausgebildet.
  • Gemäß 1B ist eine Gateelektrode 6 auf dem aktiven Muster ausgebildet. Während sich die Gateelektrode 6 durch die Vielzahl der Tunnel 2a, 2b und 2c erstreckt und/oder diese Vielzahl an Tunneln füllt und auch die Tunnelnut 2', ist diese so ausgebildet, daß sie die Vielzahl der Kanäle 4a, 4b und 4c in einer vertikalen Richtung umgibt (das heißt einer Richtung senkrecht zu der Ausbildungsrichtung der Source/Drain-Zonen in der Ebene). Eine Gateisolierschicht 7 ist zwischen der Gateelektrode 6 und der Vielzahl der Kanäle 4a, 4b und 4c ausgebildet.
  • Das Halbleitersubstrat umfaßt Silizium (Si), Silizium-Germanium (SiGe), Silizium-auf-Isolator (SOI), Silizium-Germanium-auf-Isolator (SGOI) und/oder andere herkömmliche Substrate. Bei einigen Ausführungsformen umfaßt das Halbleitersubstrat einkristallines Si.
  • Die Kanäle 4a, 4b und 4c enthalten einen einkristallinen Halbleiterfilm, wie beispielsweise einen Siliziumfilm. Die Source/Drain-Zonen 3 enthalten einen selektiven epitaxialen Einkristallfilm oder einen leitenden Film, wie beispielsweise einen Polysiliziumfilm, einen Metallfilm, einen Metallsilizidfilm usw. Im Falle der Verwendung des selektiven epitaxialen Einzelkristallfilms oder des Polysiliziumfilms wird ein Fremd stoff in die Source/Drain-Zonen 3 ionenimplantiert, so daß die Source/Drain-Zonen 3 leitend sind.
  • Im Falle der Ausbildung der Source/Drain-Erweiterungsschichten 5 zwischen den Kanälen 4a, 4b und 4c und den Source/Drain-Zonen 3, wie dies in der Figur dargestellt ist, umfassen die Source/Drain-Zonen 3 bei einigen Ausführungsformen einen leitenden Film, wie beispielsweise einen Polysiliziumfilm, einen Metallfilm, einen Metallsilizidfilm usw., und die Source/Drain-Erweiterungsschicht 3 enthält einen selektiven epitaxialen Einkristallfilm.
  • Die Gateelektrode 6 enthält einen Polysiliziumfilm und kann eine Gatestapelschicht 8 enthalten, die auf der oberen Oberfläche der Gateelektrode 6 ausgebildet ist. Die Gatestapelschicht 8 enthält ein Metallsilizid zum Reduzieren eines Gatewiderstandes und/oder ein isolierendes Material zum Abdecken der Gateelektrode 6. Die Gateisolierschicht 7 enthält einen Thermaloxidfilm oder einen ONO-Film.
  • Bei einem MOS-Transistor gemäß einigen Ausführungsformen der vorliegenden Erfindung sind die Vielzahl der dünnen Kanäle 4a, 4b und 4c mit den Source/Drain-Zonen 3 verbunden, und die Source/Drain-Zonen 3 sind so ausgebildet, daß sie ein einheitliches Dotierungsprofil in einer Richtung senkrecht zu der Vielzahl der Kanäle 4a, 4b und 4c aufweisen, welches eine einheitliche Source/Drain-Übergangskapazität aufrecht erhalten kann, obwohl die Zahl der Kanäle erhöht ist. Während man somit die Übergangskapazität reduzieren oder minimieren kann, kann der Strom erhöht werden, um die Geschwindigkeit der Vorrichtung zu erhöhen.
  • Ferner kann der MOS-Transistor mit einer Gateelektrode erzeugt werden, die kleiner ist als eine Kanalweite oder -breite, was bei einigen Ausführungsformen der Fall ist, da die Gateelektrode 6 die Vielzahl der Kanäle 4a, 4b und 4c umgibt, was zu einer Verbesserung in der Vorrichtungsintegration führen kann.
  • Darüber hinaus werden bei einigen Ausführungsformen die Zonen des aktiven Musters, wo die Source/Drain-Zonen auszubilden sind, weggeätzt, bei denen das aktive Muster eine Vielzahl von Zwischenkanalschichten aufweist, die als Tunnel 2 dienen, und eine Vielzahl an Kanalschichten aufweist, die als Kanäle 4a, 4b und 4c dienen, die abwechselnd übereinander gestapelt sind. Es werden dann die geätzten Zonen geschaffen mit und/oder einem Auffüllen mit einem epitaxialen Einkristallsfilm und/oder einem leitenden Material, um die Source/Drain-Zonen 3 zu bilden. Somit kann lediglich das aktive Muster der Kanalzone zurück bleiben, so daß eine horizontale Länge des Tunnels 2, der mit der Gateelektrode gefüllt ist, innerhalb einer Gatelängenzone begrenzt werden kann, um dadurch einen hochintegrierten MOS-Transistor zu erhalten, der eine kleinere Gatelänge als eine Kanalweite oder -breite besitzt.
  • Ausführungsform 1
  • 2A zeigt eine Draufsicht auf eine Halbleitervorrichtung gemäß ersten Ausführungsformen der vorliegenden Erfindung. Die 2B und 2C sind Querschnittsansichten der Halbleitervorrichtung jeweils entsprechend der Linien AA' und BB' von 2A.
  • Gemäß den 2A bis 2C wird ein aktives Muster 30, welches Vielfachkanäle 44 enthält, die eine Vielzahl an Kanälen 44a und 44b umfassen, welche vertikal in der nach oben verlaufenden Richtung ausgebildet sind, auf einer Hauptfläche eines Substrats 10 ausgebildet, welches aus Silizium (Si), Silizium-Germanium (SiGe), Silizium-auf-Isolator (SOI), Silizium-Germanium-auf-Isolator (SGOI) und/oder anderen herkömmlichen Materialen/Schichten besteht. Die Source/Drain-Zonen 34 werden so ausgebildet, dass sie mit den Kanälen 44a und 44b an sich gegenüber liegenden Seiten des aktiven Musters 30 verbunden werden. Zwischen den Source/Drain-Zonen 34 und der Vielzahl der Kanäle 44a und 44b sind Source/Drain-Fortsetzungsschichten 32 ausgebildet, die mit den Source/Drain-Zonen 34 verbunden sind und mit den Kanälen 44 und 44b verbunden sind. Das heißt, die Source/Drain-Erweiterungsschichten 32 dienen als ein Überbrükkungsglied oder eine Überbrückungsverbindung der Source/Drain-Zonen 34 zu der Vielzahl der Kanäle 44a und 44b.
  • Es ist eine Vielzahl an Tunneln 42 zwischen der Vielzahl der Kanäle 44a und 44b ausgebildet. Der unterste Tunnel 42a ist zwischen der untersten Kanalschicht 44a und dem darunter liegenden Flächenabschnitt des Halbleitersubstrats ausgebildet, das heißt einer schwer dotierten Fremdstoffzone 12 des Substrats 10. Eine Nut 42c mit einer Tunnelgestalt ist auf dem obersten Kanal 44b ausgebildet.
  • Die Kanäle 44a und 44b können aus einem Halbleitermaterial bestehen, wie beispielsweise einem einkristallinen Si, während die Source/Drain-Zonen 34 ein leitendes Material aufweisen können, wie beispielsweise Polysilizium, Metall, Metallsilizid usw. Hierbei werden die Source/Drain-Fortsetzungsschichten 32 so ausgebildet, daß sie sich von den Kanälen 44a und 44b aus erstrecken, und zwar unter Verwendung des gleichen Materials wie im Falle der Kanäle 44a und 44b. Bei einigen Ausführungsformen bestehen die Source/Drain-Fortsetzungsschichten 32 aus einem selektiven epitaxialen einkristallinen Si.
  • Auf dem aktiven Muster 30 wird eine Gateelektrode 48 ausgebildet, so daß sie sich durch und/oder als Füllstoff durch den Tunnel 42 erstreckt, der die Vielzahl der Tunnel 42a und 42b umfaßt, die zwischen den Kanälen 44a und 44b ausgebildet sind und die Kanäle 44a und 44b in einer vertikalen Richtung umgeben. Eine Gateisolierschicht 46 wird zwischen der Gateelektrode 48 und den Kanälen 44a und 44b ausgebildet, das heißt auf den Innenflächen des Tunnels 42, und an den inneren Seitenwänden und den Bodenflächen der Nut 42 einer Tunnelgestalt. Bei einigen Ausführungsformen umfassen die Gateelektroden 48 ein Polysilizium und eine Gatestapelschicht 50 aus einem Metallsilizid, um den Gatewiderstand zu reduzieren, und diese Gatestapelschicht wird auf der oberen Oberfläche der Gateelektrode 48 ausgebildet.
  • Es werden Gatezonen 22 so hergestellt, daß sie die Source/Drain-Zonen 34 umgeben oder umschließen, ausgenommen der Kanalzone der Vielzahl der Kanäle 44a und 44b. Eine stark dotierte Zone 12 wird wird dem Hauptoberflächenabschnitt des Substrats 10 unter dem aktiven Muster 30, das heißt unter dem untersten Kanal 44a, ausgebildet. Die stark dotierte Zone 12 kann den Betrieb eines Bodentransistors, der einen kurzen Kanaleffekt bewirkt reduzieren oder verhindern.
  • Die 3A bis 3R zeigen Querschnittsansichten, die Verfahren zur Herstellung einer Halbleitervorrichtung gemäß ersten Ausführungsformen der vorliegenden Erfindung veranschaulichen. Die 4A bis 4G sind perspektivische Ansichten, die einige Schritte der Verfahren zur Herstellung einer Halbleitervorrichtung gemäß den ersten Ausführungsformen der vorliegenden Erfindung veranschaulichen.
  • Gemäß 3A wird ein Fremdstoff mit dem gleichen Leitfähigkeitstyp wie demjenigen des Substrats 10 in die Hauptfläche des Substrats 10 ionenimplantiert, um eine stark dotierte Zone (Quellenzone) 12 zu bilden, die den Betrieb eines Bodentransistors reduzieren oder verhindern kann. Das Substrat 10 besteht aus Silizium (Si), Silizium-Germanium (SiGe), Silizium-auf-Isolator (SOI), Silizium-Germanium-auf-Isolator (SGOI) und/oder anderen herkömmlichen Substraten/Schichten. Bei einigen Ausführungsformen enthält das Halbleitersubstrat 10 einkristallines Si.
  • Gemäß 3B werden eine Vielzahl von Zwischenkanalschichten 14 und eine Vielzahl an Kanalschichten 16 abwechselnd übereinander auf dem Substrat 10 aufgestapelt. Zuerst wird eine erste Zwischenkanalschicht 14a auf dem Substrat 10 gebildet und es wird dann eine erste Kanalschicht 16a auf der ersten Zwischenkanalschicht 14a hergestellt. Die oberste Zwischenkanalschicht 16c wird an einer obersten Position ausgebildet.
  • Die Kanalschichten 16 und die Zwischenkanalschichten 14 bestehen aus einkristallinen Halbleitermaterialien mit einer Ätzselektivität in bezug zueinander. Bei einigen Ausführungsformen werden die Kanalschichten 16 aus einem einkristallinen Si-Epitaxialfilm mit einer Dicke von etwa 300 Å gebildet und die Zwischenkanalschichten 14 werden aus einem einkristallinen Ge- oder einem einkristallinen SiGe-Epitaxialfilm mit einer Dicke von etwa 300 Å gebildet.
  • Das Wiederholen der Zahl und auch der Dicke der Kanalschichten 16 und der Zwischenkanalschichten 14 kann gesteuert werden, und zwar in Einklang mit dem Zweck eines herzustellenden Transistors. Bei einigen Ausführungsformen werden die Kanalschichten 16 und die Zwischenkanalschichten 14 abwechselnd übereinander in solcher Weise gestapelt, daß die Gesamtdicke etwa 1000 ~ 1500 Å erreicht. Um hier eine Kanaldotierung durchzuführen, können die Kanalschichten 16 aus einem dotierten Einkristall-Si-Epitaxialfilm gebildet werden.
  • Gemäß 3C werden die Vielzahl der Kanalschichten 16 und die Vielzahl der Zwischenkanalschichten 14 mit Hilfe eines fotolithographischen Prozesses in ein Muster gebracht, um ein voraktives (pre-active) Muster 18 zu bilden, mit einem ersten Kanalschicht-Vormuster (oder einem ersten vorläufigen Kanalschichtmuster) 16' und einem ersten Zwischenkanalschicht-Vormuster (oder einem ersten vorläufigen Zwischenkanalschichtmuster) 14'. Das erste Kanalschicht-Vormuster 16' umfaßt eine Vielzahl an ersten Kanalschichtmustern 16a' und 16b'. Das erste Zwischenkanalschicht-Vormuster 14' umfaßt eine Vielzahl von Zwischenkanalschichtmustern 14a', 14b' und 14c'. Es wird dann ein Ätzprozeß für eine ausreichende Zeitdauer durchgeführt, um einen Isoliergraben 20 mit einer Tiefe auszubilden, die tiefer ist als diejenige der Fremdstoffzone 12 in dem Substrat 10.
  • Als nächstes wird eine Oxidschicht mit Hilfe eines chemischen Dampfniederschlagsverfahrens (CVD) niedergeschlagen, um dadurch den Isoliergraben 20 auszufüllen. Die niedergeschlagene Oxidschicht kann planiert werden, und zwar mit Hilfe eines Rückätzprozesses oder mit Hilfe eines chemisch-mechanischen Polierprozesses (CMP), bis die Oberfläche des voraktiven Musters 18 freigelegt ist, wodurch dann Feldzonen 22 ausgebildet werden, welche das voraktive Muster 18 umgeben.
  • Gemäß 3D werden eine Ätzstoppschicht 23, eine Leer-(dummy)-Gateschicht 25 und eine Antireflexionsschicht 27 aufeinander folgend auf dem Substrat 10 aufgestapelt, welches das voraktive Muster 18 enthält. Die Ätzstoppschicht 23 wird bis zu einer Dicke von etwa 100 ~ 200 Å ausgebildet, und zwar durch ein Material mit einer Ätzselektivität in bezug auf die Dummy-Gateschicht 25, wie beispielsweise Siliziumnitrid. Die Ätzstoppschicht 23 spielt eine Rolle bei der Reduzierung oder Verhinderung, daß das darunter liegende voraktive Muster geätzt wird, und zwar während des Ätzvorganges der Dummy-Gateschicht 25. Die Dummy-Gateschicht 25 zum Festlegen einer Gatezone wird bis zu einer Dicke von etwa 1000 Å durch Siliziumoxid gebildet. Die Antireflexionsschicht 27 zum Reduzieren oder zum Verhindern einer Reflexion von Licht von dem unteren Substrat während eines fotolithographischen Prozesses wird bis zu einer Dicke von etwa 300 Å unter Verwendung von Siliziumnitrid ausgebildet.
  • Gemäß 3E werden mit Hilfe eines fotolithographischen Prozesses die Antireflexionsschicht 27, die Dummy-Gateschicht 25 und die Ätzstoppschicht 23 aufeinander folgend trocken weggeätzt, um eine Gate-Hartmaske 29 auszubilden, die ein Antireflexionsschichtmuster 28, ein Dummy-Gatemuster 26 und ein Ätzstoppschichtmuster 24 aufweist. Die Gate-Hartmaske 29 besitzt eine Weite oder Breite von etwa 0,2 ~ 0,3 μm und spielt eine Rolle bei einem Selbstausrichtvorgang der Source/Drain-Zonen zu der Kanalzone.
  • Gemäß 3F wird unter Verwendung der Gate-Hartmaske 29 als Ätzmaske das freigelegte voraktive Muster 18 weggeätzt, bis die Oberfläche des Substrats 10 freigelegt ist, so daß dadurch Zonen 30 festgelegt werden, wo die Source/Drain-Zonen auszubilden sind. Somit verbleibt lediglich die Kanalzone des voraktiven Musters 18 zurück. Zu diesem Zeitpunkt wird der Ätzprozeß für eine ausreichend lange Zeit durchgeführt, um den oberen Abschnitt des Halbleitersubstrats 10 zu ätzen, und zwar unter den vorragenden Bereich der schwer dotierten Zone 12.
  • Als ein Ergebnis werden ein aktives Kanalmuster 18a, welches ein zweites Kanalschichtmuster 16'' und ein zweites Zwischenkanalschichtmuster 14'' enthält, unter der Gate-Hartmaske 29 ausgebildet, wie in der Figur dargestellt ist. Das zweite Kanalschichtmuster 16'' besteht aus einer Vielzahl von zweiten Kanalschichtmustern 16a'' und 16b'', und das zweite Zwischenkanalschichtmuster 14'' besteht aus einer Vielzahl von Zwischenkanalschichtmustern 14a'', 14b'' und 14c''.
  • Bei einer herkömmlichen GAA-Struktur, bei der die aktive Zone nicht geätzt ist und als Source/Drain-Zonen verwendet wird, kann sich der Tunnel horizontal erstrecken, um die Länge der Gateelektrode zu vergrößern, wenn die Zwischenkanalschicht isotrop geätzt wird. Im Gegensatz dazu werden bei einigen Ausführungsformen der vorliegenden Erfindung die Zonen des aktiven Musters, wo die Source/Drain-Zonen auszubilden sind, geätzt und dann werden die geätzten Zonen mit einem leitenden Material aufgefüllt, um Source/Drain zu bilden. Da demzufolge die horizontale Länge der Zwischenkanalschichten 14, die das aktive Kanalmuster 18a bilden, innerhalb der Gatelängenzone begrenzt werden kann, kann verhindert werden, daß sich Tunnel horizontal erstrecken oder dies kann zumindest reduziert werden, wenn die zweiten Zwischenkanalschichten 14'' isotrop geätzt werden, um Tunnel bei einem nachfolgenden Prozeß auszubilden. Es kann somit ein hochintegrierter MOS-Transistor mit einer Gatelänge kleiner als einer Kanalbreite oder -weite erhalten werden.
  • Gemäß 3G wird selektiv epitaxial ein Einkristallfilm teilweise bis zu einer Dicke von etwa 300 bis 400 Å auf den Oberflächen der geätzten Zonen 30 des Halbleitersubstrats 10 wachsen gelassen und auch auf der Seite des aktiven Kanalmusters 18a, wodurch Source/Drain-Fortsetzungsschichten 32 ausgebildet werden. Hierbei wird der selektive epitaxiale Einkristallfilm durch ein Schräg-Ionenimplantationsverfahren dotiert, so daß jedes der zweiten Kanalschichtmuster 16a'' und 16b'' eine einheitliche Source/Drain-Fremdstoffkonzentration aufweist. In einigen Fällen wird mit oder ohne Durchführung der Ionenimplantation ein Dotierungsstoff von den Source/Drain-Zonen in fester Phase diffundiert, die in einem nachfolgenden Anlaßprozeß stark dotiert werden, um dadurch die Source/Drain-Fortsetzungsschichten 32 auszubilden, die eine einheitliche Source/Drain-Dotierungskonzentration in bezug zu jeder der Kanalschichten 16 aufweisen.
  • Gemäß 3H wird ein leitendes Material auf den Source/Drain-Fortsetzungsschichten 32 niedergeschlagen und bei einigen Ausführungsformen werden die geätzten Zonen 30 vollständig aufgefüllt, wodurch dann ein leitender Film gebildet wird. Es wird dann der leitende Film rückgeätzt, und zwar zu der Oberfläche des aktiven Kanalmusters 18a, um die Source/Drain-Zonen 34 zu bilden, die den stark dotierten leitenden Film aufweisen, und zwar lediglich innerhalb der geätzten Zonen 30. Bei einigen Ausführungsformen umfaßt das leitende Material ein dotiertes Polysilizium, Metall und/oder Metallsilizid. Wie oben beschrieben ist, besitzen bei einigen Ausführungsformen die Source/Drain-Zonen 34 ein einheitliches Dotierungsprofil, und zwar vertikal entlang dem aktiven Kanalmuster 18a, da die Source/Drain-Zonen 34 durch Niederschlagen gebildet werden. Dabei verbleiben Schwanzabschnitte 34a des leitenden Films für den Source/Drain-Bereich unter der Seite der Gate-Hartmaske 29 zurück.
  • Optional kann, um die Oberflächenrauhigkeit der Source/Drain-Fortsetzungsschichten 32 zu reduzieren, die den epitaxialen einkristallinen Film aufweisen, und um die Source/Drain-Fortsetzungsschichten 32 zu rekristallisieren, eine Wärmebehandlung bei einer hohen Temperatur in einer Wasserstoffumgebung (H2) durchgeführt werden, und zwar vor dem Niederschlagen des leitenden Filmes.
  • Gemäß 3I wird Siliziumnitrid niedergeschlagen, so daß es die Gate-Hartmaske 29 auf den Source/Drain-Zonen 34 bedeckt und auch die Feldzonen 22 bedeckt, wodurch eine Maskenschicht 35 gebildet wird. In bevorzugter Weise umfaßt die Maskenschicht 35 das gleiche Material wie dasjenige der obersten Schicht, welche die Gate-Hartmaske 29 bildet, das heißt ein Antireflexionsschichtmuster 28. Hierbei kann vor dem Niederschlagen der Maskenschicht 35 eine Oxidschicht durch Oxidieren von Oberflächenabschnitten der Source/Drain-Zonen 34 und des freigelegten Oberflächenabschnitts des aktiven Kanalmusters 18a der Kanalzone ausgebildet werden, und zwar mit Hilfe eines thermischen Oxidationsprozesses. Die Oxidschicht dient als eine Spannungspufferschicht.
  • Gemäß 3J wird, bis die Oberfläche des Dummy-Gatemusters 26 freigelegt ist, die Maskenschicht 3 durch Rückätzen oder durch chemisch-mechanisches Polieren entfernt, um Maskenmuster 36 zu bilden, welche das Dummy-Gatemuster 26 freilegen. 4a zeigt eine perspektivische Seitenansicht, die speziell den Schritt veranschaulicht, der in 3J gezeigt ist.
  • Gemäß 3K wird unter Verwendung der Maskenmuster 26 das Dummy-Gatemuster 26 selektiv entfernt, um einen Gategraben 38 zu bilden. Das Ätzstoppschichtmuster 24 reduziert oder verhindert, daß das darunter liegende voraktive Muster 18 während des Ätzprozesses gemäß der Beseitigung des Dummy-Gatemusters 26 geätzt wird. 4B zeigt eine perspektivische Seitenansicht, die speziell den Schritt veranschaulicht, der in 3K gezeigt ist.
  • Wenn gemäß 3L die leitenden Schwänze 34a unter den Seiten der Gate-Hartmaske 29 verbleiben, wird ein Oxidationsprozeß und/oder ein Feuchtätzprozeß ausgeführt, um die leitenden Schwänze 34a zu entfernen. Bei einigen Ausführungsformen wird der Oxidationsprozeß ausgeführt, um die leitenden Schwänze 34a in isolierende Schichten 40 umzuwandeln, so daß die leitenden Schwänze 34a daran gehindert werden, mit einer Gateelektrode einen Kurzschluß zu bilden, die bei einem nachfolgenden Prozeß hergestellt wird.
  • Gemäß 3M wird das Ätzstoppschichtmuster 24, welches durch den Gategraben 38 hindurch freigelegt ist, entfernt.
  • Wenn das aktive Kanalmuster 18a der Kanalzone nicht mit Fremdstoffen dotiert wird, wird örtlich eine Kanal-Ionenimplantation durch den Gategraben 38 hindurch ausgeführt, um dadurch das aktive Kanalmuster 18a der Kanalzone mit Fremdstoffen zu dotieren. Bei einigen Ausführungsformen wird die Kanal-Ionenimplantation in solcher Weise ausgeführt, daß der vorspringende Bereich innerhalb jedes der zweiten Kanalschichtmuster 16a'' und 16b'' ausgebildet wird. Hierbei bezeichnet das Bezugszeichen 41 die ionenimplantierten Kanalzonen. Ferner wird bei einigen Ausführungsformen die Kanal-Ionenimplantation in solcher Weise ausgeführt, daß jedes der zweiten Kanalschichtmuster 16a'' und 16b'' unterschiedliche Dotierungskonzentrationen zueinander erreichen, wodurch ein Transistor erzielt wird, der gemäß der angelegten Gatespannung arbeiten kann.
  • Als nächstes werden die Feldzonen 22 unter Verwendung der Source/Drain-Zonen 34 als Ätzmaske selektiv weggeätzt, um die Seiten des aktiven Kanalmusters 18a der Kanalzone freizulegen, wie in 4C gezeigt ist. 4C ist eine perspektivische Seitenansicht, die speziell einen Abschnitt zeigt, der in der Querschnittsansicht von 3M nicht gezeigt ist.
  • Gemäß 3N werden mit Hilfe eines isotropen Ätzprozesses die Vielzahl der Zwischenschichtmuster 14a'', 14b'' und 14c'' selektiv entfernt, um eine Vielzahl an Tunneln 42a und 42b auszubilden, die durch das aktive Kanalmuster 18a hindurch verlaufen, und um eine Tunnelnut 42c in einer Tunnelgestalt auszubilden, wobei die Tunnelnut 42c an einer obersten Position gelegen ist. Hierbei formen die zweiten Kanalschichtmuster 16a'' und 16b'' eine Vielzahl an Kanälen 44a und 44b. In bevorzugter Weise sind die Vielzahl der Tunnel 42a und 42b und die Vielzahl der Kanäle 44a und 44b so ausgebildet, daß sie die gleiche Weite oder Breite wie diejenige des Dummy-Gatemusters 26 haben, und zwar innerhalb eines Bereiches von etwa 50%.
  • 4D zeigt eine perspektivische Seitenansicht, die speziell den Schritt veranschaulicht, der in 3N gezeigt ist. Wie zu ersehen ist, werden die seitlichen Flächenabschnitte der Source/Drain-Fortsetzungsschichten 32 teilweise durch die Tunnel 42a und 42b freigelegt.
  • Gemäß 3O wird ein thermischer Oxidationsprozeß durchgeführt, um eine Gateisolierschicht 46 mit einer Dicke von etwa 10 ~ 70 Å auf den Oberflächen der Vielzahl der Kanäle 44a und 44b und der Innenfläche der Tunnelnut 42c auszubilden. 4E ist eine perspektivische Seitenansicht, die speziell den Schritt veranschaulicht, der in 3O gezeigt ist. Wie in der Figur dargestellt ist, ist auch die Gateisolierschicht 46 durchgehend auf einem Abschnitt der Oberflächen der Source-/Drain-Erweiterungsschichten 32 ausgebildet, die durch die Kanäle freigelegt sind.
  • Hierbei kann, um die Oberflächenrauhigkeit der Kanäle 44a und 44b zu reduzieren, eine Wärmebehandlung bei einer hohen Temperatur in einer Wasserstoff(H2)- oder Argon(Ar)-Umgebung durchgeführt werden, bevor die Gateisolierschicht 46 ausgebildet wird, wodurch die Rauhigkeit zwischen der Gateisolierschicht 46 und den Kanälen reduziert wird. Alternativ kann die Gateisolierschicht 46 aus Siliziumoxynitrid bestehen.
  • Gemäß 3P wird eine Gateelektrode 48 ausgebildet, um die Vielzahl der Tunnel 42a und 42b und die Tunnelnut 42c aufzufüllen und um die Vielzahl der Kanäle 44a und 44b zu umschließen. Bei einigen Ausführungsformen enthält die Gateelektrode 48 dotiertes Polysilizium. 4F zeigt eine perspektivische Seitenansicht, die speziell den Schritt wiedergibt, der in 3P gezeigt ist.
  • Gemäß 3Q wird eine Gatestapelschicht 50, die ein Metallsilizid enthält, um den Gatewiderstand zu reduzieren, auf der Polysilizium-Gateelektrode 48 ausgebildet. Hierbei kann die Gatestapelschicht 50 aus einem isolierenden Material zum Abdecken des Gates bestehen, z.B. aus Siliziumoxid oder Siliziumnitrid. 4G zeigt eine perspektivische Seitenansicht, die den Schritt gemäß 3Q veranschaulicht.
  • Gemäß 3R werden die Maskenmuster 46 entfernt und dann werden nachfolgende Prozesse, wie beispielsweise eine Metallverbindung, ausgeführt, um einen Vertikal-MOS-Transistor mit Vielfachkanälen zu vervollständigen. In einigen Fällen können die Maskenmuster 36 verbleiben, um als eine isolierende Isolierschicht zu dienen.
  • Ausführungsform 2
  • 5 ist eine vergrößerte Ansicht, die einen Abschnitt "A" in 3R zeigt. Gemäß 5 existiert bei dem Vertikal-MOS-Transistor der Ausführungsform 1 eine Gateisolierschicht 46 zwischen der Gateelektrode 48 und den Source/Drain-Zonen 34 (speziell den Source/Drain-Fortsetzungsschichten 32), um dadurch eine Überlappungskapazität zwischen der Gateelektrode 48 und den Source/Drain-Zonen 34 zu bewirken, wie durch ein Kondensatorsymbol ( ) gezeigt ist. Ein Vertikal-MOS-Transistor der vorliegenden Ausführungsformen ist dafür ausgelegt, um das Erzeugen der oben erläuterten Überlappungskapazität zu reduzieren oder zu unterdrücken.
  • 6A zeigt eine perspektivische Ansicht einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform, und 6B ist eine Querschnittsansicht entlang der Linie C-C' von 6A. Bei der vorliegenden Ausführungsform sind Gate-Abstandshalter 54 mit einem isolierenden Material zwischen der Gateelektrode 48 und den Source/Drain-Zonen 34 ausgebildet, um dadurch eine Erhöhung der Überlappungskapazität (siehe 5) zwischen der Gateelektrode 48 und den Source/Drain-Zonen 34 zu reduzieren oder zu verhindern. Bei der vorliegenden Ausführungsform sind die gleichen Elemente wie diejenigen der Ausführungsform 1 durch die gleichen Bezugszeichen versehen.
  • Gemäß den 6A und 6B wird ein aktives Muster 30, welches eine Vielzahl von Kanälen 44a und 44b enthält, vertikal in der Aufwärtsrichtung auf einer Hauptfläche eines Substrats 10 ausgebildet, welches aus Silizium (Si), Silizium-Germanium (SiGe), Silizium-auf-Isolator (SOI), Silizium-Germanium-auf-Isolator (SGOI) und/oder anderen herkömmlichen Substraten/Schichten besteht. Die Source/Drain-Zonen 34 sind mit der Vielzahl der Kanäle 44a und 44b auf beiden Seiten des aktiven Musters 30 verbunden. Zwischen den Source/Drain-Zonen 34 und der Vielzahl der Kanäle 44a und 44b sind Source/Drain-Fortsetzungsschichten 32 ausgebildet, die mit den Source/Drain-Zonen 34 verbunden sind und mit den Kanälen 44 und 44b verbunden sind.
  • Zwischen jedem der Kanäle 44a und 44b sind eine Vielzahl an Tunneln 42 mit einer Länge kürzer als der Kanallänge ausgebildet. Der unterste Tunnel 42a ist zwischen der untersten Kanalschicht 44a und dem darunter liegenden Flächenabschnitt des Sub strats ausgebildet, das heißt einer fremdstoffdotierten Zone 12. Eine Tunnelnut 42c mit einer Tunnelgestalt ist an dem obersten Kanal 44b ausgebildet.
  • 6C zeigt eine vergrößerte Ansicht, die einen Abschnitt "B" in 6B zeigt. Nachdem beide Seitenwände des Tunnels 42 und beide Seitenwände der Tunnelnut 42 ausgebildet wurden, werden zwei Gate-Abstandshalter 54 aus einer isolierenden Schicht so ausgebildet, daß jeder Gate-Abstandshalter eine Dicke (d) entsprechend der Hälfte der Differenz zwischen der Länge der Kanäle 44a und 44b und der Länge des Tunnels 42 aufweist, wie in 6C gezeigt ist. Über dem aktiven Muster 30 wird eine Gateelektrode 48 ausgebildet, die sich durch die Vielzahl der Tunnel 42a und 42d und die Tunnelnut 42c hindurch erstreckt und/oder diese auffüllt, und die Vielzahl der Kanäle 44a und 44b umschließt. Eine Gateisolierschicht 46 ist zwischen der Gateelektrode 48 und der Vielzahl der Kanäle 44a und 44b ausgebildet, das heißt auf der oberen Fläche und der unteren Fläche des Tunnels 42 und der unteren Fläche der Tunnelnut 42c, ausgenommen den Seitenwänden des Tunnels und den Seitenwänden der Tunnelnut.
  • Bei einigen Ausführungsformen enthält die Gateelektrode 48 Polysilizium und eine Gatestapelschicht 50, die aus einem Metallsilizid zusammengesetzt ist und auf der oberen Oberfläche der Gateelektrode 48 ausgebildet ist. Die Gatestapelschicht 50 ist so ausgebildet, daß sie den oberen Abschnitt der Seitenwände der Gateelektrode 48 umgibt, so daß die nutenartige Gateelektrode gebildet wird. Es werden Feldzonen 22 so ausgebildet, daß sie die Source/Drain-Zonen 34, ausgenommen der Kanalzone, welche die Vielzahl der Kanäle 44a und 44b enthält, umgeben.
  • Es wird eine schwer dotierte Zone 12 in dem Hauptflächenabschnitt des Substrats 10 unter dem aktiven Muster 30 ausgebildet, um dadurch den Betrieb eines Bodentransistors zu reduzieren oder zu verhindern.
  • Die 7A bis 7M sind Querschnittsansichten, welche Verfahren zur Herstellung einer Halbleitervorrichtung gemäß den zweiten Ausführungsformen der vorliegenden Erfindung veranschaulichen. Gemäß 7A sind in der gleichen Weise, wie dies in den 3A bis 3F der Ausführungsform 1 gezeigt ist, ein voraktives Muster 18, in welchem eine Vielzahl an Zwischenkanalschichten 14 und eine Vielzahl von Kanalschichten 16 abwechselnd übereinander gestapelt sind, und Feldzonen 22, welche das voraktive Muster 18 umgeben, auf einem Substrat 10 ausgebildet. Bei einigen Ausführungsformen enthalten die Zwischenkanalschichten 14 einkristallines Ge oder einen einkristallinen SiGe-Film, während die Vielzahl der Kanalschichten 16 einen einkristallinen Si-Film aufweisen.
  • Als nächstes wird eine Gate-Hartmaske für die Selbstausrichtung der Source/Drain-Zonen mit der Kanalzone auf dem voraktiven Muster 18 ausgebildet. Die Gate-Hartmaske besitzt ein Ätzstoppschichtmuster 24, ein Dummy-Gatemuster 26 und ein Antireflexionsschichtmuster 28, die aufeinander folgend aufgestapelt sind.
  • Unter Verwendung der Gate-Hartmaske wird das voraktive Muster 18 weggeätzt, bis die Oberfläche des Substrats 10 freigelegt ist, wodurch Zonen 30 definiert werden, wo die Source/Drain-Zonen auszubilden sind. Indem dies so ausgeführt wird, verbleibt lediglich die Kanalzone des voraktiven Musters 18 zurück. Der Ätzprozeß wird ferner für eine ausreichend lange Zeit durchgeführt, um den oberen Abschnitt des Halbleitersubstrats 10 bis unter den vorspringenden Bereich der stark dotierten Zone 12 zu ätzen.
  • Als ein Ergebnis wird ein aktives Kanalmuster 18a mit einem zweiten Kanalschichtmuster 16'' und ein zweites Zwischenkanalschichtmuster 14'' unter der Gate-Hartmaske 29 ausgebildet, wie dies in der Figur dargestellt ist. Das zweite Kanalschichtmuster 16'' besteht aus einer Vielzahl von zweiten Kanalschichtmustern 16a'' und 16b'' und das zweite Zwischenkanalschichtmuster 14'' besteht aus einer Vielzahl von Zwischenkanalschichtmustern 14a'', 14b'' und 14c''.
  • Gemäß 7B werden die zweiten Zwischenkanalschichtmuster 14'' selektiv seitlich geätzt, und zwar über die freiliegenden Seiten des aktiven Kanalmusters 18a, wodurch unterschnittene Zonen 31 gebildet werden. Eine Weite oder Breite der unter schnittenen Zone 31 wird bis zu einer Tiefe von etwa 500 ~ 700 Å von der Seitenwandoberfläche des originalen aktiven Kanalmusters 18a aus ausgebildet. Demzufolge werden eine Vielzahl von dritten Zwischenkanalschichtmustern 15a, 15b und 15c, die kürzer sind als die Länge der zweiten Kanalschichtmuster 16a'' und 16b'' aus der Vielzahl der zweiten Zwischenkanalschichtmuster 14a'', 14b'' und 14c'' gebildet.
  • Gemäß 7C wird eine Isolierschicht 52 so niedergeschlagen, daß die unterschnittenen Zonen 31 auf der gesamten Oberfläche der resultierenden Struktur aufgefüllt werden. Speziell wird ein isolierendes Material wie Siliziumoxid niedergeschlagen, um die unterschnittenen Zonen 31 des aktiven Kanalmusters 18a mit Hilfe eines chemischen Dampfniederschlagsverfahrens auszufüllen, wodurch die Isolierschicht 42 gebildet wird, welche die gesamte Oberfläche der resultierenden Struktur bedeckt, das heißt die gesamte innere Oberfläche der geätzten Zonen 30 inklusive der Seitenwände und der Oberfläche des aktiven Kanalmusters 18a.
  • Gemäß 7D wird die isolierende Schicht 52 rückgeätzt, um Gate-Abstandshalter 54 zu bilden, die aus einem isolierenden Material, wie beispielsweise Siliziumoxid, bestehen, die lediglich die unterschnittenen Zonen 31 ausfüllen.
  • Gemäß 7E wird in der gleichen Weise, wie dies in 3G der Ausführungsform 1 gezeigt ist, ein selektiver epitaxialer einkristalliner Film teilweise an den Oberflächen der geätzten Zonen 30 und den Seiten des aktiven Kanalmusters 18a wachsen gelassen, um dadurch die Source-/Drain-Erweiterungsschichten 32 zu bilden.
  • Dann wird in der gleichen Weise, wie dies in 3H der Ausführungsform 1 gezeigt ist, ein leitender Film, wie beispielsweise dotiertes Polysilizium, Metall oder Metallsilizid, auf der gesamten Oberfläche der resultierenden Struktur niedergeschlagen, inklusive den Source-/Drain-Erweiterungsschichten 32, und dann wird der leitende Film zurückgeätzt, um die Source/Drain-Zonen 34 zu bilden, welche die geätzten Zonen 30 füllen.
  • Bevor hier der leitende Film niedergeschlagen wird, kann ein Schräg-Ionenimplantationsverfahren durchgeführt werden, um die Source-/Drain-Erweiterungsschichten 32 des selektiven epitaxialen einkristallinen Films mit Fremdstoffen zu dotieren. Alternativ oder zusätzlich können die Source-/Drain-Erweiterungsschichten 32 dadurch dotiert werden, indem ein Dotierungsstoff festphasendiffundiert wird, und zwar aus den Source/Drain-Zonen, was bei einem nachfolgenden Anlaß- bzw. Wärmebehandlungsprozeß erfolgt. In jedem Fall können die Source/Drain-Fortsetzungsschichten 32 und die Source/Drain-Zonen 34 ein einheitliches Dotierungsprofil in einer Richtung senkrecht zu der Kanalzone aufweisen.
  • Gemäß 7F wird in der gleichen Weise, wie dies in 3I der Ausführungsform 1 gezeigt ist, Siliziumnitrid auf den Source/Drain-Zonen 34, dem aktiven Kanalmuster 18a der Kanalzone und dem Substrat 10 niedergeschlagen, wodurch eine Maskenschicht ausgebildet wird. Dann wird in der gleichen Weise, wie dies in 3J der Ausführungsform 1 gezeigt ist, die Maskenschicht planiert, bis die Oberfläche des Dummy-Gatemusters 26 freigelegt ist, wodurch ein Maskenmuster 36 gebildet wird, welches das Dummy-Gatemuster 26 freilegt.
  • Gemäß 7G wird das Dummy-Gatemuster 26 in der gleichen Weise, wie dies in 3K der Ausführungsform 1 gezeigt ist, selektiv entfernt, und zwar unter Verwendung des Maskenmusters 36, wodurch der Gategraben 38 gebildet wird. Hierbei verhindert das Ätzstoppschichtmuster 24, daß das darunter liegende aktive Kanalmuster 18a während des Ätzprozesses zum Entfernen des Dummy-Gatemusters 26 geätzt wird. Wenn leitende Schwänze 34a für den Source/Drain-Bereich unter den Seiten des Gatemusters 26 verbleiben, kann ein Oxidationsprozeß ausgeführt werden, um die leitenden Schwänze 34a in Isolierschichten 40 aus Siliziumoxid umzuwandeln, und zwar in der gleichen Weise, wie dies in 3L der Ausführungsform 1 gezeigt ist.
  • Gemäß 7H wird das Ätzstoppschichtmuster 24 durch den Gategraben 38 freigelegt und wird in der gleichen Weise entfernt, wie dies in 3M der Ausführungsfom 1 gezeigt ist. Wenn das aktive Kanalmuster 18a der Kanalzone nicht dotiert ist, wird ein Fremdstoff örtlich ionenimplantiert, und zwar durch den Gategraben 38 hindiirch, um dadurch das aktive Kanalmuster 18a der Kanalzone mit Fremdstoffen zu dotieren. In einigen Ausführungsformen wird die Kanal-Ionenimplantation in solcher Weise ausgeführt, daß der vorspringende Bereich innerhalb jeder der Kanalschichten 16'' ausgebildet wird. Alternativ wird bei einigen Ausführungsformen die Kanal-Ionenimplantation in solcher Weise ausgeführt, daß jedes der zweiten Kanalschichtmuster 16a'' und 16b'' eine unterschiedliche Dotierungskonzentration relativ zueinander haben, so daß dadurch die Transistoren sukzessive betrieben werden können, und zwar entsprechend der angelegten Gatespannung.
  • Es wird auf der gesamten Oberfläche der resultierenden Struktur ein Siliziumoxid niedergeschlagen, und zwar mit Hilfe eines chemischen Dampfniederschlagsverfahrens wodurch dann eine isolierende Schicht mit einer Dicke ausgebildet wird, die gleich ist mit oder etwas größer ist als die Breite oder Weite der Unterschneidungszone 31, z.B. etwa 500 ~ 700 Å Dicke. Dann wird die isolierende Schicht rückgeätzt, um die isolierenden Schicht-Abstandshalter 56 an den inneren Seitenwänden des Gategrabens 38 auszubilden. Die isolierenden Schicht-Abstandshalter 56 steuern die Kanalbreite und die Gatebreite.
  • Gemäß 7I werden in der gleichen Weise, wie dies in 3N der Ausführungsform 1 gezeigt ist, Feldzonen 22 selektiv geätzt, und zwar unter Verwendung der Source/Drain-Zonen 34 als Ätzmaske, wodurch die Seiten des aktiven Kanalmusters 18a der Kanalzone freigelegt werden. Dann werden die Vielzahl der dritten Zwischenkanalschichtmuster 15a, 15b und 15c selektiv mit Hilfe eines isotropen Ätzprozesses entfernt, wodurch eine Vielzahl an Tunneln 42a und 42b ausgebildet werden, die durch das aktive Kanalmuster 18a hindurch verlaufen, und eine Tunnelnut 42c ausgebildet wird, die an der obersten Position gelegen ist. Hierbei bilden die zweiten Kanalschichtmuster 16a'' und 16b'' eine Vielzahl an Kanälen 44a und 44b. Die Tunnel 42a und 42b werden in solcher Weise ausgebildet, daß sie eine Länge kürzer als die horizontale Länge der Kanäle 44a und 44b haben, und zwar auf Grund der Gate-Abstandshalter 54, die an den Seitenwänden derselben ausgebildet sind.
  • Gemäß 7J wird in der gleichen Weise, wie die in 3O von der Ausführungsform 1 gezeigt ist, ein thermischer Oxidationsprozeß ausgeführt, um eine Gateisolierschicht 46 an den Flächenabschnitten der Vielzahl der Kanäle 44a und 44b auszubilden (speziell der oberen Oberfläche und der unteren Oberfläche der Vielzahl der Tunnel 42a und 42b und der Bodenfläche der Tunnelnut 42c). Hierbei wird zum Reduzieren der Oberflächenrauhigkeit der Kanäle 44a und 44b eine Wärmebehandlung bei einer hohen Temperatur in einer Wasserstoff(H2)- oder Argon(Ar)-Umgebung durchgeführt, bevor die Gateisolierschicht 46 ausgebildet wird.
  • Gemäß 7K wird in der gleichen Weise, wie dies in 3P der Ausführungsform 1 gezeigt ist, eine Gateelektrode 48 ausgebildet, um die Tunnel 42a und 42b und die Tunnelnut 42c auszufüllen und um die Kanäle 44a und 44b zu umgeben. Bei einigen Ausführungsformen enthält die Gateelektrode 48 dotiertes Polysilizium.
  • Gemäß 7L werden die isolierenden Schicht-Abstandshalter 56 selektiv entfernt, um die obere Oberfläche und einen Abschnitt der Seitenwände der Gateelektrode 48 freizulegen. Das heißt, es verbleiben Abstandshalterrückstände 56a an dem unteren Abschnitt der Seitenwände der Gateelektrode 48.
  • Gemäß 7M wird in der gleichen Weise, wie dies in 3G der Ausführungsform 1 gezeigt ist, eine Gatestapelschicht 50 mit Metallsilizid zum Reduzieren eines Gatewiderstandes auf der oberen Oberfläche und einem Abschnitt der oberen Seitenwände der freigelegten Gateelektrode 48 ausgebildet. Hierbei ist die Weite oder Breite der Gatestapelschicht 50 die gleiche wie die Länge der Kanäle 44a und 44b, während die Breite oder Weite der Gateelektrode 48 die gleiche ist wie die Länge des Tunnels 42. Demzufolge wird ein nutenförmiges Gateprofil hergestellt, wobei die Gatestapelschicht 50 vorragt, und zwar verglichen mit der Gateelektrode 48. Das nutenförmige Gateprofil kann den Kontaktwiderstand zwischen der Gateelektrode 48 und der Gatestapelschicht 50 reduzieren.
  • Als nächstes werden die isolierenden Schicht-Abstandshalter 56 und die Maskenmuster 36 entfernt, wie dies in 6B gezeigt ist.
  • Gemäß den zweiten Ausführungsformen der vorliegenden Erfindung werden Gate-Abstandshalter 54, die aus einem isolierenden Material bestehen, zwischen der Gateelektrode 48 und den Source/Drain-Zonen 34 ausgebildet, welche die Überlappungskapazität zwischen der Gateelektrode und Source/Drain reduzieren können. Ferner kann der Kontaktwiderstand zwischen der Gateelektrode 48 und der Gatestapelschicht 50 reduziert werden, da die Gatestapelschicht 50 so ausgebildet ist, daß sie einen Abschnitt der Seitenwände der Gateelektrode 48 umgibt.
  • Ausführungsform 3
  • 8 zeigt eine Querschnittsansicht einer Vorrichtung gemäß dritten Ausführungsformen der vorliegenden Erfindung. Eine Vorrichtung der vorliegenden Ausführungsformen ist ähnlich der Vorrichtung der Ausführungsform 2 mit der Ausnahme, daß die Polysilizium-Gateelektrode 48 die gleiche Weite oder Breite wie diejenige der Gatestapelschicht 50a aufweist, die aus einem Metallsilizid besteht.
  • Eine Gateisolierschicht 46 wird in der gleichen Weise, wie dies in den 7A bis 7J der Ausführungsform 2 gezeigt ist, hergestellt. Danach wird eine Polysilizium-Gateelektrode 48 hergestellt, so daß sie sich durch die Vielzahl der Tunnel 42a und 42b und die Tunnelnut 42c hindurch erstreckt und/oder diese füllt, und um die Vielzahl der Kanäle 44a und 44b zu umschließen. Demzufolge wird die Polysilizium-Gateelektrode 48 so ausgebildet, daß sie die gleiche Weite oder Breite wie die horizontale Breite oder Weite der Tunnel 42a und 42b hat.
  • Nach der Ausbildung der Gatestapelschicht 50, die ein Metallsilizid aufweist, und zwar auf der Polysilizium-Gateelektrode 48, werden die isolierenden Schicht-Abstandshalter 56, die an den Seitenwänden des Gategrabens 38 ausgebildet sind, entfernt. Somit wird die Gatestapelschicht 50 so ausgebildet, daß sie die gleiche Weite oder Breite wie diejenige der Gateelektrode 48 besitzt.
  • Es wird dann in der gleichen Weise wie bei der Ausführungsform 1 ein leitendes Material niedergeschlagen und rückgeätzt, um die Source/Drain-Zonen 34 zu bilden, und zwar nach dem Wachsenlassen eines epitaxialen einkristallinen Films an den Seiten des aktiven Kanalmusters der Kanalzone, um die Source-/Drain-Erweiterungsschichten zu bilden. Alternativ sind die geätzten Zonen des aktiven Musters mit einem epitaxialen einkristallinen Film versehen oder mit diesem gefüllt oder auch mit einem leitenden Material versehen oder gefüllt, wie beispielsweise einem dotierten Polysilizium, Metall, Metallsilizid usw., um dadurch die Source/Drain-Zonen 34 zu bilden, wie in 8 gezeigt ist.
  • Ausführungsform 4
  • Die 9A bis 9J zeigen Querschnittsansichten, die Verfahren zur Herstellung von Halbleitervorrichtungen gemäß vierten Ausführungsformen der vorliegenden Erfindung veranschaulichen. Bei den vorliegenden Ausführungsformen sind gleiche Elemente wie diejenigen, die bei der Ausführungsform 1 gezeigt sind, mit den gleichen Bezugszeichen versehen.
  • Gemäß 9A werden in der gleichen Weise wie in den 3A bis 3F der Ausführungsform 1 gezeigt ist, ein voraktives Muster 18, in welchem eine Vielzahl von Zwischenkanalschichten 14 und eine Vielzahl von Kanalschichten 16 abwechselnd übereinander gestapelt sind, und Feldzonen 22, welche das voraktive Muster 18 umgeben, auf einem Halbleitersubstrat 10 ausgebildet. Bei einigen Ausführungsformen umfassen die Zwischenkanalschichten 14 einen einkristallinen Ge-Film oder einen einkristallinen SiGe-Film, während die Kanalschichten 16 einen einkristallinen Si-Film aufweisen.
  • Als nächstes werden eine Gate-Hartmaske 29, die aus einem Ätzstoppschichtmuster 24 besteht, ein Dummy-Gatemuster 26 und ein Antireflexionsschichtmuster 28 auf dem voraktiven Muster 18 ausgebildet.
  • Unter Verwendung der Gate-Hartmaske 29 wird das voraktive Muster 18 weggeätzt, bis die Oberfläche des Substrats 10 freigelegt ist, wodurch Zonen 30 gebildet werden, in denen Source/Drain-Zonen auszubilden sind. Es wird somit auf der Kanalzone unter der Gate-Hartmaske 29 ein aktives Kanalmuster 18a mit einem zweiten Kanalschichtmuster 16'' und einem zweiten Zwischenkanalschichtmuster 14'' aus dem voraktiven Muster 18 gebildet, wie dies dargestellt ist. Das zweite Kanalschichtmuster 16'' besteht aus einer Vielzahl von zweiten Kanalschichtmustern 16a'' und 16b'' und das zweite Zwischenkanalschichtmuster 14'' besteht aus einer Vielzahl von Zwischenkanalschichtmustern 14a'', 14b'' und 14c''. Es wird ferner ein Ätzprozeß für eine ausreichend lange Zeitdauer durchgeführt, um den oberen Abschnitt des Substrats 10 zu ätzen, und zwar bis unter den vorspringenden Bereich der stark dotierten Zone 12.
  • Danach wird eine Oxidationsblockierschicht 58 aus einem Material mit einer Ätzselektivität in Bezug auf die Feldzonen 22, wie beispielsweise Siliziumnitrid, auf der inneren Oberfläche der geätzten Zonen 30 ausgebildet, ebenso auf der Oberfläche des aktiven Kanalmusters 18a und den Oberflächen der Feldzonen 22.
  • Gemäß 9B wird die Oxidationsblockierschicht 58 anisotrop weggeätzt, um Antioxidations-Abstandshalter 58a lediglich an den Seitenwänden des aktiven Kanalmusters 18a und den inneren Seiten der geätzten Zonen 30 auszubilden und um gleichzeitig die Oberfläche 59 des Halbleitersubstrats 10 der geätzten Zonen 30 freizulegen, das heißt die Böden von Source/Drain.
  • Gemäß 9C wird mit Hilfe eines thermischen Oxidationsprozesses die freigelegte Oberfläche des Substrats 59 oxidiert, um Isolierschichtmuster 60 zu bilden, die aus Siliziumoxid bestehen, und zwar lediglich an den Böden von Source/Drain. Gemäß 9D werden die Antioxidations-Abstandshalter 58a selektiv mit Hilfe eines Feuchtätzprozesses entfernt, wie beispielsweise durch Abstreifen mit Phosphorsäure. Gemäß 9E wird in der gleichen Weise, wie dies in 3G der Ausführungsform 1 gezeigt ist, ein selektiver epitaxialer Einkristallfilm teilweise an den Seiten des aktiven Kanalmusters 18a wachsen gelassen, um die Source-/Drain-Erweiterungsschichten 32a zu bilden.
  • Es wird dann in der gleichen Weise, wie dies in 3H der Ausführungsform 1 gezeigt ist, ein leitender Film, wie beispielsweise dotiertes Polysilizium, Metall, Metallsilizid usw., auf der Oberfläche der resultierenden Struktur niedergeschlagen, welche die Source/Drain-Fortsetzungsschichten 32a enthält und es erfolgt dann ein Rückätzen, um die Source/Drain-Zonen 34a zu bilden, welche die geätzten Zonen 30 auffüllen. Hierbei wird der epitaxiale einkristalline Film dick an den Seiten des aktiven Kanalmusters 18a wachsen gelassen, da dieser lediglich auf der Siliziumzone wächst, und zwar exklusive der Isolierschichtmuster 60. Daher kann ein Schwanz 34a des leitenden Films für Source/Drain nicht unter den Seitenwänden des Dummy-Gatemusters 26 zurückbleiben, was im Gegensatz zu den Ausführungsformen 1 bis 3 steht.
  • Bevor hierbei der leitende Film niedergeschlagen wird, kann eine Schräg-Ionenimplantation ausgeführt werden, um die Source-/Drain-Erweiterungsschichten 32a zu dotieren, die aus dem selektiven epitaxialen einkristallinen Film bestehen, und zwar mit Fremdstoffen zu dotieren. Alternativ oder zusätzlich können die Source-/Drain-Erweiterungsschichten 32 dadurch dotiert werden, indem eine Festphasendiffusion eines Dotierungsstoffes erfolgt, und zwar aus den Source/Drain-Zonen bei einem nachfolgenden Anlaß- bzw. Wärmebehandlungsprozeß. In beiden Fällen können die Source-/Drain-Erweiterungsschichten 32a und die Source/Drain-Zonen 34a ein einheitliches Dotierungsprofil in einer Richtung senkrecht zu der Kanalzone besitzen.
  • Gemäß 9F wird in der gleichen Weise, wie dies in 3I der Ausführungsform 1 gezeigt ist, Siliziumnitrid auf den Source/Drain-Zonen 34a, dem aktiven Kanalmuster 18a der Kanalzone und dem Substrat 10 niedergeschlagen, wodurch eine Maskenschicht gebildet wird. Dann wird die Maskenschicht planiert, bis die Oberfläche des Dummy-Gatemusters 26 freigelegt ist, wodurch ein Maskenmuster 36 gebildet wird, welches das Dummy-Gatemuster 26 freilegt.
  • Gemäß 9G wird in der gleichen Weise, wie dies in 3K der Ausführungsform 1 gezeigt ist, das Dummy-Gatemuster 26 selektiv unter Verwendung des Maskenmusters 36 entfernt, wodurch ein Gategraben 38 gebildet wird. Dann wird das Ätzstoppschichtmuster 24, welches durch den Gategraben 38 freiliegend ist, entfernt. Wenn das aktive Kanalmuster 18a der Kanalzone nicht dotiert ist, wird ein Fremdstoff örtlich durch den Gategraben 38 ionenimplantiert, um dadurch das aktive Kanalmuster 18a der Kanalzone zu dotieren. Bei einigen Ausführungsformen wird die Kanal-Ionenimplantation in einer solchen Weise ausgeführt, daß der vorspringende Bereich innerhalb jeder der Kanalschichten 16'' ausgebildet wird. Alternativ wird bei anderen Ausführungsformen die Kanal-Ionenimplantation in einer solchen Weise ausgeführt, daß die Kanalschichten 16'' eine unterschiedliche Dotierungskonzentration untereinander aufweisen, so daß der erhaltene Transistor sukzessive gemäß der angelegten Gatespannung arbeitet.
  • Um nun auf 9H einzugehen, so werden in der gleichen Weise, wie dies in 3M der Ausführungsform 1 gezeigt ist, die Feldzonen 22 selektiv geätzt, und zwar unter Verwendung der Source/Drain-Zonen 34a als Ätzmaske, wodurch die Seiten des aktiven Kanalmusters 18a der Kanalzone freigelegt werden. Dann werden in der gleichen Weise, wie dies in 3N der Ausführungsform 1 gezeigt ist, die Vielzahl der Zwischenkanalschichtmuster 14a'', 14b'' und 14c'' selektiv mit Hilfe eines isotropen Ätzprozesses entfernt, wodurch eine Vielzahl von Tunneln 42 und 42b ausgebildet werden, die durch das aktive Kanalmuster 18a hindurch verlaufen, und eine Tunnelnut 42c ausgebildet wird, die an einer obersten Position gelegen ist. Hierbei bilden die zweiten Kanalschichtmuster 16a'' und 16b'' eine Vielzahl an Kanälen 44a und 44b.
  • Gemäß 9I wird in der gleichen Weise, wie dies in 3O der Ausführungsform 1 gezeigt ist, ein thermischer Oxidationsprozeß durchgeführt, um eine Gateisolierschicht 46 auf den Oberflächen der Vielzahl der Kanäle 44a und 44b auszubilden (speziell inklusive der Vielzahl der Tunnel 42a und 42b und der Tunnelnut 42c). Hierbei kann, um die Oberflächenrauhigkeit der Kanäle 44a und 44b zu reduzieren, eine Wärmebehandlung bei einer hohen Temperatur in einer Wasserstoff(H2)- oder Argon(Ar)-Umgebung durchgeführt werden, und zwar bevor die Gateisolierschicht 46 ausgebildet wird.
  • Dann wird in der gleichen Weise, wie dies in 3P der Ausführungsform 1 gezeigt ist, eine Polysilizium-Gateelektrode 48 ausgebildet, so daß sie sich durch die Tunnel 42a und 42b und die Tunnelnut 42c hindurch erstreckt und/oder diese auffüllt, und damit diese die Vielzahl der Kanäle 44a und 44b umschließt. Es wird dann eine Gatestapelschicht 50, die aus Metallsilizid zum Reduzieren des Gatewiderstandes besteht, oben auf der Polysilizium-Gateelektrode 48 ausgebildet.
  • Um nun auf 9J einzugehen, so wird in der gleichen Weise, wie dies in 3R der Ausführungsform 1 gezeigt ist, das Maskenmuster 36 entfernt und es werden dann nachfolgende Prozesse, wie beispielsweise ein Metallverbindungsprozeß, durchgeführt, um den Vertikal-MOS-Transistor zu vervollständigen.
  • Gemäß den vierten Ausführungsformen der vorliegenden Erfindung werden die Isolierschichtmuster 60 an den Böden der Source/Drain-Zonen ausgebildet, um dadurch die Source/Drain-Übergangskapazität zu reduzieren.
  • Ausführungsform 5
  • 10 ist eine Querschnittsansicht einer Vorrichtung gemäß fünften Ausführungsformen der vorliegenden Erfindung. Bei den vorliegenden Ausführungsformen sind die gleichen Elemente, die bei der Ausführungsform 1 vorkommen, mit den gleichen Bezugszeichen bezeichnet.
  • Bei den vorliegenden Ausführungsformen wirr nach der Durchführung der Prozesse in der gleichen Weise, wie dies in den 3A bis 3F der Ausführungsform 1 gezeigt ist, ein voraktives Muster 18 weggeätzt, um dadurch geätzte Zonen 30 zu bilden, wobei Source/Drain-Zonen gebildet werden und auch ein aktives Kanalmuster 18a entsteht. Dann werden die geätzten Zonen 30 mit einem selektiven Epitaxial-Einkristall-Film gefüllt, um die Source/Drain-Zonen 34 zu bilden. Als nächstes werden in der gleichen Weise, wie dies in den 3I bis 3R gezeigt ist, nachfolgende Prozesse durchgeführt, um die Halbleitervorrichtung herzustellen.
  • Demzufolge ist die vorliegende Ausführungsform ähnlich der Ausführungsform 1 mit der Ausnahme, daß die geätzten Zonen 30 komplette mit Hilfe eines Epitaxialverfahrens gefüllt werden, um die Source/Drain-Zonen 34 zu bilden, und zwar ohne Ausbildung zusätzlicher Source-/Drain-Erweiterungsschichten.
  • Bei der vorliegenden Ausführungsform können Gate-Abstandshalter 54, die aus einem Isoliermaterial bestehen, zwischen einer Gateelektrode 48 und den Source/Drain-Zonen 34 ausgebildet werden, und zwar durch Kombinieren eines Verfahrens, welches bei der Ausführungsform 2 oder 3 gezeigt ist. Darüber hinaus können Isolierschichtmuster 60 an den Böden der Source/Drain-Zonen 34 ausgebildet werden, und zwar durch Kombinieren eines Verfahrens, welches bei der Ausführungsform 4 gezeigt ist.
  • Ausführungsform 6
  • 11 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß sechsten Ausführungsformen der vorliegenden Erfindung. Bei den vorliegenden Ausführungsformen sind die gleichen Elemente wie diejenigen bei der Ausführungsform 1 mit den gleichen Bezugszeichen versehen.
  • Die Halbleitervorrichtung der vorliegenden Ausführungsformen ist ähnlich derjenigen der Ausführungsform 5, bei welcher ein voraktives Muster 18 weggeätzt wird, um geätzte Zonen 30 für Source/Drain und ein aktives Kanalmuster 18a zu bilden, und zwar in der gleichen Weise, wie dies in den 3A bis 3F der Ausführungsform 1 gezeigt ist, mit der Ausnahme, daß der leitende Film, wie beispielsweise ein dotiertes Polysilizium, Metall, Metallsilizid usw., niedergeschlagen wird und dann zurückgeätzt wird, um die Source/Drain-Zonen 34 an den geätzten Zonen 30 auszubilden, anstelle eines Ausfüllens der geätzten Zonen 30 mit einem selektiven epitaxialen einkristallinen Film, wie dies bei der Ausführungsform 5 gezeigt ist.
  • Bei den vorliegenden Ausführungsformen kann es unnötig sein, zusätzliche Source-/Drain-Erweiterungsschichten in der gleichen Weise wie bei der Ausführungsform 5 auszubilden. Ferner kann ein Vertikal-MOS-Transistor mit Vielfachkanälen dadurch erhalten werden, indem ein Verfahren, welches bei der Ausführungsform 2, der Ausführungsform 3 oder der Ausführungsform 4 gezeigt ist, mit der Ausführungsform 6 kombiniert wird.
  • Ausführungsform 7
  • 12 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß siebten Ausführungsformen der vorliegenden Erfindung. Die Halbleitervorrichtung der vorliegenden Ausführungsform ist ähnliche derjenigen der Ausführungsform 5 mit der Ausnahme, daß die Zahl der Kanäle 44 und die Dicke der Tunnel verschieden sind von derjenigen der Halbleitervorrichtung, die bei der Ausführungsform 5 gezeigt ist, indem nämlich die Dicke und die jeweilige Zahl der Zwischenkanalschichten und der Kanalschichten, die das aktive Muster bilden, gesteuert werden.
  • Ausführungsform 8
  • 13 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß achten Ausführungsformen der vorliegenden Erfindung. Die Halbleitervorrichtung der vorliegenden Ausführungsformen ist auf einer Oxidschicht 70 eines SOI-Substrats in der gleichen Weise ausgebildet, wie dies bei der Ausführungsform 5 oder der Ausführungsform 6 gezeigt ist.
  • Spezieller ausgedrückt, wird ein Vertikal-MOS-Transistor mit einem aktiven Kanalmuster geschaffen, der eine Vielzahl an Kanälen 44a, 44b und 44c auf der Oxid schicht 70 des SOI-Substrats aufweist, wobei Tunnel zwischen jedem der Kanäle zwischengefügt sind und Source/Drain-Zonen 34 ausgebildet sind, um eine Verbindung mit der Vielzahl der Kanäle 44a, 44b und 44c auf beiden Seiten des aktiven Kanalmusters herzustellen, und wobei eine Gateelektrode 48 auf dem aktiven Kanalmuster ausgebildet ist, so daß sie sich durch die Tunnel hindurch erstreckt oder diese füllt, und die Vielzahl der Kanäle 44a, 44b und 44c umschließt.
  • Der Vertikal-MOS-Transistor kann dadurch erhalten werden, indem man ein Verfahren, welches bei den anderen früheren Ausführungsformen gezeigt ist, kombiniert. Wie dies für Fachleute auf dem vorliegenden Gebiet gut bekannt ist, besitzt das SOI-Substrat ein unteres Halbleitersubstrat (nicht gezeigt) und eine eingegrabene Oxidschicht 70, die auf dem Substrat ausgebildet ist.
  • Bei den vorliegenden Ausführungsformen sind eine Vielzahl von Zwischenkanalschichten, die aus einkristallinem Ge oder einem einkristallinen SiGe-Film bestehen, und eine Vielzahl an Kanalschichten, die einen einkristallinen Si-Film aufweisen, abwechselnd aufeinander gestapelt, und zwar auf der eingegrabenen Oxidschicht 70. Dann werden die Vielzahl der Zwischenkanalschichten und die Vielzahl der Kanalschichten in ein Muster gebracht, um ein voraktives Muster zu bilden.
  • Ausführungsform 9
  • 14 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß neunten Ausführungsformen der vorliegenden Erfindung. Die Halbleitervorrichtung der vorliegenden Ausführungsformen sind ähnlich denjenigen, die in 5 in Verbindung mit der Ausführungsform 5 gezeigt sind, mit der Ausnahme, daß die Dicke (t) des untersten Tunnels, der mit einer Gateelektrode 48 gefüllt ist, dicker ausgebildet ist als die anderen Tunnel, um dadurch den Betrieb eines parasitären Transistors des untersten Kanals 44a zu reduzieren oder zu verhindern. Die gleichen Bezugszeichen bezeichnen gleiche Elemente.
  • Spezieller ausgedrückt, wird bei dem Prozeß, der gemäß 3B der Ausführungsform 1 veranschaulicht ist und durchgeführt wird, die Dicke (t) der untersten Zwischenkanalschicht 14a dicker ausgeführt als die Dicke der anderen Zwischenkanalschichten 14b und 14c, wenn eine Vielzahl der Zwischenkanalschichten 14 und eine Vielzahl der Kanalschichten 16 abwechselnd übereinander gestapelt werden, und zwar auf dem Halbleitersubstrat 10. In der gleichen Weise, wie dies in den 3D bis 3F der Ausführungsform 1 gezeigt ist, werden die Vielzahl der Zwischenkanalschichten 14 und die Vielzahl der Kanalschichten 16 in ein Muster gebracht, um ein voraktives Muster 18 auszubilden, und dann wird das voraktive Muster 19 weggeätzt, bis die Oberfläche des Substrats 10 freigelegt ist, wodurch Zonen festgelegt werden, in welchen die Source/Drain-Zonen auszubilden sind und gleichzeitig ein aktives Kanalmuster 18a gebildet wird, welches die Zwischenkanalschichtmuster und Kanalschichtmuster enthält.
  • In der gleichen Weise wie bei der Ausführungsform 5 wird ein epitaxialer einkristalliner Film wachsen gelassen, um die geätzten Zonen aufzufüllen, und dann erfolgt eine Dotierung zu dem oberen Abschnitt der unteren Zwischenkanalschicht hin, wodurch dann die Source/Drain-Zonen 34 gebildet werden. Nachfolgende Prozesse sind ähnlich den Prozessen, die bei den oben beschriebenen Ausführungsformen durchgeführt werden.
  • Ausführungsform 10
  • Die 15A bis 15E sind Querschnittsansichten, welche Verfahren zur Herstellung einer Halbleitervorrichtung gemäß zehnten Ausführungsformen der vorliegenden Erfindung veranschaulichen.
  • Gemäß 15A wird in der gleichen Weise, wie dies in den 3A bis 3C der Ausführungsform 1 gezeigt ist, ein voraktives Muster 18, in welchem eine Vielzahl von Zwischenkanalschichten 14 und eine Vielzahl von Kanalschichten 16 abwechselnd miteinander aufgestapelt sind, und Feldzonen 22, die das voraktive Muster 18 umgeben, auf einem Substrat 10 ausgebildet. Bei einigen Ausführungsformen umfassen die Vielzahl der Zwischenkanalschichten 14 einkristallines Ge oder einen einkristallinen SiGe-Film, während die Vielzahl der Kanalschichten 16 einen einkristallinen Si-Film aufweisen.
  • Danach wird in der gleichen Weise, wie dies in den 3D und 3E bei der Ausführungsform 1 gezeigt ist, eine Gate-Hartmaske 29 mit einem Dummy-Gatemuster (nicht gezeigt) auf dem voraktiven Muster ausgebildet.
  • In der gleichen Weise, wie dies in 3F der Ausführungsform 1 gezeigt ist, wird das voraktive Muster 18 weggeätzt, und zwar unter Verwendung der Gate-Hartmaske 29, bis die Oberfläche des Substrats 10 freigelegt ist, wodurch Zonen 30 ausgebildet werden, in denen Source/Drain auszubilden sind. Als ein Ergebnis verbleibt lediglich das voraktive Muster 18 der Kanalzone zurück.
  • Dann wird in der gleichen Weise, wie dies in 3G der Ausführungsform 1 gezeigt ist, ein selektiver epitaxialer einkristalliner Film teilweise an den Seiten des voraktiven Musters 18 wachsen gelassen und auch an der freigelegten Oberfläche des Substrats 10, wodurch Source/Drain-Fortsetzungsschichten oder -Erweiterungsschichten 32 gebildet werden. Es kann eine Schräg-Ionenimplantation ausgeführt werden, um die Source-/Drain-Erweiterungsschichten 32 mit Fremdstoffen zu dotieren.
  • Als nächstes wird, wie in 15A gezeigt ist, Siliziumnitrid auf der gesamten Oberfläche der resultierenden Struktur niedergeschlagen, um eine erste isolierende Schicht 62 zu bilden. Spezieller ausgedrückt, wird die erste isolierende Schicht 62, die aus einem isolierenden Material besteht, welches eine Ätzselektivität in bezug auf das voraktive Muster 18 und die Feldzonen 22 hat, z.B. Siliziumnitrid, auf der gesamten Oberfläche des Substrats inklusive der Feldzonen 22 und den Source-/Drain-Erweiterungsschichten 32 ausgebildet.
  • Gemäß 15B wird eine zweite isolierende Schicht 64 auf der ersten isolierenden Schicht 62 niedergeschlagen, um gemäß einigen Ausführungsformen in ausreichen der Weise die Zonen aufzufüllen, wo Source/Drain auszubilden sind, und zwar zwischen den Source-/Drain-Erweiterungsschichten 32 und den Feldzonen 22. Die zweite isolierende Schicht 64 besteht aus einem Material mit einer Ätzselektivität in Bezug auf die erste isolierende Schicht 62. Bei einigen Ausführungsformen besteht die zweite isolierende Schicht 64 aus dem gleichen Material wie dasjenige, welches die Feldzonen 62 bildet, z.B. aus Siliziumoxid.
  • Gemäß 15C wird die zweite isolierende Schicht 64 zu dem untersten Tunnel hin rückgeätzt, wodurch zweite Isolierschichtmuster 64a an den Böden der Zonen ausgebildet werden, wo Source/Drain auszubilden sind.
  • Gemäß 15D wird unter Verwendung der zweiten Isolierschichtmuster 64a als Ätzmaske die erste isolierende Schicht 62 rückgeätzt, um erste Isolierschichtmuster 62a unter jedem der zweiten Isolierschichtmuster 64a auszubilden.
  • Gemäß 15E werden die Zonen, wo Source/Drain auszubilden ist, und zwar zwischen den Feldzonen 22 und den Source/Drain-Fortsetzungsschichten 32, ein leitender Film wie dotiertes Polysilizium, Metall, Metallsilizid usw. vorgesehen oder diese Zonen werden damit gefüllt, um dadurch die Source/Drain-Zonen 34 zu bilden.
  • Als nächstes wird die Halbleitervorrichtung in der gleichen Weise, wie dies in den 3I bis 3R der Ausführungsform 1 gezeigt ist, so, wie in 15F dargestellt ist, hergestellt.
  • Gemäß den vorliegenden Ausführungsformen werden eine isolierende Schicht Stapelstruktur mit dem ersten Isolierschichtmuster 62a und dem zweiten Isolierschichtmuster 64a an den Böden der Source/Drain-Zonen 34 ausgebildet, was die Source/Drain-Übergangskapazität reduzieren kann.
  • Ausführungsform 11
  • Die 16A bis 16C sind Querschnittsansichten, welche Halbleitervorrichtungen und Verfahren zur Herstellung derselben gemäß elften Ausführungsformen der vorliegenden Erfindung veranschaulichen. Bei den vorliegenden Ausführungsformen sind die gleichen Elemente wie diejenigen der Ausführungsformen 1 bis 10 mit den gleichen Bezugszeichen versehen.
  • Gemäß 16A wird beispielsweise mit Hilfe eines chemischen Dampfniederschlagsverfahrens eine Oxidschicht 80 auf einem Halbleitersubstrat 10 gebildet, welches aus Silizium (Si), Silizium-Germanium (SiGe), Silizium-auf-Isolator (SOI), Silizium-Germanium-auf-Isolator (SGOI) und/oder anderen herkömmlichen Substraten/Schichten besteht.
  • Gemäß 16B wird ein Fotoresistfilm auf der Oxidschicht 80 aufgeschichtet und dann belichtet und entwickelt, um Fotoresistmuster 82 zu bilden, die eine Zone M öffnen, wo Vielfachkanäle ausgebildet werden.
  • Dann wird unter Verwendung der Fotoresistmuster 82 als Maske die Oxidschicht 80 trocken weggeätzt, um Oxidschichtmuster 80a zu bilden, die eine Vielkanalzone M und eine Einzelkanalzone S festlegen. Das heißt, die Oxidschichtmuster 80a verbleiben lediglich auf den typischen Einzelkanalzonen S.
  • Nachfolgend wird ein Fremdstoff mit der gleichen Leitfähigkeit wie derjenigen des Substrats 10 in die freigelegte Substratfläche der Vielfachkanalzone M ionenimplantiert, wodurch die stark dotierte Zone 12 gebildet wird, um den Betrieb des Bodentransistors zu reduzieren oder zu verhindern.
  • Gemäß 16C werden die Fotoresistmuster 82 durch Aschung und Abstreifprozesse entfernt. Dann werden mit Hilfe eines selektiven epitaxialen Wachstumsverfahrens eine Vielzahl von Zwischenkanalschichten und eine Vielzahl von Kanalschichten 16 abwechselnd miteinander auf den Zonen gestapelt, und zwar ausschließlich der Oxidschichtmuster 80a, das heißt auf der Substratoberfläche der Vielfachkanalzone M.
  • Spezifischer ausgedrückt, wird ein Einkristall-Ge-Epitaxialfilm oder ein Einkristall-Si-Ge-Epitaxialfilm selektiv bis zu einer Dicke von etwa 300 Å auf der Oberfläche des Substrats 10 wachsen gelassen, und zwar exklusive der Oxidschichtmuster 80a, wodurch eine erste Zwischenkanalschicht 14a ausgebildet wird. Dann wird ein einkristalliner Si-Epitaxialfilm mit einer Dicke von etwa 300 Å auf der ersten Zwischenkanalschicht 14a wachsen gelassen, um dadurch eine erste Kanalschicht 16a zu bilden. Hierbei kann, um an früherer Stelle die Kanaldotierung durchzuführen, die Kanalschicht 16 aus einem dotierten einkristallinen Si-Epitaxialfilm gebildet werden.
  • Indem man dies durchführt, wird kein Epitaxialfilm an der einzelnen Kanalzone S wachsen gelassen, während jedoch ein voraktives Muster 18, in welchem eine Vielzahl der Zwischenkanalschichten 14 und eine Vielzahl der Kanalschichten 16 abwechselnd übereinander gestapelt sind, an der Vielfachkanalzone M ausgebildet wird.
  • Dann werden in der gleichen Weise, wie dies bei den Ausführungsformen 1 bis 10 gezeigt ist, nachfolgende Prozesse durchgeführt, um die Halbleitervorrichtung herzustellen.
  • Gemäß einiger Ausführungsformen der vorliegenden Erfindung, die oben beschrieben sind, wird eine Vielzahl von dünnen Kanälen aus einem aktiven Muster gebildet und es wird die Gateelektrode so ausgebildet, daß sie die Kanäle umschließt oder umgibt. Da die Vielzahl der dünnen Kanäle vertikal gestapelt sind, können die Bereiche, die durch die Kanalzone und die Source/Drain-Zonen belegt werden, reduziert werden, und zwar verglichen mit dem herkömmlichen Feintyp-MOS-Transistor.
  • Ferner werden bei einigen Ausführungsformen der vorliegenden Erfindung die Source/Drain-Zonen so ausgebildet, daß sie ein einheitliches Dotierungsprofil in einer Richtung senkrecht zu der Vielzahl der Kanäle aufweisen, so daß eine einheitliche Source/Drain-Übergangskapazität aufrecht erhalten werden kann, obwohl die Zahl und der Bereich der Kanäle erhöht sind. Indem man somit die Übergangskapazität reduziert oder minimal gestaltet, kann der Strom erhöht werden, um die Arbeitsgeschwindigkeit der Vorrichtung zu erhöhen.
  • Gemäß einiger Ausführungsformen der vorliegenden Erfindung werden nach der abwechselnden Übereinanderstapelung der Vielzahl der Kanalschichten und der Vielzahl der Zwischenkanalschichten, um das aktive Muster zu bilden, Zonen des aktiven Musters, wo die Source/Drain-Zonen auszubilden sind, weggeätzt. Bei einigen Ausführungsformen werden die geätzten Zonen mit einem epitaxialen einkristallinen Film oder einem leitenden Material aufgefüllt, um die Source/Drain-Zonen zu bilden. Da die horizontale Länge der Zwischenkanalschicht innerhalb der Längenzone des Gates begrenzt werden kann, kann eine horizontale Erweiterung der Tunnel verhindert werden, wenn die Zwischenkanalschichten isotrop geätzt werden, um die Tunnel bei einem nachfolgenden Prozeß herzustellen. Es kann somit ein hochintegrierter MOS-Transistor mit einer Gatelänge kleiner als die Kanalweite oder Kanalbreite realisiert werden.
  • Es sei darauf hingewiesen, daß Aspekte von einer oder von mehreren Ausführungsformen der vorliegenden Erfindung miteinander kombiniert werden können, um dadurch einen hochintegrierten Vertikal-MOS-Transistor mit Vielfachkanälen zu erhalten.
  • In den Zeichnungen und in der Beschreibung wurden Ausführungsformen der Erfindung erläutert und dargestellt und, obwohl spezifische Ausdrücke verwendet wurden, sind diese lediglich als gattungsmäßig und in einem beschreibenden Sinn zu interpretieren und nicht in einer einschränkenden Weise, zumal sich der Rahmen der Erfindung aus den nachfolgenden Ansprüchen ergibt.

Claims (68)

  1. Integrierte Schaltungs-Feldeffekttransistorvorrichtung mit: einem Substrat mit einer Oberfläche; einem aktiven Kanalmuster auf der Oberfläche, welches eine Vielzahl an Kanälen aufweist, die übereinander gestapelt sind und voneinander beabstandet sind, um wenigstens einen Tunnel festzulegen, wobei ein entsprechender einer derselben zwischen benachbarten der Kanäle angeordnet ist; einer Gateelektrode, welche die Vielzahl der Kanäle umschließt oder umgibt und die sich durch den wenigstens einen Tunnel hindurch erstreckt; und einem Paar von Source/Drain-Zonen, wobei ein jeweils eines derselben auf der Oberfläche an einer entsprechend einen von sich gegenüber liegenden Seiten des aktiven Kanalmusters vorhanden ist und elektrisch mit der Vielzahl der Kanäle verbunden ist.
  2. Vorrichtung nach Anspruch 1, bei der die Vielzahl der Kanäle eine erste und eine zweite sich gegenüber liegende Seite und dritte und vierte sich gegenüber liegende Seiten enthalten, wobei eine entsprechende eine der Source/Drain-Zonen an einer entsprechenden einen der ersten und zweiten sich gegenüber liegenden Seiten gelegen ist und wobei die Gateelektrode die Vielzahl der Kanäle an den dritten und vierten sich gegenüber liegenden Seiten umschließt oder umgibt und sich durch den wenigstens einen Tunnel hindurch erstreckt.
  3. Vorrichtung nach Anspruch 1, bei der die Vielzahl der Kanäle drei Kanäle aufweist, die übereinander gestapelt sind und voneinander beabstandet sind, um zwei Tunnel festzulegen, wobei ein entsprechender einer derselben zwischen jeweils benachbarten der drei Kanäle angeordnet ist.
  4. Vorrichtung nach Anspruch 1, bei der die Vielzahl der Kanäle und die Vielzahl der Tunnel sich parallel zur Oberfläche erstrecken und eine Reihe von sich abwechselnden Kanälen und Tunneln bilden, di auf der Oberfläche in einer Richtung gestapelt sind, die senkrecht zu der Oberfläche verläuft.
  5. Vorrichtung nach Anspruch 1, bei der die Gateelektrode den wenigstens einen Tunnel füllt.
  6. Vorrichtung nach Anspruch 1, ferner mit einer Gateisolierschicht zwischen der Gateelektrode und den Kanälen.
  7. Vorrichtung nach Anspruch 1, bei der die Kanäle einkristallines Silizium aufweisen.
  8. Vorrichtung nach Anspruch 1, bei der die Gateelektrode Polysilizium aufweist.
  9. Vorrichtung nach Anspruch 8, ferner mit einer Gatestapelschicht auf der Gateelektrode gegenüber dem Substrat.
  10. Vorrichtung nach Anspruch 9, bei der die Gatestapelschicht ein Metallsilizid und/oder ein isolierendes Material aufweist.
  11. Vorrichtung nach Anspruch 8, bei der die Gateelektrode eine Außenfläche aufweist, die von dem Substrat entfernt gelegen ist, und eine Vielzahl von Seitenwänden aufweist, die sich von der Außenfläche zu dem Substrat hin erstrecken, und wobei die Gatestapelschicht aus einem leitenden Material besteht, welches sich auf der Außenfläche der Gateelektrode befindet und sich auf den Seitenwänden der Gateelektrode erstreckt.
  12. Vorrichtung nach Anspruch 1, bei der die Source/Drain-Zonen ein einheitliches Dotierungsprofil in einer Richtung senkrecht zur Oberfläche aufweisen.
  13. Vorrichtung nach Anspruch 1, bei der die Source/Drain-Zonen einkristallines Silizium aufweisen.
  14. Vorrichtung nach Anspruch 1, bei der die Source/Drain-Zonen Polysilizium, Metall und/oder Metallsilizid aufweisen.
  15. Vorrichtung nach Anspruch 1, ferner mit einem Paar von Source-/Drain-Erweiterungsschichten, von denen eine jeweils eine zwischen jeweils einem der Source/Drain-Zonen und der Kanäle angeordnet ist.
  16. Vorrichtung nach Anspruch 15, bei der die Source-/Drain-Erweiterungsschichten einkristallines Silizium aufweisen und bei der die Source/Drain-Zonen Polysilizium, Metall und/oder Metallsilizid enthalten.
  17. Vorrichtung nach Anspruch 1, ferner mit einer stark dotierten Zone in dem Substrat benachbart dem aktiven Kanalmuster.
  18. Vorrichtung nach Anspruch 1, ferner mit Feldzonen, welche die Source/Drain-Zonen umgeben und das aktive Kanalmuster freilegen.
  19. Vorrichtung nach Anspruch 1, bei der das Substrat Silizium, Silizium-Germanium, Silizium-auf-Isolator (SOI) und/oder Silizium-Germanium-auf-Isolator (SGOI) aufweist.
  20. Vorrichtung nach Anspruch 1, bei der wenigstens einer der Tunnel enger ist als wenigstens einer der Kanäle.
  21. Vorrichtung nach Anspruch 20, ferner mit Gate-Abstandshaltern an sich gegenüber liegenden Seitenwänden der Tunnel, wobei die Gate-Abstandshalter eine Dicke entsprechend der Hälfte einer Differenz zwischen einer Kanallänge und einer Tunnellänge aufweisen.
  22. Vorrichtung nach Anspruch 1, ferner mit einer isolierenden Schicht zwischen den Source/Drain-Zonen und der Oberfläche des Substrats.
  23. Vorrichtung nach Anspruch 22, bei der die isolierende Schicht aus einem einzelnen Film besteht.
  24. Vorrichtung nach Anspruch 22, bei der die isolierende Schicht eine erste isolierende Schicht und eine zweite isolierende Schicht auf der ersten isolierenden Schicht aufweist, wobei die zweite isolierende Schicht ein Material enthält, welches eine Ätzselektivität in bezug auf die erste isolierende Schicht besitzt.
  25. Vorrichtung nach Anspruch 1, bei der ein Tunnel, der am dichtesten zur Oberfläche gelegen ist, dicker ist als die verbleibenden Tunnel
  26. Vorrichtung nach Anspruch 25, bei der die Source/Drain-Zonen einen einkristallinen Film aufweisen, der benachbart einem Kanal dotiert ist, welcher am dichtesten zur Oberfläche gelegen ist.
  27. Vorrichtung nach Anspruch 1, bei der eine Oberfläche eines Kanals, die am weitesten von der Substratoberfläche entfernt ist, eine Nut enthält und bei der sich die Gateelektrode in die Nut hinein erstreckt.
  28. Verfahren zur Herstellung eines integrierten Schaltungs-Feldeffekttransistors, wonach: ein voraktives Muster auf einer Oberfläche eines Substrats gebildet wird, das voraktive Muster eine Reihe oder Aufeinanderfolge von Zwischenkanalschichten und Kanalschichten aufweist, die abwechselnd übereinander gestapelt sind; auf dem Substrat Source/Drain-Zonen an sich gegenüber liegenden Enden des voraktiven Musters gebildet werden; die Vielzahl der Zwischenkanalschichten selektiv entfernt werden, um eine Vielzahl von Tunneln zu erzeugen, die durch das voraktive Muster (pre-active pattern) hindurch verlaufen, so daß dadurch ein aktives Kanalmuster mit Tunneln und einer Vielzahl von Kanälen festgelegt wird, welche die Kanalschichten enthalten; und eine Gateelektrode in den Tunneln ausgebildet wird, welche die Kanäle umschließt.
  29. Verfahren nach Anspruch 28, bei dem das Ausbilden der Source/Drain-Zonen folgendes umfaßt: Ätzen von beabstandeten Zonen des voraktiven Musters; und Ausbilden der Source/Drain-Zonen in den geätzten Zonen.
  30. Verfahren nach Anspruch 29, bei dem die beabstandeten Ätzzonen des voraktiven Musters beabstandete Ätzzonen des voraktiven Musters umfassen, um erste und zweite sich gegenüber liegende Seiten des voraktiven Musters festzulegen; wobei das Ausbilden der Source/Drain-Zonen das Ausbilden einer jeweils einen der Source/Drain-Zonen an einer jeweils einen der ersten und zweiten sich gegenüber liegenden Seiten umfaßt; und wobei das selektive Entfernen ein selektives Entfernen der Vielzahl der Zwischenkanalschichten umfaßt, um eine Vielzahl an Tunneln auszubilden, die durch die voraktive Zone von der dritten zur vierten Seite hin verlaufen; und wobei das Ausbilden einer Gateelektrode das Ausbilden einer Gateelektrode umfaßt, die sich durch die Tunnel hindurch erstreckt und die Vielzahl der Kanäle an den dritten und vierten Seiten umschließt.
  31. Verfahren nach Anspruch 28, bei dem die Herstellung eines voraktiven Musters das Ausbilden eines voraktiven Musters umfaßt, welches drei Kanalschichten und zwei Zwischenkanalschichten enthält, wobei jeweils eine derselben zwischen jeweils benachbarten der drei Kanalschichten vorgesehen ist.
  32. Verfahren nach Anspruch 29, bei dem das Ätzen so lange durchgeführt wird, bis die Substratoberfläche freigelegt ist.
  33. Verfahren nach Anspruch 28, bei dem das Ausbilden einer Gateelektrode das Ausbilden einer Gateelektrode in solcher Weise umfaßt, daß die Tunnel aufgefüllt werden und die Kanäle umschlossen werden.
  34. Verfahren nach Anspruch 28, bei dem das Substrat Silizium, Silizium-Germanium, Silizium-auf-Isolator (SOI) und/oder Silizium-Germanium-auf-Isolator (SGOI) aufweist.
  35. Verfahren nach Anspruch 28, bei dem die Kanalschicht und die Zwischenkanalschicht einkristalline Halbleiterfilme aufweisen, mit einer Ätzselektivität in bezug zueinander.
  36. Verfahren nach Anspruch 35, bei dem die Kanalschicht Silizium (Si) und die Zwischenkanalschicht Germanium (Ge) und/oder Silizium-Germanium (SiGe) aufweist.
  37. Verfahren nach Anspruch 28, bei dem das Ausbilden eines voraktiven Musters folgendes umfaßt: Ausbilden eines Schichtmusters auf dem Substrat, um eine Vielfachkanalzone festzulegen; und Durchführen eines selektiven epitaxialen Wachstums, um die Zwischenkanalschichten und die Kanalschichten abwechseln übereinander auf der Substratoberfläche zu stapeln, und zwar in der Vielfachkanalzone.
  38. Verfahren nach Anspruch 37, bei dem ferner Ionen in das Substrat in der Vielfachkanalzone implantiert werden, und zwar vor der Ausbildung Zwischenkanalschichten und der Kanalschichten.
  39. Verfahren nach Anspruch 28, bei dem die folgenden Schritte nach der Ausbildung des voraktiven Musters durchgeführt werden: Ätzen des Substrats, ausschließlich dem voraktiven Muster, bis zu einer vorbestimmten Tiefe, um dadurch einen Isolationsgraben zu bilden; und Ausbilden einer Feldzone in dem Isolationsgraben.
  40. Verfahren nach Anspruch 39, bei dem ferner die Feldzonen selektiv geätzt werden, um die Seiten des voraktiven Musters freizulegen, und zwar vor der Ausbildung der Tunnel und der Kanäle.
  41. Verfahren nach Anspruch 29, bei welchem das Ätzen folgendes umfaßt: Ausbilden eines Dummy-Gatemusters, welches eine Gatezone auf dem voraktiven Muster definiert; und Ätzen des voraktiven Musters, bis die Oberfläche des Substrats freigelegt ist, unter Verwendung des Dummy-Gatemusters als Ätzmaske.
  42. Verfahren nach Anspruch 41, bei dem die folgenden Schritte vor der selektiven Beseitigung durchgeführt werden: Ausbilden einer Maskenschicht auf den Source/Drain-Zonen, dem Substrat und dem voraktiven Muster; Planieren der Maskenschicht, bis eine Oberfläche des Dummy-Gatemusters freigelegt ist, um dadurch ein Maskenmuster zu bilden, welches das Dummy-Gatemuster freilegt; Entfernen des Dummy-Gatemusters, um einen Gategraben zu bilden, und zwar unter Verwendung des Maskenmusters; und Freilegen der Seiten des voraktiven Musters unter Verwendung des Maskenmusters.
  43. Verfahren nach Anspruch 42, bei dem ferner die Source/Drain-Schwänze, die an den Seiten des Dummy-Gatemusters verblieben sind, nach der Ausbildung des Gategrabens entfernt werden.
  44. Verfahren nach Anspruch 43, bei dem die Source/Drain-Schwänze, die an den Seiten des Dummy-Gatemusters verbleiben, mit Hilfe eines Oxidationsprozesses und/oder eines Feuchtätzprozesses beseitigt werden.
  45. Verfahren nach Anspruch 29, bei dem der Ausbildung eines voraktiven Musters das Implantieren von Ionen vorangeht, um einen dotierten Abschnitt des Substrats herzustellen, und bei dem die Ausbildung eines voraktiven Musters das Ausbilden eines voraktiven Musters auf dem dotierten Abschnitt des Substrats umfaßt.
  46. Verfahren nach Anspruch 45, bei dem die beabstandeten Zonen des voraktiven Musters bis unter einen vorspringenden Bereich der Ionenimplantation geätzt werden.
  47. Verfahren nach Anspruch 29, bei dem die Source/Drain-Zonen dadurch gebildet werden, indem die beabstandeten Abschnitte mit einem selektiven epitaxialen einkristallinen Film gefüllt werden.
  48. Verfahren nach Anspruch 29, bei dem ein leitender Film auf den geätzten Zonen niedergeschlagen wird und dann der leitende Film zurückgeätzt wird, um die Source/Drain-Zonen zu bilden.
  49. Verfahren nach Anspruch 28, bei dem die Source/Drain-Zonen dadurch hergestellt werden, indem: ein selektiver epitaxialer einkristalliner Film an sich gegenüber liegenden Enden des voraktiven Musters teilweise wachsen gelassen wird; ein leitender Film auf dem selektiven epitaxialen einkristallinen Film niedergeschlagen wird; und der leitende Film zurückgeätzt wird, um den leitenden Film lediglich innerhalb der geätzten Zonen zurückzulassen.
  50. Verfahren nach Anspruch 49, bei dem ferner ein Schräg-Ionenimplantationsverfahren durchgeführt wird, um den selektiven epitaxialen einkristallinen Film einheitlich mit Fremdstoffen zu dotieren, und zwar vor dem Niederschlagen des leitenden Films.
  51. Verfahren nach Anspruch 49, bei dem ferner eine Wärmebehandlung an dem epitaxialen einkristallinen Film vor dem Niederschlagen des leitenden Films durchgeführt wird.
  52. Verfahren nach Anspruch 49, bei dem der selektive epitaxiale einkristalline Film kontinuierlich an den Seiten des voraktiven Musters und den Oberflächen der geätzten Zonen wachsen gelassen wird.
  53. Verfahren nach Anspruch 29, bei dem ferner Isolierschichtmuster an den Oberflächen der geätzten Zonen vor der Ausbildung der Source/Drain-Zonen in den geätzten Zonen ausgebildet werden.
  54. Verfahren nach Anspruch 53, bei dem ferner das Ausbilden der Isolierschichtmuster folgendes umfaßt: Ausbilden einer Oxidationsblockierschicht auf dem Substrat, inklusive der beabstandeten geätzten Zonen des voraktiven Musters; Ätzen des Substrats bis zu einer vorbestimmten Tiefe unter Verwendung der Oxidationsblockierschicht als Ätzmaske, um dadurch eine Oberfläche der geätzten Zonen freizulegen; und Durchführen eines Oxidationsprozesses, um die Isolierschichtmuster auf der freigelegten Oberfläche der geätzten Zonen auszubilden.
  55. Verfahren nach Anspruch 49, bei dem der selektive epitaxiale einkristalline Film lediglich an den Seiten des voraktiven Musters wachsen gelassen wird.
  56. Verfahren nach Anspruch 53, bei dem jedes der Isolierschichtmuster ein erstes Isolierschichtmuster auf den geätzten Zonen und ein zweites Isolierschichtmuster auf dem ersten Isolierschichtmuster aufweist.
  57. Verfahren nach Anspruch 28, bei dem ferner eine Kanal-Ionenimplantation an dem voraktiven Muster durchgeführt wird, und zwar vor der selektiven Beseitigung der Vielzahl der Zwischenkanalschichten.
  58. Verfahren nach Anspruch 57, bei dem die Kanal-Ionenimplantation in solcher Weise durchgeführt wird, daß jede der Kanalschichten relativ zu einer anderen eine unterschiedliche Dotierungskonzentration aufweist.
  59. Verfahren nach Anspruch 28, bei dem die Zwischenkanalschichten selektiv mit Hilfe eines isotropen Ätzprozesses entfernt werden.
  60. Verfahren nach Anspruch 28, bei dem ferner eine Gatestapelschicht auf der Gateelektrode ausgebildet wird.
  61. Verfahren nach Anspruch 60, bei dem die Gatestapelschicht ein Metallsilizid und/oder ein isolierendes Material aufweist.
  62. Verfahren nach Anspruch 60, bei dem ferner ein Maskenmuster mit einem Gategraben ausgebildet wird, der eine Oberfläche des voraktiven Musters freilegt, und zwar bevor das aktive Kanalmuster ausgebildet wird; und eine Gatestapelschicht mit einem leitenden Material ausgebildet wird, um den Gategraben aufzufüllen, nachdem die Gateelektrode hergestellt worden ist.
  63. Verfahren nach Anspruch 60, bei dem vor der Ausbildung des aktiven Kanalmusters die folgenden Schritte durchgeführt werden: Ausbilden eines Maskenmusters mit einem Gategraben, der eine Oberfläche des voraktiven Musters freilegt; und Ausbilden von Isolierschicht-Abstandshaltern an den inneren Seiten des Gategrabens und bei dem ferner die folgenden Schritte nach der Ausbildung der Gateelektrode durchgeführt werden: selektives Entfernen der Isolierschicht-Abstandshalter, um dadurch einen Abschnitt der Seitenwände der Gateelektrode freizulegen; Ausbilden einer Gatestapelschicht, die ein leitendes Material enthält, um den Gategraben zu füllen, wobei die Gatestapelschicht eine Oberfläche und Seitenabschnitte der Gateelektrode bedeckt; und Entfernen der Isolierschicht-Abstandshalter.
  64. Verfahren nach Anspruch 28, bei dem ferner eine Gateisolierschicht auf einer Oberfläche der Kanäle ausgebildet wird, so daß diese die Kanäle umschließt, und zwar vor der Ausbildung einer Gateelektrode.
  65. Verfahren nach Anspruch 64, bei dem ferner eine Wärmebehandlung in einer Wasserstoffumgebung oder einer Argonumgebung vor der Ausbildung der Gateisolierschicht durchgeführt wird.
  66. Verfahren nach Anspruch 28, bei dem ferner die Gate-Abstandshalter, die aus einem isolierenden Material bestehen, an den Seitenwänden der Tunnel ausgebildet werden.
  67. Verfahren nach Anspruch 66, bei dem die Gate-Abstandshalter dadurch gebildet werden, indem: die Zwischenkanalschichten zur Bildung von unterschnittenen Zonen teilweise seitlich geätzt werden; eine Isolierschicht in den unterschnittenen Zonen ausgebildet wird; und die isolierende Schicht geätzt wird, um die Gate-Abstandshalter in den unterschnittenen Zonen zu bilden.
  68. Verfahren nach Anspruch 28, bei dem die Zwischenkanalschichten des voraktiven Musters in solcher Weise ausgebildet werden, daß eine Zwischenkanalschicht, die am engsten bei der Oberfläche gelegen ist, dicker ist als die verbleibenden Zwischenkanalschichten.
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Families Citing this family (237)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050005310A1 (en) * 1999-07-12 2005-01-06 Genentech, Inc. Expression vectors and methods
DE10220923B4 (de) * 2002-05-10 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung eines nicht-flüchtigen Flash-Halbleiterspeichers
KR100451459B1 (ko) * 2003-02-10 2004-10-07 삼성전자주식회사 더블 게이트 전극 형성 방법 및 더블 게이트 전극을포함하는 반도체 장치의 제조 방법
KR100471173B1 (ko) * 2003-05-15 2005-03-10 삼성전자주식회사 다층채널을 갖는 트랜지스터 및 그 제조방법
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6921700B2 (en) * 2003-07-31 2005-07-26 Freescale Semiconductor, Inc. Method of forming a transistor having multiple channels
JP2005064500A (ja) * 2003-08-14 2005-03-10 Samsung Electronics Co Ltd マルチ構造のシリコンフィンおよび製造方法
KR100496891B1 (ko) * 2003-08-14 2005-06-23 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법
KR100555518B1 (ko) * 2003-09-16 2006-03-03 삼성전자주식회사 이중 게이트 전계 효과 트랜지스터 및 그 제조방법
FR2860099B1 (fr) * 2003-09-18 2006-01-06 St Microelectronics Sa Procede de realisation d'un transistor a effet de champ et transistor ainsi obtenu
FR2861501B1 (fr) * 2003-10-22 2006-01-13 Commissariat Energie Atomique Dispositif microelectronique a effet de champ apte a former un ou plusiseurs canaux de transistors
US6946377B2 (en) * 2003-10-29 2005-09-20 Texas Instruments Incorporated Multiple-gate MOSFET device with lithography independent silicon body thickness and methods for fabricating the same
KR100542750B1 (ko) * 2003-10-31 2006-01-11 삼성전자주식회사 반도체 장치의 제조 방법.
US7074657B2 (en) * 2003-11-14 2006-07-11 Advanced Micro Devices, Inc. Low-power multiple-channel fully depleted quantum well CMOSFETs
KR100550343B1 (ko) 2003-11-21 2006-02-08 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
US7335945B2 (en) * 2003-12-26 2008-02-26 Electronics And Telecommunications Research Institute Multi-gate MOS transistor and method of manufacturing the same
KR100552058B1 (ko) * 2004-01-06 2006-02-20 삼성전자주식회사 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
KR100587672B1 (ko) * 2004-02-02 2006-06-08 삼성전자주식회사 다마신 공법을 이용한 핀 트랜지스터 형성방법
US7115947B2 (en) * 2004-03-18 2006-10-03 International Business Machines Corporation Multiple dielectric finfet structure and method
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
JP2005354023A (ja) * 2004-05-14 2005-12-22 Seiko Epson Corp 半導体装置および半導体装置の製造方法
KR100625177B1 (ko) * 2004-05-25 2006-09-20 삼성전자주식회사 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법
JP4796329B2 (ja) * 2004-05-25 2011-10-19 三星電子株式会社 マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法
US7262104B1 (en) * 2004-06-02 2007-08-28 Advanced Micro Devices, Inc. Selective channel implantation for forming semiconductor devices with different threshold voltages
DE102005026228B4 (de) * 2004-06-08 2010-04-15 Samsung Electronics Co., Ltd., Suwon Transistor vom GAA-Typ und Verfahren zu dessen Herstellung
JP2006012898A (ja) * 2004-06-22 2006-01-12 Toshiba Corp 半導体装置及びその製造方法
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
KR100555567B1 (ko) 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
KR100585157B1 (ko) * 2004-09-07 2006-05-30 삼성전자주식회사 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법
TWI283066B (en) * 2004-09-07 2007-06-21 Samsung Electronics Co Ltd Field effect transistor (FET) having wire channels and method of fabricating the same
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
KR100604908B1 (ko) * 2004-10-11 2006-07-28 삼성전자주식회사 이종의 게이트 절연막을 구비하는 씬-바디 채널 씨모스소자 및 그 제조방법
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
TWI277210B (en) * 2004-10-26 2007-03-21 Nanya Technology Corp FinFET transistor process
KR100615096B1 (ko) 2004-11-15 2006-08-22 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 제조방법
US20140110770A1 (en) * 2004-12-11 2014-04-24 Seoul National University R&Db Foundation Saddle type mos device
KR100689211B1 (ko) * 2004-12-11 2007-03-08 경북대학교 산학협력단 안장형 엠오에스 소자
KR100640616B1 (ko) * 2004-12-21 2006-11-01 삼성전자주식회사 매몰 게이트 패턴을 포함하는 전계 효과 트랜지스터구조물 및 그것을 포함하는 반도체 소자의 제조방법
WO2006076151A2 (en) * 2004-12-21 2006-07-20 Carnegie Mellon University Lithography and associated methods, devices, and systems
KR100687431B1 (ko) * 2004-12-30 2007-02-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US7202117B2 (en) * 2005-01-31 2007-04-10 Freescale Semiconductor, Inc. Method of making a planar double-gated transistor
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
JP4561419B2 (ja) * 2005-03-16 2010-10-13 ソニー株式会社 半導体装置の製造方法
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
FR2884648B1 (fr) * 2005-04-13 2007-09-07 Commissariat Energie Atomique Structure et procede de realisation d'un dispositif microelectronique dote d'un ou plusieurs fils quantiques aptes a former un canal ou plusieurs canaux de transistors
KR100699839B1 (ko) * 2005-04-21 2007-03-27 삼성전자주식회사 다중채널을 갖는 반도체 장치 및 그의 제조방법.
GB0508407D0 (en) * 2005-04-26 2005-06-01 Ami Semiconductor Belgium Bvba Alignment of trench for MOS
KR100691006B1 (ko) * 2005-04-29 2007-03-09 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 구조 및 그 제조방법
KR100608377B1 (ko) * 2005-05-02 2006-08-08 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 제조방법
US7101763B1 (en) 2005-05-17 2006-09-05 International Business Machines Corporation Low capacitance junction-isolation for bulk FinFET technology
EP1727194A1 (de) * 2005-05-27 2006-11-29 Interuniversitair Microelektronica Centrum vzw ( IMEC) Verfahren zur Musterung mit hoher Auflösung
FR2886761B1 (fr) * 2005-06-06 2008-05-02 Commissariat Energie Atomique Transistor a canal a base de germanium enrobe par une electrode de grille et procede de fabrication d'un tel transistor
KR100618900B1 (ko) * 2005-06-13 2006-09-01 삼성전자주식회사 다중 채널을 갖는 모스 전계효과 트랜지스터의 제조방법 및그에 따라 제조된 다중 채널을 갖는 모스 전계효과트랜지스터
US7858481B2 (en) * 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
KR100644019B1 (ko) * 2005-06-17 2006-11-10 매그나칩 반도체 유한회사 씨모스 이미지센서 및 그 제조 방법
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7354831B2 (en) * 2005-08-08 2008-04-08 Freescale Semiconductor, Inc. Multi-channel transistor structure and method of making thereof
FR2889622A1 (fr) * 2005-08-08 2007-02-09 St Microelectronics Crolles 2 Procede de fabrication d'un transistor a nanodoigts semiconducteurs paralleles
KR100674987B1 (ko) * 2005-08-09 2007-01-29 삼성전자주식회사 벌크 웨이퍼 기판에 형성된 트랜지스터의 구동 방법
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
KR100630764B1 (ko) * 2005-08-30 2006-10-04 삼성전자주식회사 게이트 올어라운드 반도체소자 및 그 제조방법
KR100630763B1 (ko) * 2005-08-30 2006-10-04 삼성전자주식회사 다중 채널을 갖는 ｍｏｓ 트랜지스터의 제조방법
US7323374B2 (en) * 2005-09-19 2008-01-29 International Business Machines Corporation Dense chevron finFET and method of manufacturing same
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
JP4525928B2 (ja) * 2005-12-27 2010-08-18 セイコーエプソン株式会社 半導体装置の製造方法
US7498211B2 (en) * 2005-12-28 2009-03-03 Intel Corporation Independently controlled, double gate nanowire memory cell with self-aligned contacts
US20070152266A1 (en) * 2005-12-29 2007-07-05 Intel Corporation Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers
FR2895835B1 (fr) * 2005-12-30 2008-05-09 Commissariat Energie Atomique Realisation sur une structure de canal a plusieurs branches d'une grille de transistor et de moyens pour isoler cette grille des regions de source et de drain
FR2897201B1 (fr) * 2006-02-03 2008-04-25 Stmicroelectronics Crolles Sas Dispositif de transistor a doubles grilles planaires et procede de fabrication.
US7803668B2 (en) * 2006-02-24 2010-09-28 Stmicroelectronics (Crolles 2) Sas Transistor and fabrication process
KR100756808B1 (ko) * 2006-04-14 2007-09-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
FR2900765B1 (fr) * 2006-05-04 2008-10-10 Commissariat Energie Atomique Procede de realisation d'une grille de transistor comprenant une decomposition d'un materiau precurseur en au moins un materiau metallique, a l'aide d'au moins un faisceau d'electrons
US20070257322A1 (en) * 2006-05-08 2007-11-08 Freescale Semiconductor, Inc. Hybrid Transistor Structure and a Method for Making the Same
US20090321830A1 (en) * 2006-05-15 2009-12-31 Carnegie Mellon University Integrated circuit device, system, and method of fabrication
KR100739658B1 (ko) * 2006-07-03 2007-07-13 삼성전자주식회사 반도체 장치의 제조 방법.
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
JP2008042206A (ja) * 2006-08-04 2008-02-21 Samsung Electronics Co Ltd メモリ素子及びその製造方法
KR100801065B1 (ko) * 2006-08-04 2008-02-04 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US7456471B2 (en) * 2006-09-15 2008-11-25 International Business Machines Corporation Field effect transistor with raised source/drain fin straps
KR100757328B1 (ko) 2006-10-04 2007-09-11 삼성전자주식회사 단전자 트랜지스터 및 그 제조 방법
KR100763542B1 (ko) * 2006-10-30 2007-10-05 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
TWI313514B (en) * 2006-11-16 2009-08-11 Au Optronics Corporatio Thin film transistor array substrate and fabricating method thereof
US7842579B2 (en) * 2007-01-22 2010-11-30 Infineon Technologies Ag Method for manufacturing a semiconductor device having doped and undoped polysilicon layers
US7709893B2 (en) * 2007-01-31 2010-05-04 Infineon Technologies Ag Circuit layout for different performance and method
KR100855977B1 (ko) * 2007-02-12 2008-09-02 삼성전자주식회사 반도체 소자 및 그 제조방법
CN101636844B (zh) * 2007-03-19 2011-09-28 Nxp股份有限公司 平面扩展漏极晶体管及其制造方法
KR100827529B1 (ko) 2007-04-17 2008-05-06 주식회사 하이닉스반도체 다중채널을 갖는 반도체 소자 및 그의 제조 방법
US8779495B2 (en) * 2007-04-19 2014-07-15 Qimonda Ag Stacked SONOS memory
US7453125B1 (en) * 2007-04-24 2008-11-18 Infineon Technologies Ag Double mesh finfet
FR2921757B1 (fr) * 2007-09-28 2009-12-18 Commissariat Energie Atomique Structure de transistor double-grille dotee d'un canal a plusieurs branches.
US7781825B2 (en) * 2007-10-18 2010-08-24 Macronix International Co., Ltd. Semiconductor device and method for manufacturing the same
FR2923646A1 (fr) * 2007-11-09 2009-05-15 Commissariat Energie Atomique Cellule memoire sram dotee de transistors a structure multi-canaux verticale
US7923315B2 (en) * 2007-12-21 2011-04-12 Nxp B.V. Manufacturing method for planar independent-gate or gate-all-around transistors
US7915659B2 (en) * 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US8273591B2 (en) 2008-03-25 2012-09-25 International Business Machines Corporation Super lattice/quantum well nanowires
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
JP5236370B2 (ja) * 2008-07-10 2013-07-17 三菱電機株式会社 Ｔｆｔ基板の製造方法及びｔｆｔ基板
KR101020099B1 (ko) * 2008-10-17 2011-03-09 서울대학교산학협력단 스타 구조를 갖는 반도체 소자 및 그 제조방법
KR101061264B1 (ko) * 2009-02-27 2011-08-31 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8138054B2 (en) * 2009-04-01 2012-03-20 International Business Machines Corporation Enhanced field effect transistor
KR20100121101A (ko) * 2009-05-08 2010-11-17 삼성전자주식회사 리세스 채널을 갖는 메모리 소자 및 이의 제조방법
KR101560433B1 (ko) 2009-05-21 2015-10-14 스텔라 케미파 코포레이션 미세 가공 처리제 및 미세 가공 처리 방법
US8422273B2 (en) * 2009-05-21 2013-04-16 International Business Machines Corporation Nanowire mesh FET with multiple threshold voltages
US7868391B2 (en) * 2009-06-04 2011-01-11 International Business Machines Corporation 3-D single gate inverter
US7820537B1 (en) * 2009-07-03 2010-10-26 Hynix Semiconductor Inc. Method for fabricating semiconductor device
KR101036155B1 (ko) * 2009-07-09 2011-05-23 서울대학교산학협력단 스타 구조를 갖는 낸드 플래시 메모리 어레이 및 그 제조방법
KR101140060B1 (ko) * 2009-08-28 2012-05-02 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
JP4922373B2 (ja) 2009-09-16 2012-04-25 株式会社東芝 半導体装置およびその製造方法
US8574982B2 (en) * 2010-02-25 2013-11-05 International Business Machines Corporation Implementing eDRAM stacked FET structure
US8314001B2 (en) 2010-04-09 2012-11-20 International Business Machines Corporation Vertical stacking of field effect transistor structures for logic gates
JP5718585B2 (ja) * 2010-05-19 2015-05-13 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法、並びにデータ処理システム
US9029834B2 (en) * 2010-07-06 2015-05-12 International Business Machines Corporation Process for forming a surrounding gate for a nanowire using a sacrificial patternable dielectric
US8492220B2 (en) 2010-08-09 2013-07-23 International Business Machines Corporation Vertically stacked FETs with series bipolar junction transistor
CN102683588A (zh) * 2011-03-10 2012-09-19 中国科学院微电子研究所 一种有机场效应晶体管结构及其制备方法
CN109065611B (zh) 2011-12-23 2022-07-12 谷歌有限责任公司 具有非分立的源极区和漏极区的纳米线结构
CN106952958B (zh) * 2011-12-23 2021-07-20 英特尔公司 具有调制的纳米线数目的半导体器件
JP5726770B2 (ja) * 2012-01-12 2015-06-03 株式会社東芝 半導体装置及びその製造方法
JP5580355B2 (ja) * 2012-03-12 2014-08-27 株式会社東芝 半導体装置
FR2989515B1 (fr) 2012-04-16 2015-01-16 Commissariat Energie Atomique Procede ameliore de realisation d'une structure de transistor a nano-fils superposes et a grille enrobante
US8652932B2 (en) * 2012-04-17 2014-02-18 International Business Machines Corporation Semiconductor devices having fin structures, and methods of forming semiconductor devices having fin structures
JP6083783B2 (ja) * 2012-06-12 2017-02-22 猛英 白土 半導体装置及びその製造方法
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US8785909B2 (en) * 2012-09-27 2014-07-22 Intel Corporation Non-planar semiconductor device having channel region with low band-gap cladding layer
US8765563B2 (en) * 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
US8877604B2 (en) * 2012-12-17 2014-11-04 International Business Machines Corporation Device structure with increased contact area and reduced gate capacitance
US8901607B2 (en) * 2013-01-14 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
WO2014134490A1 (en) 2013-02-28 2014-09-04 Massachusetts Institute Of Technology Improving linearity in semiconductor devices
US9634000B2 (en) * 2013-03-14 2017-04-25 International Business Machines Corporation Partially isolated fin-shaped field effect transistors
US10181532B2 (en) * 2013-03-15 2019-01-15 Cree, Inc. Low loss electronic devices having increased doping for reduced resistance and methods of forming the same
TWI574308B (zh) * 2013-06-11 2017-03-11 聯華電子股份有限公司 半導體結構及其製程
US9349730B2 (en) 2013-07-18 2016-05-24 Globalfoundries Inc. Fin transformation process and isolation structures facilitating different Fin isolation schemes
US9224865B2 (en) * 2013-07-18 2015-12-29 Globalfoundries Inc. FinFET with insulator under channel
US9716174B2 (en) 2013-07-18 2017-07-25 Globalfoundries Inc. Electrical isolation of FinFET active region by selective oxidation of sacrificial layer
US9093496B2 (en) 2013-07-18 2015-07-28 Globalfoundries Inc. Process for faciltiating fin isolation schemes
US9035277B2 (en) 2013-08-01 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US11404325B2 (en) 2013-08-20 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation
US9184269B2 (en) * 2013-08-20 2015-11-10 Taiwan Semiconductor Manufacturing Company Limited Silicon and silicon germanium nanowire formation
JP5688190B1 (ja) * 2013-09-03 2015-03-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US9041062B2 (en) 2013-09-19 2015-05-26 International Business Machines Corporation Silicon-on-nothing FinFETs
US9312272B2 (en) * 2013-11-27 2016-04-12 Globalfoundries Inc. Implementing buried FET utilizing drain of finFET as gate of buried FET
US9059020B1 (en) 2013-12-02 2015-06-16 International Business Machins Corporation Implementing buried FET below and beside FinFET on bulk substrate
US9590090B2 (en) 2014-01-08 2017-03-07 Taiwan Semiconductor Manufacturing Company Limited Method of forming channel of gate structure
US9508830B2 (en) * 2014-01-23 2016-11-29 Taiwan Semiconductor Manufacturing Company Limited Method of forming FinFET
US9837440B2 (en) * 2014-02-07 2017-12-05 International Business Machines Corporation FinFET device with abrupt junctions
TWI557915B (zh) * 2014-03-05 2016-11-11 財團法人國家實驗研究院 垂直式電晶體元件及其製作方法
CN105097535B (zh) * 2014-05-12 2018-03-13 中国科学院微电子研究所 FinFet器件的制造方法
US9293523B2 (en) * 2014-06-24 2016-03-22 Applied Materials, Inc. Method of forming III-V channel
US9608116B2 (en) * 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9917169B2 (en) 2014-07-02 2018-03-13 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of formation
US9868902B2 (en) 2014-07-17 2018-01-16 Soulbrain Co., Ltd. Composition for etching
KR101631240B1 (ko) * 2015-01-07 2016-06-17 서강대학교산학협력단 구동전류 향상을 위한 터널링 전계효과 트랜지스터
US9450046B2 (en) * 2015-01-08 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with fin structure and wire structure and method for forming the same
KR101649441B1 (ko) * 2015-01-23 2016-08-18 울산과학기술원 전계효과트랜지스터를 이용한 테라헤르츠 검출기
US9553172B2 (en) * 2015-02-11 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET devices
US9647071B2 (en) 2015-06-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET structures and methods of forming the same
EP3112316B1 (de) 2015-07-02 2018-05-02 IMEC vzw Verfahren zur herstellung von transistorvorrichtungen mit mehreren nanodrahtkanälen
US10634397B2 (en) 2015-09-17 2020-04-28 Purdue Research Foundation Devices, systems, and methods for the rapid transient cooling of pulsed heat sources
CN106549053B (zh) * 2015-09-17 2021-07-27 联华电子股份有限公司 半导体结构及其制作方法
US9876025B2 (en) 2015-10-19 2018-01-23 Sandisk Technologies Llc Methods for manufacturing ultrathin semiconductor channel three-dimensional memory devices
US9780108B2 (en) * 2015-10-19 2017-10-03 Sandisk Technologies Llc Ultrathin semiconductor channel three-dimensional memory devices
US9590038B1 (en) 2015-10-23 2017-03-07 Samsung Electronics Co., Ltd. Semiconductor device having nanowire channel
CN108352400B (zh) * 2015-10-30 2021-09-10 佛罗里达大学研究基金会有限公司 包封的纳米结构及其制造方法
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
KR102413371B1 (ko) * 2015-11-25 2022-06-28 삼성전자주식회사 반도체 소자
US9704962B1 (en) * 2015-12-16 2017-07-11 Globalfoundries Inc. Horizontal gate all around nanowire transistor bottom isolation
CN108369959B (zh) * 2015-12-26 2022-04-12 英特尔公司 非平面晶体管中的栅极隔离
US9899269B2 (en) 2015-12-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd Multi-gate device and method of fabrication thereof
KR102577628B1 (ko) * 2016-01-05 2023-09-13 어플라이드 머티어리얼스, 인코포레이티드 반도체 응용들을 위한 수평 게이트 올 어라운드 디바이스들을 위한 나노와이어들을 제조하기 위한 방법
CN106960870B (zh) 2016-01-11 2021-09-10 三星电子株式会社 半导体装置及其制造方法
KR102360333B1 (ko) * 2016-02-18 2022-02-08 삼성전자주식회사 반도체 장치
KR102461174B1 (ko) 2016-02-26 2022-11-01 삼성전자주식회사 반도체 소자
KR102413610B1 (ko) 2016-03-02 2022-06-24 삼성전자주식회사 레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법
KR101784489B1 (ko) * 2016-04-15 2017-10-12 고려대학교 산학협력단 다층 구조를 갖는 반도체 소자 및 그 제조방법
KR102384818B1 (ko) 2016-04-25 2022-04-08 어플라이드 머티어리얼스, 인코포레이티드 수평 게이트 올어라운드 디바이스 나노와이어 에어 갭 스페이서 형성
US9755073B1 (en) * 2016-05-11 2017-09-05 International Business Machines Corporation Fabrication of vertical field effect transistor structure with strained channels
JP6763703B2 (ja) * 2016-06-17 2020-09-30 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
US9831324B1 (en) 2016-08-12 2017-11-28 International Business Machines Corporation Self-aligned inner-spacer replacement process using implantation
KR102618607B1 (ko) 2016-09-06 2023-12-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9859421B1 (en) * 2016-09-21 2018-01-02 International Business Machines Corporation Vertical field effect transistor with subway etch replacement metal gate
CN106298778A (zh) * 2016-09-30 2017-01-04 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
US10833193B2 (en) 2016-09-30 2020-11-10 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device, method of manufacturing the same and electronic device including the device
KR20180068591A (ko) 2016-12-14 2018-06-22 삼성전자주식회사 식각용 조성물 및 이를 이용한 반도체 장치 제조 방법
US9972542B1 (en) 2017-01-04 2018-05-15 International Business Machines Corporation Hybrid-channel nano-sheet FETs
KR102564325B1 (ko) * 2017-01-04 2023-08-07 삼성전자주식회사 다수의 채널 영역을 가지는 반도체 장치
US10103241B2 (en) * 2017-03-07 2018-10-16 Nxp Usa, Inc. Multigate transistor
JP2018148123A (ja) * 2017-03-08 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び半導体装置の製造方法
KR102400558B1 (ko) 2017-04-05 2022-05-20 삼성전자주식회사 반도체 소자
KR102318560B1 (ko) * 2017-04-12 2021-11-01 삼성전자주식회사 반도체 소자
US10297663B2 (en) * 2017-04-19 2019-05-21 International Business Machines Corporation Gate fill utilizing replacement spacer
TWI758464B (zh) * 2017-04-20 2022-03-21 美商微材料有限責任公司 含矽間隔物的選擇性形成
US10566245B2 (en) * 2017-04-26 2020-02-18 Samsung Electronics Co., Ltd. Method of fabricating gate all around semiconductor device
CN108807386B (zh) * 2017-04-28 2023-04-07 三星电子株式会社 半导体器件
EP3404702A1 (de) * 2017-05-15 2018-11-21 IMEC vzw Verfahren zur herstellung vertikaler kanalvorrichtungen
US10699956B2 (en) 2017-08-30 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10403550B2 (en) 2017-08-30 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
DE102017126225A1 (de) * 2017-08-31 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum herstellen einer halbleitervorrichtung und eine halbleitervorrichtung
US10332985B2 (en) * 2017-08-31 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10236217B1 (en) 2017-11-02 2019-03-19 International Business Machines Corporation Stacked field-effect transistors (FETs) with shared and non-shared gates
US10566330B2 (en) * 2017-12-11 2020-02-18 Samsung Electronics Co., Ltd. Dielectric separation of partial GAA FETs
US10818800B2 (en) * 2017-12-22 2020-10-27 Nanya Technology Corporation Semiconductor structure and method for preparing the same
KR102480348B1 (ko) 2018-03-15 2022-12-23 삼성전자주식회사 실리콘게르마늄 식각 전의 전처리 조성물 및 이를 이용한 반도체 장치의 제조 방법
US10446664B1 (en) * 2018-03-20 2019-10-15 International Business Machines Corporation Inner spacer formation and contact resistance reduction in nanosheet transistors
CN110767549B (zh) * 2018-07-26 2023-05-16 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
US10680065B2 (en) 2018-08-01 2020-06-09 Globalfoundries Inc. Field-effect transistors with a grown silicon-germanium channel
KR102534246B1 (ko) * 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
KR102509307B1 (ko) 2018-09-19 2023-03-10 삼성전자주식회사 반도체 장치
US11101360B2 (en) * 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10797061B2 (en) 2018-12-17 2020-10-06 Sandisk Technologies Llc Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same
CN111587489B (zh) 2018-12-17 2023-09-29 桑迪士克科技有限责任公司 具有应力竖直半导体沟道的三维存储器器件及其制备方法
US10797060B2 (en) 2018-12-17 2020-10-06 Sandisk Technologies Llc Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same
US11721727B2 (en) 2018-12-17 2023-08-08 Sandisk Technologies Llc Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same
US10985172B2 (en) 2019-01-18 2021-04-20 Sandisk Technologies Llc Three-dimensional memory device with mobility-enhanced vertical channels and methods of forming the same
US10825919B2 (en) * 2019-02-21 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having gate-all-around structure with inner spacer last process
US10886415B2 (en) 2019-03-07 2021-01-05 International Business Machines Corporation Multi-state transistor devices with multiple threshold voltage channels
US11217694B2 (en) * 2019-03-18 2022-01-04 Shanghai Industrial Μtechnology Research Institute Field-effect transistor and method for manufacturing the same
KR20200135662A (ko) 2019-05-24 2020-12-03 삼성전자주식회사 반도체 장치
KR20200136133A (ko) 2019-05-27 2020-12-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN110233108B (zh) * 2019-06-24 2022-07-22 中国科学院微电子研究所 一种围栅器件及其制造方法
CN112309860B (zh) * 2019-07-30 2023-07-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
TW202129061A (zh) * 2019-10-02 2021-08-01 美商應用材料股份有限公司 環繞式閘極輸入/輸出工程
TWI805947B (zh) * 2019-10-21 2023-06-21 美商應用材料股份有限公司 水平gaa奈米線及奈米平板電晶體
US11424338B2 (en) 2020-03-31 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal source/drain features
CN111613676B (zh) * 2020-04-11 2021-06-04 复旦大学 一种具有层叠结构的多栅指数晶体管及其制备方法
KR20220149828A (ko) 2021-04-30 2022-11-09 삼성전자주식회사 반도체 소자
CN113471214B (zh) * 2021-05-18 2023-09-19 中国科学院微电子研究所 一种多层绝缘体上硅锗衬底结构及其制备方法和用途
KR20240068619A (ko) * 2021-07-12 2024-05-17 후지필름 가부시키가이샤 반도체 에칭액
CN113707613B (zh) * 2021-08-12 2023-07-04 长鑫存储技术有限公司 半导体结构的形成方法
CN114121960A (zh) * 2021-11-19 2022-03-01 北京超弦存储器研究院 存储器件及其制造方法及包括存储器件的电子设备
CN117794231A (zh) * 2022-09-20 2024-03-29 长鑫存储技术有限公司 半导体结构及其形成方法
CN116666439B (zh) * 2023-04-20 2024-04-26 中国科学院微电子研究所 具有连续栅长的竖直半导体器件及其制造方法及电子设备

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0214578A (ja) 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
JPH05226655A (ja) * 1992-02-18 1993-09-03 Fujitsu Ltd 半導体装置の製造方法
JPH05259439A (ja) * 1992-03-12 1993-10-08 Toshiba Corp 半導体装置
US5241202A (en) * 1992-03-12 1993-08-31 Micron Technology, Inc. Cell structure for a programmable read only memory device
US5412224A (en) 1992-06-08 1995-05-02 Motorola, Inc. Field effect transistor with non-linear transfer characteristic
US5221849A (en) 1992-06-16 1993-06-22 Motorola, Inc. Semiconductor device with active quantum well gate
KR950002202B1 (ko) * 1992-07-01 1995-03-14 현대전자산업주식회사 적층 박막 트랜지스터 제조방법
JPH0629535A (ja) * 1992-07-09 1994-02-04 Casio Comput Co Ltd 薄膜トランジスタ
JP3460863B2 (ja) 1993-09-17 2003-10-27 三菱電機株式会社 半導体装置の製造方法
JPH098291A (ja) * 1995-06-20 1997-01-10 Fujitsu Ltd 半導体装置
US6444506B1 (en) * 1995-10-25 2002-09-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing silicon thin film devices using laser annealing in a hydrogen mixture gas followed by nitride formation
FR2756974B1 (fr) * 1996-12-10 1999-06-04 Sgs Thomson Microelectronics Transistor bipolaire a isolement par caisson
JP3550019B2 (ja) * 1997-03-17 2004-08-04 株式会社東芝 半導体装置
US5864129A (en) * 1997-05-05 1999-01-26 Psc Inc. Bar code digitizer including a voltage comparator
JPH118390A (ja) * 1997-06-18 1999-01-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6004837A (en) * 1998-02-18 1999-12-21 International Business Machines Corporation Dual-gate SOI transistor
US5937297A (en) * 1998-06-01 1999-08-10 Chartered Semiconductor Manufacturing, Ltd. Method for making sub-quarter-micron MOSFET
JP3324518B2 (ja) * 1998-08-24 2002-09-17 日本電気株式会社 半導体装置の製造方法
US6239472B1 (en) * 1998-09-01 2001-05-29 Philips Electronics North America Corp. MOSFET structure having improved source/drain junction performance
US6190234B1 (en) 1999-01-25 2001-02-20 Applied Materials, Inc. Endpoint detection with light beams of different wavelengths
JP3435632B2 (ja) * 1999-03-12 2003-08-11 株式会社豊田中央研究所 双方向電流阻止機能を有する電界効果トランジスタ及びその製造方法
US6365465B1 (en) * 1999-03-19 2002-04-02 International Business Machines Corporation Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques
DE19924571C2 (de) * 1999-05-28 2001-03-15 Siemens Ag Verfahren zur Herstellung eines Doppel-Gate-MOSFET-Transistors
JP3086906B1 (ja) * 1999-05-28 2000-09-11 工業技術院長 電界効果トランジスタ及びその製造方法
DE19928564A1 (de) * 1999-06-22 2001-01-04 Infineon Technologies Ag Mehrkanal-MOSFET und Verfahren zu seiner Herstellung
US6410394B1 (en) * 1999-12-17 2002-06-25 Chartered Semiconductor Manufacturing Ltd. Method for forming self-aligned channel implants using a gate poly reverse mask
JP2001284598A (ja) * 2000-03-31 2001-10-12 Fujitsu Ltd 半導体装置及びその製造方法
US6642115B1 (en) * 2000-05-15 2003-11-04 International Business Machines Corporation Double-gate FET with planarized surfaces and self-aligned silicides
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
KR100414217B1 (ko) 2001-04-12 2004-01-07 삼성전자주식회사 게이트 올 어라운드형 트랜지스터를 가진 반도체 장치 및그 형성 방법
US6440806B1 (en) * 2001-04-30 2002-08-27 Advanced Micro Devices, Inc. Method for producing metal-semiconductor compound regions on semiconductor devices
US6639246B2 (en) * 2001-07-27 2003-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6689650B2 (en) * 2001-09-27 2004-02-10 International Business Machines Corporation Fin field effect transistor with self-aligned gate
JP3793808B2 (ja) * 2002-05-02 2006-07-05 国立大学法人東京工業大学 電界効果トランジスタの製造方法
US6909145B2 (en) * 2002-09-23 2005-06-21 International Business Machines Corporation Metal spacer gate for CMOS FET
JP2004119693A (ja) * 2002-09-26 2004-04-15 Tokyo Inst Of Technol 強誘電体メモリデバイス及び強誘電体メモリデバイスの製造方法

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