TWI574308B - 半導體結構及其製程 - Google Patents

Description

半導體結構及其製程

本發明係關於一種半導體結構及其製程，且特別係關於一種具有四閘極通道的半導體結構及其製程。

隨著半導體元件尺寸的縮小，維持小尺寸半導體元件的效能是目前業界的主要目標。為了提高半導體元件的效能，目前已逐漸發展出各種多閘極場效電晶體元件(multi-gate MOSFET)。多閘極場效電晶體元件包含以下幾項優點。首先，多閘極場效電晶體元件的製程能與傳統的邏輯元件製程整合，因此具有相當的製程相容性；其次，由於立體結構增加了閘極與基底的接觸面積，因此可增加閘極對於通道區域電荷的控制，從而降低小尺寸元件帶來的汲極引發的能帶降低(Drain Induced Barrier Lowering，DIBL)效應以及短通道效應(short channel effect)；此外，由於同樣長度的閘極具有更大的通道寬度，因此亦可增加源極與汲極間之電流量。

多閘極場效電晶體一般具有鰭狀結構，再將閘極跨設於鰭狀結構上，以形成有別於平面電晶體的立體的多閘極場效電晶體，而鰭狀結構的高度及閘極所跨設於鰭狀結構的寬度則會影響電晶體的閘極通道的寬度及長度。在一般積體電路的佈局中，於由各多閘極場效電晶體之用途不同，因而所需之電性要求亦不相同，故會有個別對應之鰭狀結構之高度。然而，不同鰭狀結構之高度會提升製 程難度並導致製程問題，例如各鰭狀結構所跨設之閘極研磨不足或過度研磨等製程問題。

本發明提出一種半導體結構及其製程，其移除部分的鰭狀結構，俾使鰭狀結構形成一懸空部，再以閘極圍繞此懸空部，即可形成具有四閘極通道的半導體結構。

本發明提供一種半導體結構，包含有一鰭狀結構以及一閘極。鰭狀結構位於一基底中，其中鰭狀結構具有一穿孔位於一懸空部的正下方。閘極圍繞懸空部。

本發明提供一種半導體製程，包含有下述步驟。首先，提供一基底上。接著，形成一鰭狀結構於基底中，其中鰭狀結構具有一底部以及一頂部。之後，移除底部的一部份，以使對應上方的頂部形成一懸空部，位於一穿孔上。然後，形成一閘極圍繞懸空部。

基於上述，本發明提出一種半導體結構及其製程，其移除部分的鰭狀結構形成一穿孔，俾於穿孔上的鰭狀結構中對應形成一懸空部，再以閘極圍繞此懸空部，即可形成具有四閘極通道的半導體結構。並且，可藉由所保留之懸空部的深度及寬度，俾使所形成之具有四閘極通道的多閘極場效電晶體等半導體結構達到所需之電性要求。

110、210‧‧‧基底

112‧‧‧底材

114‧‧‧絕緣層

116‧‧‧矽材

120a、120b‧‧‧鰭狀結構

122‧‧‧底部

122a‧‧‧部份

124‧‧‧頂部

124a、124a’‧‧‧懸空部

130a、130b‧‧‧介電層

130a’、130b’‧‧‧閘極介電層

132a’‧‧‧絕緣層

140‧‧‧電極層

150‧‧‧間隙壁

160a、160b‧‧‧源/汲極

212‧‧‧頂部

A1、A2‧‧‧倒角

C1、C2‧‧‧閘極通道

D‧‧‧深度

d1、d2‧‧‧深度

G1、G2‧‧‧閘極

H‧‧‧高度

L₁、L₂‧‧‧長度

P‧‧‧光阻

P1‧‧‧轉化製程

P2‧‧‧移除製程

T1、T2‧‧‧頂面

V‧‧‧穿孔

W‧‧‧寬度

x、y‧‧‧方向

第1圖係繪示本發明一實施例之半導體製程之立體示意圖。

第2-5、7-9圖係繪示本發明一實施例之半導體製程之俯視圖以及剖面示意圖。

第6圖係繪示本發明另一實施例之半導體結構之俯視圖以及剖面示意圖。

第10圖係繪示本發明一實施例之採用塊狀基底之半導體結構之俯視圖以及剖面示意圖。

第1圖係繪示本發明一實施例之半導體製程之立體示意圖。如第1圖所示，提供一基底110上。基底110可例如為一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。在本實施例中，基底110為一矽覆絕緣基底，因此其由下而上具有一底材112、一絕緣層114以及一矽材116。絕緣層114將底材112以及矽材116電性絕緣，俾使後續形成於矽材116上之電晶體等元件不會向下漏電至底材112。絕緣層114為一氧化層，但本發明不以此為限。為能清楚揭示本發明，本實施例在圖中繪示互相垂直的方向x以及方向y。第2-5、7-9圖係繪示本發明一實施例之半導體製程之俯視圖以及剖面示意圖，其接續繪示第1圖中之俯視圖以及沿方向x以及方向y之剖面示意圖。

如第2圖所示，形成二鰭狀結構120a及120b於基底110中。在本實施例中，則直接移除部分之矽材116，而形成鰭狀結構120a及120b。詳細而言，可先覆蓋一光阻(未繪示)等之遮罩層於矽材116上並將其圖案化，以定義欲形成鰭狀結構120a及120b的 位置，然後再蝕刻矽材116，並去除遮罩層，以形成鰭狀結構120a及120b於基底110中。在本實施例中，將鰭狀結構120a區分為一底部122以及一頂部124，以利後續製程之說明。底部122以及頂部124之間的虛線僅為區別此二部分，在實際之結構上並無此界線。再者，本實施例係以二鰭狀結構120a及120b為例，俾搭配在鰭狀結構120a上形成一具有四閘極通道之場效電晶體以及在鰭狀結構120b上形成一具有三閘極通道之場效電晶體，但本發明不以此為限。例如，在其他實施例中，亦可形成二具有四閘極通道之場效電晶體，其可具有相同或不同寬度以及長度之閘極通道；或者，亦可形成一具有四閘極通道之場效電晶體以及一具有二閘極通道之場效電晶體於各鰭狀結構120a及120b上。總言之，本發明所揭示之具有四閘極通道之場效電晶體，其可搭配形成於具有其他多閘極場效電晶體的佈局、甚至是平面場效電晶體的佈局，或者其他半導體結構之佈局等。

接著如第3-5圖所示，移除底部122的一部份122a，以使對應上方的頂部124形成一懸空部124a，位於一穿孔V上。例如，可先如第3圖所示，形成一光阻(未繪示)等之遮罩層覆蓋基底110以及鰭狀結構120a及120b，並將光阻圖案化，以形成一圖案化的光阻P，覆蓋基底110以及鰭狀結構120a及120b但其具有一開口暴露出鰭狀結構120a中欲形成懸空部124a以及穿孔V的部分(意即底部122的部分122a形成為穿孔V以及所對應上方的頂部124形成懸空部124a)。接著，如第4圖所示，進行一轉化製程P1，轉化開口處所暴露出的底部122的部分122a。然後，進行一移除製程P2，移除被轉化的底部122的部分122a，如第5圖所示。換言之，本實施例可先利用光阻覆蓋不須轉化的部分，而僅暴露出需轉化的部分122a；接著，藉由轉化製程P1先將部分122a改質為其他材質； 然後，搭配對於改質的部分122a以及其他部分之鰭狀結構120a具有蝕刻選擇比的製程(意即對於部分122a以及其他部分之鰭狀結構120a具有不同蝕刻率的蝕刻製程)，將部分122a移除。如此，可將懸空部124a的一頂面T1設置與鰭狀結構120b的一頂面T2等高度H，而可改善後續製程同時實施於懸空部124a以及鰭狀結構120b時的均勻度。再者，當懸空部124a與鰭狀結構120b等高時，可再進一步控制穿孔V的大小，而調整懸空部124a的深度D及寬度W，俾達到所需之電性要求。

在本實施例中，轉化製程P1可為一離子佈植製程。較佳者，轉化製程P1為一鍺離子佈植製程，並且調整離子佈植製程的佈植能量，使鍺離子穿透鰭狀結構120a的懸空部124a而被佈植至底部122的部分122a，然後再搭配對於鍺具有不同蝕刻選擇比的移除製程P2，例如一通入含氟有機物氣體的乾蝕刻製程，含氟有機物之化學式可例如為CH_XF_y，但本發明不以此為限。如此一來，可藉由控制所通入之鍺的濃度，而調整通入含氟有機物氣體的乾蝕刻製程對於部分122a以及其他部分之鰭狀結構120a(意即懸空部124a)的蝕刻選擇比，因而此蝕刻選擇比可介於10：1至40：1之間，視實際需要調整。在其他實施例中，轉化製程P1可例如為其他改質製程，例如使摻雜離子僅植入鰭狀結構120a的懸空部124a而不被佈植至底部122的部分122a，以使部分122a與懸空部124a存在有不同蝕刻選擇比而可被移除，或者對部分122a施以其他種類的離子佈植製程；移除已改質的部分122a可為其他製程，例如包含一乾蝕刻製程或/且一濕蝕刻製程等。

承上，當移除部分122a之後，則會於鰭狀結構120a之底部122形成穿孔V，以及穿孔V對應上方的頂部124形成懸空部 124a。懸空部124a之形狀在方向x的剖面結構中可為一矩形(如第5圖)，或者其他形狀，視所搭配的轉化製程P1以及移除製程P2而定。在一較佳實施例中，如第6圖所示，懸空部124a’的一底面可具有二倒角A1及A2，俾改善後續使之作為閘極通道之場效電晶體，位於懸空部124a’之轉折角度上具有避免原直角結構電場集中甚至放電等問題。倒角A1及A2可藉由前述之移除製程P2形成，例如特殊結晶面於此移除製程P2的相對蝕刻速率較大的效應所致，故此移除製程P2可例如在移除部分122a時即一併形成倒角A1及A2；或者，移除製程P2可為先移除部分122a，形成如第5圖之具有矩形的懸空部124a，再進行另外濕蝕刻等之移除製程，而形成具有倒角A1及A2的懸空部124a’。此外，懸空部124a’的一頂面亦可能會受濕蝕刻的影響而同樣具有二倒角。

如第7-8圖所示，形成一閘極G1以及一閘極G2分別跨設鰭狀結構120a及120b。特別是，閘極G1圍繞懸空部124a，且較佳者，閘極G1填滿如第5圖所示之穿孔V。

詳細而言，先如第7圖所示，形成二介電層130a及130b分別覆蓋鰭狀結構120a及120b。由於鰭狀結構120a具有懸空部124a，因此介電層130a會圍繞懸空部124a。換言之，介電層130a在方向x截面上具有一矩形框架剖面結構，而介電層130b在方向x截面上則具有一倒U形剖面結構。介電層130a及130b可例如由原子層沈積(atomic layer deposition,ALD)製程形成，以形成厚度較薄之介電層，但本發明不以此為限。介電層130a及130b可包含一氧化層、一緩衝層或/及一高介電常數介電層等，視本發明所搭配之半導體製程而定。例如，本發明可搭配一多晶矽製程、一前閘極(Gate-First)製程、一後閘極(Gate-Last)製程等，其中後閘極又可包含一前置高介電常數介電層之後閘極製程(Gate-Last for High-K First)或一後置高介電常數介電層之後閘極(Gate-Last for High-K Last)製程，是實際需要而定。在本實施例中則以搭配一前置高介電常數介電層之後閘極製程為例，則介電層130a及130b可例如包含一緩衝層以及一高介電常數介電層。緩衝層可例如為一氧化層，用以緩衝高介電常數介電層以及基底110。高介電常數介電層可例如為一含金屬介電層，其可包含有鉿(Hafnium)氧化物、鋯(Zirconium)氧化物，但本發明不以此為限。更進一步而言，高介電常數閘極介電層係可選自氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide，La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、鈦酸鍶(strontium titanate oxide，SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO₃,BST)所組成之群組，但本發明不以此為限。

之後，如第8圖所示，依序形成一電極層(未繪示)以及一選擇性的蓋層(未繪示)全面覆蓋鰭狀結構120a及120b以及基底110，然後圖案化選擇性的蓋層、電極層以及介電層130a及130b，因而形成閘極G1以及閘極G2，並暴露出其他部分的鰭狀結構120a及120b。此時，閘極G1以及閘極G2中的電極層140同時跨設鰭狀結構120a及120b。閘極G1可包含圍繞懸空部124a的一閘極介電層130a’以及覆蓋閘極介電層130a’的電極層140，其中閘極介電層130a’具有在方向x截面上的矩形框架的剖面結構(或如前述因具 有倒角而為六角形框架或八角形框架的剖面結構)，且閘極G1具有在方向x截面上的矩形框架的剖面結構(或如前述因具有倒角而為六角形框架或八角形框架的剖面結構)，因此閘極G1可具有四面的閘極通道C1(或如前述因具有倒角而為六面或八面的閘極通道)。較佳者，閘極G1圍繞懸空部124a並填滿如第5圖所示之穿孔V。閘極G2則可包含一閘極介電層130b’以及覆蓋於其上方的電極層140，其中閘極介電層130b’具有在方向x截面上的倒U形剖面結構，因此閘極G2可具有三面的閘極通道C2。電極層140可包含由多晶矽或金屬等材質所組成。如電極層140由多晶矽組成，則閘極G1及閘極G2可為多晶矽閘極。如電極層140由金屬組成，則閘極G1及閘極G2可為金屬閘極。由於本實施例係以前置高介電常數介電層之後閘極製程為例，故電極層140係為一多晶矽電極層，而閘極G1及閘極G2為多晶矽閘極。因而，電極層可例如由原子層沈積(atomic layer deposition,ALD)製程形成，但本發明不以此為限。選擇性的蓋層可例如為一氮化層或一氧化層，但本發明不以此為限。然而，此電極層140可僅為犧牲閘極，並將於後續製程中進行金屬閘極置換(replacement metal gate,RMG)製程置換為金屬閘極，換言之在後續製程中可將整條電極層140置換為金屬。

如第9圖所示，可先於裸露之鰭狀結構120a、120b中形成一輕摻雜汲極(未繪示)後，再形成一間隙壁150於電極層140的側邊的鰭狀結構120a及120b以及基底110上。然後，形成一源/汲極160a於間隙壁150側邊的鰭狀結構120a中，以及形成一源/汲極160b於間隙壁150側邊的鰭狀結構120b中。間隙壁150可例如為氮化層或氧化層等；輕摻雜汲極或源/汲極160a及160b可由摻雜硼或磷等三價或五價離子形成，視所欲形成之電晶體的電性而定，但本發明不此為限。源/汲極160a在方向y截面上的剖面結構中所 看到的長度L₁大於懸空部124a在方向y截面上的剖面結構中所看到的長度L₂。再者，由於閘極G1相較於閘極G2，其在懸空部124a的下方亦填有對應的電極層140，故可分別形成源/汲極160a及160b，使源/汲極160a的深度d1會小於源/汲極160b的深度d2。

之後，可再進行後續的金屬閘極置換(replacement metal gate,RMG)等之半導體製程。例如，覆蓋並平坦化層間介電層(未繪示)，並暴露出電極層140；移除電極層140，暴露出介電層130a’及130b’；填入金屬以將閘極G1及G2形成為金屬閘極等。

承上，本發明可藉由形成具有四閘極通道(或如前述因具有倒角而為六面或八面的閘極通道)的場效電晶體，而可較習知具有雙閘極通道或三閘極通道的場效電晶體，在能達成相同電性要求下，而具有更小的尺寸。更進一步而言，可藉由調整決定閘極通道C1尺寸的鰭狀結構120a之懸空部124a的尺寸，俾達到所需之四閘極通道(或如前述因具有倒角而為六面或八面的閘極通道)電晶體的電性要求。

再者，本發明之具有四閘極通道(或如前述因具有倒角而為六面或八面的閘極通道)的場效電晶體更可搭配雙閘極通道場效電晶體、三閘極通道場效電晶體或者平面場效電晶體等形成積體電路佈局，視實際需要而定。因此，當欲形成具有不同電性要求以達成不同用途的場效電晶體時，即可搭配形成本發明之四閘極通道(或如前述因具有倒角而為六面或八面的閘極通道)電晶體，且較佳使其與其他例如雙閘極通道場效電晶體、三閘極通道場效電晶體具有相同高度。如此一來，可改善製程品質，例如研磨製程的均勻度等，進而提升所形成之半導體結構之可靠度及電性品質。

另外，承上所述基底110為矽覆絕緣基底，在另一實施例中，基底110可為一塊狀基底。第10圖係繪示本發明一實施例之採用塊狀基底之半導體結構之俯視圖及剖面示意圖(可對照前一實施例之第8圖)。在本實施例中，在形成鰭狀結構120a及120b之前，可先進行一反穿透(anti-punch)製程(未繪示)於基底210中，以使塊狀基底的一頂部212向下絕緣，而此具有反穿透(anti-punch)摻質的頂部212則係位於後續形成的鰭狀結構120a及120b之下方與未受反穿透(anti-punch)的基底210之間。然後，可繼續進行如前一實施例之製程步驟。然而，由於頂部212依然為矽質基底，故當形成介電層130a’時，會一併於懸空部124a的正下方的頂部212上形成一絕緣層132a’；換言之，在全面覆蓋介電層130a並再將其圖案化後，會保留懸空部124a正下方的頂部212上的介電層130a，而形成絕緣層132a’。此時，絕緣層132a’與介電層130a’為一體成形，即在方向y截面上形成一密封的矩形框架的剖面結構。

綜上所述，本發明提出一種半導體結構及其製程，其移除部分的鰭狀結構形成一穿孔，俾於穿孔上的鰭狀結構中對應形成一懸空部，再以閘極圍繞此懸空部，即可形成具有四面閘極通道(或如前述因具有倒角而為六面或八面的閘極通道)的半導體結構。並且，可藉由調整所形成之懸空部的深度及寬度，俾使所形成之具有四面閘極通道的半導體結構可達到所需之電性要求。

更進一步而言，本發明所形成之四閘極通道(或如前述因具有倒角而為六面或八面的閘極通道)場效電晶體可搭配與其他之場效電晶體一併形成於佈局中。例如當與雙閘極或三閘極通道場效電晶體等一併形成時，較佳設定為使各多閘極場效電晶體的頂面能形成於同一水平高度上，進而提升後續製程對於各結構之均勻度等，因而能提升所形成之半導體結構之可靠度及電性品質等。並且， 搭配調整懸空部的深度及寬度即可達成電性要求。因此，本發明促使所形成半導體結構可具有更小之尺寸以及更佳之佈局彈性。

110‧‧‧基底

112‧‧‧底材

120a、120b‧‧‧鰭狀結構

122‧‧‧底部

124‧‧‧頂部

124a‧‧‧懸空部

130a’、130b’‧‧‧閘極介電層

140‧‧‧電極層

C1、C2‧‧‧閘極通道

G1、G2‧‧‧閘極

x、y‧‧‧方向

Claims (18)

1. 一種半導體結構，包含有：一鰭狀結構位於一基底中，其中該鰭狀結構具有一穿孔位於一懸空部的正下方，其中該懸空部的一底面具有二倒角；以及一閘極圍繞該懸空部。
2. 如申請專利範圍第1項所述之半導體結構，其中該基底包含一矽覆絕緣基底(silicon-on-insulator,SOI)或一塊狀(bulk)基底。
3. 如申請專利範圍第1項所述之半導體結構，其中該基底包含一絕緣層位於該懸空部的正下方。
4. 如申請專利範圍第1項所述之半導體結構，更包含：一源/汲極位於該閘極側邊的該鰭狀結構中。
5. 如申請專利範圍第1項所述之半導體結構，其中該閘極包含一多晶矽閘極或一金屬閘極。
6. 如申請專利範圍第1項所述之半導體結構，其中該閘極包含一介電層以及一電極層。
7. 如申請專利範圍第1項所述之半導體結構，其中該閘極填滿該穿孔。
8. 一種半導體製程，包含有：提供一基底上； 形成一鰭狀結構於該基底中，其中該鰭狀結構具有一底部以及一頂部；移除該底部的一部份，以使對應上方的該頂部形成一懸空部，位於一穿孔上，其中該懸空部的一底面具有二倒角；以及形成一閘極圍繞該懸空部。
9. 如申請專利範圍第8項所述之半導體製程，其中該基底包含一矽覆絕緣基底(silicon-on-insulator,SOI)或一塊狀(bulk)基底。
10. 如申請專利範圍第9項所述之半導體製程，在形成該鰭狀結構之前，更包含：進行一反穿透(anti-punch)製程於該基底中，以使該塊狀基底的一頂部向下絕緣。
11. 如申請專利範圍第8項所述之半導體製程，在移除該底部的該部份之前，更包含：進行一轉化製程，轉化該底部的該部分。
12. 如申請專利範圍第11項所述之半導體製程，其中該轉化製程包含一離子佈植製程。
13. 如申請專利範圍第12項所述之半導體製程，其中該離子佈植製程包含一鍺離子佈植製程。
14. 如申請專利範圍第11項所述之半導體製程，在進行該轉化製程之前，更包含：形成一圖案化的光阻，覆蓋該基底以及該鰭狀結構但暴露出該底 部的該部分。
15. 如申請專利範圍第8項所述之半導體製程，其中該底部的該部份係以進行一蝕刻製程移除。
16. 如申請專利範圍第15項所述之半導體製程，其中該蝕刻製程包含一含氟的乾蝕刻製程。
17. 如申請專利範圍第8項所述之半導體製程，在形成該閘極之後，更包含：形成一源/汲極於該閘極側邊的該鰭狀結構中。
18. 如申請專利範圍第8項所述之半導體製程，其中該閘極包含一多晶矽閘極或一金屬閘極。