CN100456498C - 具有多个叠置沟道的场效应晶体管 - Google Patents

具有多个叠置沟道的场效应晶体管 Download PDF

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Abstract

集成电路场效应晶体管包括具有表面以及表面上的有源区沟道图形的衬底。有源区图形包括相互叠置的多个沟道并相互隔开以定义至少一个隧道，隧道位于各相邻沟道之间。栅电极环绕多个沟道并延伸穿过至少一个隧道。也提供一对源/漏区。通过在衬底表面上形成预有源图形制备集成电路场效应晶体管。预有源图形包括一系列中间沟道层以及相互交替叠置的沟道层。源/漏区形成在衬底上的预有源图形相对端。选择性地除去多个中间沟道层，以形成穿过预有源图形的多个隧道，由此限定出包括隧道和包括沟道层的多个沟道的有源沟道图形。栅电极形成在隧道中并环绕沟道。

Description

具有多个叠置沟道的场效应晶体管
相关申请
本申请要求2002年10月1日申请的韩国专利申请No.2002-0059886的优先权，其全部公开内容在这里作为参考引入。
技术领域
本发明涉及集成电路器件及其制造方法。更具体地，本发明涉及场效应晶体管及其制造方法。
背景技术
集成电路场效应晶体管广泛用在逻辑、存储器、处理器以其它集成电路器件中。正如本领域中技术人员公知的，集成电路场效应晶体管包括隔开的源和漏区、两者之间的沟道以及与沟道相邻的栅电极。集成电路场效应晶体管经常称做金属氧化物半导体场效应晶体管(MOSFET)或简称为MOS器件。虽然在本申请中将使用这些术语，但它们用于表示集成电路的场效应晶体管，而不局限为具有金属栅极或氧化物栅极绝缘体的场效应晶体管。
随着集成电路场效应晶体管的集成密度的持续增加，有源区和沟道长度的尺寸不断减小。随着晶体管沟道长度的减小，源/漏对沟道区中的电场或电位的影响变得越来越大。这称做“短沟道效应”。此外，随着有源区尺寸的按比例缩小，沟道宽度减小增加了阈值电压。这称做“窄宽度效应”。
现已开发了各种结构以尝试提高器件性能或使器件性能最佳，同时减小形成在衬底上元件的尺寸。例如，现有的垂直晶体管称做翼片(fin)结构、DELTA(全耗尽倾斜沟道晶体管)结构以及GAA(全环栅)结构。
例如，U.S.专利No.6,413,802公开了一种翼片FET器件。在该专利摘要中指出，使用常规的平面MOSFET技术制造翼片FET器件。器件制备在硅层中，硅层上覆盖有绝缘层(例如，SIMOX)，器件从绝缘层延伸出作为翼片。双栅极提供在沟道的两侧，以提供增强的驱动电流并有效地抑制端沟道效应。多个沟道提供在源和漏之间，用于增加电流容量。在一个实施例中，两个晶体管叠置成翼片以提供具有公用栅极的CMOS晶体管对。
具有DELTA结构的MOS晶体管的一个例子公开在U.S.专利No.4,996,574中。在该专利摘要中指出，金属绝缘体半导体晶体管包括绝缘层；提供在绝缘层上的半导体本体，半导体本体包括源区、漏区和在两者之间的第一方向中延伸的沟道区，沟道区互连源区和漏区；栅极绝缘膜提供在半导体本体上以覆盖除了与绝缘层接触的那部分沟道区之外的沟道区；提供导电材料的栅电极与栅极绝缘膜接触以覆盖除了与绝缘层接触的那部分沟道区之外的栅极绝缘膜。沟道区的宽度基本上小于形成在沟道区中耗尽区最大扩展宽度的两倍。
具有GAA的薄膜晶体管的一个例子公开在U.S.专利No.5,583,362中。在典型的GAA结构的MOS晶体管中，SOI层作为有源图形，栅电极形成在有源图形的沟道区的周围，有源图形的表面由栅极绝缘层覆盖。
发明内容
根据本发明一些实施例的集成电路场效应晶体管包括表面以及表面上的有源区沟道图形。有源区图形包括相互叠置的多个沟道并相互隔开以定义至少一个隧道，各隧道位于各相邻沟道之间。栅电极环绕多个沟道并延伸穿过至少一个隧道。也提供一对源/漏区，源/漏区的每一个位于表面上有源沟道图形的相对侧，并电连接到多个沟道。
在一些实施例中，多个沟道包括第一和第二相对侧，第三和第四相对侧，其中源/漏区的每一个位于第一和第二相对侧的每一个上，并且其中栅电极环绕第三和第四相对侧上的多个沟道，并延伸穿过至少一个隧道。在其它实施例中，提供至少三个沟道和两个隧道，其中隧道平行于表面延伸以定义出在垂直于表面的方向中叠置的一系列交替的沟道和隧道。在一些实施例中，在垂直于多个沟道的方向中源/漏区具有均匀的掺杂轮廓。
根据本发明的一些实施例，通过在衬底表面上形成预有源(pre-active)图形制备晶体管场效应晶体管。预有源图形包括一系列中间沟道层以及相互交替叠置的沟道层。源/漏区形成在衬底上的预有源图形相对端。选择性地除去多个中间沟道层以形成穿过预有源图形的多个隧道，由此限定出包括隧道和包括沟道层的多个沟道的有源沟道图形。栅电极形成在隧道中并环绕沟道。
在一些实施例中，通过蚀刻预有源图形的隔开区域并在蚀刻区中形成源/漏区形成源/漏区。蚀刻隔开的区域以限定出预有源图形的第一和第二相对侧，并且源/漏区的每一个形成在第一和第二相对侧的每一个上。隧道由第三侧到第四侧穿过预有源图形，由此栅电极环绕第三侧和第四侧上的沟道。
根据本发明的一些实施例，由一个有源图形形成多个薄沟道，栅电极环绕沟道。由于多个薄沟道垂直地叠置，因此与例如常规的翼片型MOS晶体管相比，可以减小沟道区和源/漏区占据的面积。
此外，在一些实施例中，在垂直于多个沟道的方向中，源/漏区具有均匀的掺杂轮廓，由此，即使沟道的数量和面积增加，也可以保持均匀的源/漏结电容。由此，虽然减小了结电容，但可以增加电流以增大器件的操作速度。
最后，在本发明的一些实施例中，交替叠置多个沟道层和多个中间沟道层形成有源图形之后，蚀刻掉将形成源/漏区的有源图形。蚀刻的区域可以提供有外延单晶膜或导电材料以形成源/漏区。由于中间层的水平长度可以限制在栅极的长度区域内，当在随后的工艺中各向异性地蚀刻掉中间沟道层形成隧道时，可以减小或防止隧道水平地延伸。由此，在本发明的一些实施例中，可以实现具有栅极长度小于沟道宽度的高集成度MOS晶体管。
附图说明
图1A和1B分别示出了根据本发明的一些实施例具有多个沟道的MOS晶体管的有源图形和栅电极；
图2A是除了根据本发明第一实施例的器件的平面图；
图2B和2C分别示出了沿图2A的线AA和BB截取的图2A的器件剖面图；
图3A到3R示出了根据本发明的第一实施例器件制造方法剖面图；
图4A到4G示除了根据本发明的第一实施例器件制造方法的一些步骤的透视图；
图5示出了图3R中部分“A”的放大图；
图6A和6B分别示出了根据本发明的第二实施例器件的透视图和剖面图；图6C示出了图6B中部分“B”的放大图；
图7A到7M示出了根据本发明的第二实施例器件的制造方法的剖面图；
图8示出了根据本发明第三实施例的器件剖面图；
图9A到9J示出了根据本发明的第四实施例器件的制造方法的剖面图；
图10示出了根据本发明第五实施例的器件剖面图；
图11示出了根据本发明第六实施例的器件剖面图；
图12示出了根据本发明第七实施例的器件剖面图；
图13示出了根据本发明第八实施例的器件剖面图；
图14示出了根据本发明第九实施例的器件剖面图；
图15A到15F示出了根据本发明的第十实施例器件的制造方法的剖面图；以及
图16A到16C示出了根据本发明的第十一实施例器件的制造方法的剖面图。
具体实施方式
下面参考示出了本发明各实施例的附图完整地介绍本发明。然而，本发明可以体现为许多不同的形式，不应局限为这里介绍的各实施例。提供这些实施例以便本公开更彻底和完整，将本发明的范围充分地转达给本领域中的技术人员。在附图中，为清楚起见放大了各层和区域尺寸和相对尺寸。此外，这里介绍和示出的每个实施例也包括它的互补导电类型的实施例。类似的数字表示类似的元件。
应该理解当如层、区或衬底等的部件称做位于另一部件之“上”时，它可以直接在其它部件之上或者其间也可以存在其它部件。应该理解当元件称做“连接”或“耦合”到另一部件，那么它可以直接连接或耦合到其它部件或者其间可以存在其它部件。应该理解如果部件的一部分例如导线的一个表面称做“外部”，那么它比部件的其它部分更靠近衬底的外部。此外，这里使用如“之下”的相对术语以描述图中示出的一层或一个区域与另一层或区域相对于衬底或基底层的关系。应该理解这些术语意在包含除图中示出的取向之外的器件的不同取向。最后，术语“直接”意味着没有插入部件。
图1A和1B分别示出了根据本发明的一些实施例具有多个沟道的MOS晶体管的有源图形和栅电极。
参考图1A，形成在如半导体衬底(未示出)的集成电路衬底表面上的有源图形包括在垂直方向中形成在多个沟道4a、4b和4c。虽然在实施例中示出了三个沟道4a、4b和4c，但也可以形成两个沟道或者沟道的数量可以超过三个。
沟道4a、4b和4c具有窄宽度的垂直叠置结构。多个隧道2a、2b和2c形成在沟道4a、4b和4c之间。源/漏区3形成在有源图形的两侧以连接到多个沟道4a、4b和4c。
形成源/漏区3具有宽于沟道4a、4b和4c的宽度。在源/漏区3和沟道4a、4b和4c之间形成有源/漏扩展层5，将源/漏区4连接到沟道4a、4b和4c。
特别是，有源图形包括在有源图形的两侧具有较宽宽度的矩形平行六面体形的源/漏区3。然而，应该理解，有源图形具有任何多边形，侧边和顶角不需要相等。宽度窄于矩形平行六面体形的沟道区形成在源/漏区3之间将源/漏区3相互连接。沟道区包括两个连接到源/漏区3的源/漏扩展层5。两个源/漏扩展层5通过垂直方向中形成的多个沟道4a、4b和4c相互连接。多个隧道2a、2b和2c形成在沟道4a、4b和4c之间。最低的隧道2a形成在最低的沟道4a和半导体衬底的下表面部分之间。隧道形的槽2形成在最上面的沟道4c上。
参考图1B，栅电极6形成在有源图形上。延伸穿过和/填充多个隧道2a、2b和2c以及槽2的同时，栅电极6形成得在垂直方向中(即垂直于源/漏区面的形成方向的方向中)环绕多个沟道4a、4b和4c。栅极绝缘层7形成在栅电极6和多个沟道4a、4b和4c之间。
半导体衬底包括硅(Si)、硅锗(SiGe)、绝缘体上硅(SOI)、绝缘体上硅锗(SGOI)和/或其它常规的衬底。在一些实施例中，半导体衬底包括单晶硅Si。
沟道4a、4b和4c包括单晶半导体膜，例如硅膜。源/漏区3包括选择性的外延单晶膜或导电膜，例如多晶硅膜、金属膜、金属硅化物膜等。使用选择性的外延单晶膜或多晶硅膜时，杂质注入离子注入到源/漏区3内，以便源/漏区3导电。
如图所示在沟道4a、4b和4c和源/漏区3之间形成源/漏扩展层5时，在一些实施例中，源/漏区3包括导电膜，例如多晶硅膜、金属膜、金属硅化物膜等，源/漏扩展层5包括选择性外延的单晶膜。
栅电极6包括多晶硅膜并且包括形成在栅电极6上表面上的栅极叠置层8。栅极叠置层8包括减小栅极电阻的金属硅化物和/或帽盖栅电极6的绝缘材料。栅极绝缘层7包括热氧化膜或ONO膜。
在本发明的一些实施例的MOS晶体管中，多个薄沟道4a、4b和4c连接到源/漏区3，在垂直于多个沟道4a、4b和4c的方向中，源/漏区3形成得具有均匀的掺杂轮廓，即使沟道的数量增加也能保持均匀的源/漏结电容。由此，虽然降低或减小了结电容，但电流增加提高了器件速度。
此外，在一些实施例中提供了具有栅电极小于沟道宽度的MOS晶体管，是由于栅电极6环绕多个沟道4a、4b和4c，导致器件集成度提高。
此外，在一些实施例中，将形成源/漏区的有源图形的区域被蚀刻掉，其中有源图形包括多个用做隧道2的中间沟道层和用做相互交替叠置的沟道4a、4b和4c的多个沟道层。然后，蚀刻区提供有和/或填充有外延单晶膜和/或导电材料以形成源/漏区3。因此，仅留下沟道区的有源图形，由此填充有栅电极的隧道2的水平长度可以限制在栅极长度区域内，由此得到具有比沟道宽度小的栅极长度的高度集成的MOS晶体管。
实施例1
图2A是除了根据本发明第一实施例的器件的平面图。图2B和2C分别示出了沿图2A的线AA和BB截取的图2A的器件剖面图。
参考图2A到2C，包括具有上侧方向中垂直地形成的多个沟道44a和44b的多个沟道44形成在衬底10的主表面上，衬底10包括硅(Si)、硅锗(SiGe)、绝缘体上硅(SOI)、绝缘体上硅锗(SGOI)和/或其它常规的衬底。形成源/漏区34以连接到有源图形30相对侧的沟道44a和44b。在源/漏区34和多个沟道44a和44b之间，形成有连接到源/漏区34和连接到沟道44a和44b的源/漏扩展层32。也就是，源/漏扩展层32用做将源/漏区34连接到多个沟道44a和44b的桥梁。
多个隧道42形成在多个沟道44a和44b之间。最低的隧道42a形成在最低的沟道层44a和半导体衬底的下表面部分即衬底10的重掺杂杂质区12之间。隧道形的槽42c形成在最上沟道44b上。
沟道44a和44b包括如单晶Si的半导体材料，然而源/漏区34可以包括如多晶硅、金属、金属硅化物等的导电材料。这里，使用与沟道44a和44b相同的材料形成源/漏扩展层32从沟道44a和44b延伸出。在一些实施例中，源/漏扩展层32由选择形的外延单晶Si组成。
在有源图形30上，形成栅电极48延伸穿过和/或填充包括多个隧道42a和42b的隧道42，隧道42a和42b形成在沟道44a和44b之间并在垂直方向中环绕沟道44a和44b。栅极绝缘层46形成在栅电极48和沟道44a和44b之间，即隧道42的内表面上和隧道形的槽42的内侧壁和底面上。在一些实施例中，栅电极48包括多晶硅，用于减小栅极电阻的金属硅化物的栅极叠置层50形成在栅电极48的上表面上。
形成场区22以环绕除了多个沟道44a和44b的沟道区之外的源/漏区34。在有源图形30下，即最低沟道44a下的衬底10的主表面部分中形成重掺杂区12。重掺杂区12可以减小或防止引起短沟道效应的底部晶体管的操作。
图3A到3R示出了根据本发明的第一实施例器件制造方法剖面图。图4A到4G示除了根据本发明的第一实施例器件制造方法的一些步骤的透视图。
参考图3A，与衬底相同导电类型的杂质离子注入到衬底10的主表面内形成能减小或防止底部晶体管操作的重掺杂区(阱区)12。衬底10包括硅(Si)、硅锗(SiGe)、绝缘体上硅(SOI)、绝缘体上硅锗(SGOI)和/或其它常规的衬底。在一些实施例中，半导体衬底10包括单晶Si。
参考图3B，多个中间沟道层14和多个沟道层16相互交替地叠置在衬底10上。首先，第一中间沟道层14a形成在衬底10上，然后，第一沟道层16a形成在第一中间层14a上。最上面的中间沟道层16c形成在最上面的位置。
沟道层16和中间沟道层14由相互具有蚀刻选择性的单晶硅材料组成。在一些实施例中，沟道层16由厚度约的单晶Si外延膜形成，中间沟道层14由厚度约
Figure C0315249200192
的单晶Ge或单晶SiGe外延膜形成。
根据要形成的晶体管的目的可以控制沟道层16和中间沟道层14的重复数量和厚度。在一些实施例中，沟道层16和中间沟道层14相互交替叠置以使整个厚度变成约
Figure C0315249200193
这里，为了进行沟道掺杂，沟道层16可以由掺杂的单晶Si外延膜形成。
参考图3C，通过光刻工艺构图多个沟道层16和多个中间沟道层14形成具有第一沟道层预图形(或第一沟道层初始图形)16和第一中间沟道层预图形(或者第一中间沟道层初始图形)14的预有源图形18。第一沟道层预图形16包括多个第一沟道层图形16a和16b。第一中间沟道层预图形14包括多个中间沟道层图形14a、14b和14c。进行蚀刻工艺足够的时间以形成深度比衬底10中杂质区12深的隔离沟槽20。
接下来，通过化学汽相淀积(CVD)法淀积氧化层以填充隔离沟槽20。通过深蚀刻工艺或化学机械抛光(CMP)工艺平面化淀积的氧化层直到露出预有源图形18的表面，由此形成环绕预有源图形18的场区22。
参考图3D，蚀刻终止层23、虚拟栅极层25和抗反射层27连续地叠置在包括预有源图形18的衬底10上。用相对于虚拟栅极层25具有蚀刻选择性的材料，例如氮化硅形成厚度约
Figure C0315249200201
的蚀刻终止层23。在蚀刻虚拟栅极层25期间，蚀刻终止层23起减小或防止下面预有源图形被蚀刻的作用。用氧化硅形成厚度约
Figure C0315249200202
用于限定栅极区的虚拟栅极层25。用氮化硅形成厚度约
Figure C0315249200203
的抗反射层27，用于减小或防止光刻工艺期间光被下面的衬底反射。
参考图3E，通过光刻工艺，将虚拟栅极层25和蚀刻终止层23连续地干蚀刻掉形成具有抗反射层图形28、虚拟栅极图形26以及蚀刻终止层图形24的栅极硬掩模29。栅极硬掩模29具有约0.2～0.3μm的宽度，并起将源/漏区与沟道区自对准的作用。
参考图3F，使用栅极硬掩模29作为蚀刻掩模，露出的预有源图形18被蚀刻掉直到露出衬底10的表面，由此限定了要形成源/漏区的区域30。由此，仅留下了预有源图形18的沟道区。此时，进行足够时间的蚀刻工艺蚀刻半导体衬底10的上部分直到重掺杂区12的投影范围以下。
由此，如图所示，形成包括栅极硬掩模29下第二沟道层图形16和第二中间沟道层图形14的有源沟道图形18a。第二沟道层图形16由多个第二沟道层图形16a和16b组成，第二中间沟道层图形14由多个中间沟道层图形14a、14b以及14c组成。
在由源区没有被蚀刻并且用做源/漏区的常规的GAA结构中，隧道水平地延伸以增加各向同性蚀刻中间沟道层时的栅电极长度。相反，在本发明的一些实施例中，蚀刻将形成源/漏区的有源图形的区域，然后用导电材料填充蚀刻的区域形成源/漏。因此，由于构成有源沟道图形18a的中间沟道层14的水平长度可以限制到栅极长度区域内，因此当在随后的工艺中各向同性蚀刻第二中间沟道层14形成隧道时，可以减小或防止隧道水平地延伸。由此，可以得到栅极长度小于沟道宽度的高度集成的MOS晶体管。
参考图3G，在半导体衬底10的蚀刻区域30和有源沟道图形18a一侧的表面上部分生长厚度约
Figure C0315249200211
选择性的外延单晶膜，由此形成源/漏扩展层32。这里，通过倾斜离子注入掺杂选择性的外延单晶膜，由此每个第二沟道层图形16a和16b具有均匀的源/漏杂质浓度。有时，进行或不进行离子注入，在随后的退火工艺中掺杂剂由重掺杂的源/漏区固相扩散，由此形成相对于每个沟道层16具有均匀源/漏掺杂浓度。
参考图3H，将导电材料淀积在源/漏扩展层32上，在以下实施例中，完全填充了蚀刻区30，由此形成了导电膜。然后深蚀刻导电膜到有源沟道图形18a的表面，以形成仅在蚀刻区30内包括重掺杂导电膜的源/漏区34。在一些实施例中，导电材料包括掺杂的多晶硅、金属和/或金属硅化物。如上所述，在一些实施例中，源/漏区34具有沿沟道图形18a均匀的掺杂轮廓，是由于通过淀积形成源/漏区34。这里，用于源/漏的导电膜尾部34a仍留在栅极硬掩模29的侧面。
可选地，为了减小包括外延单晶膜的源/漏扩展层32的表面粗糙度并重新晶化源/漏扩展层32，在淀积导电膜之前，在氢气(H2)环境中进行高温热处理。
参考图3I，淀积氮化硅以覆盖源/漏区34和场区22上的栅极硬掩模29，由此形成掩模层35。优选，掩模层35包括与构成栅极硬掩模29的最上层，即抗反射层图形28相同的材料。这里，淀积掩模层35之前，通过热氧化工艺氧化源/漏区34的表面部分和沟道区的有源沟道图形的露出表面部分形成氧化层。该氧化层用做应力缓冲层。
参考图3J，直到露出虚拟栅极图形26的表面，通过深蚀刻或化学机械抛光除去掩模层35形成露出虚拟栅极图形26的掩模图形36。图4A为特别示出了图3J所示步骤的透视侧视图。
参考图3K，使用栅极图形26，选择性除去虚拟栅极图形26形成栅极沟槽38。蚀刻终止层图形24减小或防止了除去虚拟栅极图形26的蚀刻工艺期间下面的预有源图形被蚀刻。图4B为特别示出了图3K所示步骤的透视侧视图。
参考图3L，如果导电尾部34a留在栅极硬掩模29的侧面，那么进行氧化工艺和/或湿蚀刻工艺除去导电尾部34a。在一些实施例中，进行氧化工艺将导电尾部34a转变为绝缘层40，由此防止了导电尾部34a与在随后的工艺中形成的栅电极短路。
参考图3M，除去通过栅极沟槽38露出的蚀刻终止层图形24。
当沟道区的有源沟道图形18a没有掺杂杂质时，通过栅极沟槽38局部地进行沟道离子注入，由此用杂质掺杂沟道区的有源沟道图形18a。在一些实施例中，进行沟道离子注入以便在每个第二沟道层图形16a和16b内形成投影范围。这里，参考数字41表示沟道离子注入区。此外，在一些实施例中，进行沟道离子注入区以使每个第二沟道层图形16a和16b具有相互不同的掺杂浓度，由此得到了根据施加的栅极电压操作的晶体管。
接下来，使用源/漏区34做蚀刻掩模，选择性地蚀刻掉场区22露出沟道区的有源沟道图形18a的侧面，如图4C所示。图4C特别示出了没有在图3M的剖面图中示出的那部分的透视侧面图。
参考图3N，通过各向同性蚀刻工艺，选择性地除去多个中间沟道层图形14a、14b以及14c形成多个穿过有源沟道图形18a和隧道形的隧道沟槽42c的多个隧道42a和42b，隧道槽42c位于最上位置。这里，第二沟道层图形16a和16b形成多个沟道44a和44b。优选，多个隧道42a和42b和多个沟道44a和44b形成得在约50％的范围内具有与虚拟栅极图形26具有相同的宽度。
图4D特别示出了图3N所示步骤的透视侧视图。如图所示，通过隧道42a和42b部分露出源/漏扩展层32的侧表面部分。
参考图3O，在多个沟道44a和44b的表面上以及隧道槽42c的内表面上进行热氧化工艺形成厚度约
Figure C0315249200231
的栅极绝缘层46。图4E特别示出了图3O所示步骤的透视侧视图。如图所示，栅极绝缘层46也连续地形成在由沟道露出的源/漏扩展层32的一部分表面上。
这里，为了减小沟道44a和44b的表面粗糙度，在形成栅极绝缘层46之前，在氢气(H2)或氩气(Ar)环境中进行高温热处理，由此降低了栅极绝缘层46和沟道之间的粗糙度。此外，栅极绝缘层46可以由氮氧化硅组成。
参考图3P，形成栅电极48以填充多个隧道42a和42b和隧道槽42c，以环绕多个沟道44a和44b。在一些实施例中，栅电极48包括掺杂的多晶硅。图4F特别示出了图3P所示步骤的透视侧视图。
参考图3Q，包括用于减小栅极电阻的金属硅化物的栅极叠置层50形成在多晶硅栅电极48上。这里，栅极叠置层50可以由帽盖栅极的绝缘材料组成，例如氧化硅或氮化硅。图4G示出了图3Q所示步骤的透视侧视图。
参考图3R，除去掩模图形36，然后进行随后的工艺，例如金属互连以完成具有多个沟道的垂直MOS晶体管。有时，可以保留掩模图形36用做层间绝缘层。
实施例2
图5示出了图3R中部分“A”的放大图。参考图5，在实施例1中的垂直MOS晶体管中，栅极绝缘层46存在于栅电极48和源/漏区34(特别是源/漏扩展层32)之间，由此使产生栅电极48和源/漏区34之间的重叠电容，如电容器符号()表示。存在本发明的垂直MOS晶体管以减少或抑制以上重叠电容的产生。
图6A示出了根据本发明实施例半导体器件的透视图，图6B示出了沿图6A的线C-C截取的剖面图。在本实施例中，包括绝缘材料的栅极间隔层54形成在栅电极48和源/漏区34之间，以减小或防止栅电极48和源/漏区34之间的重叠电容(参见图5)增加。在本实施例中，和实施例1中相同的元件用相同的数字表示。
参考图6A和6B，包括具有上侧方向中垂直地形成的多个沟道44a和44b的有源图形30形成在衬底10的主表面上，衬底10包括硅(Si)、硅锗(SiGe)、绝缘体上硅(SOI)、绝缘体上硅锗(SGOI)和/或其它常规的衬底。源/漏区34与有源图形30相对侧上的多个沟道44a和44b相连。在源/漏区34和多个沟道44a和44b之间，形成有连接到源/漏区34和连接到沟道44a和44b的源/漏扩展层32。
在每个沟道44a和44b之间，形成有长度短于沟道长度的多个隧道42。最低隧道42a形成在最低沟道区44a和衬底的下表面部分即杂质掺杂区12之间。具有隧道形的隧道槽42c形成在最上面的槽44b上。
图6C为图6B中部分“B”的放大图。在隧道42的侧壁和隧道槽42的两个侧壁上，形成绝缘层的两个栅极间隔层54，由此每个栅极间隔层具有的厚度(d)对应于图6C所示沟道44a和44b的长度于隧道42长度差的一半。在有源图形30上，形成栅电极48延伸穿过和/或填充包括多个隧道42a和42b的隧道42，并环绕沟道44a和44b。栅极绝缘层46成在栅电极48和多个沟道44a和44b之间，即除了隧道的侧壁和隧道槽的侧壁之外，隧道42的上表面和下表面上以及隧道槽42c的下表面上。
在一些实施例中，栅电极48包括多晶硅，栅极叠置层50由金属硅化物组成，并形成在栅电极48的上表面上。形成栅极叠置层50环绕栅电极48的侧壁上部，由此制成带凹槽的栅电极。形成场区22以环绕除了包括多个沟槽44a和44b的沟道区之外的源/漏区34。
在有源图形30下面的衬底主表面中形成重掺杂区12以减小或防止底部晶体管的操作。
图7A到7M示出了根据本发明的第二实施例器件的制造方法的剖面图。参考图7A，与图3A到3F的实施例1所示相同的方式，在衬底10上形成多个中间沟道层14和多个沟道层16相互交替叠置的的预有源图形16和环绕预有源图形18的场区22。在一些实施例中，中间沟道层14包括单晶Ge或单晶SiGe膜，而多个沟道层16包括单晶Si膜。
接下来，在预有源图形18上形成将源/漏区与沟道区自对准的栅极硬掩模。栅极硬掩模具有连续叠置的蚀刻终止层图形24、虚拟栅极图形26、以及抗反射层图形28。
使用栅极硬掩模，蚀刻掉预有源图形18直到露出衬底10的表面，由此限定出要形成源/漏区的区域30。由此，仅留下了预有源图形18的沟道区。此时，进行足够时间的蚀刻工艺蚀刻半导体衬底10的上部分直到重掺杂区12的投影范围以下。
由此，如图所示，形成包括栅极硬掩模29下第二沟道层图形16和第二中间沟道层图形14的有源沟道图形18a。第二沟道层图形16由多个第二沟道层图形16a和16b组成，第二中间沟道层图形14由多个中间沟道层图形14a、14b以及14c组成。
参考图7B，通过有源沟道图形18a的露出侧面选择性地横向蚀刻第二中间沟道层14，由此形成底切区31。底切区31的宽度形成从初始有源沟道图形18a的侧壁表面道约
Figure C0315249200261
的深度。因此，由多个第二中间沟道层图形14a、14b以及14c形成短于第二沟道层图形16a和16b长度的多个第三中间沟道层15a，15b。
参考图7C，淀积绝缘层52以形成或填充所得结构整个表面上的底切区31。特别是，通过化学汽相淀积法淀积如氧化硅的绝缘材料以填充有源沟道图形18a的底切区31，由此形成覆盖所得结构的整个表面即包括有源沟道图形18a的侧壁和表面的蚀刻30的整个内表面的绝缘层52。
参考图7D，深蚀刻绝缘层52以形成仅填充底切区31例如氧化硅的绝缘材料组成的栅极间隔层54。
参考图7E，与实施例1的图3G相同的方式，选择性外延单晶硅模部分地生长在蚀刻区30的表面上以及有源沟道图形18a的侧面，由此形成源/漏扩展区32。
然后，与实施例1的图3H相同的方式，如掺杂的多晶硅、金属或金属硅化物的导电膜淀积在包括源/漏扩展区32的所得结构的整个表面上，然后深蚀刻导电膜形成填充蚀刻区30。
这里，淀积导电膜之前，进行倾斜离子注入用杂质掺杂选择性外延单晶膜的源/漏扩展区32。通过随后的退火工艺中掺杂剂由源/漏区固相扩散可以掺杂源/漏扩展区32。在任何一种情况中，在垂直于沟道区的方向中，源/漏扩展区32和源/漏区34可以具有均匀的掺杂轮廓。
参考图7F，与实施例1的图3I相同的方式，氮化硅淀积在源/漏区34、沟道区的有源沟道图形18a以及衬底10上，由此形成掩模层。然后，与实施例1的图3J相同的方式，平面化掩模层直到露出虚拟栅极图形26的表面，由此形成了露出虚拟栅极图形26的掩模图形36。
参考图7G，与实施例1的图3K相同的方式，使用掩模图形36选择性地除去虚拟栅极图形26，由此形成栅极沟槽38。这里，蚀刻终止层图形24减小或防止了除去虚拟栅极图形26的蚀刻工艺期间下面的预有源图形被蚀刻。如果导电尾部34a留在栅极图形26的侧面，那么和实施例1中图3L相同的方式，进行氧化工艺将导电尾部34a转变为氧化硅的绝缘层40。
参考图7H，和实施例1中图3M所示相同的方式，除去通过栅极沟槽38露出的蚀刻终止层图形24。如果沟道区的有源沟道图形18a没有掺杂杂质，通过栅极沟槽38局部地进行沟道离子注入，由此用杂质掺杂沟道区的有源沟道图形18a。在一些实施例中，进行沟道离子注入以便在每个沟道层图形16内形成投影范围。此外，在一些实施例中，进行沟道离子注入区以使每个第二沟道层图形16a和16b具有相互不同的掺杂浓度，由此得到了根据施加的栅极电压操作的晶体管。
通过化学汽相淀积法氧化硅淀积在所得结构的整个表面上，由此用相等厚度或稍大于底切区31的宽度形成绝缘层，例如约厚。然后，深蚀刻绝缘层在栅极沟槽38的内壁上形成绝缘层间隔层56。绝缘层间隔层56控制沟道宽度和栅极宽度。
参考图7I，与实施例1的图3N相同的方式，使用源/漏区34作为蚀刻掩模选择性蚀刻场区22，由此露出了沟道区的有源沟道图形18a的侧面。然后通过各向同性蚀刻工艺，选择性地除去多个第三中间沟道层图形15a、15b以及15c，由此形成多个穿过有源沟道图形18a和隧道形的隧道沟槽42c的多个隧道42a和42b，隧道槽42c位于最上位置。这里，第二沟道层图形16a和16b形成多个沟道44a和44b。由于栅极间隔层54形成在它的侧壁上，因此隧道42a和42b的长度形成得短于沟道44a和44b水平长度。
参考图7J，与实施例1的图3O相同的方式，在多个沟道44a和44b的表面上(特别是隧道42a和42b的上表面和下表面以及隧道槽42c的下表面上)进行热氧化工艺形成栅极绝缘层46。这里，为了减小沟道44a和44b的表面粗糙度，在形成栅极绝缘层46之前，在氢气(H2)或氩气(Ar)环境中进行高温热处理。
参考图7K，与实施例1的图3P相同的方式，形成栅电极48以填充多个隧道42a和42b和隧道槽42c，以环绕多个沟道44a和44b。在一些实施例中，栅电极48包括掺杂的多晶硅。
参考图7L，选择性地除去了绝缘层间隔层56露出栅电极48的上表面和一部分侧壁。也就是，间隔层残留物56a留在栅电极48的侧壁下部上。
参考图7M，与实施例1的图3G相同的方式，具有用于减小栅极电阻的金属硅化物的栅极叠置层50形成在露出的栅电极48的上表面和一部分上侧壁上。这里，栅极叠置层50的宽度于沟道44a和44b的长度相同，而栅电极48的宽度与隧道42的长度相同。因此，与栅电极48相同，形成了栅极叠置层50伸出的凹槽形栅极轮廓。凹槽形栅极轮廓可以减小了栅电极48和栅极叠置层50之间的接触电阻。
接下来，如图所示，除去绝缘层间隔层56和掩模图形36。
根据本发明的第二实施例，由绝缘材料组成的栅极间隔层54形成在栅电极48和源/漏区34之间，减小了栅电极和源/漏区之间的重叠电容。此外，由于栅极叠置层50形成得环绕栅电极48的侧壁，因此可以减少栅电极48和栅极叠置层50之间的接触电阻。
实施例3
图8示出了根据本发明第三实施例的器件剖面图。除了多晶硅栅电极48具有与金属硅化物组成的栅极叠置层50a相同的宽度之外，本实施例的器件类似于实施例2的器件。
以实施例2的图7A-7J所示相同的方式形成栅极绝缘层46。此后，形成多晶硅栅电极48延伸穿过和/或填充多个隧道42a和42b以及隧道槽42c，并环绕沟道44a和44b。因此，多晶硅栅电极48的宽度形成得具有与隧道42a和42b的水平宽度相同。
在多晶硅栅电极48上形成包括金属硅化物的栅极叠置层50之后，除去形成在栅极沟槽38侧壁上的绝缘层间隔层56。由此，栅极叠置层50的宽度形成得与栅电极48的宽度相同。
与实施例1中相同的方式，在沟道区的有源沟道图形的侧面上生长外延单晶膜之后，淀积并深蚀刻导电材料形成源/漏区34。此外，提供有源图形的蚀刻区或用外延单晶膜或如掺杂的多晶硅、金属、金属硅化物等的导电材料填充，由此形成图8所示的源/漏区34。
实施例4
图9A到9J示出了根据本发明的第四实施例器件的制造方法的剖面图。在本实施例中，与实施例1中相同的元件用相同的数字表示。
参考图9A，与实施例1的图3A-3F所示相同的方式，相互交替地叠置多个中间沟道层14和多个沟道层16，并在半导体衬底10上形成环绕预有源图形18的场区22。在一些实施例中，中间沟道层14包括单晶Ge或单晶SiGe膜，而多个沟道层16包括单晶Si膜。
接下来，在预有源图形18上形成包括蚀刻终止层图形24、虚拟栅极图形26、以及抗反射层图形28的栅极硬掩模29。
使用栅极硬掩模29，蚀刻掉预有源图形18直到露出衬底10的表面，从而形成了要形成源/漏区的区域30。由此，在栅极硬掩模29下面的沟道区上，由图中所示的预有源图形18形成第二沟道层图形16和第二中间沟槽层图形14的有源沟道图形18a。第二沟道层图形16由多个第二沟道层图形16a和16b组成，第二中间沟槽层图形14由多个中间沟槽层图形14a、14b以及14c组成。进行足够时间的蚀刻工艺蚀刻半导体衬底10的上部分直到重掺杂区12的投影范围以下。
此后，包括相对于场区22具有蚀刻选择形的材料例如氮化硅的氧化阻挡层58形成在蚀刻区30的内表面、有源沟道图形18a的表面以及场区22的表面上。
参考图9B，各向异性蚀刻掉氧化阻挡层58仅在有源沟道图形18a的侧壁上和蚀刻区30的内侧上同时形成抗氧化间隔层58a，露出蚀刻区30的半导体衬底10的表面59，即源/漏区的底部。
参考图9C，通过热氧化工艺，氧化衬底59的露出表面，形成仅由源/漏区底部上的氧化硅组成的绝缘层图形60。参考图9D，通过如磷酸剥离的湿蚀刻工艺选择形地除去抗氧化间隔层58a。参考图9E，与实施例1的图3G相同的方式，在有源沟道图形18a的侧壁上部分生长选择性的外延单晶硅膜形成源/漏扩展区32a。
与实施例1的图3H相同的方式，如掺杂的多晶硅、金属或金属硅化物的导电膜淀积在包括源/漏扩展区32的所得结构的整个表面上，然后深蚀刻导电膜形成填充蚀刻区30。这里，外延单晶硅膜厚厚地生长在有源沟道图形18a的侧壁上，是由于它仅生长在包括绝缘层图形60的硅区上。因此，与实施例1到3相反，用于源/漏的导电膜的尾部34a没有留在虚拟栅极图形26的侧壁上。
这里，淀积导电膜之前，进行倾斜离子注入用杂质掺杂选择性外延单晶膜的源/漏扩展区32a。此外，通过随后的退火工艺中掺杂剂由源/漏区固相扩散可以掺杂源/漏扩展区32。在任何一种情况中，在垂直于沟道区的方向中，源/漏扩展区32a和源/漏区34a可以具有均匀的掺杂轮廓。
参考图9F，与实施例1的图3I相同的方式，氮化硅淀积在源/漏区34a、沟道区的有源沟道图形18a以及衬底10上，由此形成掩模层。然后，平面化掩模层直到露出虚拟栅极图形26的表面，由此形成了露出虚拟栅极图形26的掩模图形36。
参考图9G，与实施例1的图3K相同的方式，使用掩模图形36选择性地除去虚拟栅极图形26，由此形成栅极沟槽38。然后，除去通过栅极沟槽露出的蚀刻终止层图形24。如果沟道区的有源沟道图形18a没有掺杂杂质，通过栅极沟槽38局部地进行沟道离子注入，由此用杂质掺杂沟道区的有源沟道图形18a。在一些实施例中，进行沟道离子注入以便在每个沟道层图形16内形成投影范围。此外，在一些实施例中，进行沟道离子注入区以使沟道层16具有相互不同的掺杂浓度，由此得到了根据施加的栅极电压操作的晶体管。
参考图9H，与实施例1的图3M相同的方式，使用源/漏区34a作为蚀刻掩模选择性蚀刻场区22，由此露出了沟道区的有源沟道图形18a的侧面。然后与实施例1的图3N相同的方式，通过各向同性蚀刻工艺，选择性地除去多个中间沟道层图形14a、14b以及14c，由此形成多个穿过有源沟道图形18a的多个隧道42a和42b和位于最上位置的隧道沟槽42c。这里，第二沟道层16a和16b形成多个沟道44a和44b。
参考图9I，与实施例1的图3O相同的方式，在多个沟道44a和44b的表面上(特别是隧道42a和42b的上表面和下表面以及隧道槽42c的下表面上)进行热氧化工艺形成栅极绝缘层46。这里，为了减小沟道44a和44b的表面粗糙度，在形成栅极绝缘层46之前，在氢气(H2)或氩气(Ar)环境中进行高温热处理。
然后，与实施例1的图3P相同的方式，形成栅电极48以延伸穿过和/或填充隧道42a和42b和隧道槽42c，并环绕多个沟道44a和44b。包括用于减小栅极电阻的金属硅化物的栅极叠置层50形成在栅电极48的顶部。
参考图9J，与实施例1的图3R相同的方式，除去掩模图形36，然后进行随后的工艺，例如金属互连以完成具有多个沟道的垂直MOS晶体管。
根据本发明的第四实施例，绝缘层图形60形成在源/漏区的底部上，由此减小了源/漏的结电容。
实施例5
图10示出了根据本发明第五实施例的器件剖面图。在本实施例中，与实施例1中相同的元件用相同的数字表示。
在本实施例中，进行与实施例1的图3A-3F所示相同方式的工艺之后，蚀刻掉预有源图形18形成将形成源/漏区的蚀刻区30和有源沟道图形18a。然后，蚀刻区30用选择性的外延单晶硅膜填充以形成源/漏区34。接下来，与图3I-3R相同的方式，进行随后的步骤形成半导体器件。
因此，除了蚀刻区30完全由外延法填充形成源/漏区34同时没有形成附加的源/漏扩展层之外，本实施例类似于实施例1。
在本实施例中，通过结合实施例2或3中所示的方法，包括绝缘材料的栅极间隔层54形成在栅电极48和源/漏区34之间。此外，通过结合实施例4中所示的方法，绝缘层图形60可以形成在源/漏区34的底部。
实施例6
图11示出了根据本发明第六实施例的器件剖面图。在本实施例中，与实施例1中相同的元件用相同的数字表示。
除了淀积如掺杂的多晶硅、金属、金属硅化物等的导电膜然后在蚀刻区30上深蚀刻形成源/漏区34代替实施例5所示用选择性的外延单晶膜填充蚀刻区30之外，本实施例的半导体器件类似于实施例5，其中与实施例1的图3A-3F所示相同方式蚀刻掉预有源图形18形成用于源/漏区的蚀刻区30和有源沟道图形18a。
在本实施例中，不需要与实施例5相同方式形成附加的源/漏扩展区。此外，通过组合实施例2、实施例3或4与实施例6所示的方法可以得到具有多个沟道的垂直MOS晶体管。
实施例7
图12示出了根据本发明第七实施例的器件剖面图。除了通过控制中间沟道层和构成有源图形的沟道层的厚度和重复次数使沟道44的数量和隧道的厚度与实施例5所示的半导体器件的不同之外，本实施例的半导体器件类似于实施例5。
实施例8
图13示出了根据本发明第八实施例的器件剖面图。本实施例的半导体器件形成在与实施例5或实施例6所示相同方式的SOI衬底的氧化层70上。
具体地，提供一种垂直MOS晶体管，具有包括SOI衬底的氧化层70上多个沟道44a、44b以及44c并且隧道介于每个沟道之间的有源沟道图形，形成源/漏区34以连接有源沟道图形两侧上和形成在有源沟道图形上的栅电极48上多个沟道44a、44b以及44c，由此延伸穿过或填充隧道并环绕多个沟道44a、44b以及44c。
通过组合以上其它实施例所示的方法可以得到垂直的MOS晶体管。正如本领域中技术人员公知的，SOI衬底具有较低的半导体衬底(未示出)和形成在衬底上的埋置氧化层70。
在本实施例中，包括单晶Ge或单晶SiGe的多个中间沟道层以及包括单晶Si膜的多个沟道层交替地叠置在埋置氧化层70上。然后，构图多个中间沟道层以及多个沟道层形成预有源图形。
实施例9
图14示出了根据本发明第九实施例的器件剖面图。除了用栅电极48填充的最低隧道的厚度(t)形成得厚于其它隧道以减小或防止最低隧道44a的寄生晶体管的操作之外，本实施例的半导体器件类似于实施例5的图5。相同的元件用相同的数字表示。
具体地，在实施例1的图3B所示的工艺中，当多个中间层14和多个沟道层16相互交替形成在半导体衬底10上时，最低中间沟道层14a的厚度(t)形成得厚于其它中间沟道层14b和14c。与实施例1的图3D-3F所示相同的方式，构图多个中间沟道层14和多个沟道层16形成预有源图形18，然后，蚀刻掉预有源图形18直到露出衬底10的表面，从而限定了要形成源/漏区的区域，同时有源沟道图形18a包括沟道层图形和中间沟槽层图形。
与实施例5相同的方式，生长外延单晶膜以填充蚀刻的区域，然后掺杂下中间沟道层的上部，由此形成了源/漏区34。随后的工艺类似于以上介绍的实施例。
实施例10
图15A到15E示出了根据本发明的第十实施例器件的制造方法的剖面图。
参考图15A，与实施例1的图3A-3C所示相同的方式，在衬底10上形成相互交替地叠置多个中间沟道层14和多个沟道层16预有源图形18以及环绕预有源图形18的场区22。在一些实施例中，中间沟道层14包括单晶Ge或单晶SiGe膜，而多个沟道层16包括单晶Si膜。
接下来，与实施例1的图3D-3E所示相同的方式，在预有源图形上形成包括虚拟栅极图形(未示出)的栅极硬掩模29。
与实施例1的图3F所示相同的方式，使用栅极硬掩模29，蚀刻掉预有源图形18直到露出衬底10的表面，从而形成了要形成源/漏区的区域30。由此，仅留下了沟道区的预有源图形18。
然后，与实施例1的图3G所示相同的方式，在有源沟道图形18a侧面和半导体衬底10的露出表面上部分生长选择性的外延单晶膜，由此形成源/漏扩展层32。这里，进行倾斜离子注入用杂质掺杂源/漏扩展层32。
接下来，氮化硅淀积在所得结构的整个表面上形成第一绝缘层62。具体地，用相对于预有源图形18和场区22具有蚀刻选择性的材料，例如氮化硅的绝缘材料形成在包括场区22和源/漏扩展层32的衬底整个表面上。
参考图15B，第二绝缘层64淀积在第一绝缘层62上，在一些实施例中，充分地填充源/漏扩展层32和场区22之间要形成源/漏区的区域。第二绝缘层64包括相对于第一绝缘层62具有蚀刻选择性的材料。在一些实施例中，第二绝缘层64由构成场区62的相同材料构成，例如氧化硅。
参考图15C，深蚀刻第二绝缘层64到最低隧道，由此在要形成源/漏区的区域的底部上形成第二绝缘层64a。
参考图15D，使用第二绝缘层图形64a作为蚀刻掩模，深蚀刻第一绝缘层62在每个第二绝缘层图形64a下形成第一绝缘层图形62a。
参考图15E，提供有源图形的蚀刻区或用外延单晶膜或如掺杂的多晶硅、金属、金属硅化物等的导电材料填充，由此形成图8所示的源/漏区34。
接下来，与实施例1的图3I到3R相同的方式，制备的半导体器件如图15F所示。
根据本实施例，包括第一绝缘层图形62a和第二绝缘层图形64a的绝缘层叠置结构形成在源/漏区34的底部上，可以减小源/漏结电容。
实施例11
图16A到16C示出了根据本发明的第十一实施例的半导体器件及其制造方法。在本实施例中，与实施例1到10相同的元件由相同的数字表示。
参考图16A，例如，通过化学汽相淀积法，氧化层80形成在半导体衬底10上，半导体衬底包括硅(Si)、硅锗(SiGe)、绝缘体上硅(SOI)、绝缘体上硅锗(SGOI)和/或其它常规的衬底/层。
参考图16B，光致抗蚀剂膜涂覆在氧化层80上，然后曝光和显影形成光致抗蚀剂图形82，露出将形成多个沟道的区域M。
然后，使用光致抗蚀剂图形82作为掩模，干蚀刻掉氧化层80形成氧化层图形80a，限定出多沟道区M和单沟道区S。也就是，氧化层图形80a仅留在通常的单沟道区S。
随后，与衬底10相同导电类型的杂质离子注入到多沟道区M的露出衬底表面中，由此形成减小或防止底部晶体管操作的重掺杂区12。
参考图16C，使用灰化和剥离工艺除去光致抗蚀剂图形82。然后，通过选择性生长法，多个中间沟道层14和多个沟道层16相互交替地叠置在包括氧化层图形80a的区域上，即多沟道区M的衬底表面上。
具体地，厚度约
Figure C0315249200381
的单晶Ge外延膜或单晶Si-Ge外延膜选择性地生长在不包括氧化层图形80a的半导体衬底10表面上，由此形成了第一中间沟道层14a。然后，厚度约
Figure C0315249200382
的单晶Ge外延膜生长在第一中间沟道层14a上，由此形成第一沟道层16a。这里，为了预先进行沟道掺杂，沟道层16可以由掺杂的单晶Si外延膜形成。
由此，在单沟道区S上没有形成外延膜，而多个中间沟道层14和多个沟道层16相互交替地叠置的预有源图形18形成在多沟道区M。
然后，与实施例1到10中相同的方式，进行随后的工艺形成半导体器件。
根据以上介绍的本发明的一些实施例，由一个有源图形形成多个薄沟道，形成栅电极环绕沟道。由于多个薄沟道垂直地叠置，与常规的翼片型MOS晶体管相比，由沟道区和源/漏区占据的区域减小。
此外，在本发明的一些实施例中，在垂直于多个沟道的方向中，源/漏区形成得具有均匀的掺杂轮廓，由此即使沟道的数量和区域增加，也可以保持均匀的源/漏结电容。由此，虽然减小或降低了结电容，但是电流可以增加以提高器件的操作速度。
根据本发明的一些实施例，交替叠置多个沟道层和多个中间沟道层形成有源图形之后，蚀刻掉将形成源/漏区的有源图形的区域。在一些实施例中，蚀刻的区域用外延单晶膜或导电材料填充，以形成源/漏区。由于中间沟道层的水平长度可以限制在栅极的长度区内，当在随后的工艺中各向同性蚀刻中间沟道层形成隧道时，可以防止中间沟道层的水平延伸。由此，可以实现栅极长度小于沟道宽度的高集成度MOS晶体管。
应该理解本发明的一个或多个实施例的方案可以相互组合得到具有多个沟道的高集成度垂直的MOS晶体管。
在附图和说明书中，公开了本发明的实施例，虽然使用了特定的术语，但它们为普通和说明性的意义，不是限定性的，本发明的范围陈述在下面的权利要求中。

Claims (63)

1.一种集成电路场效应晶体管器件，包括：
具有表面的衬底；
在该表面上的有源沟道图形，包括相互叠置并相互隔开的多个沟道，以限定出至少一个隧道，每个隧道位于相邻的各沟道之间，所述沟道包括单晶硅；
栅电极，环绕多个沟道并延伸穿过至少一个隧道；以及
一对源/漏区，每个区位于有源沟道图形的相对侧的每一个的表面上，并电连接到多个沟道，
其中还包括在与有源沟道图形最接近的衬底中的重掺杂区，以防止底部晶体管的操作。
2.根据权利要求1的器件，其中多个沟道包括第一和第二相对侧以及第三和第四相对侧，其中源/漏区的每一个位于第一和第二相对侧的每一个上，并且其中栅电极环绕第三和第四相对侧上的多个沟道，并延伸穿过至少一个隧道。
3.根据权利要求1的器件，其中多个沟道包括相互叠置的三个沟道并相互隔开以限定出两个隧道，所述隧道的每一个位于三个沟道的每个相邻沟道之间。
4.根据权利要求1的器件，其中多个沟道和多个隧道平行于表面延伸，以定义出在垂直于表面的方向中叠置的一系列交替的沟道和隧道。
5.根据权利要求1的器件，其中栅电极填充至少一个隧道。
6.根据权利要求1的器件，还包括栅电极和沟道之间的栅极绝缘层。
7.根据权利要求1的器件，其中栅电极包括多晶硅。
8.根据权利要求7的器件，还包括在与衬底相对的栅电极上的栅极叠置层。
9.根据权利要求8的器件，其中栅极叠置层包括金属硅化物或绝缘材料。
10.根据权利要求8的器件，其中栅电极包括远离衬底的外表面和从外表面向衬底延伸的多个侧壁，并且其中栅极叠置层由位于栅电极外表面上并延伸到栅电极侧壁上的导电材料组成。
11.根据权利要求1的器件，其中在垂直于多个沟道的方向中源/漏区具有均匀的掺杂轮廓。
12.根据权利要求1的器件，其中源/漏区包括单晶硅。
13.根据权利要求1的器件，其中源/漏区包括从由多晶硅、金属和金属硅化物组成的组中选出的至少一种材料。
14.根据权利要求1的器件，还包括一对源/漏扩展层，每个扩展区位于源/漏区的每一个和沟道之间。
15.根据权利要求14的器件，其中源/漏扩展层包括单晶硅、并且源/漏区包括多晶硅、金属或金属硅化物。
16.根据权利要求1的器件，还包括环绕源/漏区并露出有源沟道图形的场区。
17.根据权利要求1的器件，其中衬底包括硅、硅锗、绝缘体上硅或绝缘体上硅锗。
18.根据权利要求1的器件，其中至少一个隧道比至少一个沟道窄。
19.根据权利要求19的器件，还包括隧道相对侧壁上的栅极间隔层，栅极间隔层的厚度对应于沟道长度和隧道长度差的一半。
20.根据权利要求1的器件，还包括源/漏区和衬底表面之间的绝缘层。
21.根据权利要求20的器件，其中绝缘层包括单个膜。
22.根据权利要求20的器件，其中绝缘层包括第一绝缘层和第一绝缘层上的第二绝缘层，第二绝缘层包括相对于第一绝缘层具有蚀刻选择性的材料。
23.根据权利要求1的器件，其中最接近于衬底表面的隧道比剩余的隧道厚。
24.根据权利要求23的器件，其中源/漏区包括与沟道相邻的掺杂的单晶膜。
25.根据权利要求1的器件，其中距离衬底表面最远的沟道表面内包括一个槽，并且其中栅电极在槽内延伸。
26.一种集成电路场效应晶体管的制造方法，包括：
在衬底上形成层图形，以限定多个沟道区；
将离子注入到该多个沟道区中的衬底中；
在衬底表面上形成预有源图形，预有源图形包括一系列中间沟道层以及相互交替叠置的沟道层；
源/漏区形成在衬底上的预有源图形的相对端；
选择性地除去多个中间沟道层，以形成穿过预有源图形的多个隧道，由此限定出包括隧道和包括沟道层的多个沟道的有源沟道图形；
在隧道中形成栅电极并环绕沟道，
其中沟道层和中间沟道层包括具有相互蚀刻选择性的单晶硅半导体膜。
27.根据权利要求26的方法，其中形成源/漏区包括：
蚀刻隔开的预有源图形的区；以及
在蚀刻的区中形成源/漏区。
28.根据权利要求27的方法，
其中蚀刻隔开的预有源图形的区包括蚀刻隔开的预有源图形的区，以限定出预有源图形的第一和第二相对侧；
其中形成源/漏区包括在第一和第二相对侧的每一个上形成每个源/漏区；
其中选择性除去包括选择性除去多个中间沟道层，形成由预有源图形的第三到第四另外相对侧穿过预有源图形的多个隧道；以及
其中形成栅电极包括形成延伸穿过隧道并环绕第三和第四另外相对侧上的沟道的栅电极。
29.根据权利要求26的方法，其中形成预有源图形包括形成包括两个沟道层和三个中间沟道层的预有源图形，这两个沟道层的每一个在这三个中间沟道层的每个相邻中间沟道层之间。
30.根据权利要求27的方法，其中进行蚀刻直到露出衬底表面。
31.根据权利要求26的方法，其中形成栅电极包括形成栅电极以填充隧道并环绕沟道。
32.根据权利要求26的方法，其中衬底包括硅、硅锗、绝缘体上硅或绝缘体上硅锗。
33.根据权利要求26的方法，其中沟道层包括硅，并且中间沟道层包括锗或硅锗。
34.根据权利要求26的方法，其中在进行选择性外延生长以叠置中间沟道层和沟道层之后，进行以下步骤：
部分地蚀刻中间沟道层、沟道层和衬底，以由此形成隔离沟槽；以及
在隔离沟槽中形成场区。
35.根据权利要求34的方法，还包括在形成隧道和沟道之前，选择性蚀刻场区，以露出预有源图形的侧面。
36.根据权利要求27的方法，其中蚀刻包括：
形成在预有源图形上限定出栅极区的虚拟栅极图形；以及
通过使用虚拟栅极图形作为蚀刻掩模，蚀刻预有源图形直到露出衬底的表面。
37.根据权利要求36的方法，其中选择性除去之前进行以下：
在源/漏区、衬底以及预有源图形上形成掩模层；
平面化掩模层，直到露出虚拟栅极图形表面，由此形成露出虚拟栅极图形的掩模图形；
使用掩模图形除去虚拟栅极图形，形成栅极沟槽；以及
使用掩模图形露出预有源图形的侧面。
38.根据权利要求37的方法，还包括形成栅极沟槽之后，除去留在虚拟栅极图形侧面上的源/漏区尾部。
39.根据权利要求38的方法，其中借助氧化工艺或湿蚀刻工艺除去留在虚拟栅极图形上的源/漏区尾部。
40.根据权利要求27的方法，其中通过离子注入形成衬底的掺杂部分来形成预有源图形，并且其中形成预有源图形包括在衬底的掺杂部分上形成预有源图形。
41.根据权利要求40的方法，其中预有源图形的隔开区蚀刻到离子注入的投影范围以下。
42.根据权利要求27的方法，其中通过用选择性外延单晶膜填充隔开的部分形成源/漏区。
43.根据权利要求27的方法，其中导电膜淀积在蚀刻区上，然后深蚀刻导电膜形成源/漏区。
44.根据权利要求26的方法，其中通过以下形成源/漏区：
在预有源图形的相对端上部分生长选择性外延单晶膜；
在选择性外延单晶膜上淀积导电膜；以及
深蚀刻导电膜，以仅留下蚀刻区内的导电膜。
45.根据权利要求44的方法，还包括在淀积导电膜之前，进行倾斜的离子注入，以用杂质均匀地掺杂外延单晶膜。
46.根据权利要求44的方法，还包括在淀积导电膜之前，进行对外延单晶膜上的热处理。
47.根据权利要求44的方法，其中选择性外延单晶膜连续地生长在预有源图形的侧面和蚀刻区的表面上。
48.根据权利要求27的方法，还包括在蚀刻区中形成源/漏区之前在蚀刻区的表面上形成绝缘层图形。
49.根据权利要求48的方法，其中形成绝缘层图形包括：
在包括预有源图形的隔开蚀刻区的衬底上形成氧化阻挡层；
通过使用氧化阻挡层作为掩模蚀刻衬底到预定深度，由此露出蚀刻区的表面；以及
进行氧化工艺在蚀刻区的露出表面上形成绝缘层图形。
50.根据权利要求44的方法，其中选择性外延单晶膜仅生长在预有源图形的两侧。
51.根据权利要求48的方法，其中每个绝缘层图形包括蚀刻区上的第一绝缘层图形和第一绝缘层图形上的第二绝缘层图形。
52.根据权利要求26的方法，还包括选择性除去多个中间沟道层之前在预有源图形上进行沟道离子注入。
53.根据权利要求52的方法，其中进行沟道离子注入，以使每个沟道层具有相互不同的掺杂浓度。
54.根据权利要求26的方法，其中通过各向同性蚀刻工艺选择性除去中间沟道层。
55.根据权利要求26的方法，还包括在栅电极上形成栅极叠置层。
56.根据权利要求55的方法，其中栅极叠置层包括金属硅化物或绝缘材料。
57.根据权利要求55的方法，还包括形成有源沟道图形之前，形成具有露出预有源图形表面的栅极沟槽的掩模图形；以及
形成包括导电材料的栅极叠置层，由此在形成栅电极之后填充栅极沟槽。
58.根据权利要求55的方法，其中形成有源沟道图形之前进行以下步骤：
形成具有露出预有源图形表面的栅极沟槽的掩模图形；以及
在栅极沟槽的内壁上形成绝缘层间隔层；以及
其中形成栅电极之后进行以下步骤：
选择性除去绝缘层间隔层，以露出栅电极的部分侧壁；
形成包括导电材料的栅极叠置层，以填充栅极沟槽，栅极叠置层覆盖栅电极的表面和侧面部分；以及
除去绝缘层间隔层。
59.根据权利要求26的方法，还包括在形成栅电极之前，在沟道的表面上形成栅极绝缘层以环绕沟道。
60.根据权利要求59的方法，还包括在形成栅极绝缘层之前在氢气或氩气环境中进行热处理。
61.根据权利要求26的方法，还包括在隧道的侧壁上形成绝缘材料组成的栅极间隔层。
62.根据权利要求61的方法，其中通过以下形成栅极间隔层：
部分横向蚀刻中间沟槽层形成底切区；
在底切区中形成绝缘层；以及
蚀刻绝缘层以在底切区中形成栅极间隔层。
63.根据权利要求26的方法，其中形成预有源图形的中间沟道层，以使最接近衬底表面的中间沟道层比其余的中间沟槽层厚。
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