JPH0629535A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0629535A JPH0629535A JP20425392A JP20425392A JPH0629535A JP H0629535 A JPH0629535 A JP H0629535A JP 20425392 A JP20425392 A JP 20425392A JP 20425392 A JP20425392 A JP 20425392A JP H0629535 A JPH0629535 A JP H0629535A
- Authority
- JP
- Japan
- Prior art keywords
- channel region
- gate electrode
- semiconductor layer
- insulating film
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 従来の素子と同一素子面積でオン電流を２倍
とする。 【構成】 ゲート電極６の下面に下層半導体層２を設け
るとともに、ゲート電極６の上面に上層半導体層８を設
けて、ゲート電極６の下面と上面の両方にチャネル領域
３、９を形成する。これにより、ゲート電極の片側にし
かチャネル領域がない従来の素子に比較してチャネル領
域幅（ゲート幅）が２倍となり、オン電流が２倍とな
る。
とする。 【構成】 ゲート電極６の下面に下層半導体層２を設け
るとともに、ゲート電極６の上面に上層半導体層８を設
けて、ゲート電極６の下面と上面の両方にチャネル領域
３、９を形成する。これにより、ゲート電極の片側にし
かチャネル領域がない従来の素子に比較してチャネル領
域幅（ゲート幅）が２倍となり、オン電流が２倍とな
る。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタに関
する。
する。
【０００２】
【従来の技術】従来、薄膜トランジスタは、一例とし
て、下地絶縁膜上にポリシリコン層をパターン形成し、
このポリシリコン層の中央部のチャネル領域上にゲート
絶縁膜を挾んでゲート電極を設け、このゲート電極の両
側のポリシリコン層にソース・ドレイン領域を形成して
構成されている。
て、下地絶縁膜上にポリシリコン層をパターン形成し、
このポリシリコン層の中央部のチャネル領域上にゲート
絶縁膜を挾んでゲート電極を設け、このゲート電極の両
側のポリシリコン層にソース・ドレイン領域を形成して
構成されている。
【０００３】この薄膜トランジスタにおいては、ゲート
電極に電圧を印加してその下のチャネル領域にチャネル
を発生させることにより、ソース・ドレイン領域間に電
流、すなわちオン電流Ｉｏｎが流れる。このオン電流Ｉ
ｏｎは下記式（１）で表わされる。 Ｉｏｎ∝Ｗ／Ｌ ……（１） ここで、Ｗはゲート幅で、チャネル領域の幅に対応し、
Ｌはゲート長で、チャネル領域の長さに対応する。この
式（１）から、トランジスタのオン電流Ｉｏｎはゲート
幅に比例し、ゲート長Ｌに反比例することが分る。した
がって、従来の薄膜トランジスタでオン電流Ｉｏｎを増
大させるには、ゲート幅すなわちチャネル領域幅を広げ
ればよいことになる。
電極に電圧を印加してその下のチャネル領域にチャネル
を発生させることにより、ソース・ドレイン領域間に電
流、すなわちオン電流Ｉｏｎが流れる。このオン電流Ｉ
ｏｎは下記式（１）で表わされる。 Ｉｏｎ∝Ｗ／Ｌ ……（１） ここで、Ｗはゲート幅で、チャネル領域の幅に対応し、
Ｌはゲート長で、チャネル領域の長さに対応する。この
式（１）から、トランジスタのオン電流Ｉｏｎはゲート
幅に比例し、ゲート長Ｌに反比例することが分る。した
がって、従来の薄膜トランジスタでオン電流Ｉｏｎを増
大させるには、ゲート幅すなわちチャネル領域幅を広げ
ればよいことになる。
【０００４】
【発明が解決しようとする課題】しかるに、オン電流を
増大させるためにチャネル領域幅を広げた場合は素子面
積が増大することになり、素子の微細化、高密度化とい
う技術の流れに反することになる。
増大させるためにチャネル領域幅を広げた場合は素子面
積が増大することになり、素子の微細化、高密度化とい
う技術の流れに反することになる。
【０００５】この発明の目的は、従来と同一素子面積で
オン電流を２倍にし得る薄膜トランジスタを提供するこ
とにある。
オン電流を２倍にし得る薄膜トランジスタを提供するこ
とにある。
【０００６】
【課題を解決するための手段】この発明は、ゲート電極
の上面および下面の両方にそれぞれゲート絶縁膜を挾ん
でチャネル領域を形成する半導体層を設けるようにした
ものである。
の上面および下面の両方にそれぞれゲート絶縁膜を挾ん
でチャネル領域を形成する半導体層を設けるようにした
ものである。
【０００７】
【作用】この発明によれば、ゲート電極の上面および下
面の両方にチャネル領域が形成されるので、ゲート電極
の片側にしかチャネル領域がない従来の素子に比較して
同一素子面積でチャネル領域幅（ゲート幅）が２倍とな
り、オン電流が２倍となる。
面の両方にチャネル領域が形成されるので、ゲート電極
の片側にしかチャネル領域がない従来の素子に比較して
同一素子面積でチャネル領域幅（ゲート幅）が２倍とな
り、オン電流が２倍となる。
【０００８】
【実施例】以下この発明の一実施例を図面を参照して説
明する。図１はこの発明の一実施例の薄膜トランジスタ
を示し、（ａ）は断面図、（ｂ）は平面図である。この
薄膜トランジスタでは、下地絶縁膜１上にポリシリコン
からなる所定パターンの下層半導体層２が設けられてい
る。この下層半導体層２の中央部はチャネル領域３とな
っており、このチャネル領域３より外側の部分は不純物
を含んでソース・ドレイン領域４となっている。この下
層半導体層２のチャネル領域３上には第１ゲート絶縁膜
５を挾んでゲート電極６が設けられている。このゲート
電極６の上面および側面は第２ゲート絶縁膜７で覆われ
ている。そして、この第２ゲート絶縁膜７を挾んでゲー
ト電極６を覆うように、かつゲート電極６の両側におい
ては下層半導体層２に積層されるように上層半導体層８
が設けられている。この上層半導体層８のゲート電極６
の上面に対応する部分はチャネル領域９となっており、
このチャネル領域９より外側の部分は不純物を含んでで
ソース・ドレイン領域１０となっている。このソース・
ドレイン領域１０は、下層半導体層２のソース・ドレイ
ン領域４と一体となって左右一対のソース・ドレイン領
域を形成する。また、上層半導体層８および下地絶縁膜
１上の全面は層間絶縁膜１１で覆われており、この層間
絶縁膜１１には上層半導体層８のソース・ドレイン領域
１０に貫通するようにコンタクトホール１２が開けられ
ている。そして、このコンタクトホール１２を通して上
層半導体層８のソース・ドレイン領域１０に接続される
ようにソース・ドレイン領域１３が設けられている。
明する。図１はこの発明の一実施例の薄膜トランジスタ
を示し、（ａ）は断面図、（ｂ）は平面図である。この
薄膜トランジスタでは、下地絶縁膜１上にポリシリコン
からなる所定パターンの下層半導体層２が設けられてい
る。この下層半導体層２の中央部はチャネル領域３とな
っており、このチャネル領域３より外側の部分は不純物
を含んでソース・ドレイン領域４となっている。この下
層半導体層２のチャネル領域３上には第１ゲート絶縁膜
５を挾んでゲート電極６が設けられている。このゲート
電極６の上面および側面は第２ゲート絶縁膜７で覆われ
ている。そして、この第２ゲート絶縁膜７を挾んでゲー
ト電極６を覆うように、かつゲート電極６の両側におい
ては下層半導体層２に積層されるように上層半導体層８
が設けられている。この上層半導体層８のゲート電極６
の上面に対応する部分はチャネル領域９となっており、
このチャネル領域９より外側の部分は不純物を含んでで
ソース・ドレイン領域１０となっている。このソース・
ドレイン領域１０は、下層半導体層２のソース・ドレイ
ン領域４と一体となって左右一対のソース・ドレイン領
域を形成する。また、上層半導体層８および下地絶縁膜
１上の全面は層間絶縁膜１１で覆われており、この層間
絶縁膜１１には上層半導体層８のソース・ドレイン領域
１０に貫通するようにコンタクトホール１２が開けられ
ている。そして、このコンタクトホール１２を通して上
層半導体層８のソース・ドレイン領域１０に接続される
ようにソース・ドレイン領域１３が設けられている。
【０００９】このように構成された薄膜トランジスタに
おいては、下層半導体層２のチャネル領域３と上層半導
体層８のチャネル領域９によりゲート電極６の下面およ
び上面の両方にチャネル領域が形成される。したがっ
て、チャネル領域幅（チャネル領域３の幅とチャネル領
域９の幅の合計）は、ゲート電極の片側にしかチャネル
領域がない従来の素子に比較して同一素子面積で２倍と
なる。そして、この薄膜トランジスタでは、ゲート電極
６の下面および上面の両方のチャネル領域３、９を介し
て両側のソース・ドレイン領域４、１０間、延いてはソ
ース・ドレイン電極１３間にオン電流が流れるから、チ
ャネル領域３とチャネル領域９の幅の合計であるチャネ
ル領域幅（ゲート幅）が同一素子面積で従来の素子の２
倍であれば、オン電流も同一素子面積で従来の素子の２
倍となる。
おいては、下層半導体層２のチャネル領域３と上層半導
体層８のチャネル領域９によりゲート電極６の下面およ
び上面の両方にチャネル領域が形成される。したがっ
て、チャネル領域幅（チャネル領域３の幅とチャネル領
域９の幅の合計）は、ゲート電極の片側にしかチャネル
領域がない従来の素子に比較して同一素子面積で２倍と
なる。そして、この薄膜トランジスタでは、ゲート電極
６の下面および上面の両方のチャネル領域３、９を介し
て両側のソース・ドレイン領域４、１０間、延いてはソ
ース・ドレイン電極１３間にオン電流が流れるから、チ
ャネル領域３とチャネル領域９の幅の合計であるチャネ
ル領域幅（ゲート幅）が同一素子面積で従来の素子の２
倍であれば、オン電流も同一素子面積で従来の素子の２
倍となる。
【００１０】このような薄膜トランジスタは図２ないし
図７に示すようにして製造される。まず図２に示すよう
に、下地絶縁膜１上にポリシリコンを堆積させパターニ
ングすることにより、下地絶縁膜１上に下層半導体層２
を形成する。次に、下層半導体層２の表面および下地絶
縁膜１の表面に第１ゲート絶縁膜５を形成する。その
後、第１ゲート絶縁膜５上の全面にゲート電極形成用金
属を堆積させパターニングすることにより、第１ゲート
絶縁膜５上に下層半導体層２のチャネル領域３に対応し
てゲート電極６を形成する。
図７に示すようにして製造される。まず図２に示すよう
に、下地絶縁膜１上にポリシリコンを堆積させパターニ
ングすることにより、下地絶縁膜１上に下層半導体層２
を形成する。次に、下層半導体層２の表面および下地絶
縁膜１の表面に第１ゲート絶縁膜５を形成する。その
後、第１ゲート絶縁膜５上の全面にゲート電極形成用金
属を堆積させパターニングすることにより、第１ゲート
絶縁膜５上に下層半導体層２のチャネル領域３に対応し
てゲート電極６を形成する。
【００１１】次に、図３に示すように、ゲート電極６の
上面および側面ならびに第１ゲート絶縁膜５上の全面に
第２ゲート絶縁膜７を堆積させる。さらに、第２ゲート
絶縁膜７上のゲート電極６上に相当する箇所に、第２ゲ
ート絶縁膜７の膜厚分だけ大きくフォトレジストパター
ン２１を形成する。そして、このフォトレジストパター
ン２１をマスクとして第２ゲート絶縁膜７および第１ゲ
ート絶縁膜５をエッチングすることにより、図４に示す
ように、ゲート電極６の下面、側面および上面のゲート
電極６を覆う部分にのみ第１および第２ゲート絶縁膜
５、７を残し、その他からは第１および第２ゲート絶縁
膜５、７をすべて除去する。
上面および側面ならびに第１ゲート絶縁膜５上の全面に
第２ゲート絶縁膜７を堆積させる。さらに、第２ゲート
絶縁膜７上のゲート電極６上に相当する箇所に、第２ゲ
ート絶縁膜７の膜厚分だけ大きくフォトレジストパター
ン２１を形成する。そして、このフォトレジストパター
ン２１をマスクとして第２ゲート絶縁膜７および第１ゲ
ート絶縁膜５をエッチングすることにより、図４に示す
ように、ゲート電極６の下面、側面および上面のゲート
電極６を覆う部分にのみ第１および第２ゲート絶縁膜
５、７を残し、その他からは第１および第２ゲート絶縁
膜５、７をすべて除去する。
【００１２】その後、フォトレジストパターン２１を除
去した上で、第２ゲート絶縁膜７、下層半導体層２およ
び下地絶縁膜１の全表面にポリシリコンを再度堆積させ
る。そして、そのポリシリコンをパターニングすること
により、図５に示すように第２ゲート絶縁膜７を挾んで
ゲート電極６を覆うように、かつゲート電極６の両側に
おいては下層半導体層２に積層されるように上層半導体
層８を形成する。しかる後、上層半導体層８のチャネル
領域９部分、すなわちゲート電極６の上面に対応する部
分の上に図示しないがマスク層を形成する。そして、そ
のマスク層をマスクとして上層半導体層８のチャネル領
域９より外側の部分、および下層半導体層２のチャネル
領域３より外側の部分に不純物をイオン注入でドープす
ることにより、上層半導体層８のチャネル領域９より外
側の部分にソース・ドレイン領域１０を形成し、同時に
下層半導体層２のチャネル領域３より外側の部分にソー
ス・ドレイン領域４を形成する。
去した上で、第２ゲート絶縁膜７、下層半導体層２およ
び下地絶縁膜１の全表面にポリシリコンを再度堆積させ
る。そして、そのポリシリコンをパターニングすること
により、図５に示すように第２ゲート絶縁膜７を挾んで
ゲート電極６を覆うように、かつゲート電極６の両側に
おいては下層半導体層２に積層されるように上層半導体
層８を形成する。しかる後、上層半導体層８のチャネル
領域９部分、すなわちゲート電極６の上面に対応する部
分の上に図示しないがマスク層を形成する。そして、そ
のマスク層をマスクとして上層半導体層８のチャネル領
域９より外側の部分、および下層半導体層２のチャネル
領域３より外側の部分に不純物をイオン注入でドープす
ることにより、上層半導体層８のチャネル領域９より外
側の部分にソース・ドレイン領域１０を形成し、同時に
下層半導体層２のチャネル領域３より外側の部分にソー
ス・ドレイン領域４を形成する。
【００１３】しかる後は、マスク層を除去した上で、図
６に示すように全表面に層間絶縁膜１１を形成する。そ
して、この層間絶縁膜１１にソース・ドレイン領域１０
に貫通するようにコンタクトホール１２を開ける。さら
に、図７に示すように、コンタクトホール１２を介して
ソース・ドレイン領域１０に接続されるようにソース・
ドレイン電極１３を形成し、図１の薄膜トランジスタを
完成させる。
６に示すように全表面に層間絶縁膜１１を形成する。そ
して、この層間絶縁膜１１にソース・ドレイン領域１０
に貫通するようにコンタクトホール１２を開ける。さら
に、図７に示すように、コンタクトホール１２を介して
ソース・ドレイン領域１０に接続されるようにソース・
ドレイン電極１３を形成し、図１の薄膜トランジスタを
完成させる。
【００１４】
【発明の効果】以上説明したように、この発明によれ
ば、ゲート電極の上面および下面に半導体層を設けてゲ
ート電極の上面および下面の両方にチャネル領域を形成
したので、ゲート電極の片側にしかチャネル領域がない
従来の素子に比較して同一素子面積でチャネル領域幅
（ゲート幅）を２倍にでき、オン電流を２倍にすること
ができ、したがって素子の微細化および高密度化を維持
してオン電流の大きい高性能な薄膜トランジスタを得る
ことができる。
ば、ゲート電極の上面および下面に半導体層を設けてゲ
ート電極の上面および下面の両方にチャネル領域を形成
したので、ゲート電極の片側にしかチャネル領域がない
従来の素子に比較して同一素子面積でチャネル領域幅
（ゲート幅）を２倍にでき、オン電流を２倍にすること
ができ、したがって素子の微細化および高密度化を維持
してオン電流の大きい高性能な薄膜トランジスタを得る
ことができる。
【図１】この発明の一実施例の薄膜トランジスタを示
し、（ａ）は断面図、（ｂ）は平面図。
し、（ａ）は断面図、（ｂ）は平面図。
【図２】図１の薄膜トランジスタの製造方法を示し、ゲ
ート電極形成工程までを示す断面図。
ート電極形成工程までを示す断面図。
【図３】図１の薄膜トランジスタの製造方法を示し、図
２に続く工程を示す断面図。
２に続く工程を示す断面図。
【図４】図１の薄膜トランジスタの製造方法を示し、図
３に続く工程を示す断面図。
３に続く工程を示す断面図。
【図５】図１の薄膜トランジスタの製造方法を示し、図
４に続く工程を示す断面図。
４に続く工程を示す断面図。
【図６】図１の薄膜トランジスタの製造方法を示し、図
５に続く工程を示す断面図。
５に続く工程を示す断面図。
【図７】図１の薄膜トランジスタの製造方法を示し、図
６に続く工程を示す断面図。
６に続く工程を示す断面図。
２ 下層半導体層 ３ チャネル領域 ５ 第１ゲート絶縁膜 ６ ゲート電極 ７ 第２ゲート絶縁膜 ８ 上層半導体層 ９ チャネル領域
Claims (1)
- 【請求項１】 ゲート電極の上面および下面の両方にそ
れぞれゲート絶縁膜を挾んでチャネル領域を形成する半
導体層を設けたことを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20425392A JPH0629535A (ja) | 1992-07-09 | 1992-07-09 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20425392A JPH0629535A (ja) | 1992-07-09 | 1992-07-09 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629535A true JPH0629535A (ja) | 1994-02-04 |
Family
ID=16487401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20425392A Pending JPH0629535A (ja) | 1992-07-09 | 1992-07-09 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629535A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186341A (ja) * | 1995-12-26 | 1997-07-15 | Lg Semicon Co Ltd | 薄膜トランジスタ及びその製造方法 |
| KR100481209B1 (ko) * | 2002-10-01 | 2005-04-08 | 삼성전자주식회사 | 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법 |
-
1992
- 1992-07-09 JP JP20425392A patent/JPH0629535A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186341A (ja) * | 1995-12-26 | 1997-07-15 | Lg Semicon Co Ltd | 薄膜トランジスタ及びその製造方法 |
| KR100481209B1 (ko) * | 2002-10-01 | 2005-04-08 | 삼성전자주식회사 | 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법 |
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