KR101631240B1

KR101631240B1 - 구동전류 향상을 위한 터널링 전계효과 트랜지스터

Info

Publication number: KR101631240B1
Application number: KR1020150001769A
Authority: KR
Inventors: 최우영
Original assignee: 서강대학교산학협력단
Priority date: 2015-01-07
Filing date: 2015-01-07
Publication date: 2016-06-17

Abstract

본 발명은 터널링 전계효과 트랜지스터에 관한 것으로, 더욱 상세하게는 반도체 기판의 절연층 위로 하나 이상의 채널영역이 떨어져 형성되고, 각 채널영역 속으로 소스영역이 확장되고, 게이트가 확장된 소스영역 상에 채널영역을 감싸며 형성됨으로써, 채널영역마다 터널링 면적이 극대화되고 소스와 채널 사이에 전계가 집중되어 종래보다 획기적으로 구동전류를 향상시킬 수 있을 뿐만 아니라 채널영역이 둘 이상으로 수직 적층 될 경우에는 구동전류를 더욱 배가시킬 수 있는 터널링 전계효과 트랜지스터에 관한 것이다.

Description

구동전류 향상을 위한 터널링 전계효과 트랜지스터{TUNNEL FIELD-EFFECT TRANSISTOR FOR IMPROVEMENT OF DRIVING CURRENT}

본 발명은 터널링 전계효과 트랜지스터에 관한 것으로, 더욱 상세하게는 구동전류의 향상을 위하여 밴드간 터널링 면적과 전계 집중을 증가시키기 위한 새로운 구조의 터널링 전계효과 트랜지스터에 관한 것이다.

터널링 전계효과 트랜지스터(Tunnel Field-Effect Transistor: TFET)는 일본의 Hitachi와 영국의 Cambridge 대학에서 그 개념이 최초로 제안되었으나, 1990년대에는 기존의 MOSFET 축소화가 무리 없이 진행되었고 에너지 문제도 심각하지 않은 상황이었으므로 터널링 트랜지스터는 널리 연구되지는 못하였다.

그러나, 2000년대에 들어서 MOSFET의 축소화의 한계가 임박하고 에너지 문제도 심각해지면서, 이에 대한 해법의 하나로 터널링 트랜지스터 연구는 각광을 받게 되었다.

이는 반도체 소자의 크기가 작아지고 성능이 향상되는 반대급부로 전력의 소모가 증가하게 되면서, 기존의 MOSFET을 대체하거나 보완할 소자 개발의 필요성이 대두하게 되었기 때문이다.

기존의 MOSFET은 문턱전압이하 기울기(Subthreshold Swing: SS)가 상온에서 60mV/dec 이하로 낮아질 수 없는 물리적 한계가 있어, 구동전압이 낮아지면 상당한 성능 저하가 발생하는 근본적인 문제점이 있어 왔다.

하지만 터널링 전계효과 트랜지스터는 기존 MOSFET의 열전자 방출 (thermionic emission)과는 상이한 터널링 방식으로 전자나 홀의 흐름을 제어하므로 입력전압(구동전압)의 미세한 변화가 출력전류의 큰 변화로 이어질 수 있다.

이는 ON/OFF 상태의 변화가 게이트 전압의 변화에 따라 매우 급격하게 일어남을 시사하며, 낮은 문턱전압이하 기울기(SS)가 가능함을 의미한다.

따라서, 터널링 전계효과 트랜지스터는 1V 이하의 매우 낮은 구동전압 조건에서도 정상적인 동작이 가능할 것으로 예상하고 있으므로, 터널링 트랜지스터를 이용하면 전력을 적게 소모하면서 기존의 MOSFET과 유사한 성능을 얻을 수 있게 되어 고에너지 효율의 반도체 소자를 구현할 수 있을 것으로 기대되어 왔다.

그러나, 아직 터널링 전계효과 트랜지스터는 현재 상용화되고 있는 MOSFET을 대체하지 못하고 있는데, 그 주된 이유 중의 하나가 구동전류가 상대적으로 낮다는 것이다.

상기 터널링 전계효과 트랜지스터의 낮은 구동전류 문제를 해소하기 위하여, 본 발명자는 한국등록특허 제10-1169464호, 제10-1108915호, 제10-1058370호 등 다양한 구조를 갖는 터널링 전계효과 트랜지스터를 개발하여 왔다.

그리고 국제특허공개 WO2012/152762A1는 기판상에서 채널영역이 소스영역을 상면 또는 상면과 좌우측면을 감싸고 그 위에 게이트가 형성된 구조를 개시하고 있다.

하지만 지금까지 개발된 구조는 게이트가 일 측면 등 제한된 영역에만 형성되어 터널링 면적이 제한되고, 밴드간 터널링이 발생하는 소스와 채널 사이에 전계가 집중되지 못하여 구동전류 향상에는 한계가 있어왔다.

이에 본 발명자는 하나 이상의 확장된 소스영역을 채널영역이 둘러싸고 이어 게이트가 둘러싸게 함으로써, 터널링 면적을 극대화하고 소스와 채널 사이에 전계가 집중되도록 하여 종래보다 획기적으로 구동전류를 향상시킬 수 있는 새로운 구조의 터널링 전계효과 트랜지스터를 제공하고자 한다.

상기 목적을 달성하기 위하여, 본 발명에 의한 터널링 전계효과 트랜지스터는 반도체 기판, 상기 반도체 기판의 절연층 상에 수평으로 떨어져 형성된 P+ 영역과 N+ 영역, 상기 P+ 영역과 상기 N+ 영역 사이에 형성된 채널영역, 상기 채널영역 상에 게이트 절연막을 사이에 두고 형성된 게이트를 포함하여 구성된 터널링 전계효과 트랜지스터에 있어서, 상기 채널영역은 상기 절연층 위로 수직이게 떨어지며 하나 이상 형성되고, 상기 P+ 영역은 각 채널영역 속으로 확장되어 형성되고, 상기 게이트는 상기 P+ 영역의 확장된 영역 상에서 상기 게이트 절연막을 사이에 두고 상기 각 채널영역을 감싸며 형성된 것을 특징으로 한다.

상기 각 채널영역은 진성영역(intrinsic region) 또는 P형 혹은 N형 불순물이 상기 P+ 영역보다 약하게 도핑된 영역인 것을 본 발명에 의한 터널링 전계효과 트랜지스터의 다른 특징으로 한다.

상기 P+ 영역의 확장된 영역은 둘레 측면이 라운딩 된 기둥 형상이고, 상기 각 채널영역은 상기 기둥 형상을 일정 두께로 감싸며 형성된 것을 본 발명에 의한 터널링 전계효과 트랜지스터의 다른 특징으로 한다.

상기 채널영역은 둘 이상 떨어진 수직 적층구조를 갖는 것을 본 발명에 의한 터널링 전계효과 트랜지스터의 다른 특징으로 한다.

상기 반도체 기판은 벌크 실리콘 기판 또는 SOI(Silicon-On-Insulator) 기판이고, 상기 절연층은 매몰산화막인 것을 본 발명에 의한 터널링 전계효과 트랜지스터의 다른 특징으로 한다.

상기 P+ 영역과 상기 N+ 영역이 서로 바뀌고 상기 확장된 영역도 서로 바뀌어 형성된 것을 본 발명에 의한 터널링 전계효과 트랜지스터의 다른 특징으로 한다.

본 발명은 반도체 기판의 절연층 위로 하나 이상의 채널영역이 떨어져 형성되고, 각 채널영역 속으로 소스영역이 확장되고, 게이트가 확장된 소스영역 상에 채널영역을 감싸며 형성됨으로써, 채널영역마다 터널링 면적이 극대화되고 소스와 채널 사이에 전계가 집중되어 종래보다 획기적으로 구동전류를 향상시킬 수 있을 뿐만 아니라 채널영역이 둘 이상으로 수직 적층 될 경우에는 구동전류를 더욱 배가시킬 수 있는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터의 구조를 보여주는 사시도이다.
도 2 및 도 3은 각각 도 1의 AA'선 및 BB'선 단면도이다.

이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.

본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터는, 도 1과 같이, 반도체 기판(10), 상기 반도체 기판의 절연층(14) 상에 수평으로 떨어져 형성된 P+ 영역(20)과 N+ 영역(30), 상기 P+ 영역과 상기 N+ 영역 사이에 형성된 채널영역(40), 상기 채널영역 상에 게이트 절연막(50)을 사이에 두고 형성된 게이트(60)를 포함하여 구성된 터널링 전계효과 트랜지스터에 있어서, 상기 채널영역(40)은 상기 절연층(14) 위로 수직이게 떨어지며 하나 이상(42, 44) 형성되고, 상기 P+ 영역(20)은, 도 3과 같이, 각 채널영역(42)(44) 속으로 확장되어 형성되고(도면부호 22, 24 참조), 상기 게이트(60)는 상기 P+ 영역(20)의 확장된 영역(22, 24) 상에서 상기 게이트 절연막(50)을 사이에 두고 상기 각 채널영역(42)(44)을 감싸며 형성된다.

여기서, 상기 각 채널영역(42)(44)은 진성영역(intrinsic region) 또는 P형 불순물이 상기 P+ 영역(20)보다 약하게 도핑된 영역(P 영역 혹은 N 영역)으로 하여, N 채널 TFET를 형성할 수 있다.

상기와 같이 N 채널 TFET으로 구성됨으로써, 도 3과 같이, P+ 영역(20)의 확장된 영역(22, 24)은 확장된 소스영역으로 각 채널영역(42)(44)이 감싸고, 확장된 소스영역(22, 24) 상에는 게이트(60)가 게이트 절연막(50)을 사이에 두고 상기 각 채널영역(42)(44)을 감싸는 구조를 갖게 되어, N 채널 TFET에서 소스와 채널이 접하여 전자(electron)의 터널링이 발생하는 PN 접합부가, 도 2와 같이, 확장된 소스영역(22, 24)의 모든 측면에 형성되어 터널링 면적을 극대화할 수 있고, 게이트(60)가 확장된 소스영역(22, 24)을 감싸게 되어 소스와 채널 사이에 전계가 집중되어 종래보다 획기적으로 구동전류를 향상시킬 수 있게 된다.

다른 실시예로, 도면에는 첨부되지 않았으나, 상기 P+ 영역의 확장된 소스영역(22, 24)은 도 2와 같이 둘레 측면이 각진 형상일 수도 있고 부드럽게 라운딩 된 기둥(원기둥, 타원기둥 등) 형상일 수도 있으며, 상기 각 채널영역(42, 44)은 상기 기둥 형상인 확장된 소스영역을 일정 두께로 감싸며 형성된 것으로 구성될 수 있다.

이렇게 구성됨으로써, 소스와 채널 사이의 PN 접합부를 이루는 확장된 소스영역 측면으로 전계가 균일하게 형성되어 더욱 높은 신뢰성 및 내구성을 가질 수 있게 된다.

첨부된 도면에서는 상기 채널영역(40)이 2개(42, 44)로 구성되어 반도체 기판(10)의 절연층(14) 위로 수직이게 떨어지며 적층 된 구조의 예를 보여주나, 하나의 채널영역이 반도체 기판(10)의 절연층(14) 위로 떨어져 형성될 수도 있고, 3개 이상의 채널영역이 수직 적층 된 구조로 형성될 수도 있다.

상기 채널영역(40)이 둘 이상 떨어진 수직 적층구조로 형성될 경우에는 면적의 증가 없이 적층되는 채널영역의 개수만큼 구동전류를 배가시킬 수 있게 된다.

그리고, 상기 반도체 기판(10)은 SOI(Silicon-On-Insulator) 기판일 수 있고, 벌크 실리콘 기판일 수도 있다. 전자의 경우에 상기 절연층(14)은 하부 실리콘기판(12) 상에 형성된 매몰산화막(BOX)이 된다. 그리고 후자의 경우 상기 절연층(14)은 STI의 isolation 공정으로 형성될 수 있다.

본 발명의 다른 실시예들로, 상기 각 실시예에서 소스영역을 P+ 영역 대신 N+ 영역으로, 드레인영역을 N+ 영역 대신 P+ 영역으로 각각 대체하고, 각 채널영역은 진성영역(intrinsic region) 또는 N형 혹은 P형 불순물이 소스영역인 N+ 영역보다 약하게 도핑된 영역(N 영역 혹은 P 영역)으로 하여, P 채널 TFET를 형성할 수도 있다. P 채널 TFET의 각 구성(구조)에 대한 설명은 상술한 N 채널 TFET의 실시예와 동일하므로, 이에 대한 설명은 생략한다.

10: 반도체 기판
12: 하부 기판
14: 절연층, 매몰산화막
20: P+ 영역(소스영역)
22, 24: 확장된 P+ 영역(소스영역)
30: N+ 영역(드레인영역)
40, 42, 44: 채널영역
50: 게이트 절연막
60: 게이트

Claims

반도체 기판, 상기 반도체 기판의 절연층 상에 수평으로 떨어져 형성된 P+ 영역과 N+ 영역, 상기 P+ 영역과 상기 N+ 영역 사이에 형성된 채널영역, 상기 채널영역 상에 게이트 절연막을 사이에 두고 형성된 게이트를 포함하여 구성된 터널링 전계효과 트랜지스터에 있어서,
상기 채널영역은 상기 절연층 위로 수직이게 떨어지며 하나 이상 형성되고,
상기 P+ 영역은 각 채널영역 속으로 확장되어 형성되고,
상기 게이트는 상기 P+ 영역의 확장된 영역 상에서 상기 게이트 절연막을 사이에 두고 상기 각 채널영역을 감싸며 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
제 1 항에 있어서,
상기 각 채널영역은 진성영역(intrinsic region) 또는 P형 혹은 N형 불순물이 상기 P+ 영역보다 약하게 도핑된 영역인 것을 특징으로 하는 터널링 전계효과 트랜지스터.
제 2 항에 있어서,
상기 P+ 영역의 확장된 영역은 둘레 측면이 라운딩 된 기둥 형상이고,
상기 각 채널영역은 상기 기둥 형상을 일정 두께로 감싸며 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
반도체 기판, 상기 반도체 기판의 절연층 상에 수평으로 떨어져 형성된 N+ 영역과 P+ 영역, 상기 N+ 영역과 상기 P+ 영역 사이에 형성된 채널영역, 상기 채널영역 상에 게이트 절연막을 사이에 두고 형성된 게이트를 포함하여 구성된 터널링 전계효과 트랜지스터에 있어서,
상기 채널영역은 상기 절연층 위로 수직이게 떨어지며 하나 이상 형성되고,
상기 N+ 영역은 각 채널영역 속으로 확장되어 형성되고,
상기 게이트는 상기 N+ 영역의 확장된 영역 상에서 상기 게이트 절연막을 사이에 두고 상기 각 채널영역을 감싸며 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
제 4 항에 있어서,
상기 각 채널영역은 진성영역(intrinsic region) 또는 N형 혹은 P형 불순물이 상기 N+ 영역보다 약하게 도핑된 영역인 것을 특징으로 하는 터널링 전계효과 트랜지스터.
제 5 항에 있어서,
상기 N+ 영역의 확장된 영역은 둘레 측면이 라운딩 된 기둥 형상이고,
상기 각 채널영역은 상기 기둥 형상을 일정 두께로 감싸며 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 채널영역은 둘 이상 떨어진 수직 적층구조를 갖는 것을 특징으로 하는 터널링 전계효과 트랜지스터.
제 7 항에 있어서,
상기 반도체 기판은 SOI(Silicon-On-Insulator) 기판이고,
상기 절연층은 매몰산화막인 것을 특징으로 하는 터널링 전계효과 트랜지스터.
제 7 항에 있어서,
상기 반도체 기판은 벌크 실리콘 기판인 것을 특징으로 하는 터널링 전계효과 트랜지스터.