KR20180049569A - 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터 - Google Patents
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Abstract
본 발명은 무접합 터널링 전계효과 트랜지스터에 관한 것으로, 불순물 도핑에 의하여 N+ 영역과 P+ 영역을 비대칭적으로 형성할 필요가 없어 공정이 간단하고, 문턱전압 이하 기울기(S)가 20 mV/dec 미만으로 종래 한계점(60 mV/dec)을 훨씬 뛰어 넘음으로써, 스위칭 특성을 획기적으로 개선하고 저전력 구동이 가능한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터를 제공한다.
Description
본 발명은 터널링 전계효과 트랜지스터에 관한 것으로, 더욱 상세하게는 무접합 터널링 전계효과 트랜지스터, 특히 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터에 관한 것이다.
최근, 터널링 전계효과 트랜지스터(TFET)는 전자 소자의 스위칭 기울기 또는 문턱전압 이하 기울기(subthreshold swing: S)의 한계인 60mV/dec를 극복하기 위한 차세대 반도체소자로 주목받으면서 다양한 연구가 이루어지고 있다.
터널링 전계효과 트랜지스터는 기본적으로 pn 접합에 의한 에너지 밴드 경사를 조절하여 소스에서 채널로 바라본 가전자대와 전도대간 밴드의 폭에 따라 터널링 되는 캐리어에 의한 구동이어서 열전자 방출(thermal emission)에 의한 일반 전계효과 트랜지스터(MOSFET)와 구동방식 및 구조를 달리한다.
따라서, 종래 터널링 전계효과 트랜지스터는 서로 반대 극성의 불순물로 비대칭적으로 형성된 P+ 영역과 N+ 영역을 필수적으로 구비하고, P+ 영역과 N+ 영역 사이에 채널영역을 형성하게 됨에 따라, pn 접합이 형성되는 구조 등을 바꾸어 순수 실리콘을 기반으로 한 TFET의 낮은 구동전류 문제 등을 해결하고자 하였다.
예를 들어, 한국 등록특허 제10-1286707호에서는 P+ 영역과 N+ 영역 사이에 반도체 핀을 형성하고, 반도체 핀의 양측에 제 1, 2 게이트를 형성함으로써, pn 접합이 반도체 핀에 형성되고 반도체 핀의 높이에 비례해 터널링 면적을 확대하여 구동전류를 개선하는 기술이 개시되어 있다.
그러나, 상기 선행기술은 비대칭적으로 P+ 영역과 N+ 영역을 별도의 마스크를 사용하여 형성하고, 제 1, 2 게이트를 측벽 게이트로 형성해야 하므로 공정이 까다롭고 정확한 채널 길이 정의 및 컨택 확보에 어려움이 있을 수 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로, 도핑에 의하여 비대칭적으로 P+ 영역과 N+ 영역을 형성하지 않은 무접합 터널링 전계효과 트랜지스터로서, 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터를 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터는 N+ 또는 P+의 동일 타입으로 도핑된 반도체 액티브층; 상기 반도체 액티브층 상에 게이트 절연막을 사이에 두고 소정의 간격으로 이격되어 형성된 조절 게이트와 제어 게이트; 상기 조절 게이트에 인접하여 상기 반도체 액티브층에 전기적으로 접촉되도록 형성된 소스 전극; 및 상기 소스 전극과 반대편에 상기 제어 게이트와 일정 거리 이격되어 상기 반도체 액티브층에 전기적으로 접촉되도록 형성된 드레인 전극을 포함하여 구성된 것을 특징으로 한다.
상기 반도체 액티브층은 다수 반송자(majority carrier)가 축퇴 상태(degenerate state)로 있도록 불순물이 도핑되고, 상기 조절 게이트는 상기 제어 게이트보다 큰 일함수를 갖는 물질로 형성된 것을 본 발명에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터의 다른 특징으로 한다.
상기 반도체 액티브층은 Si, SiGe, Ge 및 GeSn 중 어느 하나로 형성된 것을 본 발명에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터의 다른 특징으로 한다.
상기 반도체 액티브층은 Ge1 - xSnx(0.02≤x≤0.2)로 형성된 것을 본 발명에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터의 다른 특징으로 한다.
상기 반도체 액티브층은 실리콘 기판에 게르마늄 완충층을 형성하고, 상기 게르마늄 완충층 상에 Ge1 - xSnx(0.07≤x≤0.2)로 형성된 것을 본 발명에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터의 다른 특징으로 한다.
상기 반도체 액티브층은 반도체 기판의 절연층 상에 상기 소스 전극과 상기 드레인 전극 사이의 일정 길이와 높이를 갖고, 상기 길이와 높이에 수직인 방향으로 일정 두께를 갖는 반도체 핀의 형상을 갖고, 상기 조절 게이트 및 상기 제어 게이트는 상기 반도체 핀을 감싸며 형성되고, 상기 소스 전극 및 드레인 전극은 상기 반도체 핀의 양단에 각각 형성된 것을 본 발명에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터의 다른 특징으로 한다.
상기 반도체 핀의 두께는 3~10 nm 이고, 상기 조절 게이트와 상기 제어 게이트의 간격은 1~5 nm 인 것을 본 발명에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터의 다른 특징으로 한다.
본 발명은 불순물 도핑에 의하여 P+ 영역과 N+ 영역을 비대칭적으로 형성할 필요가 없어 공정이 간단하고, 문턱전압 이하 기울기(S)가 20 mV/dec 미만으로 종래 한계점(60 mV/dec)을 훨씬 뛰어 넘음으로써, 스위칭 특성을 획기적으로 개선하고 저전력 구동이 가능한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터를 제공하는 효과가 있다.
도 1은 본 발명의 일 실시 예에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터의 구조를 보여주는 사시도이다.
도 2는 도 1의 AA'선을 따라 수평으로 단면을 낸 후 화살표 방향으로 내려다본 단면 평면도이다.
도 3은 도 1의 실시 예에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터의 동작원리를 설명하기 위한 에너지 밴드도이다.
도 4 및 도 5는 도 1의 실시 예에서 각각 조절 게이트의 전압 및 일함수 변화에 따른 제어 게이트의 전달특성을 보여주는 전기적 특성도이다.
도 6은 도 1의 실시 예에서 Sn의 함량(x)에 따른 Ge1 - xSnx의 밴드 갭 에너지의 변화를 보여주는 전기적 특성도이다.
도 7 및 도 8은 도 1의 실시 예에서 각각 Sn의 함량(x)과 제어 게이트 전압에 따른 Ge1 - xSnx의 전달특성 및 문턱전압 이하 기울기(S)를 보여주는 전기적 특성도이다.
도 9는 도 1의 실시 예에서 실리콘 핀의 두께와 제어 게이트 전압에 따른 전달특성을 보여주는 전기적 특성도이다.
도 10은 도 1의 실시 예에서 조절 게이트와 제어 게이트 사이의 간격과 제어 게이트 전압에 따른 전달특성을 보여주는 전기적 특성도이다.
도 2는 도 1의 AA'선을 따라 수평으로 단면을 낸 후 화살표 방향으로 내려다본 단면 평면도이다.
도 3은 도 1의 실시 예에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터의 동작원리를 설명하기 위한 에너지 밴드도이다.
도 4 및 도 5는 도 1의 실시 예에서 각각 조절 게이트의 전압 및 일함수 변화에 따른 제어 게이트의 전달특성을 보여주는 전기적 특성도이다.
도 6은 도 1의 실시 예에서 Sn의 함량(x)에 따른 Ge1 - xSnx의 밴드 갭 에너지의 변화를 보여주는 전기적 특성도이다.
도 7 및 도 8은 도 1의 실시 예에서 각각 Sn의 함량(x)과 제어 게이트 전압에 따른 Ge1 - xSnx의 전달특성 및 문턱전압 이하 기울기(S)를 보여주는 전기적 특성도이다.
도 9는 도 1의 실시 예에서 실리콘 핀의 두께와 제어 게이트 전압에 따른 전달특성을 보여주는 전기적 특성도이다.
도 10은 도 1의 실시 예에서 조절 게이트와 제어 게이트 사이의 간격과 제어 게이트 전압에 따른 전달특성을 보여주는 전기적 특성도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시 예에 대하여 설명한다.
본 발명에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터는, 도 1 및 도 2에 예시된 바와 같이, N+ 또는 P+의 동일 타입으로 도핑된 반도체 액티브층(10); 상기 반도체 액티브층 상에 게이트 절연막(22, 24)을 사이에 두고 소정의 간격(DGG)으로 이격되어 형성된 조절 게이트(30)와 제어 게이트(40); 상기 조절 게이트(30)에 인접하여 상기 반도체 액티브층(10)에 전기적으로 접촉되도록 형성된 소스 전극(50); 및 상기 소스 전극(50)과 반대편에 상기 제어 게이트(40)와 일정 거리(d) 이격되어 상기 반도체 액티브층(10)에 전기적으로 접촉되도록 형성된 드레인 전극(60)을 포함하여 구성된다.
도 1의 실시 예는 반도체 액티브층(10)이 소정의 절연층(1) 위에 반도체 핀의 형상으로 한 핀 타입의 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터를 도시한 것이나, 본 발명의 기술적 사상은 이러한 구조에 한정되지 않는다.
즉, 상술한 기본 구성을 갖는 한, 미도시 되었으나, 반도체 액티브층의 형상에 따라 그 일면에만 조절 게이트와 제어 게이트가 형성된 평면형 소자, 2면에 조절 게이트와 제어 게이트가 각각 분리되어 이중 게이트로 형성된 이중 게이트형 소자, 반도체 액티브층의 4면 내지 둘레의 전면을 조절 게이트와 제어 게이트가 각각 링 형상으로 둘러싸며 형성된 GAA(Gate-All-Around)형 소자 등의 구조를 가질 수 있다.
상기 반도체 액티브층(10)은 종래와 달리 N+ 또는 P+로 한 종류의 도전형으로 구성되도록 하되, 도핑농도는 다수 반송자(majority carrier)가 축퇴 상태(degenerate state)로 있도록 충분히 높은 수준으로 불순물 도핑을 함이 바람직하다.
구체적인 실시 예로, 상기 반도체 액티브층(10)은 페르미 레벨이 절대온도 T에서 액티브층(10)을 이루는 반도체 물질의 전도대 최솟값으로부터 3kT (상온 T = 300 K에서 약 78 meV) 이내에서 위로 형성되도록 n형 불순물이 도핑되어 N+ 액티브층(10)으로 되거나, 반대로 가전자대 최댓값으로부터 3kT (상온 T = 300 K에서 약 78 meV) 이내에서 아래로 형성되도록 p형 불순물이 도핑되어 P+ 액티브층(10)으로 될 수 있다.
여기서, N+ 액티브층(10)으로 구성할 경우, 페르미 레벨이 액티브층(10)을 이루는 반도체 물질의 전도대 최솟값으로부터 3kT 거리 안에 들 정도의 고농도로 n형 불순물을 도핑할 때에는 고농도에 따른 전자 이동도가 떨어지는 문제가 있고, 그렇다고, 상기 액티브층(10)의 n형 불순물 농도를 낮추어 페르미 레벨이 반도체 물질의 전도대 최솟값보다 아래에 존재하게 되면, 다수 반송자인 전자의 수가 현저히 줄어 충분한 수준의 전류구동능력을 확보하기 어렵게 되는 문제점이 있다. P+ 액티브층(10)으로 구성할 경우에도 마찬가지이다.
도 4 내지 도 8은 상기 반도체 액티브층(10)을 N+형 GeSn으로 구성했을 때의 실시 예이고, 이때 도핑농도(ND)는 5x1018/cm3 , 1x1019/cm3 이다.
도 9 및 도 10은 상기 반도체 액티브층(10)을 N+형 Si로 구성했을 때의 실시 예이고, 이때 도핑농도(ND)는 1x1019/cm3 이다.
상기 반도체 액티브층(10)은 Si, SiGe, Ge, GeSn으로 형성될 수 있다. 이 중에 SiGe, Ge, GeSn은 Si보다 에너지 밴드갭이 작아 터널링 효과가 향상된 상기 반도체 액티브층(10)으로 형성하기에 바람직하다.
특히, 도 1의 구조로 하고 상기 반도체 액티브층(10)을 GeSn으로 하는 경우에는, 도 7 및 도 8에서 보여주는 바와 같이, Sn의 함량(x)을 0.02 이상으로 하면 Ge1-xSnx의 밴드갭 감소 효과를 확연히 기대할 수 있고, 제어 게이트(40)의 전압에 따른 전달특성에서 구동전류(ION)를 높일 수 있는 방안이다. 터널링이 시작되기 이전의 누설전류(IOFF)의 주된 성분은 소수 캐리어 전류로 도핑농도(ND)를 높임으로써 줄일 수 있다. 문턱전압 이하 기울기(S)를 고려하여 Ge1 - xSnx에서 Sn의 함량(x)은 0.2 이하로 함이 바람직하다.
또한, Ge1 - xSnx는 도 6에서 참조 되는 바와 같이, Sn의 함량(x)이 증가하며 간접 밴드갭을 가지다 Sn의 함량(x)이 6,74%에 이르는 지점부터 직접 밴드갭을 갖는 반도체 물질로 전이되어, 광소자로 사용될 수 있음은 물론, 실리콘 기판에 GeSn을 기반으로 하는 광 집적회로 구현도 가능하게 할 수 있다.
따라서, 상기 반도체 액티브층(10)은 실리콘 기판에 게르마늄 완충층을 형성하고, 상기 게르마늄 완충층 상에 Ge1 - xSnx로 하되, Sn의 함량(x)은 0.007≤x≤0.2로 함이 가장 바람직하다.
도 2는 도 1의 AA'선을 따라 수평으로 단면을 낸 후 화살표 방향으로 내려다본 단면 평면도로, 이에 의하면, 상기 반도체 액티브층(10)은 조절 게이트(30)로 둘러싸인 영역(12), 조절 게이트(30)와 제어 게이트(40) 사이에 노출된 터널링 영역(14), 제어 게이트(40)로 둘러싸인 영역(16) 및 드레인 측 노출 영역(18)으로 구성된다.
여기서, 드레인 측 노출 영역(18)은 ambipolar 동작에 따른 누설전류 문제를 해결하고자 통상과 같이 드레인 전극(40)을 제어 게이트(40)로부터 일정 거리(d) 이격되어 형성할 경우에 생긴 것이나, 본 발명에서 조절 게이트(30)와 제어 게이트(40)가 서로 다른 일함수를 갖는 물질로 형성할 경우에는 상기 이격 거리(d)를 거의 0(zero)에 가깝게 하여 사실상 상기 드레인 측 노출 영역(18)은 없이도 상기 누설문제를 해결할 수 있다. 따라서, 상기 반도체 액티브층(10)을 N+형으로 형성할 경우, 상기 조절 게이트(30)는 상기 제어 게이트(40)보다 큰 일함수를 갖는 물질로 형성함이 바람직하다.
도 3(a)는 도 1의 실시 예에서, 상기 반도체 액티브층(10)을 N+형 Ge0.945Sn0.055로 형성하고, 소스 전극(50)에 대한 드레인 전극(50)의 전압(VDS)은 0.5 V, 소스 전극(50)에 대한 제어 게이트(40)의 전압(VCGS)은 0 V, 소스 전극(50)에 대한 조절 게이트(30)의 전압(VAGS)은 0 V로 각각 인가하였을 경우의 에너지 밴드도이다. 이에 의하면, 조절 게이트(30)로 둘러싸인 영역(12)의 가전자대로 채워진 전자가 드레인 전극(60)을 향해 바라볼 때 제어 게이트(40)로 둘러싸인 영역(16)은 금지대가 위치하게 되어 터널링 영역(14)에서의 터널링은 일어날 수 없게 됨으로써, 열전자에 의한 누설전류만 있게 되는 턴오프(turn off) 상태로 된다.
한편, 도 3(b)는 도 3(a)에서 소스 전극(50)에 대한 제어 게이트(40)의 전압(VCGS)을 1.5 V로 올려줄 경우, 제어 게이트(40)로 둘러싸인 영역(16)의 에너지 밴드가 내려가 조절 게이트(30)로 둘러싸인 영역(12)의 가전자대로 채워진 전자는 제어 게이트(40)로 둘러싸인 영역(16)의 전도대를 바라보게 되어 터널링 영역(14)에서 터널링이 일어나게 됨으로써, 턴온(turn on) 상태로 된다.
따라서, 조절 게이트(30)와 제어 게이트(40)에 서로 다른 전압을 인가함으로써, 터널링 영역(14)의 터널링 폭을 조절하여 터널링 전계효과 트랜지스터로 구동할 수 있게 된다.
도 4 및 도 5는 도 1의 실시 예에서 상기 반도체 액티브층(10)을 N+형 Ge0.945Sn0.055로 하고 각각 조절 게이트(30)의 전압 및 일함수 변화에 따른 제어 게이트(40)의 전달특성을 보여주는 전기적 특성도이다.
도 4에 의하면, 터널링 전류에 의한 구동전류를 높이기 위하여, 상술한 바와 같이 밴드갭이 작은 반도체 물질로 반도체 액티브층(10)을 형성할 수도 있지만, 조절 게이트(30)에 전압을 낮추어, 도 3(b)에서 조절 게이트(30)로 둘러싸인 영역(12)의 에너지 밴드를 올려 터널링 영역(14)에서의 밴드 경사를 크게 함으로써, 터널링 전류를 크게 할 수도 있다.
또한, 도 5로 알 수 있는 바와 같이, 조절 게이트(30)를 제어 게이트(40)보다 일함수가 더 큰 물질로 형성할수록 제어 게이트(40)의 전달특성을 높일 수 있어 바람직하다.
도 1의 실시 예와 같이, 핀 타입의 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터를 형성할 경우에는, 도 2와 같이, 상기 반도체 액티브층(10)은 반도체 기판(미도시)의 절연층(1) 상에 상기 소스 전극(50)과 상기 드레인 전극(60) 사이의 일정 길이와 높이를 갖고, 상기 길이와 높이에 수직인 방향으로 일정 두께(t)를 갖는 반도체 핀으로 형상되고, 상기 조절 게이트(30) 및 상기 제어 게이트(40)는 상기 반도체 핀(10)을 감싸며 형성되고, 상기 소스 전극(50) 및 드레인 전극(60)은 상기 반도체 핀(10)의 양단에 각각 형성될 수 있다.
상기 반도체 액티브층(10)을 구성할 수 있는 물질로는 상술한 바와 같이 대표적으로 실리콘(Si)이 가능한데, 도 9 및 도 10은 도 1의 실시 예에서 상기 반도체 액티브층(10)을 실리콘 핀으로 형성하여 각각 실리콘 핀(10)의 두께(t)와 제어 게이트 전압에 따른 전달특성과 조절 게이트와 제어 게이트 사이의 간격(DGG)과 제어 게이트 전압에 따른 전달특성을 얻은 결과를 보여준다.
도 9 및 도 10에 의하면, 실리콘 핀(10)에 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터를 형성할 경우에도, 도 1의 구조에서 핀의 두께(t)와 조절 게이트와 제어 게이트 사이의 간격(DGG)을 조절함으로써, 스위칭 특성을 개선하고 저전력 구동이 가능한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터를 구현할 수 있음을 알 수 있다.
따라서, 실리콘보다 밴드갭이 작은 반도체 물질로 액티브층(10)을 형성할 경우에도, 도 9 및 도 10에서 보여준 특성 이상을 보일 것이 충분히 예상되므로, 도 1의 실시 예에 의한 핀 타입의 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터에서, 반도체 핀(10)의 두께는 3~10 nm, 조절 게이트(30)와 제어 게이트(40)의 간격은 1~5 nm 인 것이 바람직하다.
반도체 액티브층(10)과 조절 게이트(30) 사이의 게이트 절연막(22)과 반도체 액티브층(10)과 조절 게이트(30) 사이의 게이트 절연막(24)은 실리콘 산화막과 같은 서로 동일한 절연막일 수 있으나, 후자의 게이트 절연막(24)은 실리콘 산화막보다 고유전율의 절연막으로 서로 달리할 수도 있다.
그리고, 상술한 실시 예 중 반도체 기판(미도시)은 실리콘 기판뿐만 아니라 게르마늄 기판일 수 있고, 벌크 기판은 물론 SOI(Silicon On Insulator), SGOI(Silicon Germanium on Insulator), GEOI(Germanium On Insulator)일 수 있고, 절연층(1)은 매몰산화막(BOX) 또는 반도체 기판에 액티브층(10)과 반대 도전형으로 형성된 불순물 도핑층일 수 있다.
기타 미설명된 구성은 터널링 전계효과 트랜지스터의 일반적 구성에 따른다.
1: 절연층 10: 반도체 액티브층(반도체 핀, 실리콘 핀)
22, 24: 게이트 절연막 30: 조절 게이트
40: 제어 게이트 50: 소스 전극
60: 드레인 전극
22, 24: 게이트 절연막 30: 조절 게이트
40: 제어 게이트 50: 소스 전극
60: 드레인 전극
Claims (7)
- N+ 또는 P+의 동일 타입으로 도핑된 반도체 액티브층;
상기 반도체 액티브층 상에 게이트 절연막을 사이에 두고 소정의 간격으로 이격되어 형성된 조절 게이트와 제어 게이트;
상기 조절 게이트에 인접하여 상기 반도체 액티브층에 전기적으로 접촉되도록 형성된 소스 전극; 및
상기 소스 전극과 반대편에 상기 제어 게이트와 일정 거리 이격되어 상기 반도체 액티브층에 전기적으로 접촉되도록 형성된 드레인 전극을 포함하여 구성된 것을 특징으로 하는 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터.
- 제 1 항에 있어서,
상기 반도체 액티브층은 다수 반송자(majority carrier)가 축퇴 상태(degenerate state)로 있도록 불순물이 도핑되고,
상기 조절 게이트는 상기 제어 게이트보다 큰 일함수를 갖는 물질로 형성된 것을 특징으로 하는 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터.
- 제 2 항에 있어서,
상기 반도체 액티브층은 Si, SiGe, Ge 및 GeSn 중 어느 하나로 형성된 것을 특징으로 하는 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터.
- 제 2 항에 있어서,
상기 반도체 액티브층은 Ge1 - xSnx(0.02≤x≤0.2)로 형성된 것을 특징으로 하는 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터.
- 제 2 항에 있어서,
상기 반도체 액티브층은 실리콘 기판에 게르마늄 완충층을 형성하고, 상기 게르마늄 완충층 상에 Ge1 - xSnx(0.07≤x≤0.2)로 형성된 것을 특징으로 하는 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 반도체 액티브층은 반도체 기판의 절연층 상에 상기 소스 전극과 상기 드레인 전극 사이의 일정 길이와 높이를 갖고, 상기 길이와 높이에 수직인 방향으로 일정 두께를 갖는 반도체 핀의 형상을 갖고,
상기 조절 게이트 및 상기 제어 게이트는 상기 반도체 핀을 감싸며 형성되고,
상기 소스 전극 및 드레인 전극은 상기 반도체 핀의 양단에 각각 형성된 것을 특징으로 하는 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터.
- 제 6 항에 있어서,
상기 반도체 핀의 두께는 3~10 nm 이고,
상기 조절 게이트와 상기 제어 게이트의 간격은 1~5 nm 인 것을 특징으로 하는 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터.
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| KR1020160145634A KR101902843B1 (ko) | 2016-11-03 | 2016-11-03 | 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터 |
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|---|---|---|---|---|
| KR20200094417A (ko) * | 2019-01-30 | 2020-08-07 | 한경대학교 산학협력단 | 나노 와이어 기반 이종 터널 전계효과 트랜지스터 |
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2016
- 2016-11-03 KR KR1020160145634A patent/KR101902843B1/ko active IP Right Grant
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