KR101827803B1 - 터널링 전계효과 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명의 터널링 전계효과 트랜지스터의 제조 방법은 (a) 반도체 기판 상에 동일 평면에서 상호 이격된 제1 및 제2 타입의 도핑영역들과 각각이 상기 제1 및 제2 타입의 도핑영역들 중 하나의 일부로부터 연장된 도핑연장영역 및 다른 하나의 도핑영역과 상기 도핑연장영역에 접촉된 진성영역을 포함하는 복수의 채널들을 형성하는 단계 및 (b) 상기 도핑연장영역 상에 형성되고 상기 진성영역과 접촉되도록 상기 복수의 채널들 상에 게이트를 형성하는 단계를 포함한다.
Description
본 발명은 터널링 전계효과 트랜지스터의 제조 기술에 관한 것으로, 보다 상세하게는, 다면에서의 터널링을 유도하여 구동 전류를 개선할 수 있는 터널링 전계효과 트랜지스터를 제조하는 방법을 개시한다.
반도체 소자의 전력소모는 구동전압과 매우 밀접한 관련을 가지고 있다. 저전력 동작을 위해서는 구동전압의 감소는 필수적이다. 하지만, 기존의 MOSFET(Metal-Oxide Semiconductor Field Effect Transistor)의 경우 문턱전압 이하 기울기가 상온에서 60 mV/dec 이하로 낮아질 수 없는 물리적인 한계를 가지고 있다. 따라서 구동전압이 낮아질 경우 누설전류의 증가 혹은 구동전류의 감소로 인한 성능 저하가 불가피하다. 이러한 문제를 해결하기 위하여 최근 선진국의 기업, 연구소 및 대학은 차세대 소자로서 새로운 고에너지 효율 반도체 소자의 개발에 그 연구력을 집중하고 있다.
터널링 전계효과 트랜지스터는 기존 MOSFET의 열전자 방출과는 상이한 터널링 방식으로 전자와 홀의 흐름을 제어하므로 급격한 ON/OFF상태의 변화가 가능하다. 따라서 터널링 전계효과 트랜지스터는 0.5 V이하의 매우 낮은 구동전압 조건에서도 고성능을 보일 수 있을 것으로 예상하고 있다. 하지만 터널링 트랜지스터는 아직까지 MOSFET과 비견될 성능을 보여주지 못하고 있다. 여러 가지 이유 중에 중요한 요인은 드레인 전류가 증가함에 따라 문턱전압이하 기울기가 급속도로 증가하여 급격한 on-off 전류 변화를 보이지 못하기 때문이다. 터널링 트랜지스터는 N 영역의 conduction band가 P 영역의 valence band와 수평으로 정렬하면서 급격하게 켜지게 된다. 하지만 band edge는 완전히 급격한 density of states 변화를 보이지 못하고 완만하게 변화한다. 따라서 터널링 트랜지스터의 급격한 on-off 전류변화는 기대하기 어렵다.
또한, 종래 기술은 채널 길이에 따라 터널링 면적이 제한되고, 밴드 간 터널링이 발생하는 소스와 채널 사이에 전계가 집중되기 어려워 구동 전류를 충분히 확보하기 어려운 단점이 있다.
한국공개특허공보 제10-2016-01377973호는 포켓을 가진 P-터널링 전계 효과 트랜지스터 디바이스에 관한 것으로, 제1 도전형을 갖는 드레인 영역; 제1 도전형과 반대인 제2 도전형을 갖는 소스 영역; 소스 및 드레인 영역들 사이에 채널 영역을 형성하게 하는 게이트 영역; 및 소스 영역의 접합 근처에 배치된 포켓을 포함한다. 여기에서, 포켓 부분에는 변화된 물질 조합비를 적용하여 밴드갭 에너지를 변화시키고 이는 전도대(CB) 혹은 가전자대(VB)의 offset을 유발하여 터널링 전류의 향상을 가능하게 할 수 있다.
한국등록특허 제10-0555567호는 다중가교채널 트랜지스터(multi-bridge-channel MOSFET)의 제조 방법에 관한 것으로, 기판 상에 채널층들 및 채널층들 사이에 삽입되는 채널층간층들의 적층체를 형성하고, 적층체를 선택적으로 식각하여 상호 평행하게 가로질러 채널층 패턴들 및 채널층간층 패턴들의 제1적층부와 제1적층부 양쪽에 잔류하는 층들의 제2적층부들로 분리하는 두 트렌치(trench)들을 형성한다. 트렌치들을 채워 제2적층부들로 설정되는 제2소스/드레인 영역들에 이어지는 제1소스/드레인 영역들을 선택적 에피택셜로 성장시킨다. 제1적층부의 채널층간층 패턴들의 양 끝단면을 선택적으로 노출하고 선택적으로 제거하여 제1소스/드레인 영역 및 상기 채널층 패턴들에 의해 둘러싸인 관통 터널들을 형성한다. 관통 터널들을 채우고 제1적층부 상으로 연장되는 게이트를 게이트 유전층을 수반하여 형성한다.
본 발명의 일 실시예는 다면에서의 터널링을 유도하여 구동 전류를 개선할 수 있는 터널링 전계효과 트랜지스터의 제조 방법을 제공하고자 한다.
본 발명의 일 실시예는 밴드 간 터널링이 발생하는 소스와 채널 사이에 수직 및 수평 방향으로 전계를 중첩시키어 높은 구동 전류 및 급격한 게이트 전압에 따른 구동 전류의 변화를 구현할 수 있는 구조를 효율적으로 제조할 수 있는 터널링 전계효과 트랜지스터의 제조 방법을 제공하고자 한다.
본 발명의 일 실시예는 일반 실리콘 반도체 기판을 이용하여 별도의 마스크가 필요하지 않으면서 동시에 소자 간 격리를 할 수 있어 제조 단가를 낮출 수 있는 터널링 전계효과 트랜지스터의 제조 방법을 제공하고자 한다.
실시예들 중에서, 터널링 전계효과 트랜지스터의 제조 방법은 (a) 반도체 기판 상에 동일 평면에서 상호 이격된 제1 및 제2 타입의 도핑영역들과, 각각이 상기 제1 및 제2 타입의 도핑영역들 중 하나의 일부로부터 연장된 도핑연장영역 및 다른 하나의 도핑영역과 상기 도핑연장영역에 접촉된 진성영역을 포함하는 복수의 채널들을 형성하는 단계 및 (b) 상기 도핑연장영역 상에 형성되고 상기 진성영역과 접촉되도록 상기 복수의 채널들 상에 게이트를 형성하는 단계를 포함한다.
상기 (a) 단계는 상기 반도체 기판 상에 산화 공정을 통해 제1 두께를 가지는 산화막을 형성하는 단계 및 식각 공정을 통해 상기 형성된 산화막을 제거하여 상기 반도체 기판을 제2 두께로 형성하는 단계를 포함할 수 있다.
상기 (a) 단계는 상기 반도체 기판 상에 에피택시 성장(Epitaxial Growth) 공정을 통해 선택적 식각 층을 형성하는 단계, 상기 선택적 식각 층 상에 실리콘 층을 형성하는 단계 및 형성하고자 하는 상기 복수의 채널들의 개수에 따라 상기 선택적 식각 층 및 실리콘 층 형성 단계를 반복하여 채널 층을 형성하는 단계를 포함할 수 있다.
상기 선택적 식각 층은 실리콘 게르마늄으로 구성될 수 있다.
상기 (a) 단계는 상기 형성된 채널 층의 일부가 길이 방향으로 연장되도록 상기 형성된 채널 층을 패터닝하는 단계를 더 포함할 수 있다.
상기 (a) 단계는 상기 도핑연장영역을 형성하기 위해 이온 주입 공정을 통해 상기 식각된 채널 층의 절반에 억셉터 또는 도너 이온 중에 하나를 주입하는 단계를 더 포함할 수 있다.
상기 (a) 단계는 상기 이온 주입 공정이 완료되면 상기 채널 층의 절반의 일부와 다른 절반의 일부 상에 하드 마스크를 증착하는 단계를 더 포함할 수 있다.
상기 (a) 단계는 식각 공정을 통해 상기 채널 층에서 상기 하드 마스크와 접촉되지 않은 영역을 식각하는 단계를 더 포함할 수 있다.
상기 (a) 단계는 에피택시 공정을 통해 상기 채널 층의 양단에 상기 제1 및 제2 타입의 도핑영역들을 형성하기 위한 제1 및 제2 실리콘 영역을 형성하는 단계를 더 포함할 수 있다.
상기 (a) 단계는 이온 주입 공정을 통해 상기 제1 실리콘 영역에 상기 억셉터 또는 도너 이온 중에 하나를 주입하여 상기 제1 타입의 도핑영역을 형성하고, 상기 제2 실리콘 영역에 다른 하나를 주입하여 상기 제2 타입의 도핑영역을 형성하는 단계를 더 포함할 수 있다.
상기 (b) 단계는 상기 반도체 기판 상에 질화막 층을 증착하고 평탄화 공정을 통해 최상단에 상기 하드 마스크가 노출되도록 하는 단계를 더 포함할 수 있다.
상기 (b) 단계는 상기 노출된 하드 마스크를 제거하고 선택적 식각 공정을 통해 상기 선택적 식각 층을 제거하여 상기 복수의 채널들을 형성하기 위한 복수의 브릿지 영역들을 형성하는 단계를 더 포함할 수 있다.
상기 (b) 단계는 에피택시 층 성장을 통해 상기 복수의 브릿지 영역들을 특정 두께로 감싸는 상기 진성영역을 형성하여 각각이 수직 평면 상에서 이격된 상기 복수의 채널들을 형성하는 단계를 더 포함할 수 있다.
상기 (b) 단계는 상기 이격된 복수의 채널들이 상기 게이트를 통해 연결되도록 상기 이격된 복수의 채널들을 감싸는 상기 게이트를 수직적으로 적층시키는 단계를 더 포함할 수 있다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터의 제조 방법은 다면에서의 터널링을 유도하여 구동 전류를 개선할 수 있다.
본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터의 제조 방법은 밴드 간 터널링이 발생하는 소스와 채널 사이에 수직 및 수평 방향으로 전계를 중첩시키어 높은 구동 전류 및 급격한 게이트 전압에 따른 구동 전류의 변화를 구현할 수 있는 구조를 효율적으로 제조할 수 있다.
본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터의 제조 방법은 일반 실리콘 반도체 기판을 이용하여 별도의 마스크가 필요하지 않으면서 동시에 소자 간 격리를 할 수 있어 제조 단가를 낮출 수 있다.
도 1은 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터의 구조를 보여주는 도면들을 나타낸다.
도 2는 도 1(a)에 있는 터널링 전계효과 트랜지스터에 대한 A-A'의 단면을 나타내는 평면도로서 구동 전압이 가해졌을 때 발생되는 터널링 방향 및 크기를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터를 제조하는 과정을 설명하는 공정도이다.
도 2는 도 1(a)에 있는 터널링 전계효과 트랜지스터에 대한 A-A'의 단면을 나타내는 평면도로서 구동 전압이 가해졌을 때 발생되는 터널링 방향 및 크기를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터를 제조하는 과정을 설명하는 공정도이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1은 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터의 구조를 보여주는 도면들을 나타낸다. 보다 구체적으로, 도 1(a)는 터널링 전계효과 트랜지스터의 구조의 나타내는 입체도이고, 도 1(b)는 도 1(a)에 있는 터널링 전계효과 트랜지스터에 대한 A-A'의 단면을 나타내는 평면도이다.
도 1을 참조하면, 터널링 전계효과 트랜지스터(100)는 반도체 기판(110), 제1 및 제2 타입의 도핑영역들(120), 복수의 채널들(130) 및 게이트(140)를 포함할 수 있다.
반도체 기판(110)은 SOI(Silicon On Insulator) 기판 또는 벌크 실리콘 기판에 해당할 수 있다. 일 실시예에서, 반도체 기판(110)은 실리콘 단결정층에 해당하는 하부 기판(112) 상에 절연층(114)이 형성되어 있는 구조의 SOI 기판에 해당할 수 있다. 일 실시예에서, 절연층(114)은 매몰 산화막(Buried Oxide, BOX)에 해당할 수 있다.
제1 및 제2 타입의 도핑영역들(120)은 반도체 기판(110) 상에 형성되고 동일 평면에서 상호 이격된다. 예를 들어, 제1 타입의 도핑영역(120a)은 P+ 영역에 해당하고 제2 타입의 도핑영역(120b)은 N+ 영역에 해당하여 서로 반대 극성을 가질 수 있다. 일 실시예에서, 제1 타입의 도핑영역(120a) 및 제2 타입의 도핑영역(120b)은 상호 동일한 두께로 형성될 수 있다.
복수의 채널들(130) 각각은 도핑연장영역(132) 및 진성영역(134)을 포함한다. 여기에서, 도핑연장영역(132)은 제1 및 제2 타입의 도핑영역들(120) 중 하나의 일부로부터 연장되고, 진성영역(134)은 제1 및 제2 타입의 도핑영역들(120) 중 다른 하나의 도핑영역과 도핑연장영역(132)에 접촉된다. 예를 들어, 도핑연장영역(132)은 P+ 영역에 해당하는 제1 타입의 도핑영역(120a)의 일부로부터 연장되어 돌출된 형태로 형성될 수 있고, 진성영역(134)은 N+ 영역에 해당하는 제2 타입의 도핑영역(120b)과 도핑연장영역(132)에 접촉될 수 있다. 이하, 표현의 편의상, 하나의 도핑영역은 제1 및 제2 타입의 도핑영역들(120) 중 그 일부로부터 도핑연장영역(132)이 연장된 하나에 해당하고, 다른 하나의 도핑영역은 제1 및 제2 타입의 도핑영역들(120) 중 다른 하나에 해당하는 것으로 한다.
일 실시예에서, 터널링 전계효과 트랜지스터(100)는 상호 이격된 복수의 채널(130)들이 게이트(140)를 통해 수직적으로 적층되는 구조를 가질 수 있다. 보다 구체적으로, 복수의 채널들(130)은 제1 및 제2 채널(130a, 130b)을 포함할 수 있고, 제1 및 제2 채널(130a, 130b)의 도핑연장영역(132a, 132b) 각각은 제1 및 제2 타입의 도핑영역들(120) 중 하나의 서로 다른 일부로부터 수평적으로 연장되고, 진성영역(134a, 134b) 각각은 해당 채널의 도핑연장영역(132) 상에 형성되어 해당 채널의 도핑연장영역(132)의 적어도 일부에 접촉될 수 있다.
일 실시예에서, 터널링 전계효과 트랜지스터(100)은 제1 및 제2 타입의 도핑영역들(120)이 각각 P-타입 및 N-타입으로 도핑되어 형성되고, 도핑연장영역(132)이 P+ 영역에 해당하는 제1 타입의 도핑영역(120a)으로부터 연장되어 형성됨으로써 N-채널의 특성을 가지고 동작할 수 있다. 일 실시예에서, 제1 타입의 도핑영역(120a)은 게르마늄(germanium)으로 구성될 수 있다.
다른 일 실시예에서, 터널링 전계효과 트랜지스터(100)은 제1 및 제2 타입의 도핑영역들(120)이 각각 N-타입 및 P-타입으로 도핑되어 형성되고, 도핑연장영역(132)이 N+ 영역에 해당하는 제1 타입의 도핑영역(120a)으로부터 연장되어 형성됨으로써 P-채널의 특성을 가지고 동작할 수 있다. 일 실시예에서, 제1 타입의 도핑영역(120a)은 InAs(Indium Arsenide)로 구성될 수 있다.
도핑연장영역(132)은 하나의 도핑영역보다 얇은 두께로 형성되고, 하나의 일부로부터 다른 하나의 도핑영역을 향해 수평적으로 연장될 수 있다. 일 실시예에서, 도핑연장영역(132)은 직방형 또는 기둥 형상으로 형성될 수 있다. 예들 들어, 도핑연장영역(132)은 P+ 영역에 해당하는 제1 타입의 도핑영역(120a)의 일부로부터 제1 타입의 도핑영역(120a)보다 얇은 두께 및 너비를 가지는 직방형의 형상으로 N+ 영역에 해당하는 제2 타입의 도핑영역(120b)을 향해 수평적으로 연장될 수 있다. 여기에서, 하나의 도핑영역은 다른 하나의 도핑영역과 동일 평면에서 이격되므로, 하나의 일부로부터 연장된 도핑연장영역(132) 또한 다른 하나의 도핑영역과 이격된다.
일 실시예에서, 복수의 채널들(130) 중 가장 하부에 형성된 제1 채널(130a)의 도핑연장영역(132a)은 반도체 기판(110)과 이격되지 않고 일면에서 반도체 기판(110)의 절연층(114)과 접촉될 수 있고, 해당 일면을 제외한 다른 복수의 일면들은 각각의 적어도 일부에서 해당 채널의 진성영역(134a)과 접촉될 수 있다. 이에 따라, 제조 과정에서 가장 하부에 형성된 채널(130a)을 반도체 기판(110)의 절연층(114)과 이격시키기 위한 별도의 공정 단계들이 요구되지 않아 용이하게 제조할 수 있는 장점이 있다.
일 실시예에서, 진성영역(134)은 불순물을 도핑하지 않은 진성(intrinsic) 반도체로 형성되거나, 제1 타입 또는 제2 타입의 불순물이 상기 하나의 도핑영역보다 약하게 도핑되어 형성될 수 있다. 예를 들어, 도핑연장영역(132)은 P+ 영역에 해당하는 제1 타입의 도핑영역(120a)의 일부로부터 연장되고, 진성영역(134)은 P형 불순물로 해당 P+ 영역보다 약하게 도핑될 수 있으며, 이에 따라 N-채널의 터널링 전계효과 트랜지스터(100)의 동작 과정에서 P+ 소스에 해당하는 도핑연장영역(132)과 진성영역(134) 간에 터널링 구간이 형성될 수 있다. 다른 예를 들어, 도핑연장영역(132)은 N+ 영역에 해당하는 제2 타입의 도핑영역(120b)의 일부로부터 연장되고, 진성영역(134)은 N형 불순물로 해당 N+ 영역보다 약하게 도핑될 수 있으며, 이에 따라 P-채널의 터널링 전계효과 트랜지스터(100)의 동작 과정에서 N+ 소스에 해당하는 도핑연장영역(132)과 진성영역(134) 간에 터널링 구간이 형성될 수 있다.
게이트(140)는 도핑연장영역(132) 상에 형성되고 진성영역(134)과 접촉되어 복수의 채널들(130) 상에 형성된다. 여기에서, 게이트(140)는 게이트 전극(142) 및 게이트 절연막(144)을 포함할 수 있다. 보다 구체적으로, 게이트 절연막(144)은 도핑연장영역(132) 상에 형성되고, 게이트 전극(142)은 게이트 절연막(144) 상에 형성되어 게이트 절연막(144)을 통해 복수의 채널들(130) 각각과 절연될 수 있다.
보다 구체적으로, 게이트(140)는 복수의 채널들(130) 각각의 도핑연장영역(132)을 감싸는 진성영역(134)의 적어도 일부를 감싸도록 진성영역(134) 상에 형성될 수 있다. 일 실시예에서, 게이트 절연막(144)은 복수의 채널들(130) 각각의 진성영역(134)의 표면을 감싸는 형태로 진성영역(134) 상에 특정 두께로 복수 개 형성될 수 있고, 게이트 전극(142)은 게이트 절연막(144)의 표면을 감싸는 형태로 게이트 절연막(144) 상에 형성되어 복수의 채널들(130) 간을 자신을 통해 연결하며 수직적으로 연장될 수 있다.
게이트(140)는 구동 전압을 인가 받아 복수의 채널들(130) 각각의 도핑연장영역(132)과 진성영역(134) 간에 터널링 전류를 발생시킬 수 있다. 이러한 내용은 도 2를 참조하여 설명하도록 한다.
도 2는 도 1(a)에 있는 터널링 전계효과 트랜지스터에 대한 A-A'의 단면을 나타내는 평면도로서 구동 전압이 가해졌을 때 발생되는 터널링 방향 및 크기를 나타낸다.
보다 구체적으로, 게이트(140)는 도핑연장영역(132)과 다면에서 접촉된 진성영역(134) 상에 형성되어 도핑연장영역(132)에 다면에서의 터널링을 유도할 수 있고, 동작 과정에서 터널링 면적을 증가시키어 터널링 전류를 극대화시킬 수 있다. 게이트(140)는 구동 전압을 인가 받으면 복수의 채널들(130) 각각의 도핑연장영역(132)과 진성영역(134) 간에 수직 및 수평 방향으로 중첩된 전계를 발생시킬 수 있다. 이에 따라, 터널링 전계효과 트랜지스터(100)는 터널링 전류의 극대화가 필요한 부분에 전계를 집중시키어 높은 구동 전류와 급격한 게이트 전압에 따른 구동 전류의 변화를 구현할 수 있다.
일 실시예에서, 터널링 전계효과 트랜지스터(100)이 N-채널의 특성을 가지고 동작하도록 형성된 경우에는 게이트(140)는 임계 기준을 만족하는 양의 구동 전압을 인가 받고 P+ 소스 영역인 제1 타입의 도핑영역(120a)과 연결되는 전극은 0의 구동 전압을 인가 받으며 N+ 드레인 영역인 제2 타입의 도핑영역(120b)과 연결되는 전극은 임계 기준을 만족하는 양의 구동 전압을 인가 받아 터널링 전류를 발생시킬 수 있다. 다른 일 실시예에서, 터널링 전계효과 트랜지스터(100)이 P-채널의 특성을 가지고 동작하도록 형성된 경우에는 구동 전압의 조건이 N-채널의 경우와 역의 상황이 적용될 수 있다.
일 실시예에서, 터널링 전계효과 트랜지스터(100)는 세 개 또는 그 이상의 구분된 채널 개수를 가지는 복수의 채널들(130)을 수직적으로 적층하여 그 구조를 보다 확장시킬 수 있고, 게이트(140)는 구동 전압을 인가 받아 복수의 채널들(130) 각각에 수직 및 수평 방향으로 중첩된 전계를 동시에 발생시켜 문턱전압이하 기울기 및 구동 전류를 현저하게 증가시킬 수 있다,
일 실시예에서, 복수의 채널(130)들 각각의 도핑연장영역(132)은 그 두께, 길이 및 너비 중에서 적어도 하나가 상기 하나의 도핑영역보다 작게 형성되고, 각각은 서로 동일한 크기를 가지고 대칭적으로 형성될 수 있다.
도 3은 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터를 제조하는 과정을 설명하는 공정도이다. 도 3에서, 도 3a~3m는 단계들 (1)~(13)를 나타낸다.
반도체 기판(110)은 제1 및 제2 타입의 도핑영역들(120)과 복수의 채널들(130)을 형성한다(도 3a~3h, 단계들 (1)~(8)). 여기에서, 제1 및 제2 타입의 도핑영역들(120)은 동일 평면에서 상호 이격되고, 복수의 채널들(130) 각각은 제1 및 제2 타입의 도핑영역들(120) 중 하나의 일부로부터 연장된 도핑연장영역(132) 및 다른 하나의 도핑영역과 도핑연장영역(132)에 접촉된 진성영역(134)을 포함한다.
일 실시예에서, 반도체 기판(110)은 산화 공정을 통해 제1 두께를 가지는 산화막을 형성한 다음, 식각 공정을 통해 제1 두께로 형성된 산화막을 제거하여 반도체 기판(110)을 제2 두께로 형성할 수 있다(도 3a, 단계 (1)). 보다 구체적으로, 반도체 기판(110)은 하부 기판(112), 절연층(114) 및 제1 실리콘 층(305)이 순차적으로 적층된 SOI 기판에 해당할 수 있고, 특정 두께로 기 형성된 제1 실리콘 층(305)에 산화 공정을 통해 제1 두께로 산화막을 형성한 다음, 습식 식각 공정을 통해 산화막을 제거하여 반도체 기판(110)의 제1 실리콘 층(305)을 제2 두께로 형성할 수 있다. 여기에서, 제2 두께로 형성된 제1 실리콘 층(305)은 이후의 단계들을 통해 복수의 채널들(130) 중에서 가장 하단의 제1 채널(130a)로 형성될 수 있다.
다른 일 실시예에서, 반도체 기판(110)은 일반 실리콘 기판에 해당할 수 있고, 이 경우, 단계 (1)은 생략될 수 있다. 대신, 채널 이온 주입 및 활성화 공정과 그라운드 층(ground plane)의 형성을 통해 동작 과정에서 복수의 채널들(130) 이외의 영역에서 전류가 흐르는 것을 방지할 수 있다. 해당 실시예에 따르면, 일반 실리콘 기판을 이용하여 별도의 마스크가 필요하지 않으면서 동시에 소자 간 격리를 할 수 있어 제조 단가를 낮출 수 있다.
선택적 식각 층(310)은 에피택시 성장(Epitaxial Growth) 공정을 통해 반도체 기판(110) 상에 형성된다(도 3b, 단계 (2)). 일 실시예에서, 선택적 식각 층(310)은 내부의 게르마늄 조성비가 0.15 이상 0.25 이하에 해당하고 실리콘 조성비가 0.85 이하 0.75 이상에 해당하는 실리콘 게르마늄 층으로 형성될 수 있다. 예를 들어, 선택적 식각 층(310) 내부의 실리콘과 게르마늄의 조성비는 0.8:0.2에 해당할 수 있다. 제2 실리콘 층(315)은 에피택시 성장 공정을 통해 선택적 식각 층(310) 상에 형성될 수 있다(도 3a, 단계 (2)). 여기에서, 제2 실리콘 층(315)은 실리콘 단결정층에 해당할 수 있다.
채널 층(320)은 형성하고자 하는 복수의 채널들(130)의 개수에 따라 상기의 단계 (2)(선택적 식각 층 및 실리콘 층 형성 단계)의 반복을 통해 형성될 수 있다. 예를 들어, 상기의 단계 (2)는 복수의 채널들(130)을 제1, 제2 및 제3 채널로 형성하고자 하는 경우 한 번 반복될 수 있다.
채널 층(320)은 패터닝 공정을 통해 채널 층(320)의 일부가 길이 방향으로 연장되도록 패터닝될 수 있다(도 3c, 단계 (3)). 일 실시예에서, 채널 층(320)은 전자빔(E-beam) 리소그래피 기법을 통해 전자빔이 조사되어 길이 방향으로 연장된 패턴을 형성할 수 있다. 다른 일 실시예에서, 채널 층(320)은 측벽(sidewall) 패터닝을 통해 미세하고 균일한 라인을 형성할 수 있다.
채널 층(320)은 도핑연장영역(132)을 형성하기 위해 이온 주입 공정을 통해 그 절반에 억셉터 또는 도너 이온 중에 하나가 주입될 수 있다(도 3d, 단계 (4)). 일 실시예에서, 채널 층(320)은 단계 (3)를 통해 패터닝되고 그 절반에 해당하는 제1 영역(320a) 및 다른 절반에 해당하는 제2 영역(320b)을 통해 정의될 수 있고, 포토 마스크를 통해 제2 영역(320b)이 가려지면 이온 주입 공정을 통해 제1 영역(320a)에 억셉터 또는 도너 이온 중에 하나가 주입될 수 있다. 일 실시예에서, 제1 영역(320a)은 억셉터 이온이 주입될 수 있고, 이후의 단계들을 통해 P+ 소스에 해당하는 도핑연장영역(132)으로 형성될 수 있다.
하드 마스크(325)는 단계 (4)를 통해 이온 주입 공정이 완료되면 채널 층(320)의 절반의 일부와 다른 절반의 일부 상에 증착될 수 있다(도 3e, 단계 (5)). 일 실시예에서, 하드 마스크(325)는 액티브 영역을 형성하기 위해 제1 영역(320a) 및 제2 영역(320b) 각각의 일부에 걸쳐지도록 화학 기상 증착(chemical vapor deposition) 공정을 통해 증착되어 형성될 수 있고, 형성하고자 하는 복수의 채널들(130)의 특정 길이에 따라 그 길이가 조절될 수 있다. 일 실시예에서, 하드 마스크(325)는 실리콘 대비 선택비가 우수한 물질로 구성될 수 있고, 예를 들어, 더미 게이트로 사용되는 TEOS(TetraEthOxySilane) 산화막의 증착을 통해 형성될 수 있다.
채널 층(320)은 식각 공정을 통해 하드 마스크(325)와 접촉되지 않은 영역이 식각될 수 있다(도 3f, 단계 (6)). 일 실시예에서, 채널 층(320)은 실리콘 선택적 건식 식각 공정을 통해 반응성 가스가 주입되어 하드 마스크(325)로 가려지지 않은 영역이 제거될 수 있다.
제1 및 제2 실리콘 영역(330, 335)은 제1 및 제2 타입의 도핑영역들(120)을 형성하기 위해 에피택시 공정을 통해 채널 층(320)의 양단에 형성된다(도 3g, 단계 (7)). 일 실시예에서, 제1 및 제2 실리콘 영역(330, 335) 각각은 형성하고자 하는 복수의 채널들(130) 각각보다 더 큰 너비를 가지도록 형성될 수 있고, 이후의 단계를 통해 컨택(contact)을 형성하기 위한 영역으로 사용될 수 있다.
제1 타입의 도핑영역(120a)은 이온 주입 공정을 통해 제1 실리콘 영역(330)에 억셉터 또는 도너 이온 중에 하나가 주입되어 형성될 수 있고, 제2 타입의 도핑영역(120b)은 제2 실리콘 영역(335)에 억셉터 또는 도너 이온 중에 다른 하나가 주입되어 형성될 수 있다(도 3h, 단계 (8)).
일 실시예에서, N-채널의 터널링 전계효과 트랜지스터(100)를 제조하는 경우, 제1 타입의 도핑영역(120a)은 제1 실리콘 영역(330)에 억셉터 이온을 주입하는 이온 주입 공정을 통해 P+ 소스로 형성될 수 있고, 제2 타입의 도핑영역(120b)은 제2 실리콘 영역(335)에 도너 이온을 주입하는 이온 주입 공정을 통해 N+ 드레인으로 형성될 수 있으며, 이 경우, 이전 단계의 단계 (4)를 통해 억셉터 이온이 주입된 제1 영역(320a)에 있는 제1 및 제2 실리콘 층(305, 315)의 일부가 제1 타입의 도핑영역(120a)으로부터 연장되고 P+ 소스에 해당하는 도핑연장영역(132)으로 형성될 수 있다.
다른 일 실시예에서, P-채널의 터널링 전계효과 트랜지스터(100)를 제조하는 경우, 제1 타입의 도핑영역(120a)은 제1 실리콘 영역(330)에 도너 이온을 주입하는 이온 주입 공정을 통해 N+ 소스로 형성될 수 있고, 제2 타입의 도핑영역(120b)은 제2 실리콘 영역(335)에 억셉터 이온을 주입하는 이온 주입 공정을 통해 P+ 드레인으로 형성될 수 있으며, 이 경우, 이전 단계의 단계 (4)를 통해 도너 이온이 주입된 제1 영역(320a)에 있는 제1 및 제2 실리콘 층(305, 315)이 제1 타입의 도핑영역(120a)으로부터 연장되고 N+ 소스에 해당하는 도핑연장영역(132)으로 형성될 수 있다.
일 실시예에서, 도핑 마스크의 위치 조절에 따라 제1 및 제2 타입의 도핑영역들(120) 중에서 드레인으로 동작시키고자 하는 도핑 영역과 게이트(140) 사이에 언더랩이 형성될 수 있고 그 길이 조절 또한 가능하다.
게이트(140)는 도핑연장영역(132) 상에 형성되고 진성영역(134)과 접촉되도록 복수의 채널들(130) 상에 형성된다(도 3i~3l, 단계 (9)~(12)). 보다 구체적으로, 게이트(140)는 복수의 채널들(130) 각각의 도핑연장영역(132)을 감싸는 진성영역(134)의 적어도 일부를 감싸도록 진성영역(134) 상에 형성될 수 있다.
질화막 층(340)은 반도체 기판(110) 상에 증착되고, 하드 마스크(325)는 평탄화 공정을 통해 최상단에 노출될 수 있다(도 3i, 단계 (9)). 일 실시예에서, 질화막 층(340)은 기 형성된 하드 마스크(325)를 고려하여 하드 마스크(325)가 최상단에 노출되는 상한 두께까지 형성될 수 있고, 질화막(Nitride)을 증착시키는 저압 화학 기상 증착 공정을 통해 형성될 수 있다. 일 실시예에서, 질화막 층(340)은 이후의 단계에서 게이트 절연막(144) 및 게이트 전극(142)의 적층에 대한 열처리량(thermal budget)을 보다 여유 있게 확보하기 위해 진행될 수 있는 RMG(Replacement Metal Gate) 공정을 고려하여 증착될 수 있다.
복수의 브릿지 영역들(345)은 복수의 채널들(130)을 형성하기 위해 하드 마스크(325)와 선택적 식각 층(310)이 제거되면서 형성될 수 있다(도 3j, 단계 (10)). 일 실시예에서, 복수의 브릿지 영역들(345)은 제1 및 제2 채널(130a, 130b)를 형성하기 위한 제1 및 제2 브릿지 영역(345a, 345b)을 포함할 수 있고, 하드마스크막 제거 공정을 통해 하드 마스크(325)가 제거된 후에 선택적 식각 공정을 통해 선택적 식각 층(310)이 제거되는 과정에서 제1 및 제2 타입의 도핑영역들(120) 간을 수평적으로 잇는 브릿지 형태로 형성될 수 있다. 여기에서, 하드 마스크(325)가 제거된 영역은 이후의 단계에서 게이트(140)를 적층시키기 위한 영역으로 사용될 수 있다. 일 실시예에서, 선택적 식각 층(310)을 제거하기 위한 선택적 식각 공정은 선택적 식각 층(310)을 구성하는 실리콘 게르마늄에 대한 식각을 통해 진행될 수 있다.
진성영역(134)은 에피택시 층 성장을 통해 복수의 브릿지 영역들(345)을 특정 두께로 감싸도록 형성되고, 이에 따라 각각이 수직 평면 상에서 이격된 복수의 채널들(130)이 형성된다(도 3k, 단계 (11)). 일 실시예에서, 복수의 채널들(130) 각각의 진성영역(134)은 실리콘 혹은 실리콘 게르마늄 에피택시 층 성장을 통해 복수의 브릿지 영역들(345) 중 해당 채널과 대응되는 브릿지 영역(예를 들어, 345a 또는 345b)을 감싸며 형성된다. 이에 따라, 일 실시예에서, 복수의 채널들(130) 각각의 진성영역(134)은 제1 타입의 도핑영역(120a)으로부터 연장되고 해당 채널과 대응되는 도핑연장영역(132)과 다면에서 접촉되고, 제2 타입의 도핑영역(120b)과 일면에서 접촉될 수 있다.
게이트(140)는 복수의 채널들(130)이 자신을 통해 연결되도록 복수의 채널들(130)을 감싸며 수직적으로 적층될 수 있다(도 3l, 단계 (12)). 보다 구체적으로, 게이트(140)는 선택적 식각 층(310)의 제거 영역에서 단계 (11)를 통해 형성된 복수의 채널들(130)의 형성 영역을 제외한 영역과 단계 (10)를 통해 제거된 하드 마스크(325)의 제거 영역의 적어도 일부에 증착될 수 있다. 일 실시예에서, 복수의 게이트 절연막(144)들 각각은 복수의 채널들(130) 각각을 특정 두께로 감싸도록 복수의 채널들(130) 상에 증착될 수 있고, 게이트 전극(142)은 복수의 게이트 절연막(144)들을 감싸면서 자신을 통해 복수의 채널들(130)이 연결되도록 증착되어 수직적으로 적층된 게이트 스택 구조를 형성할 수 있다. 일 실시예에서, 게이트(140)는 HKMG(High-K/Metal Gate)로 구현될 수 있고, 게이트 전극(142)을 나중에 형성하는 RMG 공정을 통해 게이트 스택이 진행되는 과정에서 수직적으로 적층될 수 있다. 게이트(140)는 수직적 적층이 완료되면 평탄화 공정을 통해 최상단의 표면이 연마될 수 있다.
일 실시예에서, 복수의 컨택들(350)은 제1 및 제2 타입의 도핑영역들(120) 상에 형성될 수 있다(도 3m, 단계 (13)). 일 실시예에서, 복수의 컨택들(350) 각각은 상부의 금속층과 하부를 수직 방향으로 연결하기 위한 비아 컨택(via contact)에 해당할 수 있고, 상부로 연장되는 비아홀(via hole)의 형태로 형성된 이후에 내부에 금속이 충진되면 상하부를 연결시킬 수 있다.
일 실시예에서, 제1 및 제2 타입의 도핑영역들(120) 각각은 복수의 컨택들(350)을 통해 상부의 해당 금속층과 접합될 수 있고, 게이트(140)는 상부의 또 다른 해당 금속층과 접합될 수 있다.
일 실시예에서, 게이트(140)의 형성이 완료되면 질화막 층(340)은 제거될 수 있고, 예를 들어, 인산 처리 공정을 통해 제거될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 터널링 전계효과 트랜지스터
110: 반도체 기판
112: 하부 기판 114: 절연층
120: 제1 및 제2 타입의 도핑영역들
120a: 제1 타입의 도핑영역 120b: 제2 타입의 도핑영역
130: 제1 및 제2 채널
130a: 제1 채널 130b: 제2 채널
132: 도핑연장영역 134: 진성영역
140: 게이트
142: 게이트 전극 144: 게이트 절연막
305: 제1 실리콘 층 310: 선택적 식각 층
315: 제1 실리콘 층 320: 채널 층
325: 하드 마스크 330: 제1 실리콘 영역
335: 제2 실리콘 영역 340: 질화막 층
345: 복수의 브릿지 영역들
350: 복수의 컨택들
110: 반도체 기판
112: 하부 기판 114: 절연층
120: 제1 및 제2 타입의 도핑영역들
120a: 제1 타입의 도핑영역 120b: 제2 타입의 도핑영역
130: 제1 및 제2 채널
130a: 제1 채널 130b: 제2 채널
132: 도핑연장영역 134: 진성영역
140: 게이트
142: 게이트 전극 144: 게이트 절연막
305: 제1 실리콘 층 310: 선택적 식각 층
315: 제1 실리콘 층 320: 채널 층
325: 하드 마스크 330: 제1 실리콘 영역
335: 제2 실리콘 영역 340: 질화막 층
345: 복수의 브릿지 영역들
350: 복수의 컨택들
Claims (14)
- (a) 반도체 기판 상에 동일 평면에서 상호 이격된 제1 및 제2 타입의 도핑영역들과, 각각이 상기 제1 및 제2 타입의 도핑영역들 중 하나의 일부로부터 연장된 도핑연장영역 및 다른 하나의 도핑영역과 상기 도핑연장영역에 접촉된 진성영역을 포함하는 복수의 채널들을 형성하되, 상기 복수의 채널들 중 최하부에 위치한 채널(이하, 최하부 채널)에 있는 도핑연장영역의 하면이 상기 반도체 기판의 상면과 접촉하도록 상기 최하부 채널을 형성하는 단계; 및
(b) 상기 도핑연장영역 상에 형성되고 상기 진성영역과 접촉되도록 상기 복수의 채널들 상에 게이트를 형성하는 단계를 포함하는 터널링 전계효과 트랜지스터의 제조 방법.
- 제1항에 있어서, 상기 (a) 단계는
상기 반도체 기판 상에 산화 공정을 통해 제1 두께를 가지는 산화막을 형성하는 단계; 및
식각 공정을 통해 상기 형성된 산화막을 제거하여 상기 반도체 기판을 제2 두께로 형성하는 단계를 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조 방법.
- 제1항에 있어서, 상기 (a) 단계는
상기 반도체 기판 상에 에피택시 성장(Epitaxial Growth) 공정을 통해 선택적 식각 층을 형성하는 단계;
상기 선택적 식각 층 상에 실리콘 층을 형성하는 단계; 및
형성하고자 하는 상기 복수의 채널들의 개수에 따라 상기 선택적 식각 층 및 실리콘 층 형성 단계를 반복하여 채널 층을 형성하는 단계를 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조 방법.
- 제3항에 있어서, 상기 선택적 식각 층은
실리콘 게르마늄으로 구성되는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조 방법.
- 제3항에 있어서, 상기 (a) 단계는
상기 형성된 채널 층의 일부가 길이 방향으로 연장되도록 상기 형성된 채널 층을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조 방법.
- 제5항에 있어서, 상기 (a) 단계는
상기 도핑연장영역을 형성하기 위해 이온 주입 공정을 통해 상기 식각된 채널 층의 절반에 억셉터 또는 도너 이온 중에 하나를 주입하는 단계를 더 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조 방법.
- 제6항에 있어서, 상기 (a) 단계는
상기 이온 주입 공정이 완료되면 상기 채널 층의 절반의 일부와 다른 절반의 일부 상에 하드 마스크를 증착하는 단계를 더 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조 방법.
- 제7항에 있어서, 상기 (a) 단계는
식각 공정을 통해 상기 채널 층에서 상기 하드 마스크와 접촉되지 않은 영역을 식각하는 단계를 더 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조 방법.
- 제8항에 있어서, 상기 (a) 단계는
에피택시 공정을 통해 상기 채널 층의 양단에 상기 제1 및 제2 타입의 도핑영역들을 형성하기 위한 제1 및 제2 실리콘 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조 방법.
- 제9항에 있어서, 상기 (a) 단계는
이온 주입 공정을 통해 상기 제1 실리콘 영역에 상기 억셉터 또는 도너 이온 중에 하나를 주입하여 상기 제1 타입의 도핑영역을 형성하고, 상기 제2 실리콘 영역에 다른 하나를 주입하여 상기 제2 타입의 도핑영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조 방법.
- 제10항에 있어서, 상기 (b) 단계는
상기 반도체 기판 상에 질화막 층을 증착하고 평탄화 공정을 통해 최상단에 상기 하드 마스크가 노출되도록 하는 단계를 더 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조 방법.
- 제11항에 있어서, 상기 (b) 단계는
상기 노출된 하드 마스크를 제거하고 선택적 식각 공정을 통해 상기 선택적 식각 층을 제거하여 상기 복수의 채널들을 형성하기 위한 복수의 브릿지 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조 방법.
- 제12항에 있어서, 상기 (b) 단계는
에피택시 층 성장을 통해 상기 복수의 브릿지 영역들을 감싸는 상기 진성영역을 형성하여 각각이 수직 평면 상에서 이격된 상기 복수의 채널들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조 방법.
- 제13항에 있어서, 상기 (b) 단계는
상기 이격된 복수의 채널들이 상기 게이트를 통해 연결되도록 상기 이격된 복수의 채널들을 감싸는 상기 게이트를 수직적으로 적층시키는 단계를 더 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170022257A KR101827803B1 (ko) | 2017-02-20 | 2017-02-20 | 터널링 전계효과 트랜지스터의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020170022257A KR101827803B1 (ko) | 2017-02-20 | 2017-02-20 | 터널링 전계효과 트랜지스터의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101827803B1 true KR101827803B1 (ko) | 2018-02-09 |
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ID=61199055
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170022257A KR101827803B1 (ko) | 2017-02-20 | 2017-02-20 | 터널링 전계효과 트랜지스터의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101827803B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190114695A (ko) * | 2018-03-30 | 2019-10-10 | 아주대학교산학협력단 | 터널링 전계 효과 트랜지스터 및 이의 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101631240B1 (ko) * | 2015-01-07 | 2016-06-17 | 서강대학교산학협력단 | 구동전류 향상을 위한 터널링 전계효과 트랜지스터 |
-
2017
- 2017-02-20 KR KR1020170022257A patent/KR101827803B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101631240B1 (ko) * | 2015-01-07 | 2016-06-17 | 서강대학교산학협력단 | 구동전류 향상을 위한 터널링 전계효과 트랜지스터 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190114695A (ko) * | 2018-03-30 | 2019-10-10 | 아주대학교산학협력단 | 터널링 전계 효과 트랜지스터 및 이의 제조 방법 |
| KR102099896B1 (ko) * | 2018-03-30 | 2020-04-13 | 아주대학교산학협력단 | 터널링 전계 효과 트랜지스터 및 이의 제조 방법 |
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