CN100573832C - 制造具有多个层叠沟道的场效应晶体管的磷掺杂方法 - Google Patents

制造具有多个层叠沟道的场效应晶体管的磷掺杂方法 Download PDF

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Abstract

通过在衬底的表面上形成预有源图形，同时避免用磷掺杂预有源图形制造集成电路场效应晶体管。预有源图形包括互相交替地层叠的一系列层间沟道层和沟道层。在预有源图形的相对端处的衬底上形成源区/漏区。然后有选择地除去多个层间沟道层，以形成穿过预有源图形的多个隧道，以由此限定包括隧道的有源沟道图形和包括沟道层的多个沟道。在有选择地除去多个层间沟道层之后用磷掺杂沟道。然后在隧道中并围绕沟道形成栅电极。

Description

制造具有多个层叠沟道的场效应晶体管的磷掺杂方法
相关申请
本申请要求2004年5月25日申请的韩国专利申请号2004-0037517的权益，因此这里将其公开内容完全引入作为参考。
技术领域
本发明涉及制造集成电路器件的方法。更具体，本发明涉及制造场效应晶体管的方法。
背景技术
集成电路场效应晶体管广泛地用于逻辑、存储器、处理器及其他集成电路器件中。对于技术人员来说集成电路场效应晶体管包括隔开的源区和漏区、其间的沟道以及邻近沟道的栅电极是公知的。集成电路场效应晶体管常常称为金属氧化物半导体场效应晶体管(MOSFET)或简单地称为MOS器件。而且，集成电路场效应晶体管可以提供两种互补类型：N沟道场效应晶体管，常常称为N-MOS器件，以及P沟道场效应晶体管，常常称为P-MOS器件。当在一个集成电路中提供了两种互补晶体管类型时，它们可以称为CMOS器件。尽管在本申请中将使用这些术语，但是它们通常用来表示集成电路场效应晶体管且不局限于具有金属栅或氧化物栅绝缘体的场效应晶体管。
由于集成电路场效应晶体管的集成度继续增加，有源区的尺寸和沟道长度可以继续减小。随着晶体管的沟道长度减小，源区/漏区对沟道区中的电场或电位的影响变得相当大。这些被称作“短沟道效应”。而且，随着有源尺寸按比例缩小，沟道宽度减小可能增加阈值电压。这些被称作“窄宽度效应”。
为了在减小衬底上形成的元件尺寸的同时努力提高或最大化器件性能已研发了各种结构。例如，有被称为鳍状结构的纵向晶体管结构、DELTA(完全耗尽的倾斜-沟道晶体管)结构和GAA(Gate All Around)结构。
例如，美国专利号6,413,802公开了一种FinFET器件。如该专利的摘要所指出，FinFET器件使用常规平坦的MOSFFT技术来制造。在重叠绝缘层(例如，SIMOX)的硅层中制造该器件，绝缘层具有从绝缘层如鳍形物延伸的器件。在沟道的侧边上提供双栅极，以提供增强的驱动电流和有效地抑制短沟道效应。为了增加电流容量可以在源区和漏区之间提供多个沟道。在一个实施例中，可以在一个鳍状物中层叠两个晶体管，以提供具有共享栅极的CMOS晶体管。
在美国专利号4,996,574中公开了具有DELTA结构的MOS晶体管的例子。如该专利的摘要所指出，金属-绝缘体-半导体晶体管包括绝缘体层、在绝缘体层上提供并包括源区，漏区和在互连源区和漏区之间的第一方向中延伸的沟道区的半导体本体、在半导体本体上提供，以便覆盖除与绝缘层接触的部分沟道区之外的沟道区的栅绝缘膜以及提供与栅绝缘膜接触以便覆盖除与绝缘层接触的部分沟道区之外的栅绝缘膜底下的沟道区的导电材料的栅电极。沟道区具有基本上小于沟道区中形成的耗尽区的两倍最大延伸部分的宽度。
在美国专利号5,583,362中公开了具有GAA结构的薄膜晶体管的例子。在GAA结构的典型MOS晶体管中，SOI层用作有源图形，且围绕有源图形的沟道区形成栅电极，有源图形的沟道区的表面覆有栅绝缘层的。
在2003年7月1日申请的，名称为Field Effect Transistors HavingMultiple Stacked Channels的申请序列号10/610,607中描述了具有多个层叠沟道的场效应晶体管及其制造方法，该申请转让给本发明的受让人，因此这里将其其阐述的公开内容全部引入作为参考。根据申请序列号10/610,607的某些实施例，通过在衬底的表面形成预有源图形制造集成电路场效应晶体管。预有源图形包括互相交替地层叠的一系列层间沟道层和沟道层。源区/漏区形成在预有源图形的相对端处的衬底上。多个层间沟道层被有选择地除去，以形成穿过预有源图形的多个隧道，以由此限定包括隧道的有源沟道图形和包括沟道层的多个沟道。栅电极形成在隧道中并围绕沟道。
发明内容
根据本发明的某些实施例通过在衬底的表面上形成预有源图形同时避免用磷掺杂预有源图形制造集成电路场效应晶体管。预有源图形包括互相交替地层叠的一系列层间沟道层和沟道层。在预有源图形的相对端的衬底上形成源区/漏区。然后有选择地除去多个层间沟道层，以形成穿过预有源图形的多个隧道，以由此限定包括隧道的有源沟道图形和包括沟道层的多个沟道。在有选择地除去多个层间沟道层之后用磷掺杂沟道。然后在隧道中并围绕沟道形成栅电极。
在某些实施例中，集成电路场效应晶体管是P沟道集成电路场效应晶体管。在某些实施例中，沟道层包括单晶硅，层间沟道层包括单晶硅-锗和/或使用常规poly-刻蚀剂执行有选择地除去。如在此所使用的，“poly-刻蚀剂(poly-etchant)”指用于单晶硅/或多晶硅的湿法刻蚀液，包括硝酸(HNOs)和氢氟酸(HF)的混合物以及可以包括其他组分如水(H2O)。而且，可以使用离子注入和/或等离子体掺杂执行掺杂沟道。
本发明的某些实施例可以是认识到相对于包括磷掺杂的单晶硅的沟道层使用常规poly-刻蚀剂有选择地刻蚀磷掺杂的层间沟道层以提供如上所述的选择性去除多个层间沟道层是困难的的结果。相反，相对于不掺杂的单晶硅使用常规“poly-刻蚀剂”可以成功地有选择性刻蚀不掺杂的单晶硅-锗。根据本发明的实施例在预有源图形形成过程中延迟或避免用磷掺杂预有源图形，在有选择地除去多个层间沟道层之后用磷后掺杂沟道。由此例如使用常规poly-刻蚀剂可以有效地完成选择性去除。
上面根据集成电路场效应晶体管如P-MOS器件描述了发明的实施例。本发明的其他实施例，如现在将描述的实施例可以用来制造通常称为CMOS器件的集成电路N沟道和P沟道场效应晶体管。
更具体地说，在衬底的表面形成N沟道预有源图形和P沟道预有源图形，同时避免用磷掺杂N沟道和P沟道有源图形。各个N沟道和P沟道预有源图形包括互相交替地层叠的一系列层间沟道层和各个N沟道层和P沟道层。然后在预有源图形的每个N沟道和P沟道的相对端的衬底上形成源区/漏区。然后有选择地除去多个层间以形成穿过N沟道和P沟道预有源图形的多个隧道，由此限定包括隧道的N各个有源N沟道和P沟道图形，和包括沟道层的多个各种N沟道和P沟道。然后在有选择地除去多个层间沟道层之后用磷掺杂有源P沟道图形的P沟道，同时在有选择地除去多个层间沟道层之后，避免用磷掺杂有源N沟道图形的N沟道。然后在隧道中并围绕N沟道和P沟道形成栅电极。
在某些实施例中，在有选择地除去多个层间沟道层之后，用硼掺杂有源N沟道图形的N沟道，同时避免用硼掺杂有源P沟道图形的P沟道。在其他实施例中，在有选择地除去多个层间沟道层之前执行用硼掺杂N沟道预有源图形的N沟道层，同时避免用硼掺杂P沟道预有源图形的P沟道层。在另一实施例中，在有选择地除去多个层间沟道层之后，用硼掺杂有源N沟道图形的N沟道和有源P沟道图形的P沟道。在另一实施例中，在有选择地除去多个层间沟道层之前用硼掺杂N沟道预有源图形的N沟道层和P沟道预有源图形的P沟道层。因此，可以在N沟道图形中执行硼掺杂和也可以在P沟道图形中执行硼掺杂，以及可以在有选择地除去多个层间沟道层之前和/或之后。
在某些CMOS实施例中，沟道层包括单晶硅，层间沟道层包括单晶硅-锗和/或使用常规多-刻蚀剂执行有选择地除去。而且，在某些CMOS实施例中，使用离子注入和/或等离子体掺杂执行P沟道的掺杂。
附图说明
图1A是相对于硼掺杂的单晶硅外延层通过常规的多种湿法刻蚀剂刻蚀硼掺杂的N沟道硅-锗层间沟道层的截面图片；
图1B是不能通过常规多晶硅湿法刻蚀剂刻蚀磷掺杂的P沟道硅-锗层的截面图片；
图2A和2B分别示出了根据本发明的某些实施例具有多个沟道的MOS晶体管的有源图形和栅电极的透视图；
图3A是根据本发明的第一实施例的器件的平面图；
图3B和3C分别是沿图2A的线AA′和BB′图的器件的剖面图；
图4A至4S图示了根据本发明的一个实施例制造器件的方法的剖面图；
图5A至5G图示了根据本发明的第一实施例制造器件的某些方法步骤的透视图；
图6A-6R图示了根据本发明的第二实施例制造器件的方法的剖面图；
图7是图4S中的部分“A”的放大视图；
图8A和8B分别是根据本发明的第三实施例的器件的透视图和剖面图，以及图8C是图8B的部分“B”的放大视图；
图9A至9N图示了根据本发明的第三实施例制造器件的方法的剖面图；
图10是根据本发明的第四实施例的器件的剖面图；
图11是根据本发明的第五实施例的器件的剖面图；
图12是根据本发明的第六实施例的器件的剖面图；
图13A至13K图示了根据本发明的第七实施例制造器件的方法的剖面图；
图14是根据本发明的第八实施例的器件的剖面图；
图15是根据本发明的第九实施例的器件的剖面图；
图16是根据本发明的第十实施例的器件的剖面图；
图17是根据本发明的第十一实施例的器件的剖面图；
图18是根据本发明的第十二实施例的器件的剖面图；
图19是根据本发明的第十三实施例的器件的剖面图；
图20A至20F图示了根据本发明的第十四实施例制造器件的方法的剖面图；
图21是根据本发明的第十五实施例的器件的剖面图；
图22A至22E图示了根据本发明的第十六实施例制造器件的方法的剖面图；以及
图23A至23C图示了根据本发明的第十七实施例制造半导体器件的方法的剖面图。
具体实施方式
在下文中参考附图更完全地描述本发明，其中示出本发明的优选实施例。但是，本发明可以以多种不同的方式体现，不应该认为局限于在此阐述的实施例。相反，提供这些实施例以便本公开是彻底的和完全的，并将本发明的范围完全传递给所述领域的技术人员。在图中，为了清楚可以放大层和区域的尺寸和相对尺寸。在整篇中，相同的标记指相同的元件。
应当理解当一个元件例如层、区或衬底指在另一元件“上”时，它可以直接在另一元件上或也可以存在插入元件。术语“直接在...上”意味着没有插入元件。而且，在此可以使用相对术语如“在...下面”或“在...上面”来描述一个层或区域与其它层或区域相对于如图所示的衬底或基层的关系。应当理解这些术语意图是包括除图中描绘的取向之外的器件的不同取向。如在此使用的术语“和/或”包括一个或多个相关列项的任一和所有组合。
应当理解尽管在此可以使用术语第一和第二等描述各种元件，但是这些元件不应该受这些术语限制。使用这些术语仅仅使一个元件与另一元件相区别。例如，在不脱离公开内容的教导条件下，下面论述的第一层可以称为第二层，同样，第二层可以称为第一层。
在此使用的专业词汇是仅仅用于描述具体实施例而不是限制本发明。如在此使用的单数形式“a”，“an”和“the”同样打算包括复数形式，除非上下文另外清楚地指出。还应当理解，当在说明书中使用的术语“comprises”和/或“comprising”时，说明陈述的部件、整体、步骤、操作、元件、和/或零件的存在，但是不排除存在或增加一个或多个其他部件、整体、步骤、操作、元件、零件和/或其组。
在此参考截面图描述了本发明的实施例，截面图是本发明的理想化实施例(和中间结构)的示意图例。照此，应当预想到作为结果的图例形状的变化，例如制造工艺和/或容差的变化。因此，本发明的实施例不应该认为限于在此所示的区域的特定形状，而是包括结果的形状偏差，例如制造偏差。例如，图示为具有平滑表面的层将一般具有一定的粗糙度而不是图中所示的精确形状。因此，图中所示的区域本质上是示意性的且它们的形状不打算图示器件区域的实际形状以及不打算限制本发明的范围。
除非另外限定，在此使用的所有术语(包括技术和科学术语)具有与属于本发明的技术领域的普通技术人员通常理解相同的意思。还应当理解术语如在通常使用的词典中定义的那些术语应该解释为具有符合相关技术的环境中的意思且不被解释为如在此清楚地限定的理想化或过度地形式感知的意思。
如上所述，美国专利申请序列号10/610,607描述了通过在衬底的表面形成预有源图形制造集成电路场效应晶体管的方法，其中预有源图形包括互相交替地层叠的一系列层间沟道层和沟道层，以及在预有源图形的相对端处的衬底上形成源区/漏区。有选择地除去多个层间沟道层，以形成穿过预有源图形的多个隧道，以由此限定包括隧道的有源沟道图形和包括沟道层的多个沟道。在隧道中和围绕沟道形成栅电极。在某些实施例中，沟道层包括单晶外延硅，以及层间沟道层包括单晶外延硅-锗。硼一般用来掺杂沟道层和P型层间沟道层以及磷一般用来掺杂沟道层和N型层间沟道层。在某些实施例中，沟道层可以具有约
Figure C20051000572800121
的厚度，层间沟道层可以具有约
Figure C20051000572800122
的厚度。
不幸地，如图1A和1B所示，当有选择地除去层间沟道层以形成穿过预有源图形的多个隧道时可能存在困难。具体，如图1A所示，当层间沟道层包括硼掺杂的P型单晶硅-锗层以及沟道层包括硼掺杂的P型单晶硅层时，相对于硼掺杂的P型硅可以使用常规多种湿法刻蚀剂有效地刻蚀硼掺杂的P型硅-锗。但是，不幸地，在P沟道器件中，其中层间沟道层包括磷掺杂的N型单晶硅-锗，以及沟道层包括磷掺杂的N型单晶硅，通过常规湿法刻蚀剂不可能有选择地刻蚀磷掺杂的硅-锗，如图1B所示。
根据本发明的实施例，通过，避免用磷掺杂预有源图形，然后在除去多个层间沟道层以形成有源沟道图形之后用磷掺杂沟道可以克服该困难。通过避免用磷掺杂预有源图形，可以有效地刻蚀预有源图形，以有选择地除去层间沟道层并形成多个隧道，该预有源图形可以包括不掺杂的或硼掺杂的硅-锗层间沟道层以及不掺杂的或硼掺杂的硅沟道层。然后在有选择地除去层间沟道层之后可以执行磷掺杂。而且，由于硼掺杂不可能影响层间沟道层的选择性刻蚀，因此当形成预有源图形时或有选择地除去层间沟道层以形成有源图形之后可以执行硼掺杂。
图2A和2B分别示出了根据本发明的某些实施例具有多个沟道的MOS晶体管的有源图形和栅电极的透视图。
参考图2A，在集成电路衬底如包括形成在垂直方向中的多个沟道4a，4b和4c的半导体衬底(未示出)的表面上形成有源图形。尽管在实施例中示出了三个沟道4a，4b和4c，但是可以形成两个沟道或沟道的数目可以超过三个。
沟道4a，4b和4c具有窄宽度的垂直层叠结构。在沟道4a，4b和4c之间形成多个隧道2a，2b和2c。在有源图形的两侧处形成源区/漏区3，以便连接到多个沟道4a，4b和4c。
源区/漏区3形成为具有比沟道4a，4b和4c更宽的宽度。在源区/漏区3和沟道4a，4b，4c之间可以形成将源区/漏区4连接到沟道4a，4b和4c的源区/漏区延伸层5。
具体地，有源图形包括在有源图形的两侧上具有较宽宽度的直角平行六面体形状的源区/漏区3。但是，应当理解有源图形可以具有任意多边形形状，而且侧边和垂直边不必相等。在源区/漏区3互相连接的源区/漏区3之间形成具有比直角平行六面体形状更窄宽度的沟道区。沟道区包括连接到源区/漏区3的两个源区/漏区延伸层5。两个源区/漏区延伸层5通过在垂直方向形成的多个沟道4a，4b和4c互相连接。在沟道4a，4b和4c之间形成多个隧道2a，2b和2c。在最低沟道层4a和半导体衬底的下表面部分之间形成最低隧道2a。在最上沟道4c上形成隧道形状的沟槽2′。
参考图2B，在有源图形上形成栅电极6。尽管贯穿和/或填充多个隧道2a，2b和2c以及隧道沟槽2′，但是栅电极6形成为在垂直方向(即，垂直于平面上源区/漏区的形成方向的方向)围绕多个沟道4a，4b和4c。在栅电极6和多个沟道4a，4b以及4c之间形成栅-绝缘层7。
半导体衬底包括硅(Si)，硅-锗(SiGe)，绝缘体上的硅(SOI)，绝缘体上的硅-锗(SGOI)和/或其他常规衬底。在某些实施例中，半导体衬底包括单晶Si。
沟道4a，4b和4c包括单晶半导体膜，如硅膜。源区/漏区3包括选择性外延单晶膜或导电薄膜如多晶硅膜、金属膜、金属硅化物膜等。在使用选择性外延单晶膜或多晶硅膜的情况下，杂质被离子注入源区/漏区3中，以便源区/漏区3导电。
在如图所示的沟道4a，4b和4c和源区/漏区3之间形成源区/漏区延伸层5的情况下，在某些实施例中，源区/漏区3包括导电薄膜如多晶硅膜、金属膜、金属硅化物薄膜等，以及源区/漏区延伸层3包括选择性外延单晶膜。
栅电极6包括多晶硅膜以及可以包括形成在栅电极6的顶表面上的栅堆叠层8。栅堆叠层8包括用于减小栅电阻的金属硅化物和/或用于覆盖栅电极6的绝缘材料。栅-绝缘层7包括热氧化膜或ONO膜。
在本发明的某些实施例的MOS晶体管中，多个薄沟道4a，4b和4c连接到源区/漏区3，源区/漏区3形成为在垂直于多个沟道4a，4b和4c的方向中具有均匀的杂质分布，尽管沟道数目增加但是这些可以保持均匀的源/漏结电容量。如此，尽管减小或最小化结电容，但是电流可以增加，以提高器件速度。
而且，在某些实施例中可以提供具有小于沟道宽度的栅电极的MOS晶体管，因为栅电极6围绕多个沟道4a，4b和4c，因此这些可以导致器件集成度提高。
此外，在某些实施例中，刻蚀掉将形成源区/漏区的有源图形的区域，其中有源图形包括互相交替地层叠的多个层间沟道层和多个沟道层，层间沟道层用作隧道2，沟道层用作沟道4a，4b和4c。然后，刻蚀的区域提供有和/或填充有外延单晶膜和/或导电材料，以形成源区/漏区3。由此，仅仅沟道区的有源图形可以剩下，以便填充有栅电极的隧道2的水平长度可以限制在栅长度区域内，以由此获得高度地集成的MOS晶体管，该MOS晶体管具有比沟道宽度更小的栅极长度。
实施例1
图3A是根据本发明的第一实施例的半导体器件的平面图。图3B和3C分别是沿图3A的线AA′和BB′的半导体器件的剖面图。
参考图3A至3C，在衬底10的主表面上形成有源图形30，有源图形30包括具有在向上的方向中垂直地形成的多个沟道44a和44b的多沟道44，衬底10包括硅(Si)、硅-锗(SiGe)、绝缘体上的硅(SOI)、绝缘体上的硅-锗(SGOI)和/或其他常规材料/层。源区/漏区34如此形成以便在有源图形30的相对侧连接到沟道44a和44b。在源区/漏区34以及多个沟道44a和44b之间，形成连接到源区/漏区34和连接到沟道44和44b的源区/漏区延伸层32。亦即，源区/漏区延伸层32用作将源区/漏区34桥接到多个沟道44a和44b。
在多个沟道44a和44b之间形成多个隧道42。在最低的沟道层44a和半导体衬底的下表面部分之间，即，在衬底10的重掺杂杂质区12之间形成最低的隧道42a。在最上的沟道44b上形成隧道形状的沟槽42c。
沟道44a和44b可以包括半导体材料如单晶硅，而源区/漏区34可以包括导电材料如多晶硅、金属、金属硅化物等。这里，使用与沟道44a和44b相同的材料形成从沟道44a和44b延伸的源区/漏区延伸层32。在某些实施例，源区/漏区延伸层32由选择性外延单晶Si构成。
在有源图形30上，形成贯穿和/或填充隧道42的栅电极48，隧道42包括在沟道44a和44b之间且在垂直方向围绕沟道44a和44b形成的多个隧道42a和42b。在栅电极48和沟道44a和44b之间即在隧道42内表面上和在隧道形状的沟槽42的内侧壁和底表面上形成栅绝缘层46。在某些实施例中，在栅电极48的顶表面上形成栅电极48，栅电极48包括用于减小栅电阻的多晶硅和金属硅化物的栅堆叠层50。
形成场效应区22，以便围绕除多个沟道44a和44b的沟道区之外的源区/漏区34。在有源图形30的下面，即在最低沟道44a的下面的衬底10的主表面部分中形成重掺杂区12。重掺杂区12可以减小或防止底晶体管的操作导致短沟道效应。
图4A至4S图示了根据本发明的第一实施例制造半导体器件的方法的剖面图。图5A至5G图示了根据本发明的第一实施例制造半导体器件的某些方法步骤的透视图。
参考图4A，与衬底10相同导电类型的杂质被离子注入衬底10的主表面，以形成可以减小或防止底晶体管的操作的重掺杂区(阱区)12。衬底10包括硅(Si)，硅-锗(SiGe)，绝缘体上的硅(SOI)，绝缘体上的硅-锗(SGOI)和/或其他常规衬底/层。在某些实施例中，半导体衬底10包括单晶Si。
参考图4B，在衬底10上互相交替地层叠多个层间沟道层14和多个沟道层16。首先，在衬底10上形成第一层间沟道层14a，然后，在第一层间沟道层14a上形成第一沟道层16a。在最上的位置处形成最上的层间沟道层16c。
沟道层16和层间沟道层14由互相具有刻蚀选择率的单晶半导体材料构成。在某些实施例中，沟道层16由具有约厚度的单晶Si外延膜形成以及层间沟道层14由具有约
Figure C20051000572800162
厚度的单晶Ge(包括，例如，单晶SiGe)外延膜形成。
可以根据将形成的晶体管的用途控制沟道层16和层间沟道层14的重复数目和厚度。在某些实施例中，沟道层16和层间沟道层14互相交替地层叠，以致总厚度变为约
Figure C20051000572800163
再如图4B所示，层间沟道层14和沟道层16可以用硼掺杂。可以为N沟道器件，在某些实施例中，也可以为P沟道器件提供硼掺杂，其中以高浓度用磷后掺杂P沟道器件，以提供网点N型掺杂。但是，根据本发明的实施例，在图4B中，N沟道或P沟道器件不执行磷掺杂。因此，尽管图4B示出了选择性的硼掺杂步骤，但是不执行磷掺杂。
参考图4C，通过光刻工序构图多个沟道层16和多个层间沟道层14，以形成具有第一沟道层预图形(或第一沟道层初步图形)16′和第一层间沟道层预图形(或第一层间沟道层初步图形)14′的预有源图形18。第一沟道层预图形16′包括多个第一沟道层图形16a′和16b′。第一层间沟道层预图形14′包括多个层间沟道层图形14a′、14b′和14c′。足够长时间地执行刻蚀工序，以在衬底10中形成隔离槽20，隔离槽20具有比杂质区12更深的深度。
接下来，通过化学气相淀积(CVD)方法淀积氧化物层，以便填充隔离槽20。通过深刻蚀工艺或化学机械抛光(CMP)工艺平整淀积的氧化物层，直到露出预有源图形18的表面，由此形成围绕预有源图形18的场效应区22。
参考图4D，在包括预有源图形18的衬底10上连续地层叠刻蚀-停止层23、虚拟栅极层25和抗反射层27。通过相对于虚拟栅层25具有刻蚀选择率的材料如氮化硅形成刻蚀停止层23，至约
Figure C20051000572800171
的厚度。刻蚀-停止层23在刻蚀虚拟栅层25的过程中起减小或防止下预有源图形被刻蚀的作用，通过氧化硅形成用于限定栅极区的虚拟栅极层，至约
Figure C20051000572800172
的厚度。通过使用氮化硅形成用于在光刻工序过程中减小或防止光从下衬底反射的抗反射层27，至约
Figure C20051000572800173
的厚度。
参考图4E，通过光刻工艺，连续地干刻蚀掉抗反射层27、虚拟栅层25和刻蚀-停止层23，以形成具有抗反射层图形28、虚拟栅极图形26和刻蚀停止层图形24的栅硬掩模29。栅硬掩模29具有约0.2～0.3μm的宽度，起到使源区/漏区自动对准沟道区的作用。
参考图4F，使用栅硬掩模29作为刻蚀掩模，刻蚀掉露出的预有源图形18，直到衬底10的表面被露出，由此限定将形成源区/漏区的区域30。因此，仅仅剩下预有源图形18的沟道区。此时，足够长时间的执行刻蚀工序，以刻蚀半导体衬底10的上部至低于重掺杂区12的投影范围。
结果，如图所示，在栅硬掩模29的下面形成包括第二沟道层图形16″和第二层间沟道层图形14″的有源沟道图形18a。第二沟道层图形16″由多个第二沟道层图形16a″和16b″构成，以及第二层间沟道层图形14″由多个层间沟道层图形14a″，14b″以及14b″构成。
在有源区不被刻蚀和用作源区/漏区的常规GAA结构中，当各向异性地刻蚀层间沟道层时，隧道可以水平地延伸以增加栅电极的长度。相反，在本发明的某些实施例中，将形成源区/漏区的有源图形区被刻蚀，然后用导电材料填充刻蚀区，以形成源区/漏区。由此，由于构成有源沟道图形18的层间沟道层14的水平长度可以限制在栅长度区内，因此在后续工序过程中第二层间沟道层14″被各向异性地刻蚀以形成隧道时它可以减小或防止隧道水平地延伸。因此，可以获得具有小于沟道宽度的栅长度的集成MOS晶体管。
参考图4G，在半导体衬底10的刻蚀区30的表面上和有源沟道图形18a的一侧上部分地生长选择性外延单晶膜至约
Figure C20051000572800181
的厚度，由此形成源区/漏区延伸层32。这里，如果希望，通过倾斜离子注入掺杂选择性外延单晶膜，以便每个第二沟道层图形16a″和16b″具有均匀的源区/漏区杂质浓度。在某些情况下，有或者没有执行离子注入，掺杂剂是在后续退火工序中是重掺杂的从源区/漏区扩散的固相，以由此形成相对于每个沟道层16具有均匀的源区/漏区掺杂浓度的源区/漏区延伸层32。
参考图4H，在源区/漏区延伸层32上淀积导电材料，以及在某些实施例中，以便完全地填充刻蚀区30，由此形成导电薄膜。然后，深刻蚀导电薄膜至有源沟道图形18a的表面，以形成仅仅包括在刻蚀区30内的重掺杂导电薄膜的源区/漏区34。在某些实施例中，导电材料包括掺杂的多晶硅、金属和/或金属硅化物。如上所述，在某些实施例中，因为通过淀积形成源区/漏区34，所以源区/漏区34具有垂直地沿有源沟道图形18a的均匀杂质分布。这里，在栅硬掩模29的侧边下面可以残留用于源区/漏区的导电薄膜的尾部34a。
选择性地，为了减小包括外延单晶膜的源区/漏区延伸层32的表面粗糙度和再结晶源区/漏区延伸层32，在淀积导电薄膜之前可以在氢(H2)气氛中的高温下执行热处理。
参考图4I，淀积氮化硅，以便覆盖源区/漏区34和场效应区22上的栅硬掩模29，由此形成掩模层35。在某些实施例中，掩模层35包括与构成栅硬掩模29的最上层，即，抗反射层图形28相同的材料。这里，在淀积掩模层35之前，通过热氧化工序氧化源区/漏区34的表面部分和沟道区的有源沟道图形18a露出的表面部分形成氧化物层。该氧化物层用作应力-缓冲层。
参考图4J，直到虚拟栅极图形26的表面被露出，通过深刻蚀或化学机械抛光除去掩模层35，以形成露出虚拟栅极图形26的掩模图形36。图5A是具体说明图4J所示步骤的透视侧视图。
参考图4K，使用掩模图形26，有选择地除去虚拟栅极图形26，以形成栅沟槽38。刻蚀-停止层图形24减小或防止除去虚拟栅极图形26的刻蚀工序过程中下预有源图形18被刻蚀。图5B是具体说明图5K所示步骤的透视侧视图。
参考图4L，如果在栅硬掩模29的侧边下面残留导电尾部34a，那么执行氧化工序和/或湿法刻蚀工序以除去导电尾部34a。在某些实施例中，进行氧化工序，以将导电尾部34a转变为绝缘层40，由此防止导电尾部34a与在后续工序中将形成的栅电极短路。
参考图4M，除去通过栅沟槽38露出刻蚀停止层图形24。当在图4B中没有用硼杂质掺杂沟道区的沟道图形18a时，可以通过栅沟槽38局部地执行硼沟道离子注入，如图4M所示，以由此用硼掺杂沟道区的有源沟道图形18a。在某些实施例中，进行沟道硼离子注入，以便在每个第二沟道层图形16a″和16b″内形成投影范围。这里，参考数字41表示沟道硼离子-注入区。而且，在某些实施例中，执行沟道硼离子注入，以便每个第二沟道层图形16a″和16b″可以具有互相不同的掺杂浓度，由此获得可以根据施加的栅压工作的晶体管。
在本发明的其他实施例中，可以如图4B和图4M所示执行硼掺杂。但是，应当理解，根据本发明的实施例，在图4A-4M的任一过程中不执行磷掺杂。
接下来，使用源区/漏区34作为刻蚀掩模，有选择地刻蚀掉场效应区22，以露出沟道区的有源沟道图形18a的侧边，如图5C所示。图5C具体地示出了在图4M的剖面图中未示出的部分的透视侧视图。
参考图4N，通过各向同性刻蚀工序，有选择地除去多个层间沟道层图形14a″，14b″和14c″，以形成穿过有源沟道图形18a和隧道形状的隧道沟槽42c多个隧道42a和42b，隧道沟槽42c位于最上的位置。这里，第二沟道层图形16a″和16b″形成多个沟道44a和44b。优选，多个隧道42a和42b以及多个沟道44a和44b形成为具有与约50％的范围内的虚拟栅极图形26相同的宽度。由于至此没有执行磷掺杂，因此相对于沟道层图形16″可以使用常规poly-刻蚀剂有选择地刻蚀不掺杂的或硼掺杂的层间沟道层图形14″。
图5D是具体说明图4N所示步骤的透视侧视图。如图所示，通过隧道42a和42b部分地露出源区/漏区延伸层32的侧面部分。
现在参考图4O，在形成了隧道区42之后，用磷掺杂P沟道区49a和49b。换句话说，在有选择地除去多个层间沟道层14″之后，用磷掺杂沟道49。此时如果希望也可以执行硼掺杂。在某些实施例中，使用离子注入执行图40的磷掺杂。在其他实施例中，使用等离子体掺杂执行图40的磷掺杂。在本发明的某些实施例中可以使用等离子体掺杂，以获得均匀的磷掺杂P沟道区49。等离子体掺杂工序是所属领域的技术人员所公知的技术，在此不必作进一步描述。
参考图4P，进行热氧化工序，以在多个沟道49a和49b的表面和隧道沟槽42c的内表面上形成栅绝缘层46至约
Figure C20051000572800211
的厚度。图5E具体说明图4P所示的步骤的透视侧视图。如图所示，在通过沟道露出的源区/漏区延伸层的部分表面上也连续地形成栅绝缘层46。
这里，为了减小沟道49a和49b的表面粗糙度，可以在形成栅绝缘层46之前在氢(H2)或氩气(Ar)气氛中的高温下执行热处理，由此减小栅绝缘层46和沟道之间的粗糙度。另外，栅绝缘层46可以由氮氧化硅构成。
参考图4Q，形成栅电极48，以便填充多个隧道42a和42b以及隧道沟槽42c，以及围绕多个沟道49a和49b。在某些实施例中，栅电极48包括掺杂的多晶硅。图5F是具体说明图3P所示的步骤的透视侧视图。
参考图4R，在多晶硅栅电极48上形成包括用于减小栅电阻的金属硅化物的栅堆叠层50。此时，栅堆叠层50可以由用于覆盖栅极的绝缘材料例如氧化硅或氮化硅构成。图5G是具体说明图4R所示的步骤的透视侧视图。
参考图4S，掩模图形36被除去，然后进行后续工序如金属互连，以完成具有多个沟道的纵向MOS晶体管。在某些情况下，掩模图形36可以剩下作为绝缘中间层。
实施例2
图6A-6R图示了根据第二本发明的第二实施例制造集成电路场效应晶体管的方法的剖面图。在这些实施例中，在单个集成电路衬底中制造通常称为N-MOS和P-MOS晶体管的集成电路N沟道和P沟道场效应晶体管，以提供互补MOS(CMOS)器件。
如结合图6A-6R所述，在衬底的表面形成N沟道预有源图形和P沟道预有源图形，同时避免用磷掺杂N沟道和P沟道预有源图形。各个N沟道和P沟道预有源图形包括互相交替地层叠的一系列层间沟道层和各个N沟道层和P沟道层。然后在预有源图形的每个N沟道和P沟道的相对端处的衬底上形成源区/漏区。然后有选择地除去多个层间，以形成穿过N沟道和P沟道预有源图形的多个隧道，由此限定包括隧道的各有源N沟道和P沟道图形和包括沟道层的多个各N沟道和P沟道。然后在有选择地除去多个层间沟道层之后，用磷掺杂有源P沟道图形的P沟道，同时在有选择地除去多个层间沟道层之后，避免用磷掺杂有源N沟道图形的N沟道。然后在隧道中并围绕N沟道和P沟道形成栅电极。
再如结合图6A-6R所述，在某些实施例中，在有选择地除去多个层间沟道层之后用硼掺杂有源N沟道图形的N沟道，同时避免用硼掺杂有源P沟道图形的P沟道。在其他实施例中，在有选择地除去多个层间沟道层之前，用硼掺杂预有源N沟道图形层N沟道层，同时避免用硼掺杂预有源P沟道图形的P沟道层。在另一实施例中，在有选择地除去多个层间沟道层之后，用硼掺杂有源N沟道图形的N沟道和有源P沟道图形的P沟道。最后，在其他实施例中，在有选择地除去多个N沟道间沟道N沟道之前，用硼掺杂N沟道预有源图形的N沟道层和N沟道预有源图形的P沟道层。因此，在有选择地除去层间沟道层之前和/或在有选择地除去层间沟道层之后，可以在N沟道中和选择性地在P沟道中执行硼掺杂。但是，在有选择地除去多个层间沟道层之后仅仅执行P沟道的磷掺杂。
在图6A-6R和后续图中，在图的左侧上的N-MOS器件中的相同数字表示图4A-4S的相同元件。在图的右侧处的P-MOS器件中的相同元件将由乘以10(即额外添加“0”)的相同数字表示。
现在参考图6A，与衬底10相同导电类型的杂质被离子注入衬底10的主表面，以形成可以减小或防止底晶体管操作的第一重掺杂区(阱区)12。与衬底10相反导电类型的杂质被离子注入衬底10中，以形成可以减小或防止底晶体管操作的第二重掺杂区(阱区)120。
参考图6B，如结合图4B所述，层叠多个层间沟道层14和多个沟道层16。
参考图6C，如结合图4C所述，通过光刻工序构图多个沟道16和多个层间沟道层14。
参考图4D，如结合图4D所述，在衬底10上连续地层叠刻蚀-停止层23、虚拟栅极层25和抗反射层27。
参考图6E，如结合图4E所述，刻蚀抗反射层27、虚拟栅极层25和刻蚀停止层23，以形成硬掩模29。
参考图6F，如结合图4f所述，使用栅极硬掩模29作为刻蚀掩模，刻蚀掉露出的预有源图形18。
参考图6G，如结合图4G所述，部分地生长选择性外延单晶膜，以形成源区/漏区延伸层32和320。
参考图6H，如结合图4H所述，在源区/漏区延伸层32和320上淀积导电材料，以由此形成源区/漏区34和340。
现在参考图6I，如结合图4I所述形成掩模层35。
现在参考图6J，如结合图4J所述有选择地除去掩模层35。
参考图6K，如结合图4K所述除去虚拟栅极26，以形成栅极沟槽38，。
参考图6L，如结合图4L所述形成绝缘层40。
现在参考图6M，通过湿法刻蚀工序除去刻蚀停止层24，以及如结合图4M所述执行硼掺杂。在这方面，应当注意，在本发明的某些实施例中，仅仅N-MOS器件可以通过掩模P-MOS器件用硼掺杂。在其他实施例中，可以用硼掺杂N-MOS和P-MOS器件，如图6M所示。在另一实施例中，可以删去和在有选择地刻蚀沟道区14″之后执行图6M的硼掺杂步骤，如下面详细描述。
现在参考图6N，通过各向同性刻蚀工序，有选择地除去多个层间沟道层图形14a″，14b″和14c″，以形成穿过最上部分处的有源沟道图形和第一隧道沟槽42c、多个第二隧道420a和420b以及第二隧道沟槽420c的多个第一隧道42a和42b，如结合图4N所述。
现在参考图6O，使用离子注入和/或等离子体掺杂工序用磷离子掺杂P沟道区490，如结合图4O所述。通过在N-MOS器件上提供掩模37不用磷掺杂N-MOS器件。也应当理解，如已所述，此时也可以用硼掺杂N-MOS和P-MOS器件，或此时可以通过掩模PMOS器件仅仅用硼掺杂N-MOS器件。
现在参考图6P，如结合图4P所述，形成栅绝缘层46。
参考图6Q，如结合图4Q所述，形成栅电极48和480。
参考图6R，如结合图4R所述，在栅电极上形成栅叠层50。然后可以除去掩模图形以及可以执行后续工序，以完成具有多个沟道的CMOS晶体管。在某些情况下，掩模图形36可以留下来用作绝缘层。
实施例3
图7示出了图4S中的部分“A”的放大视图。参考图7，在实施例1中的纵向MOS晶体管中，栅绝缘层46存在于栅电极48和源区/漏区34(具体地说，源区/漏区延伸层32)之间，以由此在栅电极48和源区/漏区34之间引起叠加电容，如由电容器标记()所示。为了减小或抑制上述叠加电容的产生提出了本实施例的纵向MOS晶体管。
图8A是根据第三实施例的半导体器件的透视图，以及图8B是沿图8A的线C-C′的剖面图。在本实施例中，在栅电极48和源区/漏区34之间形成包括绝缘材料的栅隔片54，以便减小或防止栅电极48和源区/漏区34之间的叠加电容(参见图7)增加。在本实施例中，与实施例1相同的元件由相同的标记表示。
参考图8A和8B，在由硅(Si)、硅-锗(SiGe)、绝缘体上的硅(SOI)、绝缘体上的硅-锗(SGOI)和/或其他常规衬底/层构成的衬底10的主表面上形成有源图形30，有源图形30包括在向上的方向中垂直地形成的多个沟道44a和44b。源区/漏区34在有源图形30的两侧上与多个沟道44a和44b连接。在源区/漏区34和多个沟道44a和44b之间，形成连接到源区/漏区34和连接到沟道44和44b的源区/漏区延伸层32。
在每个沟道44a和44b之间，形成具有比沟道长度更短长度的多个隧道42。在最低沟道层44a和半导体衬底的下表面部分，即，在杂质掺杂区12之间形成最低的隧道42a。在最上的沟道44b上形成具有隧道形状的隧道沟槽42c。
图8C示出了图8B中的部分“B”的放大视图。在隧道42的两个侧壁上和隧道沟槽42的两个侧壁上形成两个绝缘层的栅隔片54，以便每个栅隔片具有对应于图8C所示的沟道44a和44b的长度和隧道42的长度之间的半差的厚度(d)。在上有源图形30上，形成贯穿和/或填充多个隧道42a和42b以及隧道沟槽42c并围绕多个沟道44a和44b的栅电极48。在栅电极48和多个沟道44a和44b之间，即，在隧道42的上表面和下表面上和在除了隧道的侧壁和隧道沟槽的侧壁之外的隧道沟槽42的下表面上形成栅绝缘层46。
在某些实施例中，在栅电极48顶表面上形成包括多晶硅的栅电极48和由金属硅化物构成的栅堆叠层50。栅堆叠层50形成为围绕栅电极48的侧壁的上部，由此制造切口的栅电极。形成场效应区22，以便围绕除包括多个沟道44a和44b的沟道区之外的源区/漏区34。
在有源图形30下面的衬底10的主表面部分中形成重掺杂区12，以便减小或防止底晶体管工作。
图9A至9O图示了根据本发明的第三实施例制造半导体器件的方法的剖面图。参考图9A，用和实施例1的图4A至4F所示相同的方法，在衬底10上形成预有源图形18和围绕预有源图形18的场效应区22，在预有源图形18中互相交替地层叠多个层间沟道层14和多个沟道层16。在某些实施例中，层间沟道层14包括单晶Ge(包括，例如，单晶SiGe膜)，而多个沟道层16包括单晶Si膜。
接下来，在有源图形18上形成用于使源区漏区自对准沟道区的栅硬掩模。栅硬掩模具有连续地层叠的刻蚀-停止层图形24、虚拟栅极图形26和抗反射层图形28。
使用栅硬掩模29作为刻蚀掩模，刻蚀掉露出的预有源图形18，直到衬底10的表面被露出，由此限定将形成源区/漏区的区域30。通过这样做，仅仅剩下预有源图形18的沟道区。进一步足够长时间的执行刻蚀工序，以刻蚀半导体衬底10的上部至低于重掺杂区12的投影范围。
结果，如图所示，在栅硬掩模29的下面形成具有第二沟道层图形16″和第二层间沟道层图形14″的有源沟道图形18a。第二沟道层图形16″由多个第二沟道层图形16a″和16b″构成，以及第二层间沟道层图形14″由多个层间沟道层图形14a″，14b″以及14c″构成。
参考图9B，通过有源沟道图形18a的露出侧边有选择地横向刻蚀第二层间沟道层图形14″，由此形成底切区31。底切区31的宽度形成至距原始有源沟道图形18a的侧壁表面约
Figure C20051000572800271
的深度。由此，由多个第二层间沟道层图形14a″，14b″和14c″形成比第二沟道层图形16a″和16b″的长度更短的多个第三层间沟道层图形15a，15b和15c。
参考图9C，淀积绝缘层52，以便在所得结构的整个表面上的底切区31中形成绝缘层52或填充底切区31。具体，通过化学气相淀积方法淀积绝缘材料如氧化硅，以便填充有源沟道图形18a的底切区31，由此形成覆盖所得结构的整个表面的绝缘层52，即包括有源沟道图形18a的侧壁和表面的刻蚀区30的整个内表面。
参考图9D，深刻蚀绝缘层52，以形成由仅仅填充底切区31的绝缘材料如氧化硅构成的栅隔片54。
参考图9E，用和实施例1的图4G所示相同的方法，在刻蚀区30表面和有源沟道图形18a的侧边上部分地生长选择性外延单晶膜，由此形成源区/漏区延伸层32。
然后，用和实施例1的图4H所示相同的方法，在包括源区/漏区延伸层32的所得结构的整个表面上淀积导电薄膜如掺杂的多晶硅、金属或金属硅化物，然后深刻蚀导电薄膜，以形成填充刻蚀区30的源区/漏区34。
这里，在淀积导电薄膜之前，可以执行倾斜离子注入，以用杂质掺杂选择性外延单晶膜的源区/漏区延伸层32。另外或附加地，在后续退火工序中可以通过从源区/漏区固相扩散掺杂剂掺杂源区/漏区延伸层32。在每一种的情况下，源区/漏区延伸层32和源区/漏区34在垂直于沟道区的方向可以具有均匀的杂质分布。
参考图9F，用和实施例1的图4I所示一样的方法，在源区/漏区34、沟道区和衬底10的有源沟道图形18a上淀积氮化硅，由此形成掩层。然后，用和实施例1的图4J一样的方法，平整掩模层直到虚拟栅极图形26的表面被露出，由此形成露出虚拟栅极图形26的掩模图形36。
参考图9G，用和实施例1的图4K所示相同的方法，通过使用掩模图形36有选择地除去虚拟栅极图形26，由此形成栅沟槽38。这里，刻蚀-停止层图形24防止除去虚拟栅极图形26的刻蚀工序过程中下有源图形18a被刻蚀。如果在栅图形26的侧边下面剩下用于源区/漏区的导电尾部34a，那么可以用和实施例1的图4L相同的方法进行氧化工序，以将导电尾部34a转变为氧化硅的绝缘层40。
参考图9H，用和实施例1的图4M所示相同的方法，除去通过栅沟槽38露出的刻蚀停止层图形24。如果没有用硼掺杂沟道区的有源沟道图形18a，那么通过栅沟槽38局部地离子注入硼，以由此用硼掺杂沟道区的有源沟道图形18a。在某些实施例中，进行沟道离子注入，以便在每个沟道层16″内形成投影范围。另外地，在某些实施例中，执行沟道硼离子注入，以便每个第二沟道层图形16a″和16b″具有互相不同的掺杂浓度，由此根据施加的栅压连续地操作晶体管。不执行磷掺杂。
通过化学气相淀积方法在所得结构的整个表面上淀积氧化硅，由此形成具有等于或稍微大于底切区31的宽度的相同厚度的绝缘层，例如约
Figure C20051000572800291
厚度。然后，深刻蚀绝缘层，以在栅沟槽38的内侧壁上形成绝缘层隔片56。绝缘层隔片56控制沟道宽度和栅宽度。
参考图9I，用和实施例1的图4N所相同的方法，使用源区/漏区34作为刻蚀掩模有选择地刻蚀场效应区22，由此露出沟道区的有源沟道图形18a的侧边。然后，通过各向同性刻蚀工序例如使用poly-刻蚀剂有选择地除去多个第三层间沟道层图形15a，15b和15c，由此形成穿过有源沟道图形18a和位于最上位置的隧道沟槽42c的多个隧道42a和42b。这里，第二沟道层图形16a″和16b″形成多个沟道44a和44b。由于在其侧壁上形成的栅隔片54，隧道42a和42b形成有比沟道44a和44b的水平长度更短的长度。
现在参考图9J，以类似于结合图4O描述方法执行磷掺杂。也可以如结合图4O所述的方法执行硼掺杂。
参考图9K，用和实施例1的图4P所示相同的方法，进行热氧化工序，以在沟道44a和44b(具体，多个隧道42a和42b的上表面和下表面以及隧道沟槽42c底表面)的表面上形成栅-绝缘层46。此时，为了减小沟道44a和44b的表面粗糙度，在形成栅-绝缘层46之前在氢(H2)或氩气(Ar)气氛中的高温下执行热处理。
参考图9L，用和实施例2的图4Q所示相同的方法形成栅电极48，以便填充多个隧道42a和42b以及隧道沟槽42c，以及围绕多个沟道44a和44b。在某些实施例中，栅电极48包括掺杂的多晶硅。
参考图9M，有选择地除去绝缘层隔片56，以露出栅电极48的顶表面和部分侧壁。亦即，隔片残留物56a残留在栅电极48的侧壁的下部。
参考图9N，用和实施例1的图4R所示相同的方法，在露出的栅电极48的顶表面和部分上侧壁上形成栅堆叠层50，栅堆叠层50具有用于减小栅电阻的金属硅化物。此时，栅堆叠层50的宽度与沟道44a和44b的长度相同，而栅电极48的宽度与隧道42的长度相同。由此，在与栅电极48相比较栅堆叠层50突出的地方形成切口栅的侧面。切口栅侧面可以减小栅电极48和栅堆叠层50之间的接触电阻。
接下来，如图8B所示除去绝缘层隔片56和掩模图形36。
根据本发明的第三实施例，在栅电极48和/漏区34之间形成由绝缘材料构成的栅隔片54，减小栅电极和源区/漏区之间的叠加电容。而且，因为栅堆叠层50形成为围绕栅电极48的部分侧壁，所以可以减小栅电极48和栅堆叠层50之间的接触电阻。
实施例4
图10是根据本发明的第四实施例的器件的剖面图。图10的实施例类似于图9的实施例，除了示出CMOS实施例之外。因此，在此不再进一步详细描述这些实施例。
实施例5
图11是根据本发明的第五实施例的器件的剖面图。第五实施例类似于实施例2，除了多晶硅栅电极48具有与由金属硅化物构成的栅堆叠层50a相同的宽度之外。
用和实施例3的图9A至9J所示相同的方法形成栅绝缘层46。此后，形成多晶硅栅电极48，以便贯穿和/或填充隧道42和隧道沟槽42c并围绕多个沟道44a和44b。由此，多晶硅栅电极48形成有与隧道42a和42b的水平宽度相同的宽度。
在多晶硅栅电极48上形成包括金属硅化物的栅堆叠层50之后，除去栅沟槽38的侧壁上形成的绝缘层隔片56。如此，栅堆叠层50形成有与栅电极48相同的宽度。
用和实施例1相同的方法，淀积并深刻蚀导电材料，以形成源区/漏区34，在沟道区的有源沟道图形的侧边上生长外延单晶膜，以形成源区/漏区延伸层。另外，有源图形的刻蚀区设有或填充有外延单晶膜或导电材料如掺杂的多晶硅、金属、金属硅化物等，以由此形成如图11所示的源区/漏区34。
实施例6
图12是根据本发明的第六实施例的器件的剖面图。更具体地说，图12图示了类似于图11的实施例5的CMOS器件。因此，在此不再进一步详细描述这些实施例。
实施例7
图13A至13K图示了根据本发明的第七实施例制造半导体器件的方法的剖面图。在本实施例中，与先前的实施例中相同的元件由相同的标记表示。
参考图13A，用和实施例1的图4A至4F所示相同的方法，在半导体衬底10上形成预有源图形18和围绕预有源图形18的场效应区22，在预有源图形18中互相交替地层叠多个层间沟道层14和多个沟道层16。在某些实施例中，层间沟道层14包括单晶Ge(包括，例如单晶SiGe膜)，而沟道层16包括单晶Si膜。
接下来，在预有源图形18上形成包括刻蚀停止层图形24的栅硬掩模29、虚拟栅极图形26和抗反射层图形28。
使用栅硬掩模29，刻蚀掉露出的预有源图形18，直到衬底10的表面被露出，由此形成将形成源区/漏区的区域30。因此，在硬掩模29底下的沟道区上，由所示的预有源图形18形成包括第二沟道层图形16″和第二层间沟道层图形14″的有源沟道图形18a。第二沟道层图形16″由多个第二沟道层图形16a″和16b″构成，以及第二层间沟道层图形14″由多个层间沟道层图形14a″，14c″以及14c″构成。进一步足够长时间的执行刻蚀工序，以刻蚀半导体衬底10的上部至低于重掺杂区12的投影范围。
此后，在刻蚀区30的内表面、有源沟道图形18a的表面和场效应区22的表面上形成包括相对于场效应区22具有刻蚀选择率的材料如氮化硅的氧化阻挡层58。
参考图13B，氧化阻挡层58被各向异性地刻蚀掉，以仅仅在有源沟道图形18a的侧壁和刻蚀区30的内侧上形成抗氧化隔片58a，同时露出刻蚀区30的半导体衬底10的表面59，即源区/漏区的底部。
参考图13C，通过热氧化工序氧化衬底59的露出表面，以仅仅在源区/漏区的底部上形成由氧化硅构成的绝缘层图形60。参考图13D，通过湿法刻蚀工序如磷酸剥离有选择地除去抗氧化隔片58a。参考图13E，用和实施例1的图4G所示相同的方法，在刻蚀区30表面和有源沟道图形18a的侧边上部分地生长选择性外延单晶膜以形成源区/漏区延伸层32a。
然后，用和实施例1的图4H所示相同的方法，在包括源区/漏区延伸层32a的所得结构的整个表面上淀积导电薄膜如掺杂的多晶硅、金属或金属硅化物等等，然后深刻蚀导电薄膜，以形成填充刻蚀区30的源区/漏区34a。此时，在有源沟道图形18a的一侧上厚厚地生长外延单晶膜，因为它仅仅生长在除去绝缘层图形60的硅区上。由此，与实施例1至5相反，在虚拟栅极图形26的侧壁下面可以不残留用于源区/漏区的导电薄膜的尾部34a。
这里，在淀积导电薄膜之前，可以执行倾斜离子注入，以用杂质掺杂由选择性外延单晶膜构成的源区/漏区延伸层32。另外或附加地，在后续退火工序中可以通过从源区/漏区固相扩散掺杂剂掺杂源区/漏区延伸层32。在两种情况下，源区/漏区延伸层32a和源区/漏区34a在垂直于沟道区的方向中都可以具有均匀的杂质分布。
参考图13F，用和实施例1的图41所示一样的方法，在源区/漏区34a、沟道区和衬底10的有源沟道图形18a上淀积氮化硅，由此形成掩层。然后，平整掩模层直到虚拟栅极图形26的表面被露出，由此形成露出虚拟栅极图形26的掩模图形36。
参考图13G，用和实施例1的图4K所示相同的方法，通过使用掩模图形36有选择地除去虚拟栅极图形26，由此形成栅沟槽38。然后，类似于图4M，除去通过栅沟槽38露出的刻蚀停止层图形24。如果沟道区的沟道图形18a没有掺杂硼，那么可以通过栅沟槽38局部地离子注入硼，以由此用硼掺杂沟道区的有源沟道图形18a。在某些实施例中，进行用硼的沟道离子注入，以便在每个沟道层16″内形成投影范围。另外地，在其他实施例中，执行用硼的沟道离子注入，以便每个第二沟道层16″具有互相不同的掺杂浓度，由此根据施加的栅压连续地操作获得的晶体管。注意此时不执行磷掺杂。
参考图13H，用和实施例1的图4N所相同的方法，使用源区/漏区34a作为刻蚀掩模有选择地刻蚀场效应区22，由此露出沟道区的有源沟道图形18a的侧边。通过各向同性刻蚀工序，有选择地除去多个层间沟道层图形14a″，14b″和14c″，由此形成穿过有源沟道图形18a和位于最上位置的隧道沟槽42c的多个隧道42和42b。此时，第二沟道层图形16a″和16b″形成多个沟道44a和44b。可以使用poly-刻蚀剂。
参考图13I，然后如结合图40所述注入磷。如果希望，也可以注入硼，如结合图40所描述。
参考图13J，用和实施例1的图4P所示相同的方法，进行热氧化工序，以在沟道44a和44b(具体，包括多个隧道42a和42b)的表面上形成栅-绝缘层46。此时，为了减小沟道44a和44b的表面粗糙度，在形成栅-绝缘层46之前在氢(H2)或氩气(Ar)气氛中的高温下执行热处理。
然后，用和实施例1的图4Q所示相同的方法形成多晶硅栅电极48，以便贯穿和/或填充多个隧道41a和41b以及隧道沟槽41c，以及围绕多个沟道44a和44b。在多晶硅栅电极48的顶上形成包括用于减小栅电阻的金属硅化物的栅堆叠层50。
参考图13k，用和实施例1的图4S所示相同的方法，除去掩模图形36，然后进行后续工序如金属互连，以完成纵向MOS晶体管。
根据本发明的第七实施例，在源区/漏区的底部上形成绝缘层图形60，以由此减小源区/漏区结电容。
实施例8
图14是根据本发明的第八实施例的侧剖面图。图14类似于图13A-13K的CMOS实施例。在这些实施例中，在形成隧道之后用磷掺杂P-MOS晶体管。在形成隧道之前和/或之后用硼掺杂N-MOS和选择性地掺杂P-MOS沟道。由此，没有必要提供附加的描述。
实施例9
图15是根据本发明的第九实施例的器件的剖面图。在本实施例中，与其他实施例中相同的元件由相同的标记表示。
在本实施例中，在用和图4A至4F相同的方法执行工序之后，刻蚀掉预有源图形18，以形成将形成源区/漏区和有源沟道图形18a的刻蚀区30。然后，用选择性外延单晶膜填充刻蚀区30，以形成源区/漏区34。接下来，用和图41至4S所示相同的方法，执行后续工序，以形成半导体器件。
由此，本实施例类似于实施例1，除了通过外延方法完全地填充刻蚀区30以形成没有形成附加源区/漏区延伸层的源区/漏区34之外。
在本实施例中，可以通过结合实施例3或5所示的方法在栅电极48和源区/漏区34之间形成包括绝缘材料的栅隔片54。而且，可以通过结合如实施例7所示的方法在源区/漏区34的底部上形成绝缘层60。
实施例10
图16是根据本发明的第十实施例的半导体器件的剖面图。在本实施例中，与先前的实施例中相同的元件由相同的标记表示。
本实施例的半导体器件类似于实施例9，其中预有源图形18被刻蚀掉，以用和实施例1的图4A至4F所示相同的方法形成用于源区/漏区的刻蚀区30和有源沟道图形18a，除了淀积导电薄膜如掺杂的多晶硅、金属、金属硅化物等，然后深刻蚀，以在刻蚀区30上形成源区/漏区34，代替用如实施例9所示选择性外延单晶膜填充刻蚀区30之外。
在本实施例中，用和实施例9相同的方法形成附加源区/漏区延伸层可以是不必要的。而且，可以通过结合实施例3、实施例5或实施例7所示的方法获得具有多个沟道的纵向MOS晶体管。
实施例11
图17是根据本发明的第七实施例的半导体器件的剖面图。除了通过控制构成有源图形的层间沟道层和沟道层的厚度和重复数目沟道44的数目和隧道的厚度不同于实施例9所示的半导体器件之外，本实施例的半导体器件类似于实施例9。
实施例12
图18是根据本发明的第八实施例的半导体器件的剖面图。用和实施例9或实施例10相同的方法在SOI衬底的氧化物层70上形成本实施例的半导体器件。
具体，提供具有有源沟道图形的纵向MOS晶体管，包括SOI衬底的氧化物层70上的多个沟道44a，44b和44c，SOI衬底具有在形成的每个沟道、源区/漏区34之间插入的隧道，以便与有源沟道图形的两侧的多个沟道44a，44b和44c和形成在有源沟道图形上的栅电极48连接，以便贯穿或填充隧道和围绕多个沟道44a，44b和44c。
可以通过结合其他先前的实施例所示的方法获得纵向MOS晶体管。对所属领域的技术人员来说SOI衬底具有下半导体衬底(未示出)和在衬底上形成的掩埋氧化物层70是公知的。
在本实施例中，在掩埋氧化物层70上互相交替地层叠包括单晶Ge(包括，例如单晶SiGe膜)的多个层间沟道层和包括单晶Si膜的多个沟道层。然后，构图多个层间沟道层和多个沟道层，以形成预有源图形。
实施例13
本发明的第九实施例本实施例的半导体器件类似于实施例的图15所示的半导体器件，除了填充有栅电极48的最低隧道的厚度(t)形成为比其他隧道更厚以便减小或防止最低沟道44a的寄生晶体管操作之外。相同的标记表示相同的元件。
具体，在通过参考实施例1中的图4B所示的工序中，当在半导体衬底10上互相交替地层叠多个层间沟道层14和多个沟道层16时，最低的层间沟道层14a的厚度(t)形成为比其他层间沟道层14b和14c的厚度更厚。用和实施例1的图4D至4F相同的方法，构图多个层间沟道层14和多个沟道16，以形成预有源图形18，然后刻蚀掉预有源图形19，直到露出衬底10的表面，由此限定将形成源区/漏区的区域，同时形成包括层间沟道层图形和沟道层图形的有源沟道图形18a。
用和实施例9相同的方法，生长外延单晶膜，以便填充刻蚀区，然后掺杂直到下层间沟道层的上部，由此形成源区/漏区34。后续工序类似于上述实施例。
实施例14
图20A至20F图示了根据本发明的第十四实施例制造半导体器件的方法的剖面图。
参考图20A，用和实施例1的图4A至4F所示相同的方法，在衬底10上形成预有源图形18和围绕预有源图形18的场效应区22，在预有源图形18中互相交替地层叠多个层间沟道层14和多个沟道层16。在某些实施例中，多个层间沟道层14包括单晶Ge(包括，例如单晶SiGe膜)，而多个沟道层16包括单晶Si膜。
此后，用和实施例1中的图4D和4E所示相同的方法，在预有源图形上形成包括虚拟栅图形(未示出)的栅硬掩模29。
用和实施例1的图4F所示相同的方法，使用硬掩模29刻蚀掉预有源图形18，直到衬底10的表面被露出，由此形成将形成源区/漏区的区域30。结果，仅仅沟道区的预有源图形18剩下。
然后，用和实施例1的图4G所示相同的方法，在预有源图形18的侧边和衬底10的露出表面上部分地生长选择性外延单晶膜，由此形成源区/漏区延伸层32。可以进行倾斜离子注入，以用杂质掺杂源区/漏区延伸层32。
接下来，如图20A所示，在所得结构的整个表面上淀积氮化硅，以形成第一绝缘层62。具体，在包括场效应区22和源区/漏区延伸层32的衬底的整个表面上形成由相对于预有源图形18和场效应区22具有刻蚀选择率的绝缘材料例如氮化硅构成的第一绝缘层62。
参考图20B，在第一绝缘层62上淀积第二绝缘层64，以便，在某些实施例中，充分地填充在源区/漏区延伸层32和场效应区22之间将形成源区/漏区的区域。第二绝缘层64包括相对于第一绝缘层62具有刻蚀选择率的材料。在某些实施例中，第二绝缘层64由与构成场效应区62相同的材料例如氧化硅构成。
参考图20C，第二绝缘层64被深刻蚀至最低的隧道，由此在将形成源区/漏区的区域的底部上形成第二绝缘层图形64a。
参考图20D，使用第二绝缘层图形64a作为刻蚀掩模，深刻蚀第一绝缘层62，以在每个第二绝缘层图形64a的下面形成第一绝缘层图形62a。
参考图20E，在场效应区22和源区/漏区延伸层32之间将形成源区/漏区的区域设有或填充有导电薄膜如掺杂的多晶硅、金属、金属硅化物等，由此形成源区/漏区34。
接下来，用和实施例1的图41至4S相同的方法，如图20F所示制造半导体器件。
根据本实施例，在源区/漏区34的底部上形成包括第一绝缘层图形62a和第二绝缘层图形64a的绝缘层层叠结构，这可以减小源/漏结电容量。
实施例15
这些实施例类似于图20A-20F的实施例14，除了示出CMOS实施例之外。如结合先前的CMOS实施例所述，直到已形成了隧道之后，P沟道晶体管未掺有磷。N沟道器件可以用硼掺杂，以及选择性地在形成隧道之前和/或之后P沟道器件可以用硼掺杂。由此，这些实施例的附加详细没有必要进行描述。
实施例16
图22A至22E图示了根据本发明的第十六实施例的半导体器件及其制造方法的剖面图。在本实施例中，与先前的实施例中相同的元件由相同的标记表示。
参考图22A，例如，通过化学气相淀积方法，在由硅(Si)、硅-锗(Si-Ge)、绝缘体上的硅(SOI)、绝缘体上的硅-锗(SGOI)和/或其他常规衬底/层构成的半导体衬底10上形成氧化物层80。
参考图22B，在氧化物层80上涂敷光致抗蚀剂膜，然后曝光并显影，以形成开口将形成多个沟道的区域M的光致抗蚀剂图形82。
然后，使用光致抗蚀剂图形82作为掩模，干刻蚀掉氧化物层80，以形成限定多个沟道区M和一个沟道区S的氧化物层图形80a。亦即，氧化物层图形80a仅仅残留在典型的单个沟道区S上。
接着，在多个沟道区M的露出衬底表面中离子注入与衬底10相同的导电类型的杂质，由此形成可以减小或防止底晶体管操作的重掺杂区12。
参考图22c，通过灰化和剥离工艺除去光致抗蚀剂图形82。然后，通过选择性外延生长方法，在除去氧化物层图形80a的区域上，即，在多个沟道区M的衬底表面上互相交替地层叠多个层间沟道层14和多个沟道层16。
具体，在除去氧化物层图形80a的衬底10的表面上有选择地生长单晶Ge外延膜(包括，例如，单晶Si-Ge外延膜)至约
Figure C20051000572800401
的厚度，由此形成第一层间沟道层14a。然后，在第一层间沟道层14a上生长具有约300A厚度的单晶Si外延膜，由此形成第一沟道层16a。这里，为了预先执行沟道掺杂，沟道层16可以由硼掺杂的单晶Si外延膜形成。但是，不提供磷掺杂。
通过这样做，在单个沟道区S上不生长外延膜，而在多个沟道区M上形成其中互相交替地层叠多个层间沟道层14和多个沟道层16的预有源图形18。如果希望，可以执行硼掺杂。但是，不执行磷掺杂。
参考图22D，除去层间沟道层14，以提供多个隧道层42a-42c。然后，如图22E所示，在形成隧道42之后，使用离子注入和/或等离子体掺杂掺杂磷。此时如果希望，也可以掺杂硼。最后，用和先前的实施例所示相同的方法，进行后续工序，以形成半导体器件。
实施例17
图23A-23C图示了本发明的第十七实施例。图23A图示了根据先前的任一实施例直到形成隧道542a，542b和542c的工序步骤。在形成隧道542之后，如图23E所示，硼被掺入N沟道区544′和选择性地掺入P沟道区。最后，如图23C所示，使用离子注入和/或等离子体掺杂在P沟道区544中掺杂磷，以及用和先前的实施例所示相同的方法进行后续工序，以形成半导体器件。
根据如上所述的本发明的某些实施例，由一个有源图形形成多个薄沟道，以及栅电极形成为围绕沟道。由于垂直地层叠多个薄沟道，因此与常规鳍型MOS晶体管相比可以减小由沟道区和源区/漏区占据的面积。
而且，在本发明的某些实施例中，源区/漏区形成为在垂直于多个沟道的方向中具有均匀的杂质分布，以便尽管沟道的数字和面积增加，但是可以保持均匀的源/漏结电容量。因此，尽管减小或最小化结电容，但是电流可以增加，以提高器件速度。
根据本发明的某些实施例，在交替地层叠多个沟道层和多个层间沟道层以形成有源图形之后，将形成源区/漏区的有源图形的区域被刻蚀掉。在某些实施例中，用外延单晶膜或导电材料填充刻蚀区，以形成源区/漏区。由于层间沟道层的水平长度可以限制在栅极的长度区域内，因此当在后续工序中各向异性地刻蚀层间沟道层以形成隧道时，可以防止隧道水平延伸。如此，可以实现具有小于沟道宽度的栅长度的高度集成的MOS晶体管。
最后，根据本发明的某些实施例，直到层间沟道层被有选择地除去之后不执行磷掺杂。由此，常规多种湿法蚀刻剂可以用来有选择地除去层间沟道层。在有选择地除去多个层间沟道层之后用磷掺杂沟道。由此，可以提供可以使用常规蚀刻剂的可制造工艺。
应当理解本发明的一个或多个实施例的方面可以互相结合，以获得具有多个沟道的高度集成的纵向MOS晶体管。
在附图和说明书中，已公开了本发明的一般优选实施例，尽管使用了专用术语，它们仅仅用于一般性和描述性意义，并非用于限制，本发明的范围将在下面的权利要求中阐述。

Claims (21)

1.一种制造集成电路场效应晶体管的方法，包括：
在衬底的表面上形成预有源图形，同时避免用磷掺杂预有源图形，预有源图形包括互相交替地层叠的一系列层间沟道层和沟道层；
在预有源图形的相对端处的衬底上形成源区/漏区；
有选择地除去多个层间沟道层，以形成穿过预有源图形的多个隧道，由此限定包括隧道的有源沟道图形和包括沟道层的多个沟道；
在有选择地除去多个层间沟道层之后用磷掺杂沟道；以及
在隧道中并围绕沟道形成栅电极。
2.根据权利要求1所述的方法，其中集成电路场效应晶体管是P沟道集成电路场效应晶体管。
3.根据权利要求1所述的方法，其中沟道层包括单晶硅，以及其中层间沟道层包括单晶硅-锗。
4.根据权利要求1的方法，其中使用poly-刻蚀剂执行有选择地去除。
5.根据权利要求1的方法，其中使用离子注入执行沟道掺杂。
6.根据权利要求1的方法，其中使用等离子体掺杂执行沟道掺杂。
7.根据权利要求1所述的方法，其中形成栅电极包括形成填充隧道和围绕沟道的栅电极。
8.根据权利要求1所述的方法，其中衬底包括硅、硅-锗、绝缘体上的硅(SOI)或绝缘体上的硅-锗(SGOI)。
9.根据权利要求1所述的方法，其中使用各向同性刻蚀工序执行有选择的去除。
10.一种制造集成电路N沟道和P沟道场效应晶体管的方法，包括：
在衬底的表面形成N沟道预有源图形和P沟道预有源图形，同时避免用磷掺杂N沟道和P沟道预有源图形，各个N沟道和P沟道预有源图形包括互相交替地层叠的一系列层间沟道层和各个N沟道层和P沟道层；
在每个N沟道和P沟道预有源图形的相对端处，在衬底上形成源区/漏区；
有选择地除去多个层间沟道层，以形成穿过N沟道和P沟道预有源图形的多个隧道，由此限定包括隧道的各个有源N沟道和P沟道图形和包括沟道层的多个各N沟道和P沟道；
在有选择地除去多个层间沟道层之后，用磷掺杂有源P沟道图形的P沟道，同时在有选择地除去多个层间沟道层之后，避免用磷掺杂有源N沟道图形的N沟道；以及
在隧道中并围绕N沟道和P沟道形成栅电极。
11.根据权利要求10所述的方法，其中在有选择地除去多个层间沟道层之后执行以下工序：
用硼掺杂有源N沟道图形的N沟道，同时避免用硼掺杂有源P沟道图形的P沟道。
12.根据权利要求10所述的方法，其中在有选择地除去多个层间沟道层之前执行以下工序：
用硼掺杂N沟道预有源图形的N沟道层，同时避免用硼掺杂P沟道预有源图形的P沟道层。
13.根据权利要求10所述的方法，其中在有选择地除去多个层间沟道层之后执行以下工序：
用硼掺杂有源N沟道图形的N沟道和有源P沟道图形的P沟道。
14.根据权利要求10所述的方法，其中在有选择地除去多个层间沟道层之前执行以下工序：
用硼掺杂有源N沟道预有源图形的N沟道层和P沟道预有源图形的P沟道层。
15.根据权利要求10所述的方法，其中沟道层包括单晶硅，以及其中层间沟道层包括单晶硅-锗。
16.根据权利要求10所述的方法，其中使用poly-刻蚀剂执行有选择地去除。
17.根据权利要求10所述的方法，其中使用离子注入执行P沟道掺杂。
18.根据权利要求10所述的方法，其中使用等离子体掺杂执行P沟道掺杂。
19.根据权利要求10所述的方法，其中形成栅电极包括形成填充隧道和围绕N沟道和P沟道的栅电极。
20.根据权利要求10所述的方法，其中衬底包括硅、硅-锗、绝缘体上的硅(SOI)或绝缘体上的硅-锗(SGOI)。
21.根据权利要求10所述的方法，其中使用各向同性刻蚀工序执行有选择地去除。
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