CN116325174A - 晶体管及其制作方法、集成电路、电子设备 - Google Patents
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Abstract
本申请实施例提供一种晶体管以及制作方法、集成电路、电子设备，涉及半导体技术领域，用于降低晶体管中顶部沟道的自热效应，从而提高器件的可靠性。该晶体管包括衬底、源区、漏区和沟道区。其中，源区和漏区均突出于衬底表面，并且源区和漏区位于衬底的同一侧。沟道区位于源区与漏区之间。沟道区内设置有两个以上的沟道；每个沟道均连接源区和漏区；沿着垂直于衬底表面的方向，两个以上的沟道间隔排列，且沟道的宽度随着沟道与衬底的距离增大而减小，即沟道与衬底的距离越大，沟道的宽度越小，可以使该晶体管在工作状态下，降低顶部沟道的自热效应，以使沟道间的温升分布更均匀，从而提高该晶体管的可靠性以及包含该晶体管的集成电路的可靠性。
Description
本申请涉及半导体技术领域，尤其涉及一种晶体管及其制作方法、集成电路、电子设备。
随着金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor,MOSFET)制作工艺的不断进步，MOSFET器件的尺寸越来越小，以提升电路的集成度与性能，并降低制造成本。对于鳍式场效应晶体管(fin field-effect transistor,FinFET)、纳米线场效应晶体管(nano wire field effect transistor,NW FET)等MOSFET器件中，由于沟道(channel)区域的热传导率较低，散热缓慢，使得MOSFET器件在工作状态下产生明显的自热效应(self-heating effect,SHE)，容易造成沟道区的结温升高而导致器件性能的退化，从而影响整个集成电路的可靠性。
对于NW FET器件，为提高集成度，可以采用垂直堆叠结构制作。然而，在采用垂直堆叠结构制作的NW FET器件中，由于其顶部的沟道远离衬底，热阻更大，自热效应也更加明显，从而严重影响该晶体管器件的可靠性。
发明内容
本申请实施例提供一种晶体管及其制作方法、集成电路、电子设备，用于降低晶体管中顶部沟道的自热效应，从而提高晶体管器件的可靠性。
为达到上述目的，本申请采用如下技术方案：
第一方面，本申请提供一种晶体管。该晶体管包括衬底、源区、漏区和沟道区。其中，源区和漏区均突出于衬底表面，并且源区和漏区位于衬底的同一侧。沟道区位于源区与漏区之间。沟道区内设置有两个以上的沟道；每个沟道均连接源区和漏区；沿着垂直于衬底表面的方向，两个以上的沟道间隔排列，且沟道的宽度随着沟道与衬底的距离增大而减小。需要说明的是，沟道的宽度是指将沟道沿着平行于源区或漏区的方向切开后，沟道的横截面的横向尺寸；源区可以作为晶体管的源极，漏区可以作为晶体管的漏极；源极和漏极间通过沟道连通，在源极和漏极间所施加的电场的作用下，源极和漏极间的载流子，如自由电子可沿着沟道移动，沟道的横截面积对应着该晶体管器件的驱动能力。
基于第一方面提供的晶体管，在源区和漏区之间通过两个以上的沟道相连接，且在两个以上的沟道中，沟道与衬底的距离越大，沟道的宽度越小。如此，可以使该晶体管在工作状态下，降低顶部沟道的自热效应，以使沟道间的温升分布更均匀，从而提高该晶体管器件的可靠性以及包含该晶体管器件的集成电路的可靠性。
在一种可能的设计方案中，沟道的横截面为梯形，在沟道的梯形横截面中，腰与下底的角度可以为30度至60度。如此，在对该第一方面的晶体管进行制作时，只需要将沟道区以倒梯形刻蚀即可，方便制作，可以简化工艺流程，节省成本。
在一种可能的设计方案中，两个以上的沟道中，每个沟道的厚度可以为3纳米～ 10纳米，每个沟道与相邻沟道之间的间距可以为3纳米～10纳米。若沟道的厚度太薄，如低于3纳米时，不利于控制沟道的表面粗糙度；若厚度太厚，如超过10纳米，不利于降低器件的关态电流。如此，可以在满足小尺寸FET器件，如3nm及以下工艺节点的使用垂直堆叠结构的NW FET器件，进一步确保NW FET器件的可靠性。
可选地，在两层以上的沟道中，每个沟道的厚度可以为5纳米，每个沟道与相邻沟道之间的间距为5纳米。如此，沟道采用5纳米的厚度以及沟道间采用5纳米的间距，有利于降低工艺的难度。
在一种可能的设计方案中，沟道区内设置有三个沟道，分别为第一沟道、第二沟道和第三沟道。其中，第一沟道的宽度可以为第二沟道宽度的0.4倍～0.6倍，第三沟道的宽度可以为所述第二沟道宽度的1.5倍～2倍。在此方案中，可以使每个沟道的温升值的差距减小，使各沟道产生的自热效应更加均匀，从而进一步提高该晶体管的可靠性，以及进一步提高包括该晶体管的集成电路的可靠性。
可选地，沟道的材质可以为硅锗(SiGe)半导体合金。如此，使用硅锗半导体合金载流子的迁移率更高，即可以增大沟道中的载流子迁移率，以使晶体管器件获得更好的电学特性，提高晶体管器件的驱动能力。
在一种可能的设计方案中，源区和漏区之间填充有介质材料，作为栅极区域，栅极区域将沟道包裹。应当理解，在NW FET器件中，应当包括栅极、源极和漏极，而源区和漏区可分别作为源极和漏极，相应地可以在源极和漏极间填充介质材料作为栅极区域。在源区和漏区间可以填满介质材料，将整个介质材料区域作为栅极区域；也可以在源极和漏极之间的中部位置处填充一层平行于源区和漏区的介质材料层，并且在介质材料层与源区和漏区之间的间隙内，应填充绝缘材料如氮化硅(Si
3N
4)。介质材料层的材质为可以选用二氧化铪(HfO
2)或氧化铝(Al
2O
3)，或者其他与硅材料界面特性较好的高介电常数(high-k)的介质材料，例如氮化硅(Si
3N
4)。
进一步地，源区、漏区和栅极区域上均覆盖有导电材料，导电材料用作电极使用，从而使得源区、漏区以及栅极区域具有相应的导电性能。应当理解，导电材料的材质，一般可以选用金属材质，也可以选用具有导电性的半导体材质。
可选地，栅极区域上的导电材料的材质可以为多晶硅。此方案中，以多晶硅作为栅极的电极，可以灵活调节该电极的电极功函数，从而在一定程度降低制作工艺的难度。
第二方面，本申请提供一种集成电路。该集成电路包括外接部件以及与该外接部件相耦接的至少一个如上第一方面中任一种可能的晶体管。
第三方面，本申请提供一种电子设备。该电子设备包括印刷电路板以及如上第二方面中所述的集成电路。该集成电路设置于印刷电路板上。
第四方面，本申请提供一种晶体管的制作方法。该方法包括：在衬底的表面生长沟道区。其中，沟道区包括多层沟道层和多层牺牲层，沟道层和牺牲层交替设置。在沟道区相对的两端生长源区和漏区，使源区和漏区突出于所述衬底的表面。在沟道区的两侧以倒梯形状刻蚀，使沟道区的横截面呈梯形状。将沟道区中的牺牲层刻蚀掉，得到不同宽度的沟道。
可选地，沟道层的厚度可以为3纳米～10纳米，牺牲层的厚度可以为3纳米～10 纳米。
可选地，沟道层的厚度可以为5纳米，牺牲层的厚度可以为5纳米。
可选地，沟道层的材质可以为硅锗半导体合金，且沟道层的材质可以与牺牲层的材质不同。
在一种可能的设计方案中，该方法还可以包括：在源区与漏区之间沉积介质材料，作为栅极区域，使沟道被栅极区域包裹。在源区、漏区和栅极区域上覆盖导电材料。
可选地，栅极区域上的导电材料的材质可以为多晶硅。
可以理解地，上述提供的集成电路、电子设备、以及晶体管的制作方法等，均可以由上文所提供的晶体管来实现或与上文提供的晶体管相关联，因此，其所能达到的有益效果可参考上文所提供的晶体管的有益效果，此处不再赘述。
图1为本申请实施例提供的一种晶体管的结构示意图；
图2为本申请实施例提供的一种晶体管中的垂直堆叠结构的结构示意图；
图3为图2所示的垂直堆叠结构沿着平行于源区或漏区的方向剖开后的剖面结构示意图；
图4为本申请实施例提供的一种晶体管在衬底上生长沟道区的结构示意图；
图5为本申请实施例提供的一种晶体管在沟道区以倒梯形状刻蚀的结构示意图；
图6为本申请实施例提供的一种晶体管在沟道区两端生长源区和漏区后的结构示意图；
图7为本申请实施例提供的一种晶体管的制作方法的流程图。
附图标记：
01-衬底；02-源区；03-漏区；04-沟道；05-栅极区域；06-导电材料；07-沟道区；071-沟道层；072-牺牲层。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
以下，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。
此外，本申请中，“上”、“下”、“顶部”、“底部”等方位术语是相对于附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件所放置的方位的变化而相应地发生变化。
在本申请中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。此外，术语“耦接”可以是实现信号传输的电性连接的方式。“耦接”可以是直接的电性连接，也可以通过中间媒介间接电性连接。
本申请实施例提供一种的电子设备。该电子设备包括手机(mobile phone)、平板 电脑(pad)、电脑、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)终端设备、增强现实(augmented reality，AR)终端设备等电子产品。本申请实施例对上述电子设备的具体形式不做特殊限制。
上述电子设备包括印刷电路板(printed circuit boards，PCB)和集成电路，该集成电路设置于印刷电路板上。
上述集成电路包括外接部件以及与该外接部件相耦接的至少一个如图1所示的晶体管。其中，上述外接部件可以包括封装基板、硅基转接板(interposer)以及扇出型(integrated fan-out，InFO)的至少一层重布线层(redistribution layer，RDL)中的至少一种。上述外接部件可以将晶体管、电阻、电容、电感等元器件按照集成电路的设计进行连接与封装，以便实现其应有的功能。
以下对上述晶体管进行详细说明。
图1示出了本申请实施例提供的一种晶体管的结构示意图。图2为本申请实施例提供的一种晶体管中垂直堆叠结构的结构示意图。请参考图1和图2，该晶体管为采用垂直堆叠结构的NW FET器件，NW FET具有低功耗、低延迟的特点，可应用于需要低功耗、低延迟的移动终端产品如手机，也可以用于人工智能(artificial intelligence,AI)计算，如人工智能和云服务器(artificial intelligence&cloud，AI&cloud)，或者用于高可靠性的无线通信基站等。该晶体管包括衬底01、源区02、漏区03、沟道区07和栅极区域05。其中，源区02和漏区03突出于衬底01的表面，衬底01的表面为衬底的最上方的那一面；在沟道区内设置有两个以上的沟道04，每个沟道04均连接源区02和漏区03；沿着垂直于衬底01表面的方向，两个以上的沟道04间隔排列，栅极区域05是在源区02和漏区03之间沉积的介质材料而形成的，即栅极区域05可以包裹沟道区内所有的沟道04。因此，最顶部的沟道04距离衬底01最远，热阻更大，自热效应更加明显。相对于距离衬底01更近的沟道，最顶部的沟道04产生的温升更大，从而影响该晶体管中顶部的沟道04的可靠性，且使包括该晶体管器件的集成电路的可靠性降低。其中，温升是指电子器件中各部件高出环境的温度。
为改善采用垂直堆叠结构的晶体管的可靠性，请参考图2，本申请实施例提供的晶体管包括衬底01、源区02、漏区03、沟道区07和栅极区域05。其中，源区02和漏区03突出于衬底01的表面，衬底01的表面为衬底的最上方的那一面。在沟道区内设置有两个以上的沟道04，每个沟道04均连接源区02和漏区03；沿着垂直于衬底01表面的方向，两个以上的沟道04间隔排列，且沟道的宽度随着沟道与衬底的距离增大而减小。
需要说明的是，衬底01为晶体管最底部的基底层，衬底01可以由一种材料制成，例如由硅(Si)材料制成；也可以由多种不同的材料分层制成，例如采用双层结构，该双层结构的下层为硅(Si)材料，上层为二氧化硅(SiO
2)材料。沟道的宽度是指将沟道沿着平行于源区或漏区的方向切开后，沟道的横截面的横向尺寸。图3为图2所示的垂直堆叠结构沿着平行于源区或漏区的方向剖开后的剖面结构示意图，请参考图3，图3中的梯形的宽度即可以视为沟道的宽度。
也就是说，在该晶体管中，最顶部的沟道04的宽度最小，最底部的沟道04的宽度最大。通过改变该晶体管中沟道04的宽度，可以使各沟道04间由于自热效应造成 温升分布均匀，从而提高该晶体管器件的可靠性，以及提高包括该晶体管器件的集成电路的可靠性。
在图2中示出了采用三个沟道的晶体管，分别为第一沟道、第二沟道和第三沟道，其中第一沟道的宽度为第二沟道宽度的0.4倍至0.6倍；第三沟道的宽度为第二沟道宽度的1.5倍至2倍。因此第一沟道为该晶体管中最顶部的沟道04，第三沟道为该晶体管中最底部的沟道04。
此外，图3为图2所示的垂直堆叠结构沿着平行于源区或漏区的方向剖开后的剖面结构示意图，根据图3可知，沟道04的横截面可以为梯形，在沟道04的梯形横截面中，腰与下底的角度为30度至60度。如此，在对该图1所示的晶体管进行制作时，只需要将沟道区以倒梯形刻蚀即可，方便制作，简化工艺流程，节省成本。可选地，梯形横截面可以为等腰梯形，使用等腰梯形可以更方便加工。
应当说明的是，在本申请的实施例中，沟道04的横截面除了可以为梯形外，还可以为其他的形状，如矩形、三角形等，只要能够满足在该晶体管中的沟道04的宽度随着沟道04与衬底01的距离逐渐增大而逐渐减小即可，因此在本申请的实施例中晶体管的沟道04的横截面并不限于梯形结构。
以下为降低最顶部沟道04的宽度可以降低该沟道自热效应的具体原因说明。
在现有的NW FET器件中，各个沟道04的宽度基本是一致的。假设晶体管中的沟道04的长度为L、宽度为W、高度为H、导热系数为ρ
1，则根据热阻计算公式，可计算出该沟道04的热阻R
th为：
此外，假设晶体管中的沟道04在工作状态下的电阻率为ρ
2、源极和漏极之间的电压为V
DS，则该沟道04的焦耳热功率P
th为：
根据该沟道04的热阻R
th和焦耳热功率P
th，可计算出该沟道04的温升ΔT为：
由于采用垂直堆叠结构的NW FET器件的散热通道为从栅极(图1中示出的栅极区域05)传递至衬底01，因此距离衬底01最远的沟道04的导热系数ρ
1更小，该沟道04的热阻更大。在沟道04的高度和宽度固定的情况下，距离衬底01最远的沟道04的温升ΔT也最高。
一般情况下，限于工艺原因，采用垂直堆叠结构的NW FET器件中所涉及的多个沟道04的宽度和高度一般保持一致。因此，以采用三个沟道04的垂直堆叠结构的NW FET器件为例，可以根据仿真测试结果，在三个沟道04的宽度基本一致的情况下，第一沟道的温升ΔT，约为第二沟道的温升ΔT的两倍，即最顶部的沟道的温升为中部沟道的温升的两倍。
对比本申请实施例中图1所示的晶体管中沟道的温升情况，在图2所示的晶体管 的垂直堆叠结构中，第一沟道的宽度为第二沟道宽度的0.4倍至0.6倍；第三沟道的宽度为第二沟道宽度的1.5倍至2倍。假设第二沟道的宽度与第二沟道的高度保持为一致，并且第二沟道的横截面积与现有技术中的晶体管相对应的中部沟道的横截面积相等，即图2中的晶体管的垂直堆叠结构中第二沟道的宽度和高度，与现有技术中的晶体管中的中部沟道的宽度和高度保持一致。设第二沟道的宽度为w，即现有技术中第一沟道的宽度和高度均为w。
举例一，本申请实施例中的晶体管中的第一沟道宽度为第二沟道宽度的0.4倍，第三沟道为第二沟道宽度的2倍。
(1)对于第一沟道
现有技术中的晶体管中的第一沟道的温升ΔT1为：
本申请中的晶体管中的第一沟道的温升ΔT2为：
通过对比ΔT1和ΔT2，则本申请中的晶体管中的第一沟道的温升ΔT2降为现有技术中晶体管中第一沟道的温升ΔT1的57％。
(2)对于第三沟道
现有技术中的晶体管中的第三沟道的温升ΔT3为：
本申请中的晶体管中的第三沟道的温升ΔT4为：
通过对比ΔT3和ΔT4，则本申请中的晶体管中的第三沟道的温升ΔT4增加为现有技术中晶体管中第三沟道的温升ΔT3的2倍。
举例二，本申请实施例中的晶体管中的第一沟道宽度为第二沟道宽度的0.6倍，第三沟道为第二沟道宽度的1.5倍。
(1)对于第一沟道
现有技术中的晶体管中的第一沟道的温升ΔT1为：
本申请中的晶体管中的第一沟道的温升ΔT2为：
通过对比ΔT1和ΔT2，则本申请中的晶体管中的第一沟道的温升ΔT2降为现有技术中晶体管中第一沟道的温升ΔT1的75％。
(2)对于第三沟道
现有技术中的晶体管中的第三沟道的温升ΔT3为：
本申请中的晶体管中的第三沟道的温升ΔT4为：
通过对比ΔT3和ΔT4，则本申请中的晶体管中的第三沟道的温升ΔT4增加为现有技术中晶体管中第三沟道的温升ΔT3的1.2倍。
因此，通过改变晶体管中的各沟道的宽度，可以使每个沟道的温升值的差距减小，使各沟道产生的自热效应更加均匀，从而提高采用晶体管的可靠性，以及提高包括该晶体管的集成电路的可靠性。
此外，源区02可以作为晶体管的源极，漏区03可以作为晶体管的漏极。源极和漏极间通过沟道04连通，在源极和漏极间所施加的电场的作用下，源极和漏极间的载流子，如自由电子可沿着沟道04移动，沟道04的横截面积对应着该晶体管的驱动能力。
由于在NW FET器件中，所有沟道的总横截面积的大小对应着该晶体管的驱动能力。而在沟道的宽度减小的情况下，可以降低沟道产生的自热效应。为保证NW FET器件的驱动能力不降低，则应当使沟道的总横截面积不减少，因此可以将远离衬底的沟道的宽度适当降低，将靠近衬底的沟道的宽度适当增加，从而使各沟道产生的温升差异降低，使各沟道产生的自热效应更加均匀，来保证晶体管的驱动能力不降低的情况下，提高该器件的可靠性。
此外，在图1、图2所示的晶体管结构中，两层以上的沟道04中，每层沟道04的厚度为3纳米～10纳米，每个沟道04与相邻沟道04之间的间距为3纳米～10纳米。若沟道的厚度太薄，如低于3纳米时，不利用控制沟道的表面粗糙度，厚度太厚如超过10纳米，不利于降低器件的关态电流。如此，可以在满足小尺寸FET器件，如3nm及以下工艺节点的使用垂直堆叠结构的NW FET器件，进一步确保NW FET器件的可靠性。
可选地，在两层以上的沟道04中，每层沟道04的厚度为5纳米，每个沟道04与相邻沟道04之间的间距为5纳米。如此，沟道采用5纳米的厚度以及沟道间采用5纳米的间距，有利于降低工艺的难度。
值得说明的是，沟道04的材质可以选用硅材料，也可以选用硅锗半导体合金材料，使用硅锗半导体合金载流子的迁移率更高，可以使晶体管器件获得更好的电学特性。应当理解，若沟道04的材质为硅锗半导体合金材质，可以增大沟道04中的载流子迁移率，从而提高NW FET器件的驱动能力。
另外，在NW FET器件中，应当包括栅极、源极和漏极，其中在图1所示的晶体管中，源区02为源极，漏区03为漏极。因此可以在源区02和漏区03填充介质材料，作为栅极区域，并使栅极区域将沟道包裹。在源区和漏区间可以填满介质材料，将整 个介质材料区域作为栅极区域；也可以在源极和漏极之间的中部位置处填充一层平行于源区和漏区的介质材料层，并且在介质材料层与源区和漏区之间的间隙内，应填充绝缘材料如氮化硅(Si
3N
4)。介质材料层的材质为可以选用二氧化铪(HfO
2)或氧化铝(Al
2O
3)，或者其他与硅材料界面特性较好的高介电常数(high-k)的介质材料，例如氮化硅(Si
3N
4)。
为使源区02、漏区03和栅极区域05具有导电性能，则在源区02、漏区03和栅极区域05上均覆盖导电材料06。源区02、漏区03和栅极区域05上的导电材料06的材质可以均选用金属材料。
值得注意的是，在栅极区域05即栅极上的导电材料06可以采用多晶硅(poly si)，且通过等离子体增强化学的气相沉积法(plasma enhanced chemical vapor deposition,PECVD)的方式来制作栅极电极，以多晶硅作为栅极电极，可以灵活调节该电极的电极功函数，从而在一定程度降低制作工艺的难度。
以下对晶体管的制作方法进行详细说明。
图7示出了本申请实施例提供的一种晶体管的制作方法流程图，请参考图4、图5、图6以及图7，本申请实施例提供的一种晶体管的制作方法，包括：
S701，在衬底01的表面生长沟道区07。
在此步骤中，衬底01可以采用体硅结构(bulk Si)，也可以采用多种材料形成的分层结构，例如衬底01为双层结构，其中衬底01的下层由硅(Si)材料制成，如体硅结构(bulk Si)，衬底01的上层为二氧化硅(SiO
2)。沟道区07包括多层沟道层071和多层牺牲层072，沟道层071和牺牲层072交替设置，制作工艺基于外延生长工艺。沟道区07中的沟道层071和牺牲层072一般可以为三层、也可以是两层、四层甚至更多的层数。沟道层071的厚度一般为3纳米～10纳米，牺牲层072的厚度一般为3纳米～10纳米。可选为5纳米。该S701步骤得到的结构如图4所示。
在制作晶体管时，沟道层071的材质和牺牲层072的材质需不同，沟道层071的材质可以为硅，牺牲层072的材质可以为硅锗半导体合金材质。
应当理解，沟道层071的材质和牺牲层072的材质也可以替换使用，即沟道层071的材质为硅锗半导体合金，牺牲层072的材质为硅，使用硅锗半导体合金载流子的迁移率更高。因此，如果沟道层071的材质选用硅锗半导体合金材料，则可以增大沟道的载流子迁移率，从而提高NW FET器件的驱动能力。
S702，在沟道区07相对的两端生长源区02和漏区03，使源区和漏区突出于衬底的表面。
需要说明的是，沟道区07一般为立方体结构，沟道区07的两端可以为沟道区07任意相对的两个侧面。源区02和漏区03分别作为晶体管的源极和漏极，源极和漏极采用的材质与沟道层071采用的材质相同。生长源区02和漏区03可以利用刻蚀与外延生长工艺制作。该S702步骤得到的结构如图6所示。
S703，在沟道区07的两侧以倒梯形状刻蚀，使沟道区07的横截面呈梯形状。
需要说明的是，沟道区07的两侧为沟道区07未设置源区或漏区的两个相对的侧面。在本申请实施例提供的晶体管中，远离衬底01的沟道04的宽度最小，靠近衬底01的沟道04的宽度最大，如此可以使每个沟道04的温升值的差距减小，使各沟道04 产生的自热效应更加均匀，从而提高采用晶体管的可靠性，以及提高包括该晶体管的集成电路的可靠性。因此，为减小晶体管制作的难度，可以采用倒梯形状刻蚀沟道区07，刻蚀后的沟道区07的横截面呈梯形状，并且沟道区07远离衬底01的那一侧更窄，未刻蚀前的沟道区07的结构请参考图5中的图(a)，刻蚀采用的倒梯形状可参考图5中的图(b)。
此外，图5中的图(b)所示，在以倒梯形状刻蚀时，倒梯形状刻蚀的角度α可以选取120度～150度。刻蚀的工艺可以选用各向异性的干法刻蚀。
还需要说明的是，上述步骤S302和S303可以互换，即可以先在沟道区07的两侧以倒梯形状刻蚀，使沟道区07的横截面呈梯形状；然后再在沟道区07相对的两端生长源区02和漏区03。
S704，将沟道区07中的牺牲层072刻蚀掉，得到不同宽度的沟道04。
由于沟道与沟道间具有一定的间距，即需要将沟道区07中的牺牲层072刻蚀掉，刻蚀工艺可以选取具有高选择性的湿法刻蚀。刻蚀后可以得到不同宽度的沟道，以三个沟道为例，第一沟道为最顶部的沟道，第二沟道为中部的沟道，第三沟道为最底部的沟道，刻蚀完成后，第一沟道的宽度为第二沟道宽度的0.4倍～0.6倍，第三沟道的宽度为第二沟道宽度的1.5倍～2倍。
S705，在源区02与漏区03之间制作介质层沉积介质材料，作为栅极区域05，使沟道被栅极区域05包裹。
在此步骤中，源区02和漏区03分别为晶体管的源极和漏极，在源极和漏极间制备栅极区域05，可以采用单原子层沉积(atomic layer deposition,ALD)工艺制作。栅极区域的介质材料可以选用二氧化铪(HfO
2)或氧化铝(Al
2O
3)，或者其他与硅材料界面特性较好的高介电常数(high-k)的介质材料，例如氮化硅(Si
3N
4)，并且介质材料层的厚度应该满足等效氧化层厚度(equivalent oxide thickness,EOT)约等于1。介质材料层的厚度是指介质材料层的外沿与沟道的距离。
S706，在源区02、漏区03和栅极区域05上覆盖导电材料06。
即在源极、漏极和栅极上覆盖导电材料06，对于源极和漏极在其顶部覆盖金属导电材料即可；对于栅极可以围绕栅极区域05的外表面设置一周金属材质的导电材料。覆盖导电材料06的工艺方法可以选用化学气相沉积法(chemical vapor deposition,CVD)来制作。
值得注意的是，在栅极区域05即栅极上的导电材料06可以采用多晶硅(poly si)，且通过等离子体增强化学的气相沉积法(plasma enhanced chemical vapor deposition,PECVD)的方式来制作栅极电极，以多晶硅作为栅极电极，可以灵活调节该电极的电极功函数，从而在一定程度降低制作工艺的难度。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (17)
- 一种晶体管，其特征在于，包括：衬底；源区，突出于所述衬底表面；漏区，突出于所述衬底表面，且与所述源区位于所述衬底的同一侧；沟道区，位于所述源区和所述漏区之间；所述沟道区内设置有两个以上的沟道；每个所述沟道均连接所述源区和所述漏区；沿着垂直于所述衬底表面的方向，两个以上的所述沟道间隔排列，且所述沟道的宽度随着所述沟道与所述衬底的距离增大而减小。
- 根据权利要求1所述的晶体管，其特征在于，所述沟道的横截面为梯形，所述沟道的梯形横截面中，腰与下底的角度为30度至60度。
- 根据权利要求1或2所述的晶体管，其特征在于，两个以上的所述沟道中，每个所述沟道的厚度为3纳米～10纳米，每个所述沟道与相邻的所述沟道之间的间距为3纳米～10纳米。
- 根据权利要求1或2任一项所述的晶体管，其特征在于，两个以上的所述沟道中，每个所述沟道的厚度为5纳米，每个所述沟道与相邻的所述沟道之间的间距为5纳米。
- 根据权利要求1至4任一项所述的晶体管，其特征在于，所述沟道区内设置有三个沟道，分别为第一沟道、第二沟道和第三沟道，所述第一沟道的宽度为所述第二沟道宽度的0.4倍～0.6倍，所述第三沟道的宽度为所述第二沟道宽度的1.5倍～2倍。
- 根据权利要求1至5任一项所述的晶体管，其特征在于，所述沟道的材质为硅锗半导体合金。
- 根据权利要求1至6任一项所述的晶体管，其特征在于，所述源区和所述漏区之间填充有介质材料，作为栅极区域，所述栅极区域将所述沟道包裹。
- 根据权利要求7所述的晶体管，其特征在于，所述源区、所述漏区和所述栅极区域上均覆盖有导电材料。
- 根据权利要求8任一项所述的晶体管，其特征在于，所述栅极区域上的所述导电材料的材质为多晶硅。
- 一种集成电路，其特征在于，包括外接部件以及与所述外接部件相耦接的至少一个如权利要求1至9任一项所述的晶体管。
- 一种电子设备，其特征在于，包括印刷电路板以及如权利要求10所述的集成电路；所述集成电路设置于所述印刷电路板上。
- 一种晶体管的制作方法，其特征在于，所述方法包括：在衬底的表面生长沟道区；所述沟道区包括多层沟道层和多层牺牲层，所述沟道层和所述牺牲层交替设置；在所述沟道区相对的两端生长源区和漏区，使所述源区和所述漏区突出于所述衬底的表面；在所述沟道区的两侧以倒梯形状刻蚀，使所述沟道区的横截面呈梯形状；将所述沟道区中的牺牲层刻蚀掉，得到不同宽度的沟道。
- 根据权利要求12所述的晶体管的制作方法，其特征在于，所述沟道层的厚度为3纳米～10纳米，所述牺牲层的厚度为3纳米～10纳米。
- 根据权利要求12所述的垂直堆叠器件结构的制作方法，其特征在于，所述沟道层的厚度为5纳米，所述牺牲层的厚度为5纳米。
- 根据权利要求12至14任一项所述的晶体管的制作方法，其特征在于，所述沟道层的材质为硅锗半导体合金，且所述沟道层的材质与所述牺牲层的材质不同。
- 根据权利要求12至15任一项所述的晶体管的制作方法，其特征在于，所述方法还包括：在所述源区与所述漏区之间沉积介质材料，作为栅极区域，使所述沟道被所述栅极区域包裹；在所述源区、所述漏区和所述栅极区域上覆盖导电材料。
- 根据权利要求16所述的晶体管的制作方法，其特征在于，所述栅极区域上的导电材料的材质为多晶硅。
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