KR20160096907A - 반도체 장치 - Google Patents

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Abstract

트랜지스터에서 발생하는 열 발산을 용이하게 하여, 동작 성능 및 신뢰성을 개선을 할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판 상에 순차적으로 적층된 제1 하부 패턴과 제1 상부 패턴을 포함하는 제1 핀형 패턴으로, 상기 제1 상부 패턴은 제1 부분과, 상기 제1 부분의 양측에 배치되는 제2 부분을 포함하는 제1 핀형 패턴, 상기 제1 부분 상에, 상기 제1 핀형 패턴과 교차하는 게이트 전극, 및 상기 제2 부분 상의 소오스/드레인을 포함하고, 상기 제1 상부 패턴에 포함된 불순물의 농도는 상기 제1 하부 패턴에 포함된 불순물의 농도 및 상기 기판에 포함된 불순물의 농도보다 크고, 상기 제1 하부 패턴에 포함된 불순물의 농도는 상기 기판에 포함된 불순물의 농도와 다르다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 더 구체적으로 핀형 패턴을 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 트랜지스터에서 발생하는 열 발산을 용이하게 하여, 동작 성능 및 신뢰성을 개선을 할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에 순차적으로 적층된 제1 하부 패턴과 제1 상부 패턴을 포함하는 제1 핀형 패턴으로, 상기 제1 상부 패턴은 제1 부분과, 상기 제1 부분의 양측에 배치되는 제2 부분을 포함하는 제1 핀형 패턴, 상기 제1 부분 상에, 상기 제1 핀형 패턴과 교차하는 게이트 전극, 및 상기 제2 부분 상의 소오스/드레인을 포함하고, 상기 제1 상부 패턴에 포함된 불순물의 농도는 상기 제1 하부 패턴에 포함된 불순물의 농도 및 상기 기판에 포함된 불순물의 농도보다 크고, 상기 제1 하부 패턴에 포함된 불순물의 농도는 상기 기판에 포함된 불순물의 농도와 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 패턴에 포함된 불순물의 농도는 상기 제1 하부 패턴의 두께 방향으로 일정하다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 패턴에 포함된 불순물의 농도는 상기 기판에 포함된 불순물의 농도보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 패턴은 언도프(un-doped) 반도체 패턴을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 패턴에 포함된 불순물의 농도는 상기 제1 하부 패턴의 두께 방향을 따라 변할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 패턴에 포함된 불순물의 농도는 상기 기판으로부터 멀어짐에 따라 증가한다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 패턴은 상기 기판보다 불순물 농도가 작은 부분을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 패턴은 언도프 영역을 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판과 상기 제1 핀형 패턴 사이에, 상기 제1 하부 패턴과 직접 연결되고, 두께 방향으로 일정한 불순물 농도를 갖는 삽입층을 더 포함하고, 상기 삽입층에 포함된 불순물의 농도는 상기 기판에 포함된 불순물의 농도와 다르고, 상기 삽입층에 포함된 불순물의 농도는 상기 제1 상부 패턴에 포함된 불순물의 농도보다 작고, 상기 삽입층에 포함된 불순물의 농도는 상기 제1 하부 패턴에 포함된 불순물의 농도와 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 기판 상에, 상기 삽입층과 직접 연결되는 제2 하부 패턴과, 상기 제2 하부 패턴 상의 제2 상부 패턴을 포함하는 제2 핀형 패턴을 더 포함하고, 상기 제2 상부 패턴에 포함된 불순물의 농도는 상기 제2 하부 패턴에 포함된 불순물의 농도 및 상기 기판에 포함된 불순물의 농도보다 크고, 상기 제2 하부 패턴에 포함된 불순물의 농도는 상기 기판에 포함된 불순물의 농도와 다르다.
본 발명의 몇몇 실시예에서, 상기 기판과 상기 제1 핀형 패턴 사이에, 상기 제1 하부 패턴과 직접 연결되는 삽입층을 더 포함하고, 상기 삽입층과 상기 제1 하부 패턴은 동일한 불순물을 포함하고, 상기 삽입층에 포함된 불순물의 농도는 상기 제1 상부 패턴에 포함된 불순물의 농도보다 작고, 상기 삽입층 및 상기 제1 하부 패턴에 포함된 불순물의 농도는 상기 기판으로부터 멀어짐에 따라 증가한다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 패턴과 상기 제1 하부 패턴은 동일한 도전형을 갖는다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 패턴과 상기 제1 하부 패턴은 동일한 물질을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에, 베이스 층과, 제1 돌출 패턴과, 제2 돌출 패턴을 포함하는 열전도층으로, 상기 제1 돌출 패턴 및 상기 제2 돌출 패턴은 각각 상기 베이스 층으로부터 돌출되는 열전도층, 상기 베이스 층 상에 배치되고, 상기 제1 돌출 패턴 및 상기 제2 돌출 패턴의 측벽을 전체적으로 감싸는 필드 절연막, 상기 제1 돌출 패턴 상에 배치되고, 상기 필드 절연막의 상면보다 돌출되는 제1 상부 패턴, 상기 제2 돌출 패턴 상에 배치되고, 상기 필드 절연막의 상면보다 돌출되는 제2 상부 패턴, 및 상기 필드 절연막 상에, 상기 제1 상부 패턴 및 상기 제2 상부 패턴과 교차하는 게이트 전극을 포함하고, 상기 제1 상부 패턴에 포함된 불순물의 농도와 상기 제2 상부 패턴에 포함된 불순물의 농도는 상기 열전도층에 포함된 불순물의 농도 및 상기 기판에 포함된 불순물의 농도보다 크다.
본 발명의 몇몇 실시예에서, 상기 열전도층에 포함된 불순물의 농도는 상기 열전도층의 두께 방향으로 일정하다.
본 발명의 몇몇 실시예에서, 상기 열전도층은 언도프 에피층을 포함한다.
본 발명의 몇몇 실시예에서, 상기 열전도층에 포함된 불순물의 농도는 상기 기판으로부터 멀어짐에 따라 증가한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상의 열전도층으로, 상기 열전도층에 포함된 불순물의 농도는 상기 기판으로부터 멀어짐에 따라 증가하는 열전도층, 상기 열전도층 상에, 상기 열전도층과 직접 연결되는 핀형 패턴으로, 상기 핀형 패턴의 적어도 일부는 상기 기판 상의 필드 절연막보다 위로 돌출되는 핀형 패턴, 및 상기 필드 절연막 상에, 상기 핀형 패턴과 교차하는 게이트 전극을 포함하고, 상기 핀형 패턴과 상기 열전도층의 경계 영역에서, 상기 열전도층에 포함된 불순물의 농도는 상기 핀형 패턴에 포함된 불순물의 농도보다 작다.
본 발명의 몇몇 실시예에서, 상기 열전도층은 상기 기판과 최인접하는 영역에 배치되는 언도프 에피층을 포함한다.
본 발명의 몇몇 실시예에서, 상기 열전도층은 베이스 층과, 상기 베이스 층으로부터 상기 기판과 멀어지는 방향으로 돌출되는 돌출 패턴을 포함하고, 상기 필드 절연막은 상기 돌출 패턴의 측벽을 감싼다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 NMOS가 형성되는 제1 영역 및 PMOS가 형성되는 제2 영역을 포함하는 기판, 상기 제1 영역 상에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 상기 기판 상에 순차적으로 적층된 제1 열전도층과 제1 상부 패턴을 포함하는 제1 핀형 패턴과, 상기 제1 상부 패턴 상에 상기 제1 핀형 패턴과 교차하는 제1 게이트 전극을 포함하는 제1 트랜지스터, 및 상기 제2 영역 상에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 기판 상에 순차적으로 적층된 제2 열전도층과 제2 상부 패턴을 포함하는 제2 핀형 패턴과, 상기 제2 상부 패턴 상에 상기 제2 핀형 패턴과 교차하는 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함하고, 상기 제1 상부 패턴의 적어도 일부 및 상기 제2 상부 패턴의 적어도 일부는 상기 기판 상의 필드 절연막보다 위로 돌출되고, 상기 제1 상부 패턴에 포함된 불순물의 농도는 상기 제1 열전도층에 포함된 불순물의 농도 및 상기 기판에 포함된 불순물의 농도보다 크고, 상기 제2 상부 패턴에 포함된 불순물의 농도는 상기 제2 열전도층에 포함된 불순물의 농도 및 상기 기판에 포함된 불순물의 농도보다 크고, 상기 제1 열전도층에 포함된 불순물의 농도 프로파일은 상기 제2 열전도층에 포함된 불순물의 농도 프로파일과 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 열전도층에 포함된 불순물의 농도 및 상기 제2 열전도층에 포함된 불순물의 농도는 두께 방향으로 일정하고, 상기 제1 열전도층에 포함된 불순물의 농도는 상기 제2 열전도층에 포함된 불순물의 농도보다 크다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A를 따라서 절단한 단면도이다.
도 3은 도 1의 B - B를 따라서 절단한 단면도이다.
도 4는 도 1의 C - C를 따라서 절단한 단면도이다.
도 5는 도 3의 Line 1을 따라서 불순물의 농도를 개략적으로 도시한 도면이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치에 포함되는 기판 및 핀형 패턴의 불순물 농도를 개략적으로 도시한 도면이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치에 포함되는 기판 및 핀형 패턴의 불순물 농도를 개략적으로 도시한 도면이다.
도 8은 본 발명의 제3 실시예의 변형예에 따른 반도체 장치에 포함되는 기판 및 핀형 패턴의 불순물 농도를 개략적으로 도시한 도면이다.
도 9는 본 발명의 제4 실시예에 따른 반도체 장치에 포함되는 기판 및 핀형 패턴의 불순물 농도를 개략적으로 도시한 도면이다.
도 10은 본 발명의 제4 실시예의 변형예에 따른 반도체 장치에 포함되는 기판 및 핀형 패턴의 불순물 농도를 개략적으로 도시한 도면이다.
도 11 및 도 12는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 13 내지 도 15는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 16은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 17은 도 16의 E - E를 따라서 절단한 단면도이다.
도 18은 도 16의 F - F를 따라서 절단한 단면도이다.
도 19는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 21은 도 16의 G - G 및 H - H를 따라서 절단한 단면도이다.
도 22는 도 21의 Line 2 및 Line 3을 따라서 불순물의 농도를 개략적으로 도시한 도면이다.
도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 24 및 도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A - A를 따라서 절단한 단면도이다. 도 3은 도 1의 B - B를 따라서 절단한 단면도이다. 도 4는 도 1의 C - C를 따라서 절단한 단면도이다. 도 5는 도 3의 Line 1을 따라서 불순물의 농도를 개략적으로 도시한 도면이다.
도 1 내지 도 5를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 열전도층(110)과, 제1 상부 패턴(115)과, 제1 게이트 전극(120)과, 제1 소오스/드레인(130) 등을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 핀형 패턴(F1)은 기판(100)으로부터 돌출되어 있을 수 있다. 기판(100) 상에 형성된 필드 절연막(105)은 제1 핀형 패턴(F1)의 일부를 덮고 있기 때문에, 제1 핀형 패턴(F1)의 적어도 일부는 필드 절연막(105)보다 위로 돌출되어 있을 수 있다. 즉, 제1 핀형 패턴(F1)의 상면 중 일부는 필드 절연막(105)의 상면보다 위로 돌출될 수 있다.
제1 핀형 패턴(F1)은 필드 절연막(105)에 의해 정의될 수 있다. 제1 핀형 패턴(F1)은 제1 방향(X1)을 따라서 연장될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
제1 핀형 패턴(F1)은 기판(100) 상에 순차적으로 적층된 제1 열전도층(110)과 제1 상부 패턴(115)을 포함할 수 있다. 제1 열전도층(110) 및 제1 상부 패턴(115)은 제1 핀형 패턴(F1)과 마찬가지로 제1 방향(X1)을 따라서 연장될 수 있다.
제1 상부 패턴(115)은 핀형 모양 즉, 제1 방향(X1)으로 길게 연장되는 막대기 모양일 수 있다. 또한, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 열전도층(110)은 제1 상부 패턴(115)과 같이, 핀형 모양 즉, 제1 방향(X1)으로 길게 연장되는 막대기 모양일 수 있다.
제1 열전도층(110)은 제1 핀형 패턴(F1)의 하부일 수 있고, 제1 상부 패턴(115)은 제1 핀형 패턴(F1)의 상부일 수 있다. 예를 들어, 제1 상부 패턴(115)은 제1 열전도층(110)과 직접 연결되어 있을 수 있지만, 이에 제한되는 것은 아니다.
제1 상부 패턴(115)의 적어도 일부는 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다.
제1 상부 패턴(115)의 적어도 일부는 예를 들어, 트랜지스터의 채널 영역으로 사용될 수 있다. 또한, 본 발명의 제1 실시예에 따른 반도체 장치(1)가 동작하는 동안, 제1 열전도층(110)은 채널 영역에서 발생하는 열이 기판(100)으로 쉽게 발산될 수 있도록 할 수 있다. 이에 관한 내용은 이 후에 상술하도록 한다.
도 2 내지 도 4에서, 제1 열전도층(110)의 최하부가 제1 핀형 패턴(F1)의 최하부인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 3에서, 필드 절연막(105)은 제1 열전도층(110)의 측벽을 전체적으로 감싸는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 상부 패턴(115)은 제1 부분(115a)과, 제2 부분(115b)을 포함할 수 있다. 제1 상부 패턴의 제2 부분(115b)은 제1 상부 패턴의 제1 부분(115a)을 중심으로, 제1 방향(X1)으로 양측에 배치될 수 있다. 즉, 제1 상부 패턴의 제2 부분(115b)은 제1 상부 패턴의 제1 부분(115a)의 양쪽에 위치할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 기판(100)으로부터 제1 상부 패턴의 제1 부분(115a)의 상면까지의 높이는 기판(100)으로부터 제1 상부 패턴의 제2 부분(115b)의 상면까지의 높이보다 높을 수 있다.
즉, 제1 상부 패턴의 제2 부분(115b)의 상면은 제1 상부 패턴의 제1 부분(115a)의 상면보다 리세스되어 있을 수 있다. 제1 상부 패턴(115)은 제1 상부 패턴의 제2 부분(115b)에 형성된 제1 리세스(135r)를 포함할 수 있다.
제1 핀형 패턴(F1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 핀형 패턴(F1)에 포함되는 제1 열전도층(110)과 제1 상부 패턴(115)은 서로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
제1 핀형 패턴(F1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(F1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(F1)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(F1)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
먼저, 제1 핀형 패턴(F1)에 포함되는 제1 열전도층(110)과 제1 상부 패턴(115)은 서로 동일한 물질을 포함할 수 있다.
일 예로, 제1 핀형 패턴(F1)은 실리콘을 포함할 수 있다. 즉, 제1 핀형 패턴(F1)은 실리콘 핀형 패턴일 수 있다. 다만, 제1 열전도층(110)과 제1 상부 패턴(115)이 실리콘을 포함하지만, 제1 열전도층(110)과 제1 상부 패턴(115)은 서로 다른 열전도도를 가질 수 있다.
제1 열전도층(110)은 제1 상부 패턴(115)보다 높은 열전도도를 가질 수 있다. 제1 열전도층(110) 및 제1 상부 패턴(115)의 포함되는 불순물의 농도 등을 조절함으로써, 동일한 물질을 포함하는 제1 열전도층(110) 및 제1 상부 패턴(115)가 서로 다른 열전도도를 가질 수 있다. 이에 관한 설명은 이후에 설명한다.
또 다른 예로, 제1 핀형 패턴(F1)은 실리콘 게르마늄을 포함할 수 있다. 즉, 제1 핀형 패턴(F1)은 실리콘 핀형 패턴일 수 있다. 여기에서, 제1 열전도층(110) 및 제1 상부 패턴(115)에 포함된 실리콘 게르마늄은 실리콘에 대한 게르마늄의 비율이 실질적으로 동일한 실리콘 게르마늄일 수 있다.
다음으로, 제1 핀형 패턴(F1)에 포함되는 제1 열전도층(110)과 제1 상부 패턴(115)은 서로 다른 물질을 포함할 수 있다.
예를 들어, 제1 상부 패턴(115)은 실리콘을 포함하고, 제1 열전도층(110)은 실리콘 카바이드를 포함할 수 있다. 제1 열전도층(110)과 제1 상부 패턴(115)이 서로 다른 물질을 포함할 경우에도, 제1 열전도층(110)은 제1 상부 패턴(115)보다 높은 열전도도를 가질 수 있다.
제1 열전도층(110)과 제1 상부 패턴(115)은 상술한 것과 다른 서로 다른 물질을 포함할 수 있다. 이와 같은 경우도, 제1 열전도층(110)은 제1 상부 패턴(115)보다 높은 열전도도를 가질 수 있다.
이 후의 설명에서는, 제1 상부 패턴(115)과 제1 열전도층(110)은 동일한 물질을 포함하고, 좀 더 구체적으로 실리콘을 포함하는 것으로 설명한다.
제1 게이트 전극(120)은 제2 방향(Y1)으로 연장되어, 제1 핀형 패턴(F1)과 교차하도록 형성될 수 있다. 제1 게이트 전극(120)은 제1 핀형 패턴(F1) 및 필드 절연막(105) 상에 형성될 수 있다.
제1 게이트 전극(120)은 제1 상부 패턴의 제1 부분(115a) 상에 형성될 수 있다. 제1 게이트 전극(120)은 필드 절연막(105)의 상면보다 돌출된 제1 핀형 패턴(F1)을 감쌀 수 있다.
제1 게이트 전극(120)은 예를 들어, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄화 티타늄 (TiC), 탄화 탄탈륨(TaC), 탄탈륨 탄질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 탄탈륨(Ta), 코발트(Co), 루테듐(Ru), 알루미늄(Al) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(120)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 절연막(122)은 제1 핀형 패턴(F1)과 제1 게이트 전극(120) 사이에 형성될 수 있다. 제1 게이트 절연막(122)은 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(F1)의 프로파일을 따라 형성될 수 있다. 또한, 제1 게이트 절연막(122)은 제1 게이트 전극(120)과 필드 절연막(105) 사이에 배치될 수 있다.
제1 게이트 절연막(122)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전체 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 스페이서(125)는 제2 방향(Y1)으로 연장된 제1 게이트 전극(120)의 측벽 상에 형성될 수 있다. 제1 게이트 스페이서(125)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 탄질화물(SiCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인(130)은 제1 게이트 전극(120)의 양측에 형성될 수 있다. 제1 소오스/드레인(130)은 제1 핀형 패턴(F1) 상에 형성될 수 있다. 예를 들어, 제1 소오스/드레인(130)은 제1 상부 패턴의 제2 부분(115b) 상에 형성될 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 소오스/드레인(130)은 제1 핀형 패턴(F1) 즉, 제1 상부 패턴의 제2 부분(115b)에 형성된 제1 리세스(135r)를 채우는 제1 에피층(135)을 포함할 수 있다. 즉, 제1 소오스/드레인(130)은 제1 상부 패턴의 제2 부분(115b)의 상면 상에 형성되는 제1 에피층(135)을 포함할 수 있다.
제1 에피층(135)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제1 에피층(135)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 4에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
본 발명의 제1 실시예에 따른 반도체 장치(1)가 PMOS 트랜지스터인 경우, 제1 에피층(135)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀형 패턴(F1)(예를 들어, 제1 상부 패턴의 제1 부분(115a))에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 본 발명의 제1 실시예에 따른 반도체 장치(1)가 NMOS 트랜지스터인 경우, 제1 에피층(135)은 제1 핀형 패턴(F1)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 제1 핀형 패턴(F1)이 Si일 때, 제1 에피층(135)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, 실리콘 카바이드)일 수 있다.
또한, 도 2 및 도 4에서 도시하지 않았지만, 본 발명의 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인(130)은 제1 에피층(135) 상에 형성되는 금속 실리사이드층을 더 포함할 수 있다.
도 3 및 도 5를 참고하면, 제1 상부 패턴(115)에 포함된 불순물의 농도는 제1 열전도층(110)에 포함된 불순물의 농도 및 기판(100)에 포함된 불순물의 농도보다 클 수 있다.
또한, 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)에 포함된 불순물의 농도와 다를 수 있다.
기판(100) 등에는 여러 가지 종류의 불순물이 포함되어 있을 수 있다. 하지만, 본 발명의 실시예들에 따른 반도체 장치에 관한 설명에서, "불순물의 농도"는 각 층에 포함되는 n형 불순물 및/또는 p형 불순물의 농도인 것으로 설명한다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 열전도층(110)에 포함된 불순물의 농도는 제1 열전도층(110)의 두께 방향, 즉, 기판(100)의 두께 방향으로 일정할 수 있다.
또한, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)에 포함된 불순물의 농도보다 클 수 있다. 즉, 도 5에서 도시된 것과 같이, 기판(100), 제1 열전도층(110) 및 제1 상부 패턴(115)으로 이동함에 따라, 각각의 층에 포함된 불순물의 농도는 증가할 수 있다.
도 5에서, 기판(100)과 제1 열전도층(110) 사이 및 제1 열전도층(110)과 제1 상부 패턴(115) 사이에서, 불순물의 농도는 불연속적으로 증가하는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 예를 들어, 기판(100)과 제1 열전도층(110) 사이에서, 불순물의 확산 등이 발생함으로써, 기판(100) 및 제1 열전도층(110) 사이의 불순물 농도의 기울기 또는 오르내림(fluctuation)이 있을 수 있다.
일 예로, 제1 상부 패턴(115)과 제1 열전도층(110)은 동일한 도전형을 가질 수 있다. 본 발명의 실시예들에 따른 반도체 장치가 PMOS일 경우, 제1 열전도층(110)과, 채널 영역으로 사용되는 제1 상부 패턴(115)은 n형 반도체층일 수 있다. 이에 반해, 본 발명의 실시예들에 따른 반도체 장치가 NMOS일 경우, 제1 열전도층(110)과, 채널 영역으로 사용되는 제1 상부 패턴(115)은 p형 반도체층일 수 있다.
다른 예로, 제1 상부 패턴(115)과 제1 열전도층(110)은 동일한 도전형을 가질 수 있다. 본 발명의 실시예들에 따른 반도체 장치가 PMOS일 경우, 채널 영역으로 사용되는 제1 상부 패턴(115)은 n형 반도체층이고, 제1 열전도층(110)은 p형 반도체층일 수 있다. 이에 반해, 본 발명의 실시예들에 따른 반도체 장치가 NMOS일 경우, 채널 영역으로 사용되는 제1 상부 패턴(115)은 p형 반도체층이고, 제1 열전도층(110)은 n형 반도체층일 수 있다.
덧붙여, n형 반도체층의 경우, n형 반도체층은 n형 불순물만을 포함할 수도 있지만, n형 불순물 및 p형 불순물을 모두 포함할 수도 있다. 즉, 반도체층 내에서, n형 불순물의 농도가 p형 불순물의 농도보다 클 경우, 반도체층은 n형 반도체층일 수 있다.
따라서, 제1 상부 패턴(115)과 제1 열전도층(110)이 모두 p형 반도체층일 경우, 제1 상부 패턴(115)과 제1 열전도층(110)은 각각 p형 불순물만을 포함하거나, p형 불순물 및 n형 불순물을 모두 포함할 수도 있다. 이에 반해, 제1 상부 패턴(115)과 제1 열전도층(110)이 모두 n형 반도체층일 경우, 제1 상부 패턴(115)과 제1 열전도층(110)은 각각 n형 불순물만을 포함하거나, n형 불순물 및 p형 불순물을 모두 포함할 수도 있다.
먼저, 불순물의 농도에 따른 반도체층의 열전도도는 다음과 같을 수 있다.
반도체층에서 발생되는 열은 반도체층을 이루는 물질의 격자 진동인 포논(phonon)에 영향을 받을 수 있다. 즉, 반도체층을 이루는 물질의 격자 진동에 영향을 주는 요인이 있을 경우, 반도체층의 열전도도는 변할 수 있다.
만약, 특정한 도전형을 갖는 반도체층으로 만들기 위해, 반도체층에 불순물을 도핑 또는 주입 등을 할 경우, 불순물의 농도에 따라 반도체층의 열전도도는 변할 수 있다.
예를 들어, 반도체층에 포함되는 불순물은 반도체 물질의 격자 진동을 방해하는 요인으로 작용될 수 있다. 즉, 반도체층에 포함된 불순물에 의해, 포논 산란(phonon scattering)이 발생할 수 있다.
따라서, 반도체층에 포함된 불순물의 농도가 증가함에 따라, 포논 산란은 더 크게 발생된다. 그러므로, 반도체층에 포함된 불순물의 농도가 증가함에 따라, 반도체층의 열전도도는 감소할 수 있다.
FINFET의 채널 영역에서 발생되는 열이 빠져나갈 수 있는 경로는 planar 트랜지스터의 채널 영역에서 발생되는 열이 빠져나가는 경로보다 좁게 된다. 즉, FINFET의 경우, 채널 영역에서 발생되는 열이 빠져나갈 수 있는 경로는 핀형 패턴의 폭에 국한되기 때문에, FINFET은 채널 영역에서 발생되는 열(즉, self-heating)에 취약할 수도 있다.
하지만, 본 발명의 실시예들에 따른 반도체 장치와 같이, 기판(100)과 트랜지스터의 채널 영역으로 사용되는 제1 상부 패턴(115) 사이에, 열전도도가 높은 제1 열전도층(110)을 개재함으로써, 제1 상부 패턴(115)에서 발생되는 열을 기판(100)으로 효율적으로 발산시킬 수 있다.
다시 말하면, 본 발명의 실시예들에 따른 반도체 장치에서, 제1 상부 패턴(115)보다 낮은 불순물 농도를 갖는 제1 열전도층(110)을 제1 상부 패턴(115)의 하부에 배치함으로써, 제1 상부 패턴(115)에서 발생되는 열을 기판(100)으로 효율적으로 발산시킬 수 있다. 이를 통해, 반도체 장치의 동작 성능 및 신뢰성을 개선할 수 있다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치에 포함되는 기판 및 핀형 패턴의 불순물 농도를 개략적으로 도시한 도면이다. 도 7은 본 발명의 제3 실시예에 따른 반도체 장치에 포함되는 기판 및 핀형 패턴의 불순물 농도를 개략적으로 도시한 도면이다. 도 8은 본 발명의 제3 실시예의 변형예에 따른 반도체 장치에 포함되는 기판 및 핀형 패턴의 불순물 농도를 개략적으로 도시한 도면이다. 도 9는 본 발명의 제4 실시예에 따른 반도체 장치에 포함되는 기판 및 핀형 패턴의 불순물 농도를 개략적으로 도시한 도면이다. 도 10은 본 발명의 제4 실시예의 변형예에 따른 반도체 장치에 포함되는 기판 및 핀형 패턴의 불순물 농도를 개략적으로 도시한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 6 내지 도 10은 각각 도 3의 Line 1을 따라서 불순물의 농도를 개략적으로 도시한 도면이다.
도 6을 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 제1 열전도층(110)에 포함된 불순물의 농도는 제1 열전도층(110)의 두께 방향, 즉, 기판(100)의 두께 방향으로 일정할 수 있다. 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)에 포함된 불순물의 농도보다 작을 수 있다.
또한, 제1 상부 패턴(115)에 포함된 불순물의 농도는 제1 열전도층(110)에 포함된 불순물의 농도보다 클 수 있다.
따라서, 제1 열전도층(110)에 포함된 불순물의 농도는 제1 상부 패턴(115)에 포함된 불순물의 농도 및 기판(100)에 포함된 불순물의 농도보다 작을 수 있다.
덧붙여, 제1 열전도층(110)은 예를 들어, 언도프(un-doped) 반도체 패턴일 수 있지만, 이에 제한되는 것은 아니다.
여기에서, "언도프 상태"는 반도체 장치를 제조하는 제작자가 의도적으로 도핑 또는 주입한 불순물이 제1 열전도층(110)에 포함되지 않는다는 것을 의미하는 것이지, 제1 열전도층(110)에 불순물이 포함되지 않는다는 것을 의미하는 것은 아니다.
즉, 제1 열전도층(110)은 기판(100) 또는 제1 상부 패턴(115)으로부터 확산 등에 의해 이동한 불순물을 포함할 수 있음은 물론이다.
도 7을 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제1 열전도층(110)에 포함된 불순물의 농도는 제1 열전도층(110)의 두께 방향, 즉, 기판(100)의 두께 방향을 따라 변할 수 있다.
예를 들어, 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)으로부터 멀어짐에 따라 증가할 수 있다. 제1 열전도층(110)에 포함된 불순물의 농도는 제1 열전도층(110)의 최하부에서 제1 열전도층(110)의 최상부로 이동함에 따라 연속적으로 증가할 수 있다.
도 7에서, 제1 열전도층(110)에 포함된 불순물의 농도 프로파일은 선형적으로 변하는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)의 두께 방향에 따라 변화하지만, 제1 열전도층(110)에 포함된 불순물의 농도는 제1 상부 패턴(115)에 포함된 불순물의 농도보다 작거나 같고, 기판(100)에 포함된 불순물의 농도보다 크거나 같은 수 있다.
즉, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)에 포함된 불순물의 농도보다 작지 않고, 제1 상부 패턴(115)에 포함된 불순물의 농도보다 크기 않을 수 있다.
제1 열전도층(110)의 중앙 부근에서의 불순물의 농도는 기판(100)에 포함된 불순물의 농도보다 크고, 제1 상부 패턴(115)에 포함된 불순물의 농도보다 작을 수 있다.
도 7에서, 기판(100)과 제1 열전도층(110) 사이 및 제1 열전도층(110)과 제1 상부 패턴(115) 사이에서, 불순물의 농도가 연속적인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 제1 열전도층(110)의 최하부에서의 불순물의 농도는 기판(100)에 포함된 불순물의 농도보다 크거나, 제1 열전도층(110)의 최상부에서의 불순물의 농도는 제1 상부 패턴(115)에 포함된 불순물의 농도보다 작을 수 있다.
제1 열전도층(110)에 포함된 불순물의 농도가 기판(100)에서 멀어짐에 따라 증가함으로써, 반도체 장치에서 펀치 쓰루(punch through) 현상이 발생하는 것을 경감시킬 수 있을 뿐만 아니라, 반도체 장치의 채널 영역에서 발생되는 열을 기판(100)으로 효율적으로 발산시킬 수도 있다.
도 8을 참고하면, 본 발명의 제3 실시예의 변형예에 따른 반도체 장치(3a)에서, 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)에서 멀어짐에 따라 계단 형태로 증가할 수 있다.
다시 말하면, 제1 열전도층(110)은 서로 다른 불순물의 농도를 갖는 복수의 열전도층을 가질 수 있다. 이에 따라, 제1 상부 패턴(115)에 보다 근접한 상부 열전도층은 제1 상부 패턴(115)에서 좀 더 멀리 떨어진 하부 열전도층보다 불순물의 농도가 클 수 있다.
도 9를 참고하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 제1 열전도층(110)에 포함된 불순물의 농도는 제1 열전도층(110)의 두께 방향, 즉, 기판(100)의 두께 방향을 따라 변할 수 있고, 제1 열전도층(110)은 기판(100)보다 불순물 농도가 작은 부분을 포함할 수 있다.
예를 들어, 제1 열전도층(110)은 기판(100)과 인접하는 부분에 언도프 반도체 영역을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)으로부터 멀어짐에 따라 증가할 수 있다. 제1 열전도층(110)에 포함된 불순물의 농도는 제1 열전도층(110)의 최하부에서 제1 열전도층(110)의 최상부로 이동함에 따라 연속적으로 증가할 수 있다.
제1 열전도층(110)의 최하부에서, 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)에 포함된 불순물의 농도보다 작을 수 있다. 또한, 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)의 두께 방향에 따라 변화하지만, 제1 열전도층(110)에 포함된 불순물의 농도는 제1 상부 패턴(115)에 포함된 불순물의 농도보다 작거나 같을 수 있다.
도 9에서, 제1 열전도층(110)의 중앙 부근에서의 불순물의 농도는 기판(100)에 포함된 불순물의 농도보다 큰 것으로 도시하였지만, 이에 제한되는 것은 아니다.
덧붙여, 도 9에서, 제1 열전도층(110)에 포함된 불순물의 농도 프로파일은 선형적으로 변하는 것으로 도시하고, 기판(100)과 제1 열전도층(110) 사이에서, 불순물의 농도가 불연속적인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 10을 참고하면, 본 발명의 제4 실시예의 변형예에 따른 반도체 장치(4a)에서, 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)에서 멀어짐에 따라 계단 형태로 증가할 수 있다.
제1 열전도층(110)은 서로 다른 불순물의 농도를 갖는 복수의 열전도층을 가질 수 있다. 예를 들어, 제1 열전도층(110)에서, 기판(100)보다 불순물의 농도가 낮은 열전도층은 기판(100)에 최인접하는 영역에 배치되고, 기판(100)보다 불순물의 농도가 큰 열전도층은 제1 상부 패턴(115)에 인접하는 영역에 배치될 수 있다.
제1 열전도층(110)에서, 기판(100)보다 불순물의 농도가 낮은 열전도층은 예를 들어, 언도프 반도체 에피층을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 11 및 도 12는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 11은 도 1의 A - A를 따라서 절단한 단면도이고, 도 12는 도 1의 C - C를 따라서 절단한 단면도이다.
도 11 및 도 12를 참고하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 제1 소오스/드레인(130)은 제1 핀형 패턴(F1)의 프로파일을 따라서 형성되는 제1 에피층(135)을 포함할 수 있다.
제1 에피층(135)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(F1)의 측벽 및 상면 상에 형성될 수 있다.
제1 상부 패턴(115)이 실시콘을 포함하는 패턴일 경우, 제1 에피층(135)은 예를 들어, 실리콘, 실리콘 게르마늄, 게르마늄, 실리콘 카바이드 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 11에서, 제1 상부 패턴의 제2 부분(115b)의 상면은 제1 상부 패턴의 제1 부분(115a)의 상면과 동일 평면상에 놓이는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 상부 패턴의 제2 부분(115b)이 제1 상부 패턴의 제1 부분(115a)보다 리세스되어 있을 수 있다. 다만, 제1 소오스/드레인(130)이 형성되는 제1 핀형 패턴(F1)의 일부는 필드 절연막(105)의 상면보다 위로 돌출될 수 있고, 제1 에피층(135)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(F1)의 프로파일을 따라 형성될 수 있다.
도 13 내지 도 15는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 13은 도 1의 A - A를 따라서 절단한 단면도이고, 도 14는 도 1의 B - B를 따라서 절단한 단면도이고, 도 15는 도 1의 C - C를 따라서 절단한 단면도이다.
도 13 내지 도 15를 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 제1 열전도층(110)은 제1 베이스층(111)과 제1 돌출 패턴(112)을 포함할 수 있다.
제1 베이스층(111)은 서로 마주하는 일면과 타면을 포함할 수 있다. 제1 베이스층(111)의 일면은 기판(100)을 마주볼 수 있다. 제1 돌출 패턴(112)은 제1 베이스층(111)으로부터 돌출되어 있을 수 있고, 좀 더 구체적으로, 제1 베이스층(111)의 타면으로부터 돌출되어 있을 수 있다. 제1 돌출 패턴(112)은 제1 베이스층(111)으로부터 기판(100)과 멀어지는 방향으로 돌출되어 있다.
제1 베이스층(111)은 제1 돌출 패턴(112)과 직접 연결되어 있을 수 있다. 제1 돌출 패턴(112)은 제1 베이스층(111) 바로 위에 위치할 수 있다. 즉, 제1 베이스층(111)과 제1 돌출 패턴(112)은 통합 구조(integral structure)일 수 있다.
도 1 및 도 14에서, 제1 돌출 패턴(112)은 제1 베이스층(111)의 일부로부터 돌출되므로, 제1 베이스층(111)의 제2 방향(Y1)으로의 폭은 제1 돌출 패턴의 제2 방향(Y1)으로의 폭보다 크다.
본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 제1 핀형 패턴(F1)은 제1 열전도층(110) 중 일부만을 포함할 수 있다. 구체적으로, 제1 돌출 패턴(112)은 제1 핀형 패턴(F1)에 포함되지만, 제1 베이스층(111)은 제1 핀형 패턴(F1)에 포함되지 않을 수 있다.
다시 말하면, 제1 베이스층(111)은 제1 핀형 패턴(F1)과 기판(100) 사이에 개재되는 삽입층일 수 있다. 제1 핀형 패턴(F1)은 제1 베이스층(111)으로부터 돌출되어 있을 수 있다.
제1 핀형 패턴(F1)을 정의하는 필드 절연막(105)은 제1 베이스층(111) 상에 형성될 수 있다. 따라서, 제1 핀형 패턴(F1)에 포함되는 제1 돌출 패턴(112)의 측벽은 전체적으로 필드 절연막(105)에 의해 감싸일 수 있다. 제1 상부 패턴(115)은 제1 돌출 패턴(112) 상에 배치될 수 있다.
도 14에서, 기판(100), 제1 열전도층(110) 및 제1 상부 패턴(115)에 포함된 불순물의 농도 프로파일은 도 5 내지 도 10 중 어느 하나일 수 있고, 도 5 내지 도 10에 관한 설명이 원용될 수 있으므로, 간략하게 설명한다.
도 5 및 도 6에서, 제1 열전도층(110)에 포함된 불순물의 농도는 제1 열전도층(110)의 두께 방향으로 일정할 수 있다. 제1 열전도층(110)에 포함된 불순물의 농도는 제1 상부 패턴(115)에 포함된 불순물의 농도보다 작을 수 있다. 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)에 포함된 불순물의 농도와 다를 수 있다.
이에 따라, 제1 베이스층(111)에 포함된 불순물의 농도 및 제1 돌출 패턴(112)에 포함된 불순물의 농도는 실질적으로 동일할 수 있다.
또한, 제1 베이스층(111)에 포함된 불순물의 농도 및 제1 돌출 패턴(112)에 포함된 불순물의 농도는 기판(100)에 포함된 불순물의 농도와 다르고, 제1 상부 패턴(115)에 포함된 불순물의 농도보다 작을 수 있다.
제1 열전도층(110)이 언도프 에피층일 경우, 제1 베이스층(111)도 언도프 반도체 영역을 포함할 수 있다.
도 7 내지 도 10에서, 제1 열전도층(110)에 포함된 불순물의 농도는 제1 열전도층(110)의 두께 방향, 즉, 기판(100)의 두께 방향을 따라 변할 수 있다. 예를 들어, 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)으로부터 멀어짐에 따라 증가할 수 있다.
이에 따라, 제1 베이스층(111) 및 제1 돌출 패턴(112)에 포함된 불순물의 농도는 기판(100)으로 멀어짐에 따라 증가할 수 있다.
제1 열전도층(110)에 포함된 불순물의 농도는 제1 열전도층(110)의 두께 방향을 따라 변하므로, 제1 베이스층(111)에 포함된 불순물의 농도는 제1 돌출 패턴(112)에 포함된 불순물의 농도와 다를 수 있다. 다만, 제1 베이스층(111) 및 제1 돌출 패턴(112)은 서로 동일한 불순물을 포함할 수 있다.
제1 베이스층(111)은 제1 돌출 패턴(112)보다 제1 상부 패턴(115)으로부터 더 멀리 이격되어 있으므로, 제1 베이스층(111)에 포함된 불순물의 농도는 제1 상부 패턴(115)에 포함된 불순물의 농도보다 작다.
덧붙여, 제1 열전도층(110)이 기판(100)보다 불순물 농도가 작은 부분을 포함할 경우, 제1 베이스층(111)은 제1 돌출 패턴(112)보다 기판(100)에 인접하여 있으므로, 제1 베이스층(111)은 기판(100)보다 불순물 농도가 작은 부분을 포함할 수 있다.
제1 열전도층(110)이 언도프 영역을 포함할 경우, 제1 베이스층(111)은 언도프 반도체 영역을 포함할 수 있다.
제1 열전도층(110)은 제1 핀형 패턴(F1)과 기판(100) 사이에 개재되는 제1 베이스층(111)을 포함하므로, 채널 영역으로 사용될 수 있는 제1 상부 패턴(115)에서 발생되는 열을 기판(100)으로 효율적으로 방출시킬 수 있다.
다시 말하면, 채널 영역에서 발생되는 열은 제1 돌출 패턴(112)을 지나 제1 베이스층(111)에 이르게 된다. 이 때, 채널 영역에서 발생되는 열은 제1 베이스층(111)보다 더 큰 폭을 갖는 제1 베이스층(111)을 만나게 된다. 이를 통해, 제1 돌출 패턴(112)을 지나온 열이 방출될 수 있는 면적이 증가하게 된다. 열이 방출되는 양은 열을 방출하는 열전도층의 면적에 영향을 받게 되므로, 채널 영역으로 사용될 수 있는 제1 상부 패턴(115)에서 발생되는 열을 기판(100)으로 보다 효율적으로 방출시킬 수 있다.
도 16은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 17은 도 16의 E - E를 따라서 절단한 단면도이다. 도 18은 도 16의 F - F를 따라서 절단한 단면도이다.
참고적으로, 도 16의 D - D를 따라서 절단한 단면도는 도면 부호를 제외하고 도 2와 실질적으로 유사할 수 있다.
도 16 내지 도 18을 참고하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)는 제2 열전도층(210)과, 제2 상부 패턴(215)과, 제3 상부 패턴(216)과, 제2 게이트 전극(220) 등을 포함할 수 있다.
제2 열전도층(210)은 기판(100) 상에 형성될 수 있다. 제2 열전도층(210)은 제2 베이스층(211)과, 제2 돌출 패턴(212)과, 제3 돌출 패턴(213)을 포함할 수 있다.
제2 돌출 패턴(212) 및 제3 돌출 패턴(213)은 제2 베이스층(211)으로부터 돌출되어 있을 수 있다. 제2 돌출 패턴(212) 및 제3 돌출 패턴(213)은 각각 제2 베이스층(211)으로부터 기판과 멀어지는 방향으로 돌출되어 있을 수 있다.
제2 베이스층(211)은 제2 돌출 패턴(212) 및 제3 돌출 패턴(213)과 직접 연결되어 있을 수 있다. 제2 돌출 패턴(212) 및 제3 돌출 패턴(213)은 각각 제2 베이스층(211) 바로 위에 위치할 수 있다. 제2 돌출 패턴(212) 및 제3 돌출 패턴(213)은 각각 제1 방향(X1)을 따라서 연장될 수 있다.
제2 상부 패턴(215)은 제2 열전도층(210) 즉, 제2 돌출 패턴(212) 상에 형성되고, 제3 상부 패턴(216)은 제3 상부 패턴(216) 상에 형성될 수 있다. 제2 상부 패턴(215) 및 제3 상부 패턴(216)은 각각 제1 방향(X1)을 따라서 연장될 수 있다.
예를 들어, 제2 상부 패턴(215)은 제2 돌출 패턴(212)과 직접 연결되고, 제3 상부 패턴(216)은 제3 돌출 패턴(213)과 직접 연결되어 있을 수 있지만, 이에 제한되는 것은 아니다.
본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 제2 핀형 패턴(F2)은 제2 상부 패턴(215)과 제2 돌출 패턴(212)을 포함하고, 제3 핀형 패턴(F3)은 제3 상부 패턴(216)과 제3 돌출 패턴(213)을 포함할 수 있다. 제2 베이스층(211)은 제2 핀형 패턴(F2) 및 제3 핀형 패턴(F3)에 포함되지 않을 수 있다.
필드 절연막(105)은 제2 핀형 패턴(F2) 및 제3 핀형 패턴(F3)을 정의할 수 있다. 필드 절연막(105)은 제2 베이스층(211) 상에 형성될 수 있다. 따라서, 필드 절연막(105)은 제2 돌출 패턴(212) 및 제3 돌출 패턴(213)의 측벽을 전체적으로 감쌀 수 있다.
제2 핀형 패턴(F2) 및 제3 핀형 패턴(F3)의 적어도 일부는 필드 절연막(105)의 상면보다 위로 돌출되므로, 제2 상부 패턴(215)의 적어도 일부 및 제3 상부 패턴(216)의 적어도 일부는 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다.
제2 게이트 전극(220)은 제2 방향(Y1)으로 연장되어, 제2 핀형 패턴(F2) 및 제3 핀형 패턴(F3)과 교차하도록 형성될 수 있다. 제2 게이트 전극(220)은 제2 핀형 패턴(F2)과, 제3 핀형 패턴(F3)과, 필드 절연막(105) 상에 형성될 수 있다.
제2 게이트 전극(220)은 필드 절연막(105)의 상면보다 돌출된 제2 핀형 패턴(F2) 및 제3 핀형 패턴(F3)을 감쌀 수 있다.
제2 게이트 절연막(222)은 제2 핀형 패턴(F2)과 제2 게이트 전극(220) 사이 및 제3 핀형 패턴(F3)과 제2 게이트 전극(220) 사이에 형성될 수 있다. 제2 게이트 절연막(222)은 필드 절연막(105)보다 위로 돌출된 제2 핀형 패턴(F2) 및 제3 핀형 패턴(F3)의 프로파일을 따라 형성될 수 있다. 또한, 제2 게이트 절연막(222)은 제2 게이트 전극(220)과 필드 절연막(105) 사이에 배치될 수 있다.
제2 소오스/드레인(230)은 제2 게이트 전극(220)의 양측에, 제2 핀형 패턴(F2) 상에 형성될 수 있다. 제3 소오스/드레인(240)은 제2 게이트 전극(220)의 양측에, 제3 핀형 패턴(F3) 상에 형성될 수 있다.
도 18에서, 제2 소오스/드레인(230)은 제2 핀형 패턴(F2) 내에 형성된 제2 리세스(235r)를 채우는 제2 에피층(235)을 포함하고, 제3 소오스/드레인(240)은 제3 핀형 패턴(F3) 내에 형성된 제3 리세스(245r)를 채우는 제3 에피층(245)을 포함하는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
즉, 제2 에피층(235) 및 제3 에피층(245)은 도 12에서 도시된 제1 에피층(135)과 같은 형상을 할 수 있음은 물론이다.
제2 핀형 패턴(F2) 및 제3 핀형 패턴(F3)에 관한 설명은 전술한 제1 핀형 패턴(F1)에 관한 설명과 유사하고, 제2 게이트 전극(220) 및 제2 게이트 절연막(222)에 관한 설명은 전술한 제1 게이트 전극(120) 및 제1 게이트 절연막(122)에 관한 설명과 유사할 수 있으므로, 이하 생략한다. 또한 제2 소오스/드레인(230) 및 제3 소오스/드레인(240)에 관한 설명은 전술한 제1 소오스/드레인(130)에 관한 설명과 유사하므로, 생략한다.
도 17에서, 기판(100), 제2 베이스층(211), 제2 돌출 패턴(212) 및 제2 상부 패턴(215)에 포함된 불순물의 농도 프로파일은 도 5 내지 도 10 중 어느 하나일 수 있고, 도 5 내지 도 10에 관한 설명이 원용될 수 있으므로, 간략하게 설명한다.
또한, 제3 돌출 패턴(213) 및 제3 상부 패턴(216)에 포함된 불순물의 농도 프로파일은 제2 돌출 패턴(212) 및 제2 상부 패턴(215)에 포함된 불순물의 농도 프로파일과 실질적으로 동일할 수 있다.
도 5 및 도 6에서, 제2 열전도층(210)에 포함된 불순물의 농도는 제2 열전도층(210)의 두께 방향으로 일정할 수 있다. 기판(100)에 포함된 불순물의 농도 및 제2 열전도층(210)에 포함된 불순물의 농도는 제2 상부 패턴(215)에 포함된 불순물의 농도보다 작을 수 있다.
제2 열전도층(210)에 포함된 불순물의 농도는 기판(100)에 포함된 불순물의 농도와 다를 수 있다. 또한, 제2 베이스층(211)에 포함된 불순물의 농도 및 제2 돌출 패턴(212)에 포함된 불순물의 농도는 실질적으로 동일할 수 있다.
이에 따라, 제2 베이스층(211)에 포함된 불순물의 농도 및 제2 돌출 패턴(212)에 포함된 불순물의 농도는 기판(100)에 포함된 불순물의 농도와 다르고, 제2 상부 패턴(215)에 포함된 불순물의 농도보다 작을 수 있다.
제2 열전도층(210)이 언도프 에피층일 경우, 제2 베이스층(211)도 언도프 반도체 영역을 포함할 수 있다.
도 7 내지 도 10에서, 제2 열전도층(210)에 포함된 불순물의 농도는 제2 열전도층(210)의 두께 방향, 즉, 기판(100)의 두께 방향을 따라 변할 수 있다. 예를 들어, 제2 열전도층(210)에 포함된 불순물의 농도는 기판(100)으로부터 멀어짐에 따라 증가할 수 있다.
이에 따라, 제2 베이스층(211) 및 제2 돌출 패턴(212)에 포함된 불순물의 농도는 기판(100)으로 멀어짐에 따라 증가할 수 있다.
제2 열전도층(210)에 포함된 불순물의 농도는 제2 열전도층(210)의 두께 방향을 따라 변하므로, 제2 베이스층(211)에 포함된 불순물의 농도는 제2 돌출 패턴(212)에 포함된 불순물의 농도와 다를 수 있다. 다만, 제2 베이스층(211) 및 제2 돌출 패턴(212)은 서로 동일한 불순물을 포함할 수 있다.
제2 베이스층(211)은 제2 돌출 패턴(212)보다 제2 상부 패턴(215)으로부터 더 멀리 이격되어 있으므로, 제2 베이스층(211)에 포함된 불순물의 농도는 제2 상부 패턴(215)에 포함된 불순물의 농도보다 작다.
덧붙여, 제2 열전도층(210)이 기판(100)보다 불순물 농도가 작은 부분을 포함할 경우, 제2 베이스층(211)은 제2 돌출 패턴(212)보다 기판(100)에 인접하여 있으므로, 제2 베이스층(211)은 기판(100)보다 불순물 농도가 작은 부분을 포함할 수 있다.
제2 열전도층(210)이 언도프 영역을 포함할 경우, 제2 베이스층(211)은 언도프 반도체 영역을 포함할 수 있다.
도 19는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 16 내지 도 18을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 19는 도 16의 F - F를 따라서 절단한 단면도이다.
도 19를 참고하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)에서, 제2 에피층(235)과 제3 에피층(245)은 서로 간에 접촉할 수 있다.
제2 소오스/드레인(230)과 제3 소오스/드레인(240) 사이에 에어갭(185)가 배치될 수 있다.
도 20은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 21은 도 16의 G - G 및 H - H를 따라서 절단한 단면도이다. 도 22는 도 21의 Line 2 및 Line 3을 따라서 불순물의 농도를 개략적으로 도시한 도면이다.
참고적으로, 도 21는 도 14와 유사한 단면을 보여주고 있지만, 도 3과 같은 단면을 가질 수 있음은 물론이다.
도 20 및 도 21을 참고하면, 본 발명의 제9 실시예에 따른 반도체 장치(9)은 제3 열전도층(310)과, 제4 상부 패턴(315)과, 제3 게이트 전극(320)과, 제4 열전도층(410)과, 제5 상부 패턴(415)과, 제4 게이트 전극(420) 등을 포함할 수 있다.
기판(100)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
본 발명의 제9 실시예에 따른 반도체 장치에서, 기판의 제1 영역(I) 및 기판의 제2 영역(II)은 서로 다른 도전형의 트랜지스터가 형성되는 영역일 수 있다. 즉, 기판의 제1 영역(I)이 N형 트랜지스터가 형성되는 영역이면, 기판의 제2 영역(II)은 P형 트랜지스터가 형성되는 영역일 수 있다. 반대로, 기판의 제1 영역(I)이 P형 트랜지스터가 형성되는 영역이면, 기판의 제2 영역(II)은 N형 트랜지스터가 형성되는 영역일 수 있다.
이하에서, 기판의 제1 영역(I) 및 기판의 제2 영역(II)은 서로 다른 도전형의 트랜지스터가 형성되는 영역으로 설명한다.
기판(100)의 제1 영역(I)에 제1 트랜지스터(301)가 형성될 수 있다. 제1 트랜지스터(301)는 제3 열전도층(310)과, 제4 상부 패턴(315)과, 제3 게이트 전극(320) 등을 포함할 수 있다.
제3 열전도층(310)은 기판(100) 상에 형성될 수 있다. 제3 열전도층(310)은 제3 베이스층(311)과, 제4 돌출 패턴(312)을 포함할 수 있다.
제4 돌출 패턴(312)은 제3 베이스층(311)으로부터 돌출되어 있을 수 있다. 또한, 제4 돌출 패턴(312)은 제3 베이스층(311)과 직접 연결되어 있을 수 있다. 제4 돌출 패턴(312)은 제3 베이스층(311) 바로 위에 위치할 수 있다. 제4 돌출 패턴(312)은 제3 방향(X2)을 따라서 연장될 수 있다.
제4 상부 패턴(315)은 제3 열전도층(310) 상에 형성될 수 있다. 좀 더 구체적으로, 제4 상부 패턴(315)은 제4 돌출 패턴(312) 상에 형성될 수 있다. 제4 상부 패턴(315)은 제4 돌출 패턴(312)과 같이, 제3 방향(X2)을 따라서 연장될 수 있다. 제4 상부 패턴(315)은 제4 돌출 패턴(312)과 직접 연결되어 있을 수 있지만, 이에 제한되는 것은 아니다.
제4 핀형 패턴(F4)은 제4 상부 패턴(315)과 제4 돌출 패턴(312)을 포함할 수 있다. 예를 들어, 제4 상부 패턴(315)과 제3 열전도층(310)은 동일한 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
필드 절연막(105)은 제4 핀형 패턴(F4)을 정의할 수 있다. 필드 절연막(105)은 제3 베이스층(311) 상에 형성될 수 있다. 예를 들어, 필드 절연막(105)은 제4 돌출 패턴(312)의 측벽을 전체적으로 감쌀 수 있다.
제4 핀형 패턴(F4)의 적어도 일부는 필드 절연막(105)의 상면보다 위로 돌출되므로, 제4 상부 패턴(315)의 적어도 일부는 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다.
제3 게이트 전극(320)은 제4 방향(Y2)으로 연장되어, 제4 핀형 패턴(F4)과 교차하도록 형성될 수 있다. 제3 게이트 전극(320)은 제4 핀형 패턴(F4)과, 필드 절연막(105) 상에 형성될 수 있다.
기판(100)의 제2 영역(II)에 제2 트랜지스터(401)가 형성될 수 있다. 제2 트랜지스터(401)는 제4 열전도층(410)과, 제5 상부 패턴(415)과, 제4 게이트 전극(420) 등을 포함할 수 있다.
제2 트랜지스터(401)의 구성 요소에 관한 설명은 제1 트랜지스터(301)의 구성 요소에 관한 설명과 유사하므로, 생략한다.
도 22를 참고하면, 제4 상부 패턴(315)에 포함된 불순물의 농도는 제3 열전도층(310)에 포함된 불순물의 농도 및 기판(100)에 포함된 불순물의 농도보다 클 수 있다. 제3 열전도층(310)에 포함된 불순물의 농도는 기판(100)에 포함된 불순물의 농도와 다를 수 있다.
또한, 제5 상부 패턴(415)에 포함된 불순물의 농도는 제4 열전도층(410)에 포함된 불순물의 농도 및 기판(100)에 포함된 불순물의 농도보다 클 수 있다. 제4 열전도층(410)에 포함된 불순물의 농도는 기판(100)에 포함된 불순물의 농도와 다를 수 있다.
덧붙여, 본 발명의 제9 실시예에 따른 반도체 장치(9)에서, 제3 열전도층(310)에 포함된 불순물의 농도 프로파일은 제4 열전도층(410)에 포함된 불순물의 농도 프로파일과 다를 수 있다.
여기에서, "농도 프로파일이 다르다"라는 것은 단순한 불순물 농도의 크기뿐만 아니라, 포함된 불순물의 종류가 다를 수 있음을 의미할 수 있다. 또한, "농도 프로파일이 다르다"라는 것은 열전도층에 포함된 불순물의 분포 모양(도 7 내지 도 10 참고)도 다를 수 있음을 의미한다.
예를 들어, 제3 열전도층(310)에 포함된 불순물의 농도는 제3 열전도층(310)의 두께 방향으로 일정하고, 제4 열전도층(410)에 포함된 불순물의 농도는 제4 열전도층(410)의 두께 방향으로 일정할 수 있다.
이때, PMOS는 NMOS보다 열에 좀 더 취약할 수 있으므로, 제3 열전도층(310)에 포함된 불순물의 농도보다 제4 열전도층(410)에 포함된 불순물의 농도를 작게 할 수 있다. 이를 통해, 제4 열전도층(410)의 열전도도를 제3 열전도층(310)의 열전도도보다 크게 해줄 수 있다.
다만, 설명의 편의성을 위해, 제3 열전도층(310)에 포함된 불순물의 농도가 제4 열전도층(410)에 포함된 불순물의 농도가 도 5와 같은 모양을 가지면서 다른 것으로 설명하였지만, 이에 제한되는 것은 아니다. 제3 열전도층(310)에 포함된 불순물의 농도 프로파일 및 제4 열전도층(410)에 포함된 불순물의 농도 프로파일은 각각 도 5 내지 도 10과 같은 모양을 가질 수 있음은 물론이다.
또한, 제3 열전도층(310) 및 제4 열전도층(410)이 서로 다른 물질을 포함하고 있을 수도 있다.
도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 23을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 24 및 도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 24는 태블릿 PC이고, 도 25는 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~9) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110, 210, 310, 410: 열전도층
120, 220, 320, 420: 게이트 전극 130, 230, 240: 소오스/드레인
115, 215, 216, 315, 415: 상부 패턴
F1, F2, F3, F4, F5: 핀형 패턴

Claims (20)

  1. 기판 상에 순차적으로 적층된 제1 하부 패턴과 제1 상부 패턴을 포함하는 제1 핀형 패턴으로, 상기 제1 상부 패턴은 제1 부분과, 상기 제1 부분의 양측에 배치되는 제2 부분을 포함하는 제1 핀형 패턴;
    상기 제1 부분 상에, 상기 제1 핀형 패턴과 교차하는 게이트 전극; 및
    상기 제2 부분 상의 소오스/드레인을 포함하고,
    상기 제1 상부 패턴에 포함된 불순물의 농도는 상기 제1 하부 패턴에 포함된 불순물의 농도 및 상기 기판에 포함된 불순물의 농도보다 크고,
    상기 제1 하부 패턴에 포함된 불순물의 농도는 상기 기판에 포함된 불순물의 농도와 다른 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 하부 패턴에 포함된 불순물의 농도는 상기 제1 하부 패턴의 두께 방향으로 일정한 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 하부 패턴에 포함된 불순물의 농도는 상기 기판에 포함된 불순물의 농도보다 큰 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 하부 패턴은 언도프(un-doped) 반도체 패턴을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 하부 패턴에 포함된 불순물의 농도는 상기 제1 하부 패턴의 두께 방향을 따라 변하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 하부 패턴에 포함된 불순물의 농도는 상기 기판으로부터 멀어짐에 따라 증가하는 반도체 장치.
  7. 제5 항에 있어서,
    상기 제1 하부 패턴은 상기 기판보다 불순물 농도가 작은 부분을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 하부 패턴은 언도프 영역을 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 기판과 상기 제1 핀형 패턴 사이에, 상기 제1 하부 패턴과 직접 연결되고, 두께 방향으로 일정한 불순물 농도를 갖는 삽입층을 더 포함하고,
    상기 삽입층에 포함된 불순물의 농도는 상기 기판에 포함된 불순물의 농도와 다르고,
    상기 삽입층에 포함된 불순물의 농도는 상기 제1 상부 패턴에 포함된 불순물의 농도보다 작고,
    상기 삽입층에 포함된 불순물의 농도는 상기 제1 하부 패턴에 포함된 불순물의 농도와 실질적으로 동일한 반도체 장치.
  10. 제9 항에 있어서,
    상기 기판 상에, 상기 삽입층과 직접 연결되는 제2 하부 패턴과, 상기 제2 하부 패턴 상의 제2 상부 패턴을 포함하는 제2 핀형 패턴을 더 포함하고,
    상기 제2 상부 패턴에 포함된 불순물의 농도는 상기 제2 하부 패턴에 포함된 불순물의 농도 및 상기 기판에 포함된 불순물의 농도보다 크고,
    상기 제2 하부 패턴에 포함된 불순물의 농도는 상기 기판에 포함된 불순물의 농도와 다른 반도체 장치.
  11. 제1 항에 있어서,
    상기 기판과 상기 제1 핀형 패턴 사이에, 상기 제1 하부 패턴과 직접 연결되는 삽입층을 더 포함하고,
    상기 삽입층과 상기 제1 하부 패턴은 동일한 불순물을 포함하고,
    상기 삽입층에 포함된 불순물의 농도는 상기 제1 상부 패턴에 포함된 불순물의 농도보다 작고,
    상기 삽입층 및 상기 제1 하부 패턴에 포함된 불순물의 농도는 상기 기판으로부터 멀어짐에 따라 증가하는 반도체 장치.
  12. 제1 항에 있어서,
    상기 제1 상부 패턴과 상기 제1 하부 패턴은 동일한 도전형을 갖는 반도체 장치.
  13. 제1 항에 있어서,
    상기 제1 상부 패턴과 상기 제1 하부 패턴은 동일한 물질을 포함하는 반도체 장치.
  14. 기판 상에, 베이스 층과, 제1 돌출 패턴과, 제2 돌출 패턴을 포함하는 열전도층으로, 상기 제1 돌출 패턴 및 상기 제2 돌출 패턴은 각각 상기 베이스 층으로부터 돌출되는 열전도층;
    상기 베이스 층 상에 배치되고, 상기 제1 돌출 패턴 및 상기 제2 돌출 패턴의 측벽을 전체적으로 감싸는 필드 절연막;
    상기 제1 돌출 패턴 상에 배치되고, 상기 필드 절연막의 상면보다 돌출되는 제1 상부 패턴;
    상기 제2 돌출 패턴 상에 배치되고, 상기 필드 절연막의 상면보다 돌출되는 제2 상부 패턴; 및
    상기 필드 절연막 상에, 상기 제1 상부 패턴 및 상기 제2 상부 패턴과 교차하는 게이트 전극을 포함하고,
    상기 제1 상부 패턴에 포함된 불순물의 농도와 상기 제2 상부 패턴에 포함된 불순물의 농도는 상기 열전도층에 포함된 불순물의 농도 및 상기 기판에 포함된 불순물의 농도보다 큰 반도체 장치.
  15. 제14 항에 있어서,
    상기 열전도층에 포함된 불순물의 농도는 상기 열전도층의 두께 방향으로 일정한 반도체 장치.
  16. 제15 항에 있어서,
    상기 열전도층은 언도프 에피층을 포함하는 반도체 장치.
  17. 제14 항에 있어서,
    상기 열전도층에 포함된 불순물의 농도는 상기 기판으로부터 멀어짐에 따라 증가하는 반도체 장치.
  18. 기판 상의 열전도층으로, 상기 열전도층에 포함된 불순물의 농도는 상기 기판으로부터 멀어짐에 따라 증가하는 열전도층;
    상기 열전도층 상에, 상기 열전도층과 직접 연결되는 핀형 패턴으로, 상기 핀형 패턴의 적어도 일부는 상기 기판 상의 필드 절연막보다 위로 돌출되는 핀형 패턴; 및
    상기 필드 절연막 상에, 상기 핀형 패턴과 교차하는 게이트 전극을 포함하고,
    상기 핀형 패턴과 상기 열전도층의 경계 영역에서, 상기 열전도층에 포함된 불순물의 농도는 상기 핀형 패턴에 포함된 불순물의 농도보다 작은 반도체 장치.
  19. 제18 항에 있어서,
    상기 열전도층은 상기 기판과 최인접하는 영역에 배치되는 언도프 에피층을 포함하는 반도체 장치.
  20. 제18 항에 있어서,
    상기 열전도층은 베이스 층과, 상기 베이스 층으로부터 상기 기판과 멀어지는 방향으로 돌출되는 돌출 패턴을 포함하고,
    상기 필드 절연막은 상기 돌출 패턴의 측벽을 감싸는 반도체 장치.
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