KR20140112376A - 반도체 소자의 소스/드레인 구조 - Google Patents

반도체 소자의 소스/드레인 구조 Download PDF

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Abstract

본 발명은 반도체 소자에 관한 것이다. 예시적인 전계 효과 트랜지스터의 구조는 주 표면 및 주 표면 아래의 공동을 포함한 기판과; 기판의 주 표면상의 게이트 적층물과; 게이트 적층물의 일 측면에 인접한 스페이서와; 게이트 적층물의 측면 상에 배치된 얕은 트렌치 격리(STI) 영역 ― STI 영역은 기판 내에 있음 ― 과; 게이트 적층물과 STI 영역 사이에 분포된 소스/드레인(S/D) 구조를 포함하고, 상기 S/D 구조물은 공동 내의 응력변형 물질 ― 이 응력변형 물질의 격자 상수는 기판의 격자 상수와 상이함 ― 과; 기판과 응력변형 물질 사이에 배치된 S/D 연장부 ― S/D 연장부는 스페이서 아래에서 연장하고 상기 주 표면에 실질적으로 수직한 부분을 포함함― 를 포함한다.

Description

반도체 소자의 소스/드레인 구조{SOURCE/DRAIN STRUCTURE OF SEMICONDUCTOR DEVICE}
이 출원은 "반도체 소자의 소스/드레인 구조"의 명칭으로 2013년 3월 13일자 출원한 미국 가특허 출원 제61/780,271호를 우선권 주장하며, 이 미국 출원은 여기에서의 인용에 의해 그 전체 내용이 본원에 통합된다.
본 발명은 집적 회로 제조에 관한 것으로, 특히 소스/드레인 구조를 가진 반도체 소자에 관한 것이다.
반도체 산업이 더 높은 소자 밀도, 더 높은 성능 및 더 낮은 가격을 추구하여 나노미터 기술 공정 노드로 진척됨에 따라, 제조 및 설계 문제로부터의 난제들이 핀형 전계 효과 트랜지스터(FinFET)와 같은 3차원 설계의 개발을 가져왔다. 전형적인 FinFET는 예를 들면 기판의 실리콘 층의 일부를 에칭함으로써 형성된, 기판으로부터 연장하는 얇은 수직 "핀"(fin)(또는 핀 구조물)과 함께 제조된다. FinFET의 채널은 이 수직 핀에 형성된다. 게이트는 핀 위에(예를 들면, 핀을 둘러싸서) 제공된다. 채널의 양 측면에 게이트가 있으면 양 측면으로부터 채널의 게이트 제어가 가능하다. 또한, 선택적으로 성장한 실리콘 게르마늄(SiGe)을 이용한 FinFET의 소스/드레인(S/D) 부분에서의 응력변형 물질(strained material)이 캐리어 이동성을 향상시키기 위해 사용될 수 있다.
그러나, 상보형 금속-산화물-반도체(CMOS) 제조시에 그러한 특징 및 공정들을 구현하는 데는 몇 가지 난제가 있다. 예를 들면, S/D 연장부에서의 불균일한 도펀트 분포에 의해 항복 효과(breakdown effect) 및 누설과 같은 FinFET 특성의 변동을 야기하여 소자의 성능을 감퇴시킨다. 소자들 간의 게이트 길이 및 간격이 감소할 때 이러한 문제점은 더욱 악화된다.
일 실시형태에 따르면, 전계 효과 트랜지스터는 주 표면 및 주 표면 아래의 공동을 포함한 기판과; 기판의 주 표면상의 게이트 적층물과; 게이트 적층물의 일 측면에 인접한 스페이서와; 게이트 적층물의 상기 면 상에 배치된 얕은 트렌치 격리(STI) 영역 ― STI 영역은 기판 내에 있음 ― 과; 게이트 적층물과 STI 영역 사이에 분포된 소스/드레인(S/D) 구조를 포함하고, 상기 S/D 구조물은 공동 내의 응력변형 물질 ― 이 응력변형 물질의 격자 상수는 기판의 격자 상수와 상이함 ― 과; 기판과 응력변형 물질 사이에 배치된 S/D 연장부 ― S/D 연장부는 스페이서 아래에서 연장하고 상기 주 표면에 실질적으로 수직한 부분을 포함함― 를 포함한다.
다른 실시형태에 따르면, 전계 효과 트랜지스터를 제조하는 방법은 주 표면을 포함한 기판을 제공하는 단계와; 기판 내에 얕은 트렌치 격리(STI) 영역을 형성하는 단계와; 기판의 주 표면에서 STI 영역에 인접하게 게이트 적층물을 형성하는 단계와; 게이트 적층물의 일 측면에 인접하게 스페이서를 형성하는 단계와; 스페이서에 인접하게 소스/드레인(S/D) 리세스를 형성하기 위해 기판을 리세싱하는 단계와; 제1 온도에서 XeF2, NH3 및 H2를 포함한 증기 혼합물에 S/D 리세스의 표면을 노출하는 단계와; 스페이서 아래에서 연장하는 S/D 공동을 형성하기 위해 제2의 더 높은 온도로 기판을 가열하는 단계와; S/D 공동을 부분적으로 채우는 S/D 연장부를 선택적으로 성장시키는 단계와; S/D 공동을 채우는 응력변형 물질을 선택적으로 성장시키는 단계를 포함한다.
본 발명은 첨부 도면과 함께 읽을 때 이하의 상세한 설명으로부터 최상으로 이해된다. 산업계의 표준 실시에 따라서, 각종 특징들은 정확한 축척으로 도시된 것이 아니고 설명 목적으로만 사용된다는 점이 강조된다. 사실, 각종 특징들의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 발명의 각종 양태에 따른 반도체 소자의 소스/드레인 구조를 제조하는 방법을 보인 흐름도이다.
도 2 내지 도 12는 본 발명의 각종 양태에 따른 각종 제조 단계에서 소스/드레인 구조를 포함한 반도체 소자의 횡단면도이다.
이하의 설명은 본 발명의 상이한 특징들을 구현하는 많은 다른 실시형태 또는 예를 제공하는 것으로 이해된다. 컴포넌트 및 구성의 특수한 예들이 본 발명을 단순화하기 위해 이하에서 설명된다. 물론 이 예들은 단순히 예이고 제한하는 의도는 없다. 예를 들면, 이하의 설명에서 제2 특징 위에 제1 특징을 형성하는 것은 제1 및 제2 특징이 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 제1 특징과 제2 특징이 직접 접촉으로 되지 않도록 제1 특징과 제2 특징 사이에 추가의 특징이 형성되는 실시형태를 또한 포함할 수 있다. 또한, 본 발명은 각종 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순화 및 명확화를 위한 것이고, 여기에서 설명하는 각종 실시형태 및/또는 구성들 간의 관계를 본질적으로 묘사하는 것이 아니다.
도 1을 참조하면, 본 발명의 각종 양태에 따른 반도체 소자의 소스/드레인 구조를 제조하는 방법(100)의 흐름도가 도시되어 있다. 이 방법(100)은 주 표면을 포함한 기판을 제공하는 단계(102)에서 시작한다. 이 방법(100)은 얕은 트렌치 격리(STI) 영역을 기판 내에 형성하는 단계(104)로 이어진다. 이 방법(100)은 STI 영역에 인접한 게이트 적층물을 기판의 주 표면에 형성하는 단계(106)로 이어진다. 이 방법(100)은 게이트 적층물의 일 측면에 인접한 스페이서를 형성하는 단계(108)로 이어진다.
이 방법(100)은 기판을 리세스하여 스페이서 부근에 S/D 리세스를 형성하는 단계(110)로 이어진다. 이 방법(100)은 S/D 리세스의 표면을 제1 온도에서 XeF2, NH3 및 H2를 포함한 증기 혼합물에 노출시키는 단계(112)로 이어진다. 이 방법(100)은 기판을 제2의 더 높은 온도로 가열하여 스페이서 아래에서 연장하는 S/D 공동(cavity)을 형성하는 단계(114)로 이어진다. 이 방법(100)은 S/D 연장부가 선택적으로 성장되어 S/D 공동을 부분적으로 채우는 단계(116)로 이어진다. 이 방법(100)은 응력변형 물질이 선택적으로 성장되어 S/D 공동을 채우는 단계(118)로 이어진다. 이하에서는 도 1의 방법(100)에 따라 제조될 수 있는 반도체 소자의 각종 실시형태를 설명한다.
도 2 내지 도 12는 본 발명의 각종 실시형태에 따른 각종 제조 단계에서 소스/드레인(S/D) 구조(250)를 포함한 반도체 소자(200)의 횡단면도이다. 본 발명에서 사용되는 바와 같이, 용어 반도체 소자(200)는 핀형 전계 효과 트랜지스터(FinFET)(200)를 말한다. FinFET(200)는 임의의 핀 기반형 다중 게이트 트랜지스터를 말한다. 일부 실시형태에 있어서, 용어 반도체 소자(200)는 평면형 금속-산화물-반도체 전계 효과 트랜지스트(MOSFET)를 말한다. 다른 트랜지스터 구조 및 유사한 구조도 본 발명의 의도된 범위 내에 있을 수 있다. 반도체 소자(200)는 마이크로프로세서, 메모리 셀, 및/또는 다른 집적 회로(IC)에 포함될 수 있다.
일부 실시형태에 있어서, 도 1에서 언급한 동작들의 수행만으로는 완전한 반도체 소자(200)를 생성하지 않는다는 점에 주목한다. 완전한 반도체 소자(200)는 상보형 금속-산화물-반도체(CMOS) 기술 공정을 이용하여 제조될 수 있다. 따라서, 추가의 공정이 도 1의 방법(100) 전에, 중에, 및/또는 후에 제공될 수 있고, 일부 다른 공정들이 여기에서는 간단하게만 설명된다는 점을 이해하여야 한다. 또한 도 2 내지 도 12는 본 발명의 개념을 더 잘 이해하도록 단순화된 것이다. 예를 들면, 도면들이 반도체 소자(200)를 보여주고 있지만, IC는 저항기, 커패시터, 인덕터, 퓨즈 등을 포함한 다수의 다른 소자들을 포함하는 것으로 이해하여야 한다.
도 2 및 도 1의 단계(102)를 참조하면, 주 표면(202s)을 포함한 기판(202)이 제공된다. 적어도 하나의 실시형태에 있어서, 기판(202)은 결정질 실리콘 기판(예를 들면, 웨이퍼)를 포함한다. 기판(202)은 설계 필요조건에 따라서 각종의 도핑된 영역을 포함할 수 있다(예를 들면, p형 기판 또는 n형 기판). 일부 실시형태에 있어서, 도핑되는 영역은 p형 또는 n형 도펀트로 도핑될 수 있다. 예를 들면, 도핑되는 영역은 붕소 또는 BF2와 같은 p형 도펀트로; 인 또는 비소와 같은 n형 도펀트로; 및/또는 이들의 조합으로 도핑될 수 있다. 도핑된 영역은 n형 FinFET용으로 구성될 수도 있고, 또는 대안적으로 p형 FinFET용으로 구성될 수도 있다.
일부 실시형태에 있어서, 기판(202)은 다이아몬드 또는 게르마늄과 같은 일부 다른 적당한 기본 반도체; 비화 갈륨, 탄화 실리콘, 비화 인듐 또는 인화 인듐과 같은 적당한 화합물 반도체; 탄화 실리콘 게르마늄, 인화 갈륨 비소 또는 인화 갈륨 인듐과 같은 적당한 합금 반도체로 제조될 수 있다. 또한, 기판(202)은 에피택셜 층(에피-층)을 포함할 수 있고, 성능 향상을 위해 응력변형(strain)될 수 있으며, 및/또는 실리콘-온-절연체(SOI) 구조를 포함할 수 있다.
일부 실시형태에 있어서, 패드 층(204a) 및 마스크 층(204b)이 반도체 기판(202)의 주 표면(202s)에 형성된다. 패드 층(204a)은 예를 들면 열 산화 공정을 이용하여 형성된 산화 실리콘을 포함한 박막일 수 있다. 패드 층(204a)은 반도체 기판(202)과 마스크 층(204b) 간의 접착층으로서 작용할 수 있다. 패드 층(204a)은 또한 마스크 층(204b)을 에칭하기 위한 에칭 스탑층으로서 작용할 수 있다. 일 실시형태에 있어서, 마스크 층(204b)은 예를 들면 저압 화학 기상 증착(LPCVD) 또는 플라즈마 강화 화학 기상 증착(PECVD)을 이용하여 질화 실리콘으로 형성된다. 마스크 층(204b)은 후속의 포토리소그래피 공정 중에 하드 마스크로서 사용된다. 감광층(206)이 마스크 층(204b) 위에 형성되고 그 다음에 패터닝되어 감광층(206)에 개공(208)을 형성한다.
도 3 내지 도 5 및 도 1의 단계(104)에 나타나 있는 바와 같이, 기판(202) 내에 얕은 트렌치 격리(STI) 영역(218)을 형성하기 위해, 도 3의 구조가 기판(202)에 핀(212)을 형성함으로써 생성된다. 마스크 층(204b)과 패드 층(204a)은 개공(208)을 통하여 에칭되어 그 아래에 있는 반도체 기판(202)을 노출시킨다. 노출된 반도체 기판(202)은 그 다음에 에칭되어 반도체 기판(202)의 주 표면(202s)보다 더 낮은 트렌치(210)를 형성한다. 도시된 실시형태에 있어서, 간단히 하기 위해, 트렌치(210)들 사이의 반도체 기판(202) 부분이 하나의 반도체 핀(212)을 형성한다. 일부 실시형태에 있어서, FinFET(200)는 하나 이상의 핀, 예를 들면 3개의 핀 또는 5개의 핀을 포함할 수 있다. 도시된 실시형태에 있어서, 반도체 핀(212)은 상부(212u)와 하부(212l)(점선으로 분리됨)를 포함한다. 일부 실시형태에 있어서, 상부(212u)와 하부(212l)는 실리콘과 같은 동일한 물질을 포함한다. 그 다음에 감광층(206)이 제거된다. 다음에, 세정 공정을 수행하여 반도체 기판(202)의 자연 산화물을 제거할 수 있다. 세정은 희석된 불화수소(DHF)산을 이용하여 수행될 수 있다.
그 다음에, 라이너 산화물(도시 생략됨)이 트렌치(210)에 선택적으로 형성된다. 일 실시형태에 있어서, 라이너 산화물은 약 20Å 내지 약 500Å 범위의 두께를 가진 열 산화물일 수 있다. 일부 실시형태에 있어서, 라이너 산화물은 인-사이투 증기 발생(in-situ steam generation, ISSG) 등을 이용하여 형성될 수 있다. 라이너 산화물의 형성은 트렌치(210)의 코너를 둘러싸서 전계를 감소시키고, 그에 따라서 결과적인 집적 회로의 성능을 개선한다.
도 4는 유전체 물질(214)을 성막(deposit)하고 그 다음에 화학 기계 연마(CMP) 공정을 수행한 후의 결과적인 구조를 보인 것이다. 트렌치(210)는 유전체 물질(214)로 채워진다. 유전체 물질(214)은 산화 실리콘을 포함할 수 있고, 따라서 이 명세서에서는 산화물(214)이라고도 부른다. 일부 실시형태에 있어서, 질화 실리콘, 산질화 실리콘, 불화물 도핑 실리케이트 글라스(fluoride-doped silicate glass, FSG), 또는 낮은-K 유전체 물질과 같은 다른 다른 유전체 물질이 또한 사용될 수 있다. 일부 실시형태에 있어서, 산화물(214)은 반응 전구체(precursor)로서 실란(SiH4) 및 산소(O2)를 이용한 고밀도 플라즈마(HDP) CVD 공정을 이용하여 형성될 수 있다. 다른 실시형태에 있어서, 산화물(214)은 반 대기(sub-atmospheric) CVD(SACVD) 공정 또는 높은 종횡비(aspect-ratio) 공정(HARP)을 이용하여 형성될 수 있고, 이때 처리 가스는 테트라에틸오소실리케이트(TEOS) 및 오존(O3)을 포함할 수 있다. 또 다른 실시형태에 있어서, 산화물(214)은 수소 실세스퀴옥산(HSQ) 또는 메틸 실세스퀴옥산(MSQ)과 같은 스핀-온-유전체(SOD) 공정을 이용하여 형성될 수 있다.
일부 실시형태에 있어서, 마스크 층(204b)과 패드 층(204a)은 CMP 공정 후에 제거된다. 일 실시형태에 있어서, 마스크 층(204b)은 질화 실리콘으로 형성되고, 마스크 층(204b)은 고온(hot) H3PO4를 이용한 습식 공정에 의해 제거될 수 있으며, 패드 층(204a)은 만일 산화 실리콘으로 형성되었으면 희석된 HF산을 이용하여 제거될 수 있다. 일부 실시형태에 있어서, 마스크 층(204b) 및 패드 층(204a)의 제거는 산화물(214)의 리세싱 후에 수행될 수 있고, 그 리세싱 단계는 도 5에 도시되어 있다.
일부 실시형태에 있어서, 핀(212)의 상부(212u)는 소자 성능을 향상시키기 위해 다른 반도체 물질로 교체된다. 산화물(214)을 하드 마스크로서 사용하여, 핀(212)의 상부(212u)는 에칭 단계에 의해 리세스된다. 그 다음에, Ge 등의 다른 물질이 리세스 부분을 채우도록 에피-성장된다. 도시된 실시형태에 있어서, 핀(212)의 상부(212u)는 Ge 등의 물질이고, 핀(212)의 하부(212l)는 Si 등의 물질이며, 다른 물질을 포함할 수 있다.
마스크 층(204b)과 패드 층(204a)을 제거한 후, 산화물(214)이 핀(212)의 상부(212u)를 노출시키도록 에칭 단계에 의해 리세스되고, 그 결과 리세스(216)와 잔류 산화물(214)을 만든다(도 5에 도시됨). 트렌치(210) 내의 산화물(214)의 나머지 부분은 이후 STI 영역(218)이라고 부른다. 일 실시형태에 있어서, 에칭 단계는 예를 들면 기판(202)을 불화수소산(HF)에 담금으로써 습식 에칭 공정을 이용하여 수행될 수 있다. 다른 실시형태에 있어서, 에칭 단계는 건식 에칭 공정을 이용하여 수행될 수 있고, 건식 에칭 공정은 예를 들면 에칭 가스로서 CHF3 또는 BF3를 이용하여 수행될 수 있다.
도시된 실시형태에 있어서, 핀(212)의 상부(212u)는 기판의 주 표면(202s)으로부터 STI 영역의 상부 표면(218s)까지 제1 높이(H1)로 하향으로 연장한다. 제1 높이(H1)는 15 nm 내지 50 nm일 수 있고, 또는 더 크게 하거나 더 작게 하는 것도 또한 가능하다. 도시된 실시형태에 있어서, 상부(212u)는 소스/드레인(S/D) 부분과 S/D 부분 사이의 채널 부분을 포함한다. 채널 부분은 반도체 소자(200)의 채널 영역을 형성하기 위해 사용된다.
도 6 및 도 1의 단계(106)를 참조하면, 기판(202) 내에 STI 영역(218)을 형성한 후에, 기판(202)의 주 표면(202s) 위에 STI 영역(218)에 인접하게 게이트 적층물(220)을 형성함으로써 도 6의 구조가 생성된다. 그래서, STI 영역(218a)이 게이트 적층물(220)의 일 측면에 배치되고, STI 영역(218b)이 게이트 적층물(220)의 다른 측면에 배치된다. 일부 실시형태에 있어서, 게이트 적층물(220)은 게이트 유전체 층(222)과 게이트 유전체 층(222) 위의 게이트 전극 층(224)을 포함한다.
도 6에 도시된 것처럼, 게이트 유전체 층(222)은 상부(212u)의 채널 부분을 덮도록 형성된다. 일부 실시형태에 있어서, 게이트 유전체 층(222)은 산화 실리콘, 질화 실리콘, 산질화 실리콘, 또는 높은-k 유전체를 포함할 수 있다. 높은-k 유전체는 산화 금속을 포함한다. 높은-k 유전체용으로 사용되는 산화 금속의 예는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 이들의 혼합물의 산화물을 포함한다. 이 실시형태에 있어서, 게이트 유전체 층(222)은 두께가 약 10-30 Å 범위인 높은-k 유전체 층이다. 게이트 유전체 층(222)은 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 열 산화, UV-오존 산화, 또는 이들의 조합과 같은 적당한 공정을 이용하여 형성될 수 있다. 게이트 유전체 층(222)은 게이트 유전체 층(222)과 상부(212u)의 채널 부분 간의 손상을 감소시키기 위해 인터페이스 층(도시 생략됨)을 또한 포함할 수 있다. 인터페이스 층은 산화 실리콘을 포함할 수 있다.
그 다음에, 게이트 전극 층(224)이 게이트 유전체 층(222) 위에 형성된다. 일부 실시형태에 있어서, 게이트 전극 층(224)은 단층 또는 다층 구조를 포함할 수 있다. 일부 실시형태에 있어서, 게이트 전극 층(224)은 폴리실리콘 또는 비정질 실리콘을 포함할 수 있다. 일부 실시형태에 있어서, 게이트 전극 층(224)은 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi와 같은 금속, 기판 물질과 호환되는 일함수를 가진 다른 도전성 물질, 또는 이들의 조합을 포함할 수 있다. 이 실시형태에 있어서, 게이트 전극 층(224)은 두께가 약 60 nm 내지 약 100 nm 범위이다. 게이트 전극 층(224)은 ALD, CVD, PVD, 도금, 또는 이들의 조합과 같은 적당한 공정을 이용하여 형성될 수 있다.
이 지점까지의 처리 단계에 의해 기판(202)의 주 표면(202s) 상에 게이트 적층물(220)을 가진 기판(202)이 제공된다. 종래의 방식으로, S/D 구조물의 S/D 도핑 윤곽(profile)이 약하게 도핑된 드레인(lightly doped drain, LDD) 주입을 이용하여 변경될 수 있다. LDD 영역(즉, S/D 연장부)을 도입함으로써, 공간 전하 영역의 피크 전계가 감소되고 파괴 및 열전자 효과가 최소화된다. 그러나, 핀(212)의 상부 표면 및 측벽에서 S/D 연장부의 불균일 도펀트 분포에 의해 항복 효과 및 누설과 같은 FinFET 특성의 변동을 야기하여 소자 성능을 감퇴시킨다.
따라서, 도 7 내지 도 12와 관련하여 뒤에서 설명하는 처리에 의해 불균일 도펀트 분포를 가진 LDD 영역(즉, S/D 연장부)을 교체하기 위해 균일 도펀트 분포를 가진 S/D 연장부를 포함한 S/D 구조물을 형성할 수 있다. S/D 연장부의 불균일 도펀트 분포에 기인하는 FinFET 특성의 변동과 관련된 문제점들은 회피될 수 있다. 따라서 본 발명의 방법은 항복 효과 및 누설과 같은 소자 성능 특성을 달성할 수 있다.
도 7 및 도 1의 단계(108)에 도시된 것처럼, 반도체 소자(200)의 균일 도펀트 분포를 가진 S/D 연장부(예를 들면 도 11 및 도 12에 도시된 S/D 연장부(230))를 제조하기 위해, 게이트 적층물(220)의 일 측면에 인접하는 스페이서(226)를 형성함으로써 도 7의 구조가 생성된다(도 1의 단계 108). 일부 실시형태에 있어서, 스페이서(226)는 산화 실리콘, 질화 실리콘, 산질화 실리콘, 또는 다른 적당한 물질을 포함할 수 있다. 스페이서(226)는 단층 또는 다층 구조를 포함할 수 있다. 도시된 실시형태에 있어서, 유전체 층의 블랭킷 층이 CVD, PVD, ALD, 또는 다른 적당한 기술에 의해 게이트 적층물(220) 위에 형성될 수 있다. 그 다음에, 유전체 층 위에서 이방성 에칭을 수행하여 게이트 적층물(220)의 2개의 측면상에 한 쌍의 스페이서(226)를 형성한다. 스페이서(226)는 약 5 nm 내지 약 15 nm 범위의 제1 두께(t1)를 갖는다. 일부 실시형태에 있어서, 스페이서(226)는 게이트 적층물(220)의 일 측면에만 형성되어 비대칭 구조를 만들 수 있다.
도 8 및 도 1의 단계(110)를 참조하면, 게이트 적층물(220)의 일 측면에 인접한 스페이서(226)의 형성 후에, 스페이서(226)에 인접하게 S/D 리세스(228)를 형성하도록 기판(202)을 리세스함으로써 도 8의 구조가 생성된다. 게이트 적층물(220) 및 한 쌍의 스페이서(226)를 하드 마스크로서 이용하여, 이방성 플라즈마 에칭 공정을 수행하여 주 표면(202s) 아래에 S/D 리세스(228)를 형성하기 위해 보호되지 않은, 즉 노출된 상부(212u)의 S/D 부분을 리세스한다. 일부 실시형태에 있어서, 에칭 공정은 에칭 가스로서 Cl2, HBr, NF3, CF4 및 SF6로부터 선택된 화학물질을 이용하여 수행될 수 있다. 이 기술에 숙련된 사람이라면 게이트 적층물(220)의 각 측면에 게이트 스페이서를 형성함으로써 도 8에 도시된 것처럼 대칭 구조가 형성될 수 있다는 것을 인식할 것이다. 다른 실시형태에 있어서, 게이트 적층물(220)의 일 측면에만 게이트 적층물을 형성함으로써 비대칭 구조가 형성될 수 있다. 이러한 실시형태는 모두 본 발명의 의도된 범위 내에 있다.
도 8의 반도체 소자(200)에 적용되는 후속의 CMOS 처리 단계는 반도체 소자(200)의 채널 영역에 전기 콘택트를 제공하기 위해 스페이서(226) 아래에서 연장하는 S/D 연장부(230)(도 12 참조)를 형성하는 공정을 포함한다. 도 9 내지 도 11 및 도 1의 단계(112-116)에 도시된 바와 같이, 스페이서(226)에 인접하게 S/D 리세스(228)를 형성한 후에, 기판(202)이 추가로 리세스되어 기상(vapor phase) 에칭 공정에 의해 스페이서(226) 아래에서 연장하는 S/D 공동(236)(도 10 참조)을 형성하며, 이것에 대해서는 뒤에서 더 자세히 설명한다.
기상 에칭 공정은 기상 에칭 공정이 기체상(gas phase) 반응물을 사용하는 밀봉 반응실에 도 8의 구조물을 도입하는 것으로부터 시작한다. 에칭 공정은 제거되는 물질의 양이 기체상 반응물과 S/D 리세스의 노출된 표면 간의 임의의 추가의 화학적 반응을 차단하는 비휘발성 에칭 부산물의 역치 두께에 의해 결정된다는 점에서 등방성 및 자기 제어형(self-limiting)이다. 일부 실시형태에 있어서, 본 발명에서 사용되는 기상 에칭 공정은 S/D 리세스(228)의 표면을 제1 온도에서 XeF2, NH3 및 H2를 포함하는 증기 혼합물(232a)에 노출시키는 단계(도 1의 단계 112)를 포함한다.
반응의 메카니즘이 특허 청구범위에 영향을 주지 않지만, 기상 에칭 공정은 복수 단계 공정이라고 믿어진다. 제1 단계에서, XeF2, NH3 및 H2를 포함하는 증기 혼합물(232a)의 블랭킷 흡착 반응물 막(232b)이, 도 9에 개략적으로 도시된 것처럼, 반응실에서 S/D 리세스(228)의 표면, 게이트 전극 층(224)의 표면, 및 스페이서(226)와 STI 영역(218)을 포함한 유전체의 표면 위에 형성될 수 있다. 일부 실시형태에 있어서, 증기 혼합물(232a)을 이용하는 제1 단계는 약 10 밀리토르(mTorr) 내지 약 25 밀리토르의 압력 및 약 20℃ 내지 약 100℃의 제1 온도에서 수행된다.
제2 단계에서, 흡착 반응물 막(232b)이 서로 접촉된 리세스 기판(202)의 노출된 표면(즉, S/D 리세스(228)의 상부 표면)과 반응하여 흡착 반응물 막(232b) 아래에 응축된 고체 반응 생성물(234)을 형성할 수 있다(도 9에 도시됨). 또한, 흡착 반응물 막(232b)은 흡착 반응물 막(232b) 아래에서 서로 접촉하는 게이트 전극 층(224), 스페이서(226) 및 STI 영역(218)의 표면과 덜 반응하거나 전혀 반응하지 않을 수 있다.
다음에, 스페이서(226)의 아래에서 연장하는 S/D 공동(236)을 형성하도록 기판(202)을 제2의 더 높은 온도로 가열함으로써 도 10의 구조물이 생성된다(도 1의 단계 114). 일부 실시형태에 있어서, 고체 반응 생성물(234)과 흡착 반응물 막(232b)의 승화 생성물을 반응실로부터 배출하면서 기판(202)을 약 120℃ 내지 약 200℃의 제2의 더 높은 온도로 가열할 수 있다. 일부 실시형태에 있어서, 기판(202)은 반응실로부터 고체 반응 생성물(234)과 흡착 반응물 막(232b)의 승화 생성물을 제거하기 위해 기판(202) 위로 캐리어 가스를 유동시키면서 약 120℃ 내지 약 200℃의 제2의 더 높은 온도로 가열될 수 있다. 캐리어 가스는 임의의 불활성 가스일 수 있다. 일부 실시형태에 있어서, 캐리어 가스는 N2, He 또는 Ar을 포함한다.
일부 실시형태에 있어서, 기판(202)은 고체 반응 생성물(234)과 흡착 반응물 막(232b)의 승화 생성물을 가열실로부터 배출하면서 약 120℃ 내지 약 200℃의 제2의 더 높은 온도로 가열되는 가열실로 이송된다. 일부 실시형태에 있어서, 기판(202)은 가열실로부터 고체 반응 생성물(234)과 흡착 반응물 막(232b)의 승화 생성물을 제거하기 위해 기판(202) 위로 캐리어 가스를 유동시키면서 약 120℃ 내지 약 200℃의 제2의 더 높은 온도로 가열되는 가열실로 이송된다. 캐리어 가스는 임의의 불활성 가스일 수 있다. 일부 실시형태에 있어서, 캐리어 가스는 N2, He 및 Ar을 포함한다.
이 반응은 고체 반응 생성물(234)과 흡착 반응물 막(232b)이 제거될 때까지 진행한다. 증기 혼합물(232a)은 게이트 전극 층(224), 스페이서(226) 및 STI 영역(218)이 거의 또는 전혀 제거되지 않도록 노출된 기판(202)을 에칭한다. 그러므로, 기상 에칭 공정의 끝에서, 기상 에칭 공정은 기판(202)의 노출 부분을 제거하여 스페이서(226)의 아래(및 주 표면(202s)의 아래)에서 연장하는 S/D 공동(236)을 형성할 수 있다. 다시 말하면, 공동(236)은 스페이서(226)의 아래에서 연장하는 부분을 포함한다. 일부 실시형태에 있어서, S/D 공동(236)은 게이트 적층물(220)(도시 생략됨) 아래에서 연장하는 부분을 포함한다. 일부 실시형태에 있어서, 기판(202)의 주 표면(202s)과 공동(236)의 하부 표면(236b) 사이의 제2 높이(H2)는 약 30 nm 내지 약 60 nm의 범위이다. 일부 실시형태에 있어서, 제2 높이(H2)는 제1 높이(H1)보다 더 크다.
도 11 및 도 1의 단계(116)를 참조하면, 스페이서(226)의 아래에서 연장하는 S/D 공동(236)의 형성 후에, S/D 공동(236)을 부분적으로 채우는 S/D 연장부(230)를 선택적으로 성장시킴으로써 도 11의 구조가 생성되고, 여기에서 S/D 연장부(230)는 스페이서(226)의 아래에서 연장하고 주 표면(202s)에 실질적으로 수직한 부분을 포함한다. 일부 실시형태에 있어서, S/D 연장부(230)의 제2 두께(t2)는 스페이서(226)의 제1 두께(t1)와 같거나 그보다 작다. 일부 실시형태에 있어서, 제1 두께(t1)에 대한 제2 두께(t2)의 비는 0.1~1이다.
n형 FinFET에 대한 일부 실시형태에 있어서, N_S/D 연장부(230)는 SiP 또는 SiCP를 포함한다. 도시된 실시형태에 있어서, S/D 공동(236)을 HF 또는 다른 적당한 용액으로 세정하기 위한 사전 세정(pre-cleaning) 공정이 수행될 수 있다. 그 다음에, SiCP와 같은 N_S/D 연장부(230)가 S/D 공동(236)을 부분적으로 채우기 위해 LPCVD 공정에 의해 선택적으로 성장된다. 도시된 실시형태에 있어서, LPCVD 공정은 반응 가스로서 SiH4, CH3SiH3, PH3 및 H2를 이용하여 약 400-800℃의 온도 및 약 1-15 토르의 압력 하에서 수행된다. PH3 부분 압력을 조정함으로써 N_S/D 연장부(230)의 인 도핑 농도를 제어할 수 있다. 일부 실시형태에 있어서, N_S/D 연장부(230)는 약 5*1019 ~ 8*1020 원자/㎤ 범위의 제1 활성화 인 도핑 농도를 포함한다.
주입된 LDD 영역과 비교할 때, 더 높은 활성화 도펀트 농도를 가진 N_S/D 연장부(230)는 더 낮은 저항을 제공할 수 있다. 또한, 균일한 도펀트 분포를 가진 N_S/D 연장부(230)는 FinFET 특성의 변동을 감소시킬 수 있다. 따라서, 본 발명의 방법은 항복 효과 및 누설과 같은 소자 성능 특성을 달성할 수 있다.
p형 FinFET에 대한 일부 실시형태에 있어서, P_S/D 연장부(230)는 SiGeB를 포함한다. 도시된 실시형태에 있어서, S/D 공동(236)을 HF 또는 다른 적당한 용액으로 세정하기 위한 사전 세정 공정이 수행될 수 있다. 그 다음에, SiGeB와 같은 P_S/D 연장부(230)가 S/D 공동(236)을 부분적으로 채우기 위해 LPCVD 공정에 의해 선택적으로 성장된다. 일 실시형태에 있어서, LPCVD 공정은 반응 가스로서 SiH2Cl2, SiH4, GeH4, HCl, B2H6 및 H2를 이용하여 약 400-800℃의 온도 및 약 1-200 토르의 압력 하에서 수행된다. B2H6 부분 압력을 조정함으로써 P_S/D 연장부(230)의 붕소 도핑 농도를 제어할 수 있다. 일부 실시형태에 있어서, P_S/D 연장부(230)는 약 5*1019 ~ 2*1020 원자/㎤ 범위의 제1 활성화 붕소 도핑 농도를 포함한다.
주입된 LDD 영역과 비교할 때, P_S/D 연장부(230)는 채널 영역에 더 높은 응력을 제공할 수 있다. 또한, 균일한 도펀트 분포를 가진 P_S/D 연장부(230)는 FinFET 특성의 변동을 감소시킬 수 있다. 따라서, 본 발명의 방법은 항복 효과 및 누설과 같은 소자 성능 특성을 달성할 수 있다.
도 12 및 도 1의 단계(118)를 참조하면, S/D 공동(236) 내에 S/D 연장부(230)를 형성한 후에, S/D 공동(236)을 채우는 응력변형 물질(240)을 선택적으로 성장시킴으로써 도 12의 구조가 생성되고, 여기에서 응력변형 물질(240)의 격자 상수는 기판(202)의 격자 상수와 다르다. 도시된 실시형태에 있어서, 응력변형 물질(240)은 기판(202)의 주 표면(202s) 위로 연장하지만, 응력변형 물질(240)은 주 표면(202s)과 공면이거나 더 낮을 수 있다. 다시 말하면, 응력변형 물질(240)은 기판(202)의 주 표면(202s) 위로 연장하지 않는다.
n형 FinFET에 대한 일부 실시형태에 있어서, N_응력변형 물질(240)은 SiP 또는 SiCP를 포함한다. 도시된 실시형태에 있어서, SiCP와 같은 N_응력변형 물질(240)이 S/D 공동(236)을 채우기 위해 LPCVD 공정에 의해 선택적으로 성장된다. 도시된 실시형태에 있어서, LPCVD 공정은 반응 가스로서 SiH4, CH4, PH3 및 H2를 이용하여 약 400-800℃의 온도 및 약 1-100 토르의 압력 하에서 수행된다. PH3 부분 압력을 조정함으로써 N_응력변형 물질(240)의 인 도핑 농도를 제어할 수 있다. 일부 실시형태에 있어서, N_응력변형 물질(240)은 약 1*1018 ~ 3*1021 원자/㎤ 범위의 제2 인 도핑 농도를 포함한다.
p형 FinFET에 대한 일부 실시형태에 있어서, P_응력변형 물질(240)은 SiGeB를 포함한다. 도시된 실시형태에 있어서, SiGeB와 같은 P_응력변형 물질(240)이 S/D 공동(236)을 채우기 위해 LPCVD 공정에 의해 선택적으로 성장된다. 일 실시형태에 있어서, LPCVD 공정은 반응 가스로서 SiH2Cl2, SiH4, GeH4, HCl, B2H6 및 H2를 이용하여 약 400-800℃의 온도 및 약 1-200 토르의 압력 하에서 수행된다. B2H6 부분 압력을 조정함으로써 P_응력변형 물질(240)의 붕소 도핑 농도를 제어할 수 있다. 일부 실시형태에 있어서, P_응력변형 물질(240)은 약 1*1018 ~ 1*1021 원자/㎤ 범위의 제2 붕소 도핑 농도를 포함한다.
일부 실시형태에 있어서, S/D 연장부(230) 및 응력변형 물질(240)은 결합되어 S/D 구조물(250)이라고 부른다. 일부 실시형태에 있어서, S/D 구조물(250)은 게이트 적층물(220)과 STI 영역(218) 사이에 분포된다. 일부 실시형태에 있어서, S/D 연장부(230)는 기판(202)과 응력변형 물질(240) 사이에 배치된다. 일부 실시형태에 있어서, S/D 연장부(230)의 제1 도핑 농도는 응력변형 물질(240)의 제2 도핑 농도보다 낮다. 일부 실시형태에 있어서, 제2 농도에 대한 제1 농도의 비는 0.01 내지 0.1이다.
도 2 내지 도 12에 도시된 예와 관련하여 추가로 설명한 것처럼, 도 1에 도시된 단계들이 수행된 후에, 상호접속 처리를 포함한 후속 공정들이 반도체 소자(200) 제조를 완성하기 위해 전형적으로 수행된다.
지금까지 본 발명을 예로서 양호한 실시형태와 관련하여 설명하였지만, 본 발명은 여기에서 설명한 실시형태로 제한되는 것이 아님을 이해하여야 한다. 이와 대조적으로, 본 발명은 각종 수정예 및 유사한 구성(이 기술에 숙련된 사람에게 명백한 구성)을 포괄하는 것으로 의도된다. 그러므로, 첨부된 특허 청구 범위는 그러한 모든 수정예 및 유사한 구성을 내포하도록 최광의로 해석되어야 한다.

Claims (10)

  1. 전계 효과 트랜지스터에 있어서,
    주 표면 및 상기 주 표면 아래의 공동(cavity)을 포함하는 기판;
    상기 기판의 상기 주 표면상의 게이트 적층물;
    상기 게이트 적층물의 적어도 하나의 측면에 접하는(adjoining) 스페이서(spacer);
    상기 게이트 적층물의 상기 측면 상에 배치된 얕은 트렌치 격리(shallow trench isolation, STI) 영역 ― 상기 STI 영역은 상기 기판 내에 있음 ― ; 및
    상기 게이트 적층물과 STI 영역 사이에 분포된 소스/드레인(source/drain, S/D) 구조물
    을 포함하고, 상기 S/D 구조물은,
    상기 공동 내의 응력변형(strained) 물질 ― 상기 응력변형 물질의 격자 상수는 상기 기판의 격자 상수와 상이함 ― ; 및
    상기 기판과 응력변형 물질 사이에 배치된 S/D 연장부 ― 상기 S/D 연장부는 상기 스페이서 아래에서 연장하고 상기 주 표면에 수직한 부분을 포함함 ―
    를 포함하는, 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 공동은 상기 스페이서 아래에서 연장하는 부분 및 상기 게이트 적층물 아래에서 연장하는 부분 중 적어도 하나를 포함하는 것인, 전계 효과 트랜지스터.
  3. 제1항에 있어서,
    상기 S/D 연장부의 제2 두께는 상기 스페이서의 제1 두께 이하인 것인, 전계 효과 트랜지스터.
  4. 제1항에 있어서,
    상기 S/D 연장부의 제1 도핑 농도는 상기 응력변형 물질의 제2 도핑 농도 미만인 것인, 전계 효과 트랜지스터.
  5. 제1항에 있어서,
    상기 응력변형 물질은 상기 기판의 상기 주 표면 위에서 연장하거나 상기 기판의 상기 주 표면 위에서 연장하지 않는 것인, 전계 효과 트랜지스터.
  6. 전계 효과 트랜지스터를 제조하기 위한 방법에 있어서,
    주 표면을 포함하는 기판을 제공하는 단계;
    상기 기판 내에 얕은 트렌치 격리(shallow trench isolation, STI) 영역을 형성하는 단계;
    상기 기판의 상기 주 표면 상에 상기 STI 영역에 인접한(adjacent to) 게이트 적층물을 형성하는 단계;
    상기 게이트 적층물의 적어도 하나의 측면에 접하는(adjoining) 스페이서를 형성하는 단계;
    상기 스페이서에 인접한 소스/드레인(source/drain, S/D) 리세스(recess)를 형성하기 위해 상기 기판을 리세싱하는 단계;
    제1 온도에서 XeF2, NH3 및 H2를 포함하는 증기 혼합물에 상기 S/D 리세스의 표면을 노출하는 단계;
    상기 스페이서 아래에서 연장하는 S/D 공동을 형성하기 위해 제2 고온(second higher temperature)으로 상기 기판을 가열하는 단계;
    상기 S/D 공동 안을 부분적으로 채우는 S/D 연장부를 선택적으로 성장시키는 단계; 및
    상기 S/D 공동 안을 채우는 응력변형 물질을 선택적으로 성장시키는 단계
    를 포함하는, 전계 효과 트랜지스터를 제조하기 위한 방법.
  7. 제6항에 있어서,
    상기 제1 온도에서 XeF2, NH3 및 H2를 포함하는 증기 혼합물에 상기 S/D 리세스의 표면을 노출하는 단계는 20℃ 내지 100℃의 온도에서 수행되는 것인, 전계 효과 트랜지스터를 제조하기 위한 방법.
  8. 제6항에 있어서,
    상기 제2 고온으로 상기 기판을 가열하는 단계는 120℃ 내지 200℃의 온도에서 수행되는 것인, 전계 효과 트랜지스터를 제조하기 위한 방법.
  9. 제6항에 있어서,
    상기 스페이서에 인접한 소스/드레인(S/D) 리세스를 형성하기 위해 상기 기판을 리세싱하는 단계는 이방성(anisotropic) 플라즈마 에칭 공정을 이용하여 수행되는 것인, 전계 효과 트랜지스터를 제조하기 위한 방법.
  10. 제6항에 있어서,
    상기 S/D 공동을 부분적으로 채우는 S/D 연장부를 선택적으로 성장시키는 단계 및 상기 S/D 공동을 채우는 응력변형 물질을 선택적으로 성장시키는 단계 중 적어도 하나는 LPCVD 공정을 이용하여 수행되는 것인, 전계 효과 트랜지스터를 제조하기 위한 방법.
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