KR101612658B1 - 변조된 나노와이어 카운트를 갖는 반도체 구조물 및 그 제조방법 - Google Patents

변조된 나노와이어 카운트를 갖는 반도체 구조물 및 그 제조방법 Download PDF

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고피나스 비마라세티
타히르 가니
세연 김
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Abstract

변조된 나노와이어 카운트들을 갖는 반도체 디바이스들, 및 그러한 디바이스들을 형성하는 방법들이 기술된다. 예를 들어, 반도체 구조물은 기판 위에 배치되고 제1 최상위 나노와이어를 갖고서 제1 수직 평면 내에 적층되는 복수의 나노와이어를 갖는 제1 반도체 디바이스를 포함한다. 제2 반도체 디바이스는 기판 위에 배치되고 제2 최상위 나노와이어를 갖고서 제2 수직 평면 내에 적층되는 하나 이상의 나노와이어를 갖는다. 제2 반도체 디바이스는 제1 반도체 디바이스보다 하나 이상 더 적은 나노와이어들을 포함한다. 제1 및 제2 최상위 나노와이어는 제1 및 제2 수직 평면에 직교하는 동일 평면 내에 배치된다.

Description

변조된 나노와이어 카운트를 갖는 반도체 디바이스{SEMICONDUCTOR DEVICES HAVING MODULATED NANOWIRE COUNTS}
본 발명의 실시예들은 나노와이어 반도체 디바이스의 분야에 관련되며, 구체적으로는 변조된 나노와이어 카운트들(modulated nanowire counts)을 갖는 반도체 디바이스들, 및 그러한 디바이스들을 형성하는 방법들에 관한 것이다.
지난 수십 년간, 집적 회로 내의 피쳐들(features)의 축소(scaling)는 끊임없이 발전하는 반도체 산업의 배후에 있는 원동력이었다. 점점 더 작은 피쳐로의 축소는, 반도체 칩의 제한된 리얼에스테이트(real estate) 상에서 기능 유닛들의 밀도가 증가할 수 있게 한다. 예를 들어, 트랜지스터 크기의 감소는 증가된 개수의 메모리 디바이스들을 칩에 통합할 수 있게 하여, 용량이 증가된 제품의 제조를 돕는다. 그러나, 보다 큰 용량에 대한 추진(drive for ever-more capacity)이 쟁점이 없는 것은 아니다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 더 중요해지고 있다.
15 나노미터(nm) 노드를 넘어서는 마이크로 전자 디바이스 치수 스케일로서 쇼트 채널 제어와 이동성 개선(mobility improvement)을 유지하는 것은 디바이스 제조에 있어서 도전과제를 제공한다. 디바이스들을 제조하기 위해 이용되는 나노와이어들은 개선된 쇼트 채널 제어를 제공한다. 예를 들어, 실리콘 게르마늄(SixGe1 -x) 나노와이어 채널 구조물들(여기서 x<0.5)은 고전압 동작을 이용하는 다수의 종래의 제품들에서의 이용에 적합한, 상당한(respectable) Eg에서의 이동성 증대를 제공한다. 또한, 실리콘 게르마늄(SixGe1 -x) 나노와이어 채널들(여기서 x>0.5)은 (예를 들어, 모바일/핸드헬드 영역의 저전압 제품에 적합한) 낮은 Eg에서의 증대된 이동성을 제공한다.
나노와이어 기반 디바이스를 제조하고 크기를 정하기 위해, 다수의 상이한 기법이 시도되어 왔다. 그러나, 그러한 반도체 디바이스들을 위한 Z-변조의 영역에서는 여전히 상당한 개선이 필요하다.
본 발명의 실시예들은 변조된 나노와이어 카운트들을 갖는 반도체 디바이스들, 및 그러한 디바이스들을 형성하는 방법들을 포함한다.
실시예에서, 반도체 구조물은 기판 위에 배치되고 제1 최상위 나노와이어를 갖고서 제1 수직 평면 내에 적층되는 복수의 나노와이어를 갖는 제1 반도체 디바이스를 포함한다. 제2 반도체 디바이스는 기판 위에 배치되고 제2 최상위 나노와이어를 갖고서 제2 수직 평면 내에 적층되는 하나 이상의 나노와이어를 갖는다. 제2 반도체 디바이스는 제1 반도체 디바이스보다 하나 이상 더 적은 나노와이어를 포함한다. 제1 및 제2 최상위 나노와이어는 제1 및 제2 수직 평면에 직교하는 동일 평면 내에 배치된다.
다른 실시예에서, 반도체 구조물은 기판 위에 배치되고 제1 최상위 나노와이어를 갖고서 제1 수직 평면 내에 적층되는 제1 복수의 나노와이어를 갖는 제1 반도체 디바이스를 포함한다. 제2 반도체 디바이스는 기판 위에 배치되고 제2 최상위 나노와이어를 갖고서 제2 수직 평면 내에 적층되는 제2 복수의 나노와이어를 갖는다. 제2 반도체 디바이스는 제1 반도체 디바이스보다 하나 이상 더 적은 나노와이어를 포함한다. 제3 반도체 디바이스는 기판 위에 배치되고 제3 최상위 나노와이어를 갖고서 제3 수직 평면 내에 적층되는 하나 이상의 나노와이어를 갖는다. 제3 반도체 디바이스는 제2 반도체 디바이스보다 하나 이상 더 적은 나노와이어를 포함한다. 제1, 제2 및 제3 최상위 나노와이어는 제1, 제2 및 제3 수직 평면에 직교하는 동일 평면 내에 배치된다.
다른 실시예에서, 나노와이어 반도체 구조물을 제조하는 방법은 기판 위에 반도체 층들의 스택(stack)을 형성하는 단계를 포함한다. 반도체 층들의 스택은 복수의 활성 층을 포함한다. 반도체 층들의 스택의 제1 구역(region)으로부터 제1 핀(fin)이 형성된다. 제1 핀은 활성 층들 중 둘 이상의 활성 층의 패턴화된 부분들을 포함한다. 제2 핀은 반도체 층들의 스택의 제2 구역으로부터 형성된다. 제2 핀은 제1 핀보다 하나 이상 더 적은 활성 층들의 패턴화된 부분들을 포함한다. 유전체 층이 제2 핀 아래에 형성된다. 제1 및 제2 반도체 디바이스는 각각 제1 및 제2 핀으로부터 형성된다.
도 1a는 본 발명의 실시예에 따라 나노와이어 기반 반도체 디바이스들의 3차원 단면도를 도시한다.
도 1b는 본 발명의 실시예에 따라 도 1a의 나노와이어 기반 반도체 디바이스를 a-a'축을 따라 절취한 단면도를 도시한다.
도 1bb는 본 발명의 실시예에 따른 도 1a의 다른 나노와이어 기반 반도체 디바이스를 a-a'축을 따라 절취한 단면도를 도시한다.
도 2a-2g는 본 발명의 실시예에 따라 나노와이어 반도체 구조물을 제조하는 방법에서의 다양한 동작들을 나타내는 단면도를 도시한다.
도 3은 본 발명의 실시예에 따라 나노와이어 반도체 구조물을 제조하는 방법에서의 동작을 나타내는 단면도를 도시한다.
도 4는 본 발명의 실시예에 따라 나노와이어 반도체 구조물을 제조하는 방법에서의 동작을 나타내는 단면도를 도시한다.
도 5a-5h는 본 발명의 실시예에 따라 나노와이어 반도체 구조물을 제조하는 방법에서의 다양한 동작들을 나타내는 단면도를 도시한다.
도 6은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 도시한다.
변조된 나노와이어 카운트들을 갖는 반도체 디바이스들, 및 그러한 디바이스들을 형성하는 방법이 기술된다. 이하의 설명에서, 본 발명의 실시예들의 완전한 이해를 제공하기 위해, 구체적인 나노와이어 집적 및 재료 체계(regime)와 같은 다수의 구체적인 상세가 제시된다. 본 기술분야의 숙련된 자는 본 발명의 실시예들이 이러한 특정 상세 없이도 실시될 수 있음을 알 것이다. 다른 경우들에서, 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해, 집적 회로 설계 레이아웃과 같은 잘 알려진 특징들은 상세하게 기술되지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 실례적인 표현이며, 반드시 비례에 맞춰 그려지지는 않았다는 점을 이해해야 한다.
본 발명의 하나 이상의 실시예는 사실상 복수의 나노와이어로 제조된 디바이스들에 대한 선택적인 나노와이어 제거에 관한 것이다. 그러한 실시예들은 다양한 Z(예를 들어, 다양한 활성 구역 영역)를 갖는 나노와이어 기반 디바이스들의 제조를 가능하게 할 수 있다. 그러한 일 실시예에서, 특정 디바이스 내에 포함될 나노와이어의 개수는 핀 프리커서 패턴화 동작(fin precursor patterning operation) 동안 결정되며, 여기에서 주어진 Z(Zwa, 또는 활성 구역의 폭의 Z라고도 지칭됨)에 대하여 특정 개수의 활성 층이 패턴화된다. 디바이스들은 모두 공통의 기판 상에 있는 특정 디바이스들 내의 상이한 개수의 나노와이어를 갖고서 제조될 수 있다.
본 발명의 실시예들은 선택적 나노와이어 제거로서, 또는 활성 구역 패턴화 동안의 미리 결정된 제조 카운트(predetermined fabrication count)로서 기술될 수 있다. 어느 쪽에서 보든, 내부에 제1 카운트의 나노와이어를 갖는 제1 Z 값을 갖는 제1 디바이스는, 내부에 제2 카운트의 나노와이어를 갖는 제2 Z 값을 갖는 제2 디바이스와 동일 기판 상에 제조될 수 있다. 다른 3차원 디바이스들과의 유사성을 밝히는 것에 관련하여, 나노와이어들의 다양한 개수는 Z 변조로서, 또는 HSi(silicon height: 실리콘 높이) 변조로서 보여질 수 있다. 실시예에서, 핀 구조물 내에 활성 확산(active diffusion)으로서 제조되고 포함될 나노와이어의 개수를 선택하기 위해, 스페이서 기법이 이용된다.
회로 설계에서, N/P 비율을 최적화하기 위해, 다양한 트랜지스터들의 구동 강도(drive strength)를 서로에 대해 밸런싱하는 능력을 가능하게 하는 것이 중요할 수 있다. 그러한 최적화는 강건한 회로 기능성(robust circuit functionality)을 달성할 수 있고/있거나 회로 성능 및 전력 트레이드오프(trade-offs)를 개선할 수 있다. SRAM 메모리 셀 설계에서, Vccmin은 올바른 셀 밸런스를 갖는 것에 의해 강한 영향 또는 충격을 받는다. 트랜지스터 구동 강도는 전형적으로 트랜지스터 폭(3D FinFET, 트라이-게이트(tri-gate) 또는 나노와이어 디바이스의 경우에서는 Zwa)을 선택함으로써 달라진다. 평면 디바이스들에서, 트랜지스터 구동 강도는 레이아웃 동안 더 짧은 또는 더 긴 물리적 폭(Z)을 그리는 것에 의해 쉽게 변조될 수 있다. 대조적으로, 트라이-게이트 또는 FinFET 디바이스에 대하여, 트랜지스터 Z는 통상적으로 디바이스 당 핀 개수를 선택하는 것에 의해 달라진다. 그러나, 핀들이 길어짐(taller)에 따라, 그러한 양자화된 핀 카운트에 대한 이용가능한 Z는 더 큰 양자 증분들(quantum increments)로 나타나서, 최적화되지 않은 회로 동작의 가능성을 야기한다.
따라서, 여기에 기술되는 하나 이상의 실시예는 선택된 영역을 노출시켜 유전체로 변환되도록 하기 위해, 나노와이어 스택 FIN 측벽들 주위에 스페이서를 구축하는 것을 수반한다. 궁극적으로, 스페이서에 의해 보호되는 활성 영역들의 개수는 주어진 디바이스에 대해 제조되는 나노와이어의 개수에 대응한다. 실시예에서, 동일 기판 상에 제조되는 디바이스 쌍에 대한 나노와이어의 개수가 달라서, 2개의 디바이스의 활성 영역의 변조, 그에 따른 Z의 변조가 가능해진다. 이와 같이, 나노와이어들은 임의의 전도(conduction)로부터 사실상 선택적으로 제거되고(또는 단순히 처음부터(to begin with) 제조되지 않고), 따라서 (궁극적으로 나노와이어 스택들이 되는) 하나의 핀의 HSi는 동일 웨이퍼 상의 다른 것으로부터 독립적으로 변조된다. 실시예에서, 그러한 변조는 기존의 플레이트 세트에 대한 변화 없이, 다양한 서로 다른 프로세스 변형들(예를 들어, SP, LP, GP)을 지원하기 위한 단일 SRAM 템플릿의 제조를 허용한다.
실시예에서, 나노와이어 카운트 변조를 달성하기 위한 방법들은 상향식의(from the bottom up) 확산 핀 영역(diffusion fin area)의 절단(cut)을 수반하고, 이는 다르게는 교체 게이트 프로세스 흐름(replacement gate process flow)에서 하향식으로(from the top) 확산 핀을 절단하는 방법에 비교하여, 기생 용량의 감소를 가능하게 한다. 일 실시예에서, 벌크 실리콘 시작 재료를 갖는 서브핀들(subfins)의 고립(isolation)은 UFO(under fin oxidation) 프로세스를 이용하여 수행된다. 변조된 높이를 갖는 스페이서 형성은, 제품 다이에 걸친 일정한 핀 높이와 그에 따른 동일 개수의 나노와이어를 야기하는 것과 대조적으로, 이러한 접근법의 이용이 다양한 나노와이어 카운트를 제공하는 것을 허용한다. 그러한 특정 실시예에서, 활성 나노와이어의 개수의 변조는 FIN 에치 영역에서 수행되며, 채널 아래에서뿐만 아니라 소스 및 드레인 구역 아래에서도 제거가 발생한다. 구체적인 방법들에 관한 추가의 상세는 이하에서 도 2a-2g, 3, 4 및 5a-5h에 관련하여 기술된다.
따라서, 일 양태에서, 공통 기판 상의 나노와이어 카운트 변조를 갖는 디바이스들이 여기에 기술된 접근법들에 의해 제공된다. 일례에서, 도 1a는 본 발명의 실시예에 따른 나노와이어 기반 반도체 디바이스들(100 및 100')의 3차원 단면도를 도시한다. 도 1b는 도 1a의 나노와이어 기반 반도체 디바이스(100)를 a-a'축을 따라 절취한 단면도를 도시한다. 도 1bb는 도 1a의 나노와이어 기반 반도체 디바이스(100')를 a-a'축을 따라 절취한 단면도를 도시한다.
도 1a을 참조하면, 반도체 디바이스(100 또는 100')는 기판(102) 위에 배치된 하나 이상의 수직 적층된 나노와이어(104 세트)를 포함한다. 여기에서의 실시예들은 다중 와이어 디바이스들(multiple wire devices) 및 단일 와이어 디바이스들(single wire devices) 둘 다를 타겟으로 한다. 예로서, 나노와이어(104A, 104B 및 104C)를 갖는 3 나노와이어 기반 디바이스(100)가 도시되어 있다. 다른 예에서, 나노와이어(104B 및 104C)를 갖는 2 나노와이어 기반 디바이스(100')가 도시되어 있다(즉, 104A에 대해서 다른 음영으로 도시한 바와 같이, 나노와이어(104A)가 디바이스(100')로부터 배제된다). 설명의 편의를 위하여, 나노와이어들 중 단 하나에만 초점을 맞춰 설명되는 예로서 나노와이어(104C)가 이용된다. 하나의 나노와이어의 속성들(attributes)이 기술되는 경우, 복수의 나노와이어에 기초하는 실시예들은 나노와이어들 각각에 대하여 동일한 속성들을 가질 수 있음을 이해해야 한다.
실시예에서, 공통 기판 상에 상이한 나노와이어 카운트들을 갖는 디바이스들이 배치된다. 예를 들어, 반도체 디바이스(100 및 100')가 동일 기판 상에 포함될 수 있다. 앞의 디바이스는 나노와이어 카운트 3을 갖는 한편, 나중의 디바이스는 나노와이어 카운트 2를 갖는다. 디바이스들은 도 1b 및 1bb에 상세하게 도시되어 있다. 상이한 "카운트"를 가지며, 그에 따라 상이한 Z를 갖는 디바이스들에 대하여 카운트들이 하나 이상의 나노와이어만큼 차이가 나기만 한다면, 여기에서의 실시예들은 디바이스들 간의 임의의 카운트들을 고려할 수 있음을 이해해야 한다.
도 1b를 참조하면, 도 1a로부터의 디바이스들(100 및 100') 둘 다를 포함하는 반도체 구조물은 기판(102) 위에 배치되고 최상위 나노와이어(104C)를 갖고서 제1 수직 평면(105) 내에 적층되는 복수의 나노와이어(3개: 104A, 104B 및 104C)를 갖는 제1 반도체 디바이스(100)를 포함한다. 도 1bb를 참조하면, 제2 반도체 디바이스(100')는 기판(102) 위에 배치되며 최상위 나노와이어(104C')를 갖고서 제2 수직 평면(105') 내에 적층되는 하나 이상의 나노와이어(2개: 104B' 및 104C')를 갖는다. 제2 반도체 디바이스(100')는 제1 반도체 디바이스(100)보다 하나 이상 적은 나노와이어를 포함하며, 예를 들어 이러한 특정 예에서 도시된 바와 같이, 3개가 아니라 2개의 나노와이어를 포함한다. 제1 및 제2 최상위 나노와이어(104C 및 104C')는 제1 및 제2 수직 평면(105 및 105')에 직교하는, 서로와 동일한 평면 내에 각각 배치된다. 즉, 나노와이어들(104C 및 104C')은 공통 기판(102) 위에 동일하게 이격된다.
도 1a, 1b 및 1bb에 도시된 바와 같이, 실시예에서, 나노와이어들 각각은 이산(discrete) 채널 구역(106)을 갖는다. 채널 구역(106)은 기저의 기판 재료 또는 상부의 채널 제조 재료와 같은 어떠한 중간 재료(intervening material)도 없이, 게이트 전극 스택(108)(이하에 기술됨)에 의해 완전하게 둘러싸인다는 점에서 이산이다. 따라서, 복수의 나노와이어(104)를 갖는 실시예들에서, 도 1b 및 도 1bb에 도시된 바와 같이, 나노와이어들의 채널 구역들(106)은 서로에 대해서도 이산이다. 그러한 일 실시예에서, 나노와이어들 각각은 또한 도 1a에 도시된 바와 같이, 한 쌍의 이산 소스 및 드레인 구역(110 및 112)을 포함한다. 즉, 소스/드레인 구역들(110/112)은 기저의 기판 재료 또는 상부의 채널 제조 재료와 같은 어떠한 중간 재료도 없이, 컨택트들(contacts)(114)(이하에 기술됨)에 의해 완전하게 둘러싸인다. 따라서, 복수의 나노와이어(104)를 갖는 그러한 실시예에서, 나노와이어들의 소스/드레인 구역들(110/112)은 서로에 대해서도 이산이다. 그러나, 대안적인 그러한 실시예(도시되지 않음)에서, 나노와이어들의 스택들은 한 쌍의 비-이산(non-discrete) 소스 및 드레인 구역을 포함한다.
기판(102)은 반도체 디바이스 제조에 적합한 재료로 구성될 수 있다. 일 실시예에서, 기판(102)은 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있지만 그에 한정되지는 않는 재료의 단일 결정으로 구성된 하부 벌크 기판(lower bulk substrate)을 포함한다. 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있지만 그에 한정되지는 않는 재료로 구성된 상부 절연체 층이 하부 벌크 기판 상에 배치된다. 따라서, 기판(100)은 시작 SOI(semiconductor-on-insulator) 기판으로부터 제조될 수 있거나, 또는 이하에 더 상세하게 설명되는 바와 같이, 나노와이어들의 제조 동안 그러한 절연층을 갖도록 형성될 수 있다. 도 1a, 1b 및 1bb는 기판(102)을 하부 벌크 결정질 부분 및 상부 절연 부분을 갖는 것으로서 도시하고 있다.
대안적으로, 구조물(100)은 벌크 기판으로부터 직접 형성되고, 전술한 상부 절연체 층을 대신하여 전기 절연성 부분들을 형성하기 위해, 국지적 산화(local oxidation)가 이용된다. 다른 대안적인 실시예에서, 구조물(100)은 벌크 기판으로부터 직접 형성되고, 그 위에 나노와이어들과 같이 전기적으로 고립된 활성 구역들을 형성하기 위해 도핑이 이용된다. 그러한 일 실시예에서, 제1 나노와이어(즉, 기판에 근접함)는 오메가-FET 타입 구조물의 형태를 갖는다.
실시예에서, 나노와이어들(104)은 와이어들 또는 리본들로서 크기가 정해질 수 있으며, 직각을 이루거나(squared-off) 더 둥근 코너들을 가질 수 있다. 실시예에서, 나노와이어들(104)은 한정적인 것은 아니지만 실리콘, 게르마늄 또는 그들의 조합과 같은 재료로 구성된다. 그러한 일 실시예에서, 나노와이어들은 단결정질이다. 예를 들어, 실리콘 나노와이어(104)에 대하여, 단결정질 나노와이어는 (100) 전역적 배향(global orientation)에 기초할 수 있으며, 예를 들면 z-방향에서 <100> 평면을 갖는다. 실시예에서, 단면의 관점(cross-sectional perspective)으로부터의 나노와이어들(104)의 치수는 나노-스케일이다. 예를 들어, 특정 실시예에서, 나노와이어들(104)의 가장 작은 치수는 대략 20 나노미터보다 작다. 실시예에서, 나노와이어들(104)은 특히 채널 구역들(106)에서 스트레인 재료(strained material)로 구성된다. 채널 구역들(106) 각각의 폭 및 높이는 도 1b 및 도 1bb에서 대략 동일한 것으로 도시되어 있지만, 그들이 그러할 필요는 없다. 예를 들어, 다른 실시예(도시되지 않음)에서, 나노와이어들(104)의 폭은 높이보다 상당히 더 크다. 특정 실시예에서, 폭은 높이보다 약 2-10배 크다. 그러한 기하학적 형상(geometry)을 갖는 나노와이어들은 나노리본이라고 지칭될 수 있다. 대안적인 실시예(역시 도시되지 않음)에서, 나노리본들은 수직으로 배향된다. 즉, 나노와이어들(104) 각각은 폭 및 높이를 가지며, 폭은 높이보다 상당히 더 작다.
도 1b 및 도 1bb를 참조하면, 실시예에서, 반도체 디바이스들(100 및 100')은 기판(102)과 하단 나노와이어(104A 또는 104B') 사이에 각각 배치된 중간 유전체 층(130 또는 130')을 각각 더 포함한다. 이와 같이, 중간 유전체 층(130 또는 130')은 기판(102)과 반도체 디바이스(100) 사이에서보다, 기판(102)과 반도체 디바이스(100') 사이에서 더 두껍다. 그러한 실시예들에서, 디바이스의 최하위 나노와이어의 적어도 일부는 소스/드레인 구역과 채널 구역 중 어느 하나, 또는 둘 다에서 이산이 아니다. 중간 유전체 층(130 또는 130')은 변조된 나노와이어 카운트 구조물들을 제공하기 위해 이용되는 제조 프로세스의 아티팩트(artifact)일 수 있다. 부분적인 제조 동안에는 아마도 존재하지만, 어떠한 중간 유전체 층(130 또는 130')도 반도체 디바이스의 완성 전에 제거될 수 있음을 이해해야 한다. 그러한 중간 유전체 층(130 또는 130')의 형성은 이하에 더 상세하게 설명된다.
도 1a, 도 1b 및 도 1bb를 참조하면, 실시예에서, 반도체 디바이스들(100 및 100')은 디바이스의 복수의 나노와이어 각각의 일부분을 둘러싸는 각각의 게이트 전극 스택들(108 또는 108')을 더 포함한다. 그러한 일 실시예에서, 게이트 전극 스택들(108 또는 108') 각각은 게이트 유전체 층 및 게이트 전극 층(도시되지 않음)을 포함한다. 실시예에서, 게이트 전극 스택(108 또는 108')의 게이트 전극은 금속 게이트로 구성되고, 게이트 유전체 층은 하이-K 재료(high-K material)로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은 한정적인 것은 아니지만 하프늄 산화물, 하프늄 산질화물, 하프늄 실리케이트, 란타늄 산화물, 지르코늄 산화물, 지르코늄 실리케이트, 탄탈륨 산화물, 바륨 스트론튬 티탄산염, 바륨 티탄산염, 스트론튬 티탄산염, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오브산염, 또는 그들의 조합과 같은 재료로 구성된다. 또한, 게이트 유전체 층의 일부분은 나노와이어(104)의 상부 몇 개의 층으로 형성된 네이티브 산화물(native oxide)의 층을 포함할 수 있다. 실시예에서, 게이트 유전체 층은 최상단의 하이-k 부분, 및 반도체 재료의 산화물로 구성된 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 최상단 부분, 및 실리콘 이산화물 또는 실리콘 산질화물의 최하단 부분으로 구성된다.
일 실시예에서, 게이트 전극은 한정적인 것은 아니지만, 금속 질화물, 금속 탄화물, 금속 실리사이드, 금속 알루미나이드, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 도전성 금속 산화물과 같은 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수-세팅 층(metal workfunction-setting layer) 위에 형성된 비-일함수-세팅 충진 재료(non-workfunction-setting fill material)로 구성된다.
다시 도 1a를 참조하면, 실시예에서, 반도체 디바이스들(100 또는 100')은 복수의 나노와이어(104) 각각의 개별 부분들을 둘러싸는 제1 및 제2 컨택트(114)를 더 포함한다. 실시예에서, 컨택트들(114)은 금속 종들(metal species)로 형성된다. 금속 종들은 니켈 또는 코발트와 같은 순수 금속일 수도 있거나, 금속-금속 합금 또는 (예를 들어, 실리사이드 재료와 같은) 금속-반도체 합금과 같은 합금일 수도 있다.
실시예에서, 반도체 디바이스들(100 또는 100')은 도 1a에 도시된 바와 같이, 게이트 전극 스택(108)과 제1 및 제2 컨택트(114) 사이에 각각 배치된 제1 및 제2 스페이서(116)를 더 포함한다. 위에서 기술된 바와 같이, 적어도 수 개의 실시예에서, 나노와이어들(104)의 채널 구역들 및 소스/드레인 구역들은 이산으로 된다. 그러나, 나노와이어들(104)의 모든 구역이 이산으로 되어야 하는 것은 아니고, 심지어는 모든 구역이 이산으로 될 수 있지도 않다. 예를 들어, 나노와이어들(104A-104C)은 스페이서들(116) 아래의 위치에서는 이산이 아닐 수 있다. 일 실시예에서, 나노와이어들(104A-104C)의 스택은 도 2a-2g, 3, 4 및 5a-5h에 관련하여 이하에 기술되는 대로, 실리콘 나노와이어들 사이에 개재된 실리콘 게르마늄, 또는 그 역과 같이, 그 사이에 중간 반도체 재료를 갖는다. 따라서, 실시예에서, 스페이서들 중 하나 또는 둘 다의 아래에 있는 복수의 수직 적층된 나노와이어의 부분은 비-이산이다. 실시예에서, 스페이서들(116)은 한정적인 것은 아니지만 실리콘 이산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 절연성 유전체 재료로 구성된다.
위에서 기술된 디바이스(100 또는 100')가 단일 디바이스, 예를 들어 NMOS 또는 PMOS 디바이스를 위한 것이긴 하지만, CMOS 아키텍쳐는 또한 동일 기판 바로 위에(on) 또는 위에(above) 배치된 NMOS 및 PMOS 나노와이어 기반 스트레인 채널 디바이스들(nanowire-based strained channel devices) 둘 다를 포함하도록 형성될 수 있다. 그러나, 복수의 그러한 NMOS 디바이스는 상이한 나노와이어 카운트들을 갖도록 제조될 수 있다. 마찬가지로, 복수의 그러한 PMOS 디바이스는 상이한 나노와이어 카운트들을 갖도록 제조될 수 있다. 실시예에서, 반도체 디바이스들(100 및 100')은 공통 기판 상에 형성되고, 실리콘으로 구성된 나노와이어들을 갖고, 둘 다 NMOS 디바이스이다. 다른 실시예에서, 반도체 디바이스들(100 및 100')은 공통 기판 상에 형성되고, 실리콘 게르마늄으로 구성된 나노와이어들을 갖고, 둘 다 PMOS 디바이스이다. 실시예에서, 도 1b 및 1bb를 참조하면, 제1 및 제2 수직 평면(각각 105 및 105')은 서로에 평행하다.
실시예에서, 나노와이어 카운트 변조는 벌크 실리콘 기판 상에서 제조를 시작하고, 나노와이어 스택 층들을 퇴적하고, 에칭될 영역을 선택적으로 마스킹하는 것에 의한 스페이서 패턴화 기법을 이용하여 핀을 패턴화하는 것에 의해 달성될 수 있다. 핀의 에칭은 특정 구조물에 대하여 서브핀 고립(subfin isolation)(예를 들어 다수의 와이어를 활성으로 설정하는 동작)에 필요한 깊이까지 수행된다. 그러한 일 실시예에서, 도 2a-2g에 관련하여 기술되는 바와 같이, 2가지의 상이한 깊이가 달성된다. 다른 실시예에서, 도 5a-5h에 관련하여 기술되는 바와 같이, 3가지의 상이한 깊이가 달성된다.
따라서, 다른 양태에서, 나노와이어 반도체 구조물을 제조하는 방법이 제공된다. 예를 들어, 도 2a-2g, 3 및 4는 본 발명의 실시예에 따라 나노와이어 반도체 구조물을 제조하는 방법에서의 다양한 동작들을 나타내는 단면도를 도시한다.
도 2a를 참조하면, 나노와이어 반도체 구조물을 제조하는 방법은 기판(202) 위에 반도체 층들의 스택을 형성하는 단계를 포함한다. 반도체 층들(202)의 스택은 복수의 활성 층을 포함한다. 그러한 일 실시예에서, 활성 층들은 도 2a에 도시된 바와 같이, 중간 제조 층들(intervening fabrication layers)(대향하는 206 및 210, 또는 204 및 208)을 갖는 활성 층 쌍들(204 및 208, 또는 206 및 210)이다. 실시예에서, 기판(202)은 벌크 실리콘 기판과 같은 벌크 결정질 기판이고, 층(204)은 벌크 결정질 기판 바로 위에 배치된다. 다른 실시예에서, 중간 유전체 층이 이미 존재한다(도 2a에 선택적 층으로서 도시됨). 그러나, 도 2b-2g의 나머지는 미리 형성된 중간 유전체 층을 갖지 않는 벌크 결정질 기판을 가정한다. 그러한 일 실시예에서, 기판(202)은 벌크 결정질 실리콘 기판이고, 활성 층들의 스택은 벌크 결정질 실리콘 기판 바로 위에 형성된다. 그러한 특정한 실시예에서, 층들(204 및 208)은 실리콘 게르마늄으로 구성되는 한편, 층들(206 및 210)은 실리콘으로 구성된다.
도 2b를 참조하면, 핀 에칭 이전에, 제1 하드마스크 층(220) 및 제2 하드마스크 층(222)이 층들(204-210)의 스택 위에 형성된다. 마스킹 층(230)은 하드마스크 층(220)을 포함하는 구역을 커버하도록 형성된다. 도 2b-2g에서, 편의상, 공통 기판(202)의 2개의 상이한 구역을 구별하기 위해 점선이 이용된다. 구역들은 예를 들어, 마치 점선이 존재하지 않는 것처럼 서로 접촉할 수도 있거나, 또는 서로로부터 분리될 수도 있다.
다음으로, 도 2c에 도시된 바와 같이, 층들(204-210)의 스택 중 마스킹 층(230)에 의해 보호되지 않는 부분은 하드마스크(222)의 패턴을 갖도록, 그리고 핀(240)을 형성하도록 패턴화된다. 도 2d를 참조하면, 핀(240) 및 (여전히 존재한다면) 하드마스크(222)는 마스킹 층(250)으로 커버된다. 추가로, 마스킹 층(230)이 제거되고, 다음으로, 층들(208 및 210) 중 마스킹 층(250)에 의해 보호되지 않는 부분들은 하드마스크(220)의 패턴을 갖도록, 그리고 핀(242)을 형성하도록 패턴화된다. 그러나, 층(204 및 206)에서는 에칭이 수행되지 않는다.
도 2e를 참조하면, 마스킹 층(250)이 제거되고, 제1 세트의 유전체 스페이서들(260)이 핀(240)의 측벽들을 따라 형성되는 한편, 제2 세트의 유전체 스페이서들(262)이 핀(242)의 측벽들을 따라 형성된다. 구조물들이 바로 인접하는 경우에서는, 측벽 스페이서가 층들(204 및 206)의 노출된 부분들의 측벽들을 따라 형성될 수 있음이 이해되어야 한다. 다음으로, 도 2f에 도시된 바와 같이, 층들(204 및 206)의 노출된 부분들(스페이서들(260 또는 262)에 의해 보호되지 않는 부분들)은 기판(202)의 상단 부분과 함께, 중간 유전체 층(270)을 형성하도록 산화된다. 다음으로, 도 2g를 참조하면, 임의의 남아있는 하드마스크 층들 및 측벽 스페이서들이 제거되어, 중간 유전체 층(270) 위에 핀(240) 및 핀(242)을 제공한다. 도 3은 핀(240)의 다른 보기(view)를 도시하는 한편, 도 4는 핀(242)의 다른 보기를 도시한다. 중간 유전체 층(270) 중 핀(242) 아래의 부분은 중간 유전체 층(270) 중 핀(240) 아래의 부분보다 도 4에서 점선으로 나타난 양만큼 더 두껍다는 점에 유의해야 한다.
도 2f를 다시 참조하면, 실시예에서, 층들(204 및 206)의 노출된 부분들은 기판(202)의 상단 부분과 함께, "UFO(under fin oxidation)"에 의해 중간 유전체 층(270)을 형성하도록 산화된다. 실시예에서, 스페이서들의 이용은 동일하거나 유사한 재료가 산화되고 있는 경우에 요구될 수 있고, 유사하지 않은 재료들이 이용되는 경우에도 포함될 수 있다. 실시예에서, 산화 분위기(oxidizing atmosphere) 또는 인접 산화 재료가 UFO를 위해 이용될 수 있다. 그러나, 다른 실시예에서는, 산소 주입(oxygen implant)이 이용된다. 일부 실시예들에서, UFO 이전에 재료의 일부가 리세스(recess)되고, 이는 산화 동안 소위 버드빅(birds-beak) 형성의 범위를 감소시킬 수 있다. 따라서, 산화는 곧바로, 처음에 리세스함으로써, 또는 산소 주입에 의해, 또는 이들의 조합에 의해 수행될 수 있다.
도 3 및 4를 다시 참조하면, 방법은 이와 같이 반도체 층들의 스택의 제1 구역으로부터 제1 핀(240)을 형성하는 단계를 포함한다. 제1 핀은 활성 층들 중 둘 이상의 활성 층의 패턴화된 부분들을 포함한다. 제2 핀(242)은 반도체 층들의 스택의 제2 구역으로부터 형성된다. 제2 핀은 제1 핀보다 하나 이상 더 적은 활성 층의 패턴화된 부분들을 포함한다. 유전체 층은 제2 핀 아래에, 그리고 가능하게는 제1 핀 아래에도 형성된다.
다음으로, 제1 및 제2 반도체 디바이스가 각각 제1 및 제2 핀(240 및 242)으로부터 형성될 수 있다. 실시예에서, 제1 반도체 디바이스를 형성하는 단계는 이산 부분들을 갖는 복수의 나노와이어를 형성하는 단계를 포함하고, 제2 반도체 디바이스를 형성하는 단계는 역시 이산 부분들을 갖는 하나 이상의 나노와이어를 형성하는 단계를 포함한다. 와이어들은 게이트 플레이스홀더들(gate placeholders)을 제위치에 두거나 소스 및 드레인 구역을 스트랩다운(strapped down)함으로써, 또는 상이한 프로세싱 스테이지들에서 둘 다를 함으로써 이산으로 될 수 있다. 예를 들어, 실시예에서, 실리콘 층들(206 및 210)은 실리콘 게르마늄 나노와이어 구조물들(204 및 208)은 에칭하지 않으면서 실리콘(206/210)을 선택적으로 제거하는 습식 에칭을 이용하여 선택적으로 에칭된다. 실리콘을 선택적으로 에칭하기 위해, 예를 들어 수산화 암모늄 및 수산화 칼륨을 포함하는 수성 수산화물 화학반응들(aqueous hydroxide chemistries)과 같은 에칭 화학반응들이 이용될 수 있다. 다른 실시예에서, 실리콘 게르마늄 층들(204 및 208)은 실리콘 나노와이어 구조물들(206 및 210)은 에칭하지 않으면서 실리콘 게르마늄을 선택적으로 제거하는 습식 에칭을 이용하여 선택적으로 에칭된다. 실리콘 게르마늄을 선택적으로 에칭하기 위해, 예를 들어 카르복시산/질산/HF 화학반응 및 구연산/질산/HF와 같은 에칭 화학반응들이 이용될 수 있다. 이와 같이, 핀-타입 구조물들(240 또는 242)로부터 실리콘 층들이 제거되어 실리콘 게르마늄 나노와이어들을 형성할 수 있거나, 핀-타입 구조물들(240 또는 242)로부터 실리콘 게르마늄 층들이 제거되어 실리콘 채널 나노와이어들을 형성할 수 있다.
실시예에서, 도 2f에 관련하여 설명된 바와 같이, 제2 핀 아래에 유전체 층을 형성하는 단계는 제2 핀 아래에서, 반도체 층들의 스택의 제2 구역 내에서 반도체 층들 중 하나 이상을 산화하는 단계를 포함한다. 그러한 일 실시예에서, 반도체 층들의 스택이 기판 상에 형성되고, 방법은 제1 및 제2 핀 둘 다의 아래에서 기판의 부분들을 산화하는 단계를 더 포함한다.
실시예에서, 방법은 반도체 층들의 스택의 제3 구역으로부터 제3 핀을 형성하는 단계를 더 포함하고, 제3 핀은 제2 핀보다 하나 이상 더 적은 활성 층들의 패턴화된 부분들을 포함한다. 그러면, 유전체 층이 제3 핀 아래에 있다. 다음으로, 제3 반도체 디바이스가 제3 핀으로부터 형성된다. 예를 들어, 도 5a-5h는 본 발명의 실시예에 따라 나노와이어 반도체 구조물을 제조하는 방법에서의 다양한 동작들을 나타내는 단면도를 도시한다.
도 5a를 참조하면, 핀 에칭 이전에, 제1 하드마스크 층(520), 제2 하드마스크 층(522) 및 제3 하드마스크 층(524)이 기판(502) 위에 형성된 활성 및 중간 층들(504, 506, 508, 510, 512 및 514)의 스택 위에 형성된다. 다음으로, 도 5b에 도시된 바와 같이, 마스킹 층(530)은 하드마스크 층들(520 및 522)을 포함하는 구역을 커버하도록 형성된다. 도 5a-5h에서, 편의상, 공통 기판(502)의 3개의 상이한 구역을 구별하기 위해 점선이 이용된다. 구역들은 예를 들어, 마치 점선이 존재하지 않는 것처럼 서로 접촉할 수도 있고, 아니면 서로로부터 분리될 수도 있다.
다음으로, 도 5b에 도시된 바와 같이, 층들(508-514) 중 마스킹 층(530)에 의해 보호되지 않는 부분들은 하드마스크(524)의 패턴을 갖도록, 그리고 핀(540)을 형성하도록 패턴화된다. 도 5c를 참조하면, 핀(540) 및 (여전히 존재한다면) 하드마스크(524)는 마스킹 층(550)으로 커버된다. 추가로, 중앙 구역으로부터 마스킹 층(530)이 제거되고, 다음으로, 층들(514 및 512) 중 마스킹 층(550) 또는 마스킹 층(530)의 남아있는 부분들에 의해 보호되지 않는 부분들은 하드마스크(522)의 패턴을 갖도록, 그리고 핀(542)을 형성하도록 패턴화된다. 그러나, 층들(504, 506, 508 또는 510)에서는 에칭이 수행되지 않는다.
도 5d를 참조하면, 핀(542) 및 (여전히 존재한다면) 하드마스크(522)는 마스킹 층(590)으로 커버된다. 추가로, 좌측 구역으로부터 마스킹 층(530/550)이 제거되고, 다음으로, 층들(504-514) 중 마스킹 층(590) 또는 마스킹 층(550)의 남아있는 부분들에 의해 보호되지 않는 부분들은 하드마스크(520)의 패턴을 갖도록, 그리고 핀(544)을 형성하도록 패턴화된다.
도 5e를 참조하면, 마스킹 층들 중 임의의 남아있는 부분들이 제거되고, 제1 세트의 유전체 스페이서들(560)이 핀(540)의 측벽들을 따라 형성되고, 제2 세트의 유전체 스페이서들(562)이 핀(542)의 측벽들을 따라 형성되며, 제3 세트의 유전체 스페이서들(564)이 핀(544)의 측벽들을 따라 형성된다. 구조물들이 바로 인접하는 경우에서는, 측벽 스페이서가 층들(204, 206, 208 및 210)의 노출된 부분들의 측벽들을 따라 형성될 수 있음이 이해되어야 한다. 다음으로, 도 5f에 도시된 바와 같이, 층들(504, 506, 508 및 510)의 노출된 부분들(스페이서들(560, 562 또는 564)에 의해 보호되지 않는 부분들)은 기판(502)의 상단 부분과 함께, 중간 유전체 층(570)을 형성하도록 산화된다.
다음으로, 평탄화를 이용한 산화물 충진 및 리세스(oxide fill and recess with planarization)가 수행되어, 도 5g에 도시된 바와 같이, 변경된 중간 유전체 층(570')을 제공할 수 있다. 다음으로, 도 5h를 참조하면, 임의의 남아있는 하드마스크 층들 및 측벽 스페이서들이 제거되어, 변경된 중간 유전체 층(570') 위에 핀들(540, 542 및 544)을 제공할 수 있다.
따라서, 각각 상이한 나노와이어 카운트를 갖는 3개의 상이한 디바이스와 같이, 상이한 나노와이어 카운트들을 갖는 셋 이상의 디바이스가 공통 기판 상에 형성될 수 있다. 예를 들어, 실시예에서, 도 5h에 도시된 구조물은 3개의 상이한 나노와이어 디바이스를 제조하기 위해 이용될 수 있다. 그러한 일 실시예에서, 반도체 구조물은 기판 위에 배치되고 제1 최상위 나노와이어를 갖고서 제1 수직 평면 내에 적층되는 제1 복수의 나노와이어를 갖는 제1 반도체 디바이스를 포함한다. 제2 반도체 디바이스는 기판 위에 배치되고 제2 최상위 나노와이어를 갖고서 제2 수직 평면 내에 적층되는 제2 복수의 나노와이어를 갖는다. 제2 반도체 디바이스는 제1 반도체 디바이스보다 하나 이상 더 적은 나노와이어들을 포함한다. 제3 반도체 디바이스는 기판 위에 배치되고 제3 최상위 나노와이어를 갖고서 제3 수직 평면 내에 적층되는 하나 이상의 나노와이어를 갖는다. 제3 반도체 디바이스는 제2 반도체 디바이스보다 하나 이상 더 적은 나노와이어들을 포함한다. 제1, 제2 및 제3 최상위 나노와이어는 제1, 제2 및 제3 수직 평면에 직교하는 동일 평면 내에 배치된다.
실시예에서, 나노와이어들 각각은 이산 채널 구역을 갖는다. 그러한 일 실시예에서, 나노와이어들 각각은 또한 한 쌍의 이산 소스 및 드레인 구역을 갖는다. 그러나, 대안적인 실시예에서, 제1 반도체 디바이스의 제1 복수의 나노와이어는 제1 쌍의 비-이산 소스 및 드레인 구역을 갖고, 제2 반도체 디바이스의 제2 복수의 나노와이어는 제2 쌍의 비-이산 소스 및 드레인 구역을 갖고, 제3 반도체 디바이스의 하나 이상의 나노와이어는 제3 쌍의 비-이산 소스 및 드레인 구역을 갖는다.
실시예에서, 반도체 구조물은 기판과, 제1, 제2 및 제3 반도체 디바이스 사이에 배치된 중간 유전체 층을 더 포함한다. 중간 유전체 층은 기판과 제1 및 제2 반도체 디바이스 사이에서보다, 기판과 제3 반도체 디바이스 사이에서 더 두껍다. 중간 유전체 층은 또한 기판과 제1 반도체 디바이스 사이에서보다, 기판과 제2 반도체 디바이스 사이에서 더 두껍다.
실시예에서, 제1 반도체 디바이스는 제1 복수의 나노와이어 각각의 일부분을 둘러싸는 제1 게이트 전극 스택을 더 포함하고, 제2 반도체 디바이스는 제2 복수의 나노와이어 각각의 일부분을 둘러싸는 제2 게이트 전극 스택을 더 포함하고, 제3 반도체 디바이스는 하나 이상의 나노와이어 각각의 일부분을 둘러싸는 제3 게이트 전극 스택을 더 포함한다. 그러한 일 실시예에서, 제1, 제2 및 제3 게이트 전극 스택 각각은 하이-k 게이트 유전체 층 및 금속 게이트 전극 층으로 구성된다.
실시예에서, 반도체 구조물의 나노와이어들 각각은 실리콘으로 구성되고, 제1, 제2 및 제3 반도체 디바이스는 NMOS 디바이스이다. 다른 실시예에서, 반도체 구조물의 나노와이어들 각각은 실리콘 게르마늄으로 구성되고, 제1, 제2 및 제3 반도체 디바이스는 PMOS 디바이스이다. 실시예에서, 제1, 제2 및 제3 수직 평면은 서로에 평행하다. 실시예에서, 제3 반도체 디바이스는 제1 반도체 디바이스와 제2 반도체 디바이스 사이에 배치된다.
실시예에서, 제1 반도체 디바이스는 제1 복수의 나노와이어 각각의 개별 부분들을 둘러싸는 제1 및 제2 컨택트를 더 포함하고, 제2 반도체 디바이스는 제2 복수의 나노와이어 각각의 개별 부분들을 둘러싸는 제3 및 제4 컨택트를 더 포함하고, 제3 반도체 디바이스는 하나 이상의 나노와이어 각각의 개별 부분들을 둘러싸는 제5 및 제6 컨택트를 더 포함한다. 그러한 일 실시예에서, 제1 반도체 디바이스는 제1 게이트 전극 스택과 제1 및 제2 컨택트 사이에 각각 배치된 제1 및 제2 스페이서를 더 포함한다. 제2 반도체 디바이스는 제2 게이트 전극 스택과 제3 및 제4 컨택트 사이에 각각 배치된 제3 및 제4 스페이서를 더 포함한다. 그리고, 제3 반도체 디바이스는 제3 게이트 전극 스택과 제5 및 제6 컨택트 사이에 각각 배치된 제5 및 제6 스페이서를 더 포함한다.
따라서, 여기에 기술된 하나 이상의 실시예는 상향식 접근법(bottom-up approach)을 통한 나노와이어 카운트 변조를 타겟으로 한다. 즉, 카운트들이 달라질 수 있긴 하지만, 각각의 디바이스는 다른 디바이스들의 최상단 나노와이어와 동일 평면 내에 최상단 나노와이어를 갖는다. 이와 같이, 각각의 디바이스의 최하단 나노와이어가 기저의 공통 기판에 얼마나 가까운지에 있어서 차이가 발생한다. 하향식 나노와이어 제거 접근법(top-down nanowire removal approach)에 대조적인 것으로서의 상향식 접근법이 최상의 성능을 제공하는 것으로 입증될 수 있다. 예를 들어, FEM 회로들은 상향식 접근법에 대해 지연 및 전력에 있어서 이점을 보일 수 있다(예를 들어, 풀 핀(full fin)에 대한 지연 증가 또는 풀 핀에 대한 전력 감소를 통해). 여기에 기술된 실시예들은 14nm 노드 제품들 상에서 개선된 성능을 가능하게 할 수 있고, 예를 들어 매우 엄격한 스탠바이 전력 요건을 갖는 14nm 노드 SOC(system-on-chip) 제품에 대하여 스탠바이 누설(standby leakage)을 감소시킬 수 있다. 여기에 기술된 실시예들은 더 양호한 셀 리밸런싱(cell rebalancing)을 허용할 수 있고, 그에 따라 Vccmin의 감소를 허용할 수 있다. 추가로, 본 발명의 하나 이상의 실시예는 활성 확산 영역의 높이를 변조하기 위해 UFO(under fin oxide) 프로세스 방법론을 이용하는 것을 포함한다.
도 6은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(600)를 도시한다. 컴퓨팅 디바이스(600)는 보드(602)를 하우징한다(house). 보드(602)는 프로세서(604) 및 적어도 하나의 통신 칩(606)을 포함하지만 그에 한정되지는 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(604)는 보드(602)에 전기적 및 물리적으로 연결된다. 일부 구현들에서, 적어도 하나의 통신 칩(606)도 보드(602)에 전기적 및 물리적으로 연결된다. 다른 구현들에서, 통신 칩(606)은 프로세서(604)의 일부이다.
응용에 따라, 컴퓨팅 디바이스(600)는 보드(602)에 전기적 및 물리적으로 연결될 수도 있고 연결되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 크립토 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 컴퍼스(compass), 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, 컴팩트 디스크(CD), DVD(digital versatile disk) 등과 같은) 대용량 저장 장치를 포함하지만, 그에 한정되지는 않는다.
통신 칩(606)은 컴퓨팅 디바이스(600)로의, 그리고 컴퓨팅 디바이스로부터의 데이터 전달을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그것의 파생어들은 비-고체 매체(non-solid medium)를 통한 변조된 전자기 방사의 이용을 통해 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기법, 통신 채널 등을 기술하기 위해 이용될 수 있다. 그 용어가 관련 디바이스들이 어떠한 배선도 포함하지 않음을 암시하지는 않지만, 일부 실시예에서는 그렇지 않을 수도 있다. 통신 칩(606)은 Wi-Fi(IEEE 802.11 군(family)), WiMAX (IEEE 802.16 군), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그들의 파생물들(derivatives)과, 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 그에 한정되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(600)는 복수의 통신 칩(606)을 포함할 수 있다. 예를 들어, 제1 통신 칩(606)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신들에 전용일 수 있고, 제2 통신 칩(606)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 다른 것들과 같은 장거리 무선 통신들에 전용일 수 있다.
컴퓨팅 디바이스(600)의 프로세서(604)는 프로세서(604) 내에 패키지화된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함한다. "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여, 그 전자 데이터를 레지스터들 및/또는 메모리 내에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 임의의 부분을 지칭할 수 있다.
통신 칩(606)은 통신 칩(606) 내에 패키지화된 집적 회로 다이를 더 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함한다.
다른 구현들에서, 컴퓨팅 디바이스(600) 내에 하우징되는 다른 컴포넌트는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(600)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 이동 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 다른 구현들에서, 컴퓨팅 디바이스(600)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
이와 같이, 변조된 나노와이어 카운트들을 갖는 반도체 디바이스들, 및 그러한 디바이스들을 형성하는 방법들이 개시되었다. 실시예에서, 반도체 구조물은 기판 위에 배치되고 제1 최상위 나노와이어를 갖고서 제1 수직 평면 내에 적층되는 복수의 나노와이어를 갖는 제1 반도체 디바이스를 포함한다. 제2 반도체 디바이스는 기판 위에 배치되고 제2 최상위 나노와이어를 갖고서 제2 수직 평면 내에 적층되는 하나 이상의 나노와이어를 갖는다. 제2 반도체 디바이스는 제1 반도체 디바이스보다 하나 이상 더 적은 나노와이어들을 포함한다. 제1 및 제2 최상위 나노와이어는 제1 및 제2 수직 평면에 직교하는 동일 평면 내에 배치된다. 일 실시예에서, 제1 및 제2 수직 평면은 서로에 평행하다.

Claims (30)

  1. 반도체 구조물로서,
    기판 위에 배치되고 제1 최상위 나노와이어를 갖고서 제1 수직 평면 내에 적층되는 복수의 나노와이어를 포함하는 제1 반도체 디바이스; 및
    상기 기판 위에 배치되고 제2 최상위 나노와이어를 갖고서 제2 수직 평면 내에 적층되는 하나 이상의 나노와이어를 포함하는 제2 반도체 디바이스
    를 포함하고,
    상기 제2 반도체 디바이스는 상기 제1 반도체 디바이스보다 하나 이상 더 적은 나노와이어들을 포함하고, 상기 제1 및 제2 최상위 나노와이어는 상기 제1 및 제2 수직 평면에 직교하는 동일 평면 내에 배치되는 반도체 구조물.
  2. 제1항에 있어서, 상기 나노와이어들 각각은 이산 채널 구역(discrete channel region)을 포함하는 반도체 구조물.
  3. 제2항에 있어서, 상기 나노와이어들 각각은 한 쌍의 이산 소스 및 드레인 구역(a pair of discrete source and drain regions)을 포함하는 반도체 구조물.
  4. 제2항에 있어서, 상기 제1 반도체 디바이스의 복수의 나노와이어는 제1 쌍의 비-이산(non-discrete) 소스 및 드레인 구역을 포함하고, 상기 제2 반도체 디바이스의 하나 이상의 나노와이어는 제2 쌍의 비-이산 소스 및 드레인 구역을 포함하는 반도체 구조물.
  5. 제1항에 있어서,
    상기 기판과 상기 제1 및 제2 반도체 디바이스 사이에 배치된 중간 유전체 층(intervening dielectric layer)을 더 포함하고, 상기 중간 유전체 층은 상기 기판과 상기 제1 반도체 디바이스 사이에서보다 상기 기판과 상기 제2 반도체 디바이스 사이에서 더 두꺼운 반도체 구조물.
  6. 제1항에 있어서, 상기 제1 반도체 디바이스는 상기 복수의 나노와이어 각각의 일부분을 둘러싸는 제1 게이트 전극 스택을 더 포함하고, 상기 제2 반도체 디바이스는 상기 하나 이상의 나노와이어 각각의 일부분을 둘러싸는 제2 게이트 전극 스택을 더 포함하는 반도체 구조물.
  7. 제6항에 있어서, 상기 제1 및 제2 게이트 전극 스택은 각각 하이-K(high-K) 게이트 유전체 층 및 금속 게이트 전극 층을 포함하는 반도체 구조물.
  8. 제1항에 있어서, 상기 나노와이어들 각각은 실리콘으로 이루어지고, 상기 제1 및 제2 반도체 디바이스는 NMOS 디바이스인 반도체 구조물.
  9. 제1항에 있어서, 상기 나노와이어들 각각은 실리콘 게르마늄으로 이루어지고, 상기 제1 및 제2 반도체 디바이스는 PMOS 디바이스인 반도체 구조물.
  10. 제1항에 있어서, 제1 및 제2 수직 평면은 서로에 평행한 반도체 구조물.
  11. 제6항에 있어서, 상기 제1 반도체 디바이스는 상기 복수의 나노와이어 각각의 개별 부분들을 둘러싸는 제1 및 제2 컨택트(contact)를 더 포함하고, 상기 제2 반도체 디바이스는 상기 하나 이상의 나노와이어 각각의 개별 부분들을 둘러싸는 제3 및 제4 컨택트를 더 포함하는 반도체 구조물.
  12. 제11항에 있어서, 상기 제1 반도체 디바이스는 상기 제1 게이트 전극 스택과 상기 제1 및 제2 컨택트 사이에 각각 배치된 제1 및 제2 스페이서를 더 포함하고, 상기 제2 반도체 디바이스는 상기 제2 게이트 전극 스택과 상기 제3 및 제4 컨택트 사이에 각각 배치된 제3 및 제4 스페이서를 더 포함하는 반도체 구조물.
  13. 나노와이어 반도체 구조물을 제조하는 방법으로서,
    기판 위에 반도체 층들의 스택을 형성하는 단계 - 상기 반도체 층들의 스택은 복수의 활성 층을 포함함 - ;
    상기 반도체 층들의 스택의 제1 구역으로부터 제1 핀(fin)을 형성하는 단계 - 상기 제1 핀은 상기 활성 층들 중 둘 이상의 활성 층의 패턴화된 부분들을 포함함 - ;
    상기 반도체 층들의 스택의 제2 구역으로부터 제2 핀을 형성하는 단계 - 상기 제2 핀은 상기 제1 핀보다 하나 이상 더 적은 활성 층들의 패턴화된 부분들을 포함함 - ;
    상기 제2 핀 아래에 유전체 층을 형성하는 단계; 및
    상기 제1 및 제2 핀으로부터 제1 및 제2 반도체 디바이스를 각각 형성하는 단계
    를 포함하는 나노와이어 반도체 구조물 제조 방법.
  14. 제13항에 있어서, 상기 제1 반도체 디바이스를 형성하는 단계는 이산 부분들(discrete portions)을 갖는 복수의 나노와이어를 형성하는 단계를 포함하고, 상기 제2 반도체 디바이스를 형성하는 단계는 이산 부분들을 갖는 하나 이상의 나노와이어를 형성하는 단계를 포함하는 나노와이어 반도체 구조물 제조 방법.
  15. 제13항에 있어서, 상기 제2 핀 아래에 유전체 층을 형성하는 단계는 상기 제2 핀 아래에서, 상기 반도체 층들의 스택의 상기 제2 구역 내에서 상기 반도체 층들 중 하나 이상을 산화하는 단계를 포함하는 나노와이어 반도체 구조물 제조 방법.
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