TWI493716B - 半導體結構及製造奈米線半導體結構之方法 - Google Patents

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Description

半導體結構及製造奈米線半導體結構之方法 發明領域
本發明之實施例係奈米線半導體裝置之領域，特別是具有經調節奈米線計數的半導體裝置及用以製造此種裝置之方法。
 發明背景
在過去數十年，尺寸化(scaling)積體電路內的形貌體已經是一永遠成長的半導體工業背後之一推進力量。尺寸化成更小又更小的形貌體使半導體晶片之有限真實狀態上的功能單元之密度增加。舉例來說，縮小電晶體尺寸允許在一晶片上併入一增加數量的記憶體裝置、給予產品之製造有增加的容量。然而，推進更為多的容量是不是沒有問題的。對於最佳化各個裝置的功能之必要性變得更增重要。
由於微電子裝置大小尺寸超過15奈米(nm)點，維持移動性改進和短通道控制提供裝置製造中的一挑戰。用來製造裝置的奈米線提供改良的短通道控制。舉例來說，矽鍺(Six Ge1-x )奈米線通道結構(其中x<0.5)提供在可觀Eg 上之行動性增強，Eg係適合用於利用較高電壓操作之許多傳統產品中。更進一步地，矽鍺(Six Ge1-x )奈米線通道(其中x>0.5)提供在較低的Egs(其適合在例如行動/手持領域中的低電壓產品)之行動性增進。
許多不同技術已試圖來製造並尺寸化奈米線為基礎的裝置。然而，在針對此種半導體裝置之Z軸調節(Z-modulation)範圍仍需要顯著的改良。
 發明概要
本發明之實施例包括具有經調節奈米線計數的半導體裝置及用以製造此種裝置之方法。
在一實施例中，一半導體結構包括一第一半導體裝置，其具有設置在一基材上方且以與一第一最上面奈米線於一第一垂直平面中堆疊之多個奈米線。一第二半導體裝置，其具有設置在該基材上方且以與一第二最上面奈米線於一第二垂直平面中堆疊之一或更多個奈米線。該第二半導體裝置包括比該第一半導體裝置少一或更多個的奈米線。該等第一和第二最上面奈米線設置於與該等第一和第二垂直平面正交之一相同平面中
在另一實施例中，一半導體裝置包括一第一半導體裝置，其具有設置在一基材上方並且以與一第一最上面奈米線於一第一垂直平面中堆疊之一第一多個奈米線。一第二半導體裝置具有一第二多個奈米線，其係設置在該基材上方並且以與一第二最上面奈米線於一第二垂直平面中 堆疊。該第二半導體裝置包含比該第一半導體裝置少一或更多個的奈米線。一第三半導體裝置具有一或更多個奈米線，其係設置在該基材上方並且以與一第三最上面奈米線於一第三垂直平面中堆疊。該第三半導體裝置包含比該第二半導體裝置少一或更多個的奈米線。該等第一、第二和第三最上面奈米線係設置在與該等第一、第二和第三垂直平面正交之一相同平面中。
在另一個實施例中，製造一奈米線半導體結構之一方法包括在一基材上方形成一半導體層堆疊。該半導體層堆疊包含多個主動層。一第一鰭片係自該半導體層堆疊之一第一區域形成。該第一鰭片包括該等主動層中的二或更多者之圖案化部分。一第二鰭片係自該半導體層堆疊之一第二區域形成。該第二鰭片包括該等主動層中的比該第一鰭片少一或更多者之圖案化部分。一介電層係在該第二鰭片下方形成。第一和第二半導體裝置係分別自該等第一和第二鰭片形成。
100、100’‧‧‧半導體裝置
102、202、502‧‧‧基材
105、104A~104C、104B’、104C’‧‧‧奈米線
105、105’‧‧‧垂直平面
106‧‧‧通道區域
108、108’‧‧‧閘極電極堆疊
110、112‧‧‧源極/汲極區域
114‧‧‧接觸點
116‧‧‧間隔件
130、130’、270、570、570’‧‧‧中介介電層
202‧‧‧半導體層
204~210、504~514‧‧‧層
220、222、520、522、524‧‧‧硬遮罩層
240、242、540、542、544‧‧‧鰭片
230、250、530、550、590‧‧‧遮罩層
260、262、560、562、564‧‧‧介電間隔件
600‧‧‧運算裝置
602‧‧‧板件
604‧‧‧處理器
606‧‧‧通訊晶片
根據本發明之一實施例，圖1A繪示一奈米線為基礎的半導體裝置之一個三維截面檢視圖。
根據本發明之一實施例，圖1B繪示圖1A的該奈米線為基礎的半導體裝置當沿著該a-a’軸之一截面檢視圖。
根據本發明之另一實施例，圖1B’繪示圖1A的另一奈米線為基礎的半導體裝置當沿著該a-a’軸之一截面檢視圖。
根據本發明之一實施例，圖2A~圖2G繪示代表於製造一奈米線半導體結構的一方法中的各種操作之截面檢視圖。
根據本發明之一實施例，圖3繪示代表於製造一奈米線半導體結構的一方法中的一操作之截面檢視圖。
根據本發明之一實施例，圖4繪示代表於製造一奈米線半導體結構的一方法中的一操作之截面檢視圖。
根據本發明之一實施例，圖5A~圖5H繪示代表於製造一奈米線半導體結構的一方法中的各種操作之截面檢視圖。
圖6繪示根據本發明之一實作之一運算裝置。
 較佳實施例之詳細說明
具有經調節奈米線計數之半導體裝置和用以形成此種裝置之方法係獲描述。在接下來的敘述中，為了提供本發明之實施例的一通透了解，提出眾多特定細節，例如特定奈米線整合和材料形態。對於熟於此技者將會明顯的是，本發明之實施例可不需這些特定細節而實現。在其他例子中，為了不要使本發明之實施例不必要地晦澀難懂，例如積體電路設計布局之周知形貌體不會詳細描述。更進一步地，應了解的是在圖式中所顯示的各種實施例係為例示性代表且不必然依比例繪出。
本發明之一或更多實施例係有效地有關自多個奈米線製造之裝置的選擇性奈米線移除。此種實施例可使 奈米線為基礎的裝置能具有變化的Z(例如變化主動區域範圍)。在一此種實施例中，一特定裝置中所包括的奈米線之數目係在一鰭片前驅物圖案化操作期間內決定，其中一特定數目的主動層係針對一定的Z(亦表示為主動區域的寬度之Zwa或Z)而圖案化。裝置可在特定裝置中以不同數目的奈米線製造，全部都在一共同基材上。
本發明之實施例可描述為在主動區域圖案化期間之選擇奈米線移除或一預定製造計數。以另一方式觀之，具有其中有一第一計數的奈米線之一第一Z值的一第一裝置可與具有其中有一第二計數的奈米線之一第二Z值的一第二裝置製造在相同基材上。有關做出與其他三維的裝置之一類比，奈米線的變化數目可被視為Z軸調節或為His(矽高度)調節。在一實施例中，一間隔件技術係被用來選擇將要製造並被包括作為一鰭片結構中的主動擴散之奈米線的數目。
在電路設計中，為了最佳化一N/P比例，能夠平衡各種電晶體相對於彼此的驅動強度之能力是關鍵的。此種最佳化可達到強健的電路功能及/或改善電路效能與電力抵換。在SRAM記憶體晶胞設計中，最低Vcc(Vccmin)係受到具有正確晶胞平衡之強烈影響或衝擊。電晶體驅動強度係典型地藉由選擇電晶體寬度(在3D鰭式FET、三閘極或奈米線裝置的情況之Zwa)而改變。在平面裝置中，電晶體驅動強度可藉由在布局期間引入一較短或較長的物理寬度(Z)而被迅速地調節。相反地，針對三閘極或鰭片FET裝置， 電晶體Z通常藉由選擇每一裝置的鰭片數目來改變。然而，隨著鰭片便更高，針對此種數量化的鰭片計數之可用的Z係顯露為較大量的增加，導致非最佳化電路運作之可能性。
因此，本文所描述的一或更多個實施例涉及奈米線堆疊鰭片側壁附近的一間隔件之建造，以為了使將要被轉換成一介電質之選定範圍暴露。受該間隔件所保護之主動範圍的數目最終會對應於針對一給定裝置所製造之奈米線的數目。在一實施例中，針對於相同基材上製造之一對裝置之奈米線的數目會不同，使該等兩個裝置之該主動區域能調節，因而使該等兩個裝置之Z能調節。因此，奈米線有效且選擇性地自任何傳導移除(或是僅未在開始時製造)，以及故而一鰭片(其最終變成奈米線堆疊)之HSi 係於相同晶圓上獨立於另一者調節。在一實施例中，此種調節允許一單一SRAM樣板之製造，以支持各種不同程序變形(例如SP、LP、GP)且不會對一已存板件組改變。
在一實施例中，相較於在一代替閘極程序流程中自上而下之另外切割擴散鰭片的一方法，用以完成奈米線計數調節之方法涉及擴散鰭片範圍中從下而上之一切割，其使寄生電容能降低。在一實施例中，以大塊矽初始材料隔開副鰭片係藉由利用一鰭片下氧化(under fin oxidation,UFO)程序來執行。具有經調節高度之間隔件形成允許此方式的使用以提供變化的奈米線計數，正相反於橫越產品晶粒產生一不變鰭片高度，以及相反於一相等數目的奈米線。在一特定此種實施例中，主動奈米線的數目之調節係 在該鰭片蝕刻範圍執行，且移除發生於該等源極和汲極之下以及該通道之下。關於特定方法之更多細節係於下文與圖2A~2G、3、4和5A~5H關連地描述。
從而，一方面，在一共同基材上具有奈米線計數調節之裝置係藉由本文所描述的方式而獲提出。在一範例中，根據本發明之一實施例，圖1A繪示一奈米線為基礎的半導體裝置100和100’之一個三維截面檢視圖。圖1B繪示圖1A的該奈米線為基礎的半導體裝置100當沿著該a-a’軸之一截面檢視圖。圖1B’繪示圖1A的另一奈米線為基礎的半導體裝置100’當沿著該a-a’軸之一截面檢視圖。
參照圖1A，一半導體裝置100或100’包括設置在一基材102上方之一或更多個垂直堆疊的奈米線(例如104組)。本文的實施例係針對於多重線體裝置和單一線體裝置兩者。如同一範例，具有奈米線104A、104B和104C之一個三奈米線為基礎的裝置100係獲顯示。在另一範例中，具有奈米線104B和104C之一個二奈米線為基礎的裝置100’係獲顯示(意即，奈米線104A係自裝置100’排除，如同以不同陰影針對104A所描繪者)。為了描述之方便，奈米線104C係被用來作為一範例，其中描述係著重於該等奈米線中的一者。要了解的是，描述一奈米線的特性時，基於多條奈米線之實施例針對該等奈米線之每一者可具有相同的特性。
在一實施例中，一共同基材具有設置於其上的裝置，該等裝置具有不同的奈米線計數。舉例來說，半導體裝置100和100’可被包括於相同基材上。前者裝置具有三個 奈米線計數，而後者裝置具有二個奈米線計數。該等裝置係闡明於圖1B和圖1B’。要了解的是，本文的實施例可思慮為裝置之間的任何計數，只要該等計數不同於針對具有一不同「計數」的裝置之一或更多個奈米線，則因此會有不同的Z。
參照圖1B，包括從圖1A之裝置100和100’兩者之一半導體結構包括有具有多個奈米線(三個：104A、104B和104C)之一第一半導體裝置100，該等奈米線係設置在該基材102上方並且以一最上面奈米線104C堆疊於一第一垂直平面105。參照圖1B’，一第二半導體裝置100’具有一或更多個奈米線(二個：104B’和104C’)，該等奈米線係設置在該基材102上方並且以一最上面奈米線104C’堆疊於一第二垂直平面105’。該第二半導體裝置100’包括比該第一半導體裝置100少一或更多個的奈米線，例如在此特定範例中顯示以二個奈米線取代三個。該等第一和第二最上面奈米線104C和104C’分別與另一者設置在一相同平面，正交於該等第一和第二垂直平面105和105’。意即，該等奈米線104C和104C’係相等地位設在該共同基材102上方。
如圖1A、圖1B和圖1B’所描繪者，在一實施例中，該等奈米線中的每一者具有一離散通道區域106。該通道區域106為離散，其中其係完全地由閘極電極堆疊108(於下文描述)所環圍，且沒有例如下層基材材料或上層通道製造材料之任何中介材料。於是，在具有多個奈米線104的實施例中，如同圖1B和1B’中所描繪者，該等奈米線之該等通 道區域106亦會相對於彼此離散。在一個如此的實施例中，該等奈米線之每一者包括一對離散的源極和汲極區域110和112，如圖1A所示者。意即，該等源極/汲極區域110/112係完全地由接觸點114(於下文描述)所環圍，且沒有例如下層基材材料或上層通道製造材料之任何中介材料。緣此，在具有多個奈米線104之此一實施例中，該等奈米線之該等源極/汲極區域110/112亦會相對於彼此離散。然而，在一替代性此種實施例中(未顯示)，奈米線的堆疊包括一對非離散源極和汲極區域。
基材102可由適合半導體裝置製造之一材料所組成。在一實施例中，基材102包括由一材料的一單一晶體所組成之較下面的整體體積基材，該材料可包括但不限於矽、鍺、矽鍺或一個三五族化合物半導體材料。由一材料所組成之一較上面的絕緣體層係設置在該較下面的整體體積基材上，該材料可包括但不限於氧化矽、氮化矽或氮氧化矽。因此，該結構100可從一起始絕緣體上半導體基材製造，或可在奈米線製造期間形遭成為具有此一絕緣層，如下文更為詳細地描述者。圖1A、圖1B和圖1B’將基材102描繪為具有一較下面整體體積晶體部分和一較上面絕緣部分。
可替代地，該結構100係直接地從一整體體積基材形成，以及局部氧化係被用於形成電性絕緣部分而取代掉上文所述的較上面的絕緣層。在另一替代性實施例中，該結構100係直接地從一整體體積基材形成，以及摻雜係被 用來在其上形成電性隔離的主動區域，例如奈米線。在一此種實施例中，該第一奈米線(即鄰近該基材者)係處於一亞米茄FET(omega-FET)類型結構之形式。
在一實施例中，該等奈米線104可被尺寸化為線體或條帶，如同下文所描述者，並且可具有去角(squared-off)或較圓(rounder)的角。在一實施例中，該等奈米線104係由例如但不限於矽、鍺或其組合的一材料所組成。在一此種實施例中，該等奈米線為單結晶。舉例來說，針對一矽的奈米線104，一單結晶奈米線可根據一(100)全面方向(global orientation)，例如以z方向中的一<100>平面。在一實施例中，從一截面觀點，該等奈米線104之尺寸係在奈米等級。舉例來說，在一特定實施例中，該等奈米線的最小尺寸係小於大約20奈米。在一實施例中，該等奈米線104係由一應變材料所組成，特別是在該等通道區域106中。該等通道區域106的每一者之寬度和高度在圖1B和圖1B’係顯示為大致相同，然而它們不必然如此。舉例來說，在另一實施例(未繪出)中，該等奈米線之寬度係實質大於高度。在一特定實施例中，該寬度大於該高度約2~10倍。具有此種幾何形狀之奈米線可指涉為奈米條帶。在一替代性實施例中(亦未繪出)，該等奈米條帶係垂直定向。亦即，該等奈米線104的每一者具有一寬度和一高度，該寬度實質上小於該高度。
參照圖1B和圖1B’，在一實施例中，半導體裝置100和100’分別進一步包括一中介介電層130或130’，其分別設置在該基材102和底部奈米線104或104B’之間。於是，該 中介介電層130或130’在該基材102和該半導體裝置100’之間係比在該基材102和該半導體裝置100之間厚。在此種實施例中，該裝置之最下面的奈米線的至少一部分並非離散，在該源極/汲極區域、該通道區域或兩者亦同。該中介介電層130或130’或可為用來提供經調節奈米線計數結構之製造程序的人為製品。要了解的是，雖然可能在部分製造期間內呈現，但是任何中介介電層130或130’可在半導體裝置完成之前移除。此一中介介電層130或130’之形成在下文作更詳細地描述。
參照圖1A、1B和1B’，在一實施例中，該等半導體裝置100或100’進一步包括個別的閘極電極堆疊108或108’，其環圍該裝置的該等多個奈米線之每一者的一部分。在一此種實施例例中，該等閘極電極堆疊108或108’各包括一閘極介電層和一閘極電極層(未顯示)。在一實施例中，閘極電極堆疊108或108’之該閘極電極係由一金屬閘極所構成，以及該閘極介電層係由一高介電係數(high-K)材料所構成。舉例來說，在一實施例中，該閘極介電層係由一材料所構成，該材料例如但不限於氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮鋅酸鉛、或其等之組合。更進一步地，閘極介電層之一部分可包括形成自該奈米線104的頂部幾層之一層自然氧化層。在一實施例中，該閘極介電層係由有一頂部高介電係數的部分和由一半導體材料之氧化物所構成一較下面的部分所構 成。在一實施例中，該閘極介電層係由氧化鉿之一頂部部分和氧化矽或氮氧化矽之一底部部分所構成。
在一實施例中，該閘極電極係由一金屬層所構成，該金屬層例如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕，鈀，鉑，鈷，鎳或導電性金屬氧化物。在一特定實施例中，該閘極電極係由形成於一金屬工作函數設定層上方之一非工作函數設定填充材料所構成。
再次參照回圖1A，在一實施例中，該半導體裝置100或100’進一步有環圍該等多個奈米線104的每一者之個別部分的第一和第二接觸點114。在一實施例中，該等接觸點114係從一金屬物種製造。該金屬物種可為諸如鎳或鈷之一純金屬，或可為諸如一金屬對金屬合金之一合金或一金屬對半導體合金(例如像一矽化物材料)之一金屬對半導體合金。
在一實施例中，該半導體裝置100或100’進一步包括第一和第二間隔件116，其係分別設置在該閘極電極堆疊108以及該等第一和第二接觸點114之間，如圖1A所描繪者。如上文所述，在至少幾個實施例中，該等奈米線104的該等通道區域與該等源極/汲極區域係被做成離散。然而，並非該等奈米線104之所有區域需要被做成離散，或甚至能被做成離散。舉例來說，奈米線104A~104C在間隔件116下方的位置處可不為離散。在一實施例中，奈米線104A-104C的堆疊具有在其等之間的中介半導體材料，例如中介於矽 奈米線之間矽鍺或反之亦然，如同下文與圖2A~圖2G、圖3、圖4和圖5A~圖5H關連地描述。因此，在一實施例中，在該等間隔件之一或二者下方之該等多條垂直堆疊的奈米線之一部分為非離散。在一實施例中，該間隔件116係由一絕緣介電材料所構成，該絕緣介電材料可例如但不限於氧化矽、氮氧化或矽氮化矽。
雖然上文描述的該裝置100或100’係針對一單一裝置，例如一NMOS或一PMOS裝置，但是一CMOS架構亦可被形成來包括NMOS和PMOS兩者的奈米線為基礎應變通道裝置，其係設置於相同的基材上或上方。然而，多個此種NMOS裝置可被製造成具有不同的奈米線計數。同樣地，多個此種PMOS裝置可被製造成具有不同的奈米線計數。在一實施例中，半導體裝置100和100’係在一共同基材上形成，具有矽構成的奈米線，以及皆為NMOS裝置。在另一實施例中，半導體裝置100和100’係在一共同基材上形成，具有矽鍺構成的奈米線，以及皆為PMOS裝置。在一實施例中，參照圖1B和圖1B’，該等第一和第二垂直平面105和105’分別彼此平行。
在一實施例中，奈米線計數調節可藉由下列動作而達成：初始化一整體體積矽基材上之製造、使奈米線堆疊層沉積、以及使用介由使將要被蝕刻的一範圍選擇性遮罩之一間隔件圖案化技術來圖案化一鰭片。該鰭片之蝕刻係遭執行至針對一特定結構之鰭片隔離(例如將線體的數目設定為作動之一操作)所需之深度。在一此種實施例中， 達到兩個不同深度，如圖2A~圖2G所關連描述者。在另一實施例中，達到三個不同深度，如圖5A~圖5H所關連描述者。
從而，在另一方面，提出製造一奈米線半導體結構之方法。舉例而言，根據本發明之一實施例，圖2A~圖2G、3和4繪示代表於製造一奈米線半導體結構的一方法中的各種操作之截面檢視圖。
參照圖2A，製造一奈米線半導體結構的一方法包括在一基材202上方形成半導體層的一堆疊。半導體層202的該堆疊包括多個主動層。在一此種實施例中，該等主動層係具有中介製造層(相對之206和210、或204和208)之主動層對偶(204和208、或206和210)，如圖2A中所描繪者。在一實施例中，該基材202係例如一整體體積矽基材之一整體體積晶體基材，以及層204係直接設置在該整體體積晶體基材。在另一實施例中，已經呈現一中介介電層(在圖2A中顯示為一任選層)。然而，剩下的圖2B~圖2G假設一整體體積晶體基材沒有預先形成的中介介電層。在一此種實施例中，基材202係一整體體積晶體矽基材，以及主動層之堆疊係直接地形成在該整體體積晶體矽基材上。在一特定的此種實施例中，層204和208係由矽鍺所構成，而層206和210係由矽所構成。
參照圖2B，在鰭片蝕刻之前，一第一硬遮罩層220和一第二硬遮罩層222係在層204~210之堆疊上方形成。一遮罩層230係遭形成以覆蓋包括硬遮罩層220之一區 域。在圖2B~圖2G中，為了方便，一虛線係被用來區別一共同基材202之兩個不同區域。該等區域可與另一者接觸，例如像是假設該虛線不曾存在一般，或是可與另一者隔開。
未受遮罩層230所保護之層204~210的堆疊之部分然後係遭圖案化，以具有遮罩222之圖案並形成鰭片240，如同圖2C所描繪者。參照圖2D，鰭片240和(若仍存有的)硬遮罩222係以一遮罩層250所覆蓋。另外，遮罩層230係遭移除且未受遮罩層250所保護之層208和210的該等部分然後遭圖案化，以具有硬遮罩220之圖案並形成鰭片242。然而，該蝕刻並未在層204和206上執行。
參照圖2E，遮罩層250係遭移除且一第一組的介電間隔件260係沿著鰭片240的側壁形成，而一第二組的介電間隔件262係沿著鰭片242的側壁形成。要了解的是，在該等結構直接地相鄰之情形中，可能沿著層204和206的受暴露部分之側壁形成一側壁間隔件。層204和206之該等受暴露部分(不受間隔件260或262所保護的那些部分)，以及基材202的一頂部部分，然後會被氧化以形成一中介介電層270，如同圖2F所描繪者。然後，參照圖2G，任何剩餘的硬遮罩層和側壁間隔件係遭移除，以在中介介電層270上方提供鰭片240和鰭片242。圖3描繪鰭片240的另一檢視圖，而圖4描繪鰭片242的另一檢視圖。注意到的是，在鰭片242下面的中介介電層270之部分係比在鰭片240下面的中介介電層270之部分厚了由圖4中的虛線所指示的量。
再次參照回圖2F，在一實施例中，層204和206 之暴露部分以及基材202之一頂部部分係遭氧化，以藉由「鰭片下氧化(under fin oxidation，UFO)」形成該中介介電層270。在一實施例中，若一相同或相似材料係遭氧化，以及可能甚至包括若使用非相似材料，會可能需要使用間隔件。在一實施例中，一氧化氣體或一相鄰氧化材料可能被用於UFO。然而，在另一實施例中，氧植入係獲使用。在相同的實施例中，一材料的一部分係在UFO之前凹陷，其可降低氧化期間內所謂的鳥嘴形成(birds-beak formation)之程度。因此，該氧化可直接地藉由先凹陷、或藉由氧植入、或其等組合而執行。
參照圖3和圖4，該方法因此包括從半導體層的堆疊之一第一區域形成一鰭片240。該第一鰭片包括該等主動層的二或更多者之圖案化部分。一第二鰭片242係從半導體層的堆疊之一第二區域形成。該第二鰭片包括比該第一鰭片少一或更多個主動層之圖案化部分。一介電層係在該第二鰭片下方形成，以及也許也在該第一鰭片下方。
然後第一和第二半導體裝置可分別從該等第一和第二鰭片240和242形成。在一實施例中，形成該第一半導體裝置包括形成具有離散部分之多個奈米線，以及形成該第二半導體裝置包括形成也具有離散部分之一或更多個奈米線。該等線體可藉由使閘極佔位件到位或藉由使源極和汲極區域向下捆紮或在不同處理階段藉由上述兩者而被做成離散。舉例來說，在一實施例中，該等矽層206和210係以一濕式蝕刻來選擇性蝕刻，其選擇性地移除該矽 206/210而不會蝕刻該矽鍺奈米線結構204和208。包括氫氧化銨和氫氧化鉀之例如二水相氫氧化物的此種蝕刻化學，舉例而言，可被利用來選擇性地蝕刻矽。在另一實施例中，該等矽鍺層204和208係以一濕式蝕刻選擇性地蝕刻，其選擇性地移除該矽鍺而不會蝕刻該矽奈米線結構206和210。諸如羧酸/硝酸/HF化學和枸櫞酸/硝酸/HF之此種蝕刻化學，舉例而言，可被利用來選擇性地蝕刻該矽鍺。因此，該等矽層可自該等鰭型結構240或242移除以形成矽鍺奈米線，抑或是該等矽鍺層可自該等鰭型結構240或242移除以形成矽通道奈米線。
在一實施例中，如同與圖2F所關連描述者，在該第二鰭片下方形成介電層包括在該第二鰭片下方，氧化半導體層的堆疊之該第二區域中之該等半導體層中的一或更多者。在一此種實施例中，半導體層的堆疊係於該基材上形成，以及該方法進一步包含氧化在該等第一和第二鰭片兩者下方的該基材之部分。
在一實施例中，該方法進一步包括從半導體層的堆疊之一第三區域形成一第三鰭片，該第三鰭片包含比該第二鰭片少一或更多個主動層之圖案化部分。一介電層然後在該第三鰭片下方。一第三半導體裝置然後從該第三鰭片形成。舉例來說，根據本發明之一實施例，圖5A~圖5H繪示代表於製造一奈米線半導體結構的一方法中的各種操作之截面檢視圖。
參照圖5A，在鰭片蝕刻之前，一第一硬遮罩層 520、一第二硬遮罩層522和一第三硬遮罩層524係形成在主動和中介層504、506、508、510、512和514的一堆疊上方，該堆疊係形成在一基材502上方。然後形成一遮罩層530以覆蓋包括硬遮罩層520和522之一區域，如圖5B所描繪者。在圖5A~圖5H中，為了方便，虛線係被用來區別一共同基材502之三個不同區域。該等區域可與另一者接觸，例如像是假設該虛線不曾存在一般，或是可與另一者隔開。
未受遮罩層530所保護之該等層508~514的部分然後係遭圖案化，以具有遮罩524之圖案並形成鰭片540，如同圖5B所描繪者。參照圖5C，鰭片540和(若仍存有的)硬遮罩524係以一遮罩層550所覆蓋。另外，遮罩層530係從中心區域移除，且未受遮罩層550所保護之層514和512的該等部分或530的剩下部分然後遭圖案化，以具有硬遮罩522之圖案並形成鰭片542。然而，該蝕刻並未在層504、506、508或510上執行。
參照圖5D，鰭片542和(若仍存有的)硬遮罩522係以一遮罩層590所覆蓋。另外，遮罩層530/550係從左邊區域移除，且未受遮罩層590所保護之層504~514的該等部分或550的剩下部分然後遭圖案化，以具有硬遮罩520之圖案並形成鰭片544。
參照圖5E，該等遮罩層之任何剩下部分係遭移除，且一第一組的介電間隔件560係沿著鰭片540的側壁形成，一第二組的介電間隔件562係沿著鰭片542的側壁形成，以及一第三組的介電間隔件564係沿著鰭片544的側壁 形成。要了解的是，在該等結構直接地相鄰之情形中，可能沿著層204、206、208和210的受暴露部分之側壁形成一側壁間隔件。層504、506、508和510之該等受暴露部分(不受間隔件560、562或564所保護的那些部分)，以及基材502的一頂部部分，然後會被氧化以形成一中介介電層570，如同圖5F所描繪者。
以平面化之一氧化物填充和凹陷可然後遭執行，以提供經修改的中介介電層570’，如同圖5G所描繪者。然後，參照圖5H，任何剩下的硬遮罩層和側壁間隔件係遭移除，以在經修改的中介介電層570’上提供鰭片540、542和544。
緣此，具有差異的奈米線計數，例如各具有一不同奈米線計數之三個不同裝置，可在一共同基材上形成。舉例來說，在一實施例中，圖5H中所示的該結構可被用來製造三個不同的奈米線裝置。在一此種實施中，一半導體結構包括具有一第一多個奈米線之一第一半導體裝置，該等第一多個奈米線係設置在一基材上方且以與一第一最上面奈米線於一第一垂直平面中堆疊。一第二半導體裝置具有第二多個奈米線，該等第二多個奈米線係設置在該基材上方且以與一第二最上面奈米線於一第二垂直平面中堆疊。該第二半導體裝置包括比該第一半導體裝置少一或更多個的奈米線。一第三半導體裝置具有一或更多個奈米線，該一或更多個奈米線係設置在該基材上方且以與一第三最上面奈米線於一第三垂直平面中堆疊。該第三半導體 裝置包括比該第二半導體裝置少一或更多個的奈米線。該等第一、第二和第三最上面奈米線係設置於與該等第一、第二和第三垂直平面正交之一相同平面中。
在一實施例中，該等奈米線中的每一者具有一離散通道區域。在一此種實施例中，該等奈米線之每一者亦包括一對離散的源極和汲極區域。然而，在一替代性實施例中，該第一半導體裝置的該等第一多個奈米線具有一第一對的非離散源極和汲極區域，該第二半導體裝置的該等第二多個奈米線具有一第二對的非離散源極和汲極區域，以及該第三半導體裝置的該等一或更多個奈米線具有一第三對的非離散源極和汲極區域。
在一實施例中，該半導體結構進一步包括設置在該基材與該等第一、第二和第三半導體裝置之間的一中介介電層。該中介介電層於該基材與該第三半導體裝置之間者係比該基材與該第一和第二半導體裝置之間者厚。該中介介電層於該基材與該第二半導體裝置之間者係也比該基材與該第一半導體裝置之間者厚。
在一實施例中，該第一半導體裝置進一步包含環圍該等第一多個奈米線的每一者之一部分之一第一閘極電極堆疊，該第二半導體裝置進一步包含環圍該等第二多個奈米線的每一者之一部分之一第二閘極電極堆疊，以及該第三半導體裝置進一步包含環圍該一或更多個奈米線的每一者之一部分之一第三閘極電極堆疊。在一此種實施例中，該等第一、第二和第三閘極電極堆疊各由一高介電係 數(high-K)閘極介電層和一金屬閘極電極層所構成。
在一實施例中，該等半導體結構之該等奈米線之每一者係由矽所實質構成，以及該等第一、第二和第三半導體裝置係NMOS裝置。在另一實施例中，該等半導體結構之該等奈米線之每一者係由矽鍺所實質構成，以及該等第一、第二和第三半導體裝置係PMOS裝置。在一實施例中，該等第一、第二和第三垂直平面係彼此平行。在一實施例中，該第三半導體裝置係設置在該等第一和第二半導體裝置之間。
在一實施例中，該第一半導體裝置進一步包括環圍該等第一多個奈米線的每一者之個別部分之第一和第二接觸點，該第二半導體裝置進一步包含環圍該等第二多個奈米線的每一者之個別部分之第三和第四接觸點，以及該第三半導體裝置進一步包括環圍該一或更多個奈米線的每一者之個別部分之第五和第六接觸點。在一此種實施例中，該第一半導體裝置進一步包括分別設置在該第一閘極電極堆疊與該等第一和第二接觸點之間的第一和第二間隔件。該第二半導體裝置進一步包括分別設置在該第二閘極電極堆疊與該等第三和第四接觸點之間的第三和第四間隔件。以及，該第三半導體裝置進一步包括分別設置在該第三閘極電極堆疊與該等第五和第六接觸點之間的第五和第六間隔件。
緣此，本文所描述的一或更多實施例關注透過一由底向上的方式之奈米線計數調節。意即，即使計數可能 會變化，各個裝置具有與其他裝置的頂部奈米線處相同平面之一頂部奈米線。於是，差異發生在每個裝置的底部奈米線如何鄰接一下方共同基材。相反於一由上到下奈米線移除方式，該由底向上的方式可驗證以提供最佳效能。舉例來說，FEM電路可顯現用於由底向上方式(例如透過相對於一完整鰭片之延遲增加或是相對於完整鰭片之功率降低)的延遲和功率上的一優點。本文描述的實施例能夠改善14nm點產品之效能以及降低備用漏電(例如針對具有非常嚴格備用能量需求之14nm點晶片上系統(system-on-chip，SOC)產品)。本文所描述的實施例可允許更好的晶胞重新平衡，以及Vccmin之如此降低。此外，本發明之一或更多實施例包括使用一下鰭片氧化物(under fin oxide,UFO)程序方法論，以調變該主動擴散範圍之高度。
圖6繪示根據本發明之一實作之一運算裝置600。該運算裝置600收容一板件602。該板件602可包括數個構件，其包括但不限於一處理器604和至少一通訊晶片606。該處理器604係實體且電氣地耦接到該板件602。在某些實作中，該至少一通訊晶片606亦係實體且電氣地耦接到該板件602。在進一步的實作中，該通訊晶片606係該處理器604之部分。
依據其之應用，運算裝置600可包括可與或不與該板件602實體且電氣地耦接之其他構件。這些其他構件包括但不限於：依電性記憶體(例如DRAM)、非依電性記憶體(例如ROM)、快閃記憶體、一圖形處理器、一數位信號處 理器、一保密處理器、一晶片組、一天線、一顯示器、一觸碰式螢幕顯示器、一觸碰式螢幕控制器、一電池、一音訊編碼器、一視訊編碼器、一電源放大器、一全球定位系統(GPS)裝置、一羅盤、一加速計、一陀螺儀、一揚聲器、一攝影機和一大量儲存裝置(諸如硬碟驅動機、光碟片(CD)、數位多功能碟片(DVD)等等)。
該通訊晶片606使無線通訊能夠將資料傳送到該運算裝置600以及從該運算裝置600傳送。詞彙「無線」和其衍生詞可被用來描述電路、裝置、系統、方法、技術、通訊通道等，其等可透過使用經由一非固態媒體之經調變電磁輻射使資料通訊。該詞彙並非意指相關聯的裝置不會含有任何線體，即使在某些實施例中它們沒有。該通訊晶片606可實作為數個無線標準或協定中的任一者，包括但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生者，以及被指定為3G、4G、5G和超過者之任何其他無線協定。該運算裝置600可包括多個通訊晶片606。舉例而言，一第一通訊晶片606可專屬於諸如Wi-Fi和藍牙之較短範圍的無線通訊，以及一第二通訊晶片606可專屬於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其他之較長範圍的無線通訊。
該運算裝置600的該處理器604包括封裝於該處理器604內之一積體電路晶粒。在本發明之某些實作中，該 處理器的該積體電路晶粒包括一或更多個裝置，諸如根據本發明之實作所造出之MOS-FET電晶體。詞彙「處理器」可表示任何裝置、或處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換為可儲存於暫存器及/或記憶體中的其他電子資料之裝置的部分。
該通訊晶片606亦包括封裝於該通訊晶片606內之一積體電路晶粒。根據本發明之另一實作，該通訊晶片之積體電路晶粒包括一或更多個裝置，諸如根據本發明之實作所造出之MOS-FET電晶體。
在進一步的實作中，被容納於該運算裝置600之另一個構件可含有一積體電路晶粒，其包括諸如根據本發明之實作所造出之MOS-FET電晶體的一或更多裝置。
在各種實作中，該運算裝置600可為一膝上型電腦、一上網型電腦、一筆記型電腦、一超輕薄電腦、一智慧型手機、一平板電腦、一個人數位助理(PDA)、一超行動PC、一行動電話、一桌上型電腦、一伺服器、一印表機、一掃描器、一監視器、一機上盒、一娛樂控制單元、一數位攝影機、一可攜式音樂播放器或一數位視訊紀錄器。在進一步的實作中，該運算裝置600可為處理資料之任何其他電子裝置。
從而，具有經調節奈米線計數之半導體裝置及用以形成此種裝置之方法已或揭露。在一實施例中，一半導體結構包括具有多個奈米線之一第一半導體裝置，該等奈米線係設置在一基材上方並且以與一第一最上面奈米線於 一第一垂直平面中堆疊。一第二半導體裝置具有一或更多個奈米線，其係設置在該基材上方並且以與一第二最上面奈米線於之一第二垂直平面中堆疊。該第二半導體裝置包括比該第一半導體裝置少一或更多個的奈米線。該等第一和第二最上面奈米線設置於與該等第一和第二垂直平面正交之一相同平面中。在一實施例中，該等第一和第二垂直平面係彼此平行。
100‧‧‧半導體裝置
102‧‧‧基材
104、104A~104C‧‧‧奈米線
106‧‧‧通道區域
108‧‧‧閘極電極堆疊
110、112‧‧‧源極/汲極區域
114‧‧‧接觸點
116‧‧‧間隔件

Claims (30)

  1. 種半導體結構，其包含：包含多個奈米線之一第一半導體裝置，該等奈米線係設置在一基材上方並且與一第一最上面奈米線於一第一垂直平面中堆疊；以及包含一或更多個奈米線之一第二半導體裝置，該一或多個奈米線係設置在該基材上方並且與一第二最上面奈米線於一第二垂直平面中堆疊，該第二半導體裝置包含比該第一半導體裝置少一或更多個的奈米線，以及該等第一和第二最上面奈米線設置於與該等第一和第二垂直平面正交(orthogonal)之一相同平面中。
  2. 申請專利範圍第1項之半導體結構，其中該等奈米線之每一者包含一離散通道區域。
  3. 申請專利範圍第2項之半導體結構，其中該等奈米線之每一者包含一對離散的源極和汲極區域。
  4. 如申請專利範圍第2項之半導體結構，其中該第一半導體裝置之該等多個奈米線包含一第一對非離散的源極和汲極區域，以及該第二半導體裝置之該一或更多個奈米線包含一第二對非離散的源極和汲極區域。
  5. 如申請專利範圍第1項之半導體結構，進一步包含：設置在該基材與該等第一和第二半導體裝置之間的一中介介電層，該中介介電層於該基材與該第二半導體裝置之間者係比該基材與該第一半導體裝置之間者 厚。
  6. 如申請專利範圍第1項之半導體結構，其中該第一半導體裝置進一步包含環圍該等多個奈米線的每一者之一部分之一第一閘極電極堆疊，以及該第二半導體裝置進一步包含環圍該一或更多個奈米線的每一者之一部分之一第二閘極電極堆疊。
  7. 如申請專利範圍第6項之半導體結構，其中該等第一和第二閘極電極堆疊各包含一高介電係數(high-K)閘極介電層和一金屬閘極電極層。
  8. 如申請專利範圍第1項之半導體結構，其中該等奈米線之每一者係由矽所實質構成，以及該等第一和第二半導體裝置係NMOS裝置。
  9. 如申請專利範圍第1項之半導體結構，其中該等奈米線之每一者係由矽鍺所實質構成，以及該等第一和第二半導體裝置係PMOS裝置。
  10. 如申請專利範圍第1項之半導體結構，其中該等第一和第二垂直平面係彼此平行。
  11. 如申請專利範圍第6項之半導體結構，其中該第一半導體裝置進一步包含環圍該等多個奈米線的每一者之個別部分之第一和第二接觸點，以及該第二半導體裝置進一步包含環圍該一或更多個奈米線的每一者之個別部分之第三和第四接觸點。
  12. 如申請專利範圍第11項之半導體結構，其中該第一半導體裝置進一步包含分別設置在該第一閘極電極堆疊與 該等第一和第二接觸點之間的第一和第二間隔件，以及其中該第二半導體裝置進一步包含分別設置在該第二閘極電極堆疊與該等第三和第四接觸點之間的第三和第四間隔件。
  13. 一種半導體結構，其包含：包含一第一多個奈米線之一第一半導體裝置，該等第一多個奈米線係設置在一基材上方並且與一第一最上面奈米線於一第一垂直平面中堆疊；以及包含一第二多個奈米線之一第二半導體裝置，該等第二多個奈米線係設置在該基材上方並且與一第二最上面奈米線於一第二垂直平面中堆疊，該第二半導體裝置包含比該第一半導體裝置少一或更多個的奈米線；以及包含一或更多個奈米線之一第三半導體裝置，該一或更多個奈米線係設置在該基材上方並且與一第三最上面奈米線於一第三垂直平面中堆疊，該第三半導體裝置包含比該第二半導體裝置少一或更多個的奈米線，且該等第一、第二和第三最上面奈米線係設置在與該等第一、第二和第三垂直平面正交之一相同平面中。
  14. 如申請專利範圍第13項之半導體結構，其中該等奈米線之每一者包含一離散通道區域。
  15. 如申請專利範圍第14項之半導體結構，其中該等奈米線之每一者包含一對離散的源極和汲極區域。
  16. 如申請專利範圍第14項之半導體結構，其中該第一半導 體裝置之該等第一多個奈米線包含一第一對非離散的源極和汲極區域，該第二半導體裝置之等第二多個奈米線包含一第二對非離散的源極和汲極區域，以及該第三半導體裝置之等一或更多個奈米線包含一第三對非離散的源極和汲極區域。
  17. 如申請專利範圍第13項之半導體結構，進一步包含：設置在該基材與該等第一、第二和第三半導體裝置之間的一中介介電層，該中介介電層於該基材與該第三半導體裝置之間者係比該基材與該等第一和第二半導體裝置之間者厚，且於該基材與該第二半導體裝置之間者係比該基材與該等第一半導體裝置之間者厚。
  18. 如申請專利範圍第13項之半導體結構，其中該第一半導體裝置進一步包含環圍該等第一多個奈米線的每一者之一部分之一第一閘極電極堆疊，該第二半導體裝置進一步包含環圍該等第二多個奈米線的每一者之一部分之一第二閘極電極堆疊，以及該第三半導體裝置進一步包含環圍該一或更多個奈米線的每一者之一部分之一第三閘極電極堆疊。
  19. 如申請專利範圍第18項之半導體結構，其中該等第一、第二和第三閘極電極堆疊各包含一高介電係數(high-K)閘極介電層和一金屬閘極電極層。
  20. 如申請專利範圍第13項之半導體結構，其中該等奈米線之每一者係由矽所實質構成，以及該等第一、第二和第三半導體裝置係NMOS裝置。
  21. 如申請專利範圍第13項之半導體結構，其中該等奈米線之每一者係由矽鍺所實質構成，以及該等第一、第二和第三半導體裝置係PMOS裝置。
  22. 如申請專利範圍第13項之半導體結構，其中該等第一、第二和第三垂直平面係彼此平行。
  23. 如申請專利範圍第18項之半導體結構，其中該第一半導體裝置進一步包含環圍該等第一多個奈米線的每一者之個別部分之第一和第二接觸點，該第二半導體裝置進一步包含環圍該等第二多個奈米線的每一者之個別部分之第三和第四接觸點，以及該第三半導體裝置進一步包含環圍該一或更多個奈米線的每一者之個別部分之第五和第六接觸點。
  24. 如申請專利範圍第23項之半導體結構，其中該第一半導體裝置進一步包含分別設置在該第一閘極電極堆疊與該等第一和第二接觸點之間的第一和第二間隔件，其中該第二半導體裝置進一步包含分別設置在該第二閘極電極堆疊與該等第三和第四接觸點之間的第三和第四間隔件，以及其中該第三半導體裝置進一步包含分別設置在該第三閘極電極堆疊與該等第五和第六接觸點之間的第五和第六間隔件。
  25. 如申請專利範圍第13項之半導體結構，其中該第三半導體裝置係設置在該等第一和第二半導體裝置之間。
  26. 一種製造奈米線半導體結構之方法，該方法包含下列步驟： 在一基材上方形成一半導體層堆疊，該半導體層堆疊包含多個主動層；自該半導體層堆疊之一第一區域形成一第一鰭片，該第一鰭片包含該等主動層中的二或更多者之圖案化部分；自該半導體層堆疊之一第二區域形成一第二鰭片，該第二鰭片包含該等主動層中的比該第一鰭片少一或更多者之圖案化部分；在該第二鰭片下方形成一介電層；以及分別自該等第一和第二鰭片形成第一和第二半導體裝置。
  27. 如申請專利範圍第26項之方法，其中形成該第一半導體裝置包含形成具有離散部分之多個奈米線；以及形成該第二半導體裝置包含形成具有離散部分之一或更多個奈米線。
  28. 如申請專利範圍第26項之方法，其中在該第二鰭片下方形成該介電層包含將在該第二鰭片下方，於該半導體層堆疊的第二區域中之一或更多個半導體層氧化。
  29. 如申請專利範圍第28項之方法，其中該半導體層堆疊係形成於該基材上，以及其中該方法進一步包含將在該等第一和第二鰭片兩者下方之該基材的部分氧化。
  30. 如申請專利範圍第26項之方法，進一步包含：自該半導體層堆疊之一第三區域形成一第三鰭片，該第三鰭片包含該等主動層中的比該第二鰭片少一 或更多者之圖案化部分；在該第三鰭片下方形成一介電層；以及自該第三鰭片形成一第三半導體裝置。
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