TW201709480A - 用於非平面半導體裝置架構的精密電阻器 - Google Patents

用於非平面半導體裝置架構的精密電阻器 Download PDF

Info

Publication number
TW201709480A
TW201709480A TW105123243A TW105123243A TW201709480A TW 201709480 A TW201709480 A TW 201709480A TW 105123243 A TW105123243 A TW 105123243A TW 105123243 A TW105123243 A TW 105123243A TW 201709480 A TW201709480 A TW 201709480A
Authority
TW
Taiwan
Prior art keywords
resistor
fins
gate electrode
gate
substrate
Prior art date
Application number
TW105123243A
Other languages
English (en)
Other versions
TWI610419B (zh
Inventor
Jeng-Ya D Yeh
Peter J Vandervoorn
Walid M Hafez
Chia-Hong Jan
Curtis Tsai
Joo-Dong Park
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW201709480A publication Critical patent/TW201709480A/zh
Application granted granted Critical
Publication of TWI610419B publication Critical patent/TWI610419B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

說明用於非平面半導體裝置架構的精密電阻器。在第一範例中，半導體結構包括配置於基板上面的第一及第二半導體鰭。電阻器結構係配置於第一半導體鰭上面但未在第二半導體鰭上面。電晶體結構係形成自第二半導體鰭但非自第一半導體鰭。在第二範例中，半導體結構包括配置於基板上面的第一及第二半導體鰭。隔離區域係配置於基板上面、介於第一及第二半導體鰭之間，且在小於第一及第二半導體鰭的高度。電阻器結構係配置於隔離區域上面但未在第一及第二半導體鰭上面。第一及第二電晶體結構係分別形成自第一及第二半導體鰭。

Description

用於非平面半導體裝置架構的精密電阻器
本發明實施例係於半導體裝置及處理的領域，且特別是用於非平面半導體裝置架構的精密電阻器。
在過去數十年，在積體電路中特徵(feature)的製程擴縮(擴展/微縮)(scaling)在不斷成長的半導體工業背後已然成為驅動力量。微縮至愈來愈小的特徵使得在有限的半導體晶片之真實狀態(real estate)上能夠增加功能單位的密度。例如，縮小電晶體尺寸允許在晶片上併入增加之數目的記憶體或邏輯裝置，導致以增加的容量來製造產品。然而，對於愈來愈大的容量並非毫無問題。最佳化各個裝置的效能的必要性變為日益重要。
在積體電路裝置的製造中，當裝置尺度(dimension)持續向下微縮時，多閘電晶體(multi-gate transistor)，像是三閘電晶體(tri-gate transistor)，已變為更加普遍。在傳統的製程中，三閘電晶體一般不是在塊體矽基板(bulk silicon substrate)之上就是在絕緣體上矽 (silicon-on-insulator)基板之上製造。在一些實例中，由於塊體矽基板之較低成本且其致能較不複雜之三閘製造程序，塊體矽基板係為較佳的。在其它實例中，由於改善的三閘電晶體之短通道行為，絕緣體上矽基板為較佳的。
然而，對多閘電晶體的擴縮並非無後果產生。當這些微電子電路的基本建立區塊(fundamental building block)尺度降低時且當在給定區域中製造的數量眾多之基本建立區塊增加時，包括在主動裝置間的被動特徵上之約束已然增加。
100‧‧‧半導體結構
102‧‧‧基板
103‧‧‧隔離層
104‧‧‧非平面裝置
106‧‧‧非平面電阻器
108‧‧‧閘極堆疊
110‧‧‧鰭
111‧‧‧鰭
112‧‧‧非平面半導體層
114‧‧‧間隔件
116‧‧‧接點
150‧‧‧半導體結構
156‧‧‧平面電阻器
162‧‧‧平面半導體層
202‧‧‧隔離層
204‧‧‧圖案化塊體基板
206‧‧‧鰭
208‧‧‧多晶矽
210‧‧‧氮化矽硬遮罩
212‧‧‧電阻器結構
214‧‧‧多晶矽
216‧‧‧硬遮罩
218‧‧‧虛擬閘極結構
220‧‧‧間隔件
222‧‧‧遮罩
226‧‧‧夾層介電層
228‧‧‧永久閘極結構
230‧‧‧接觸開口
232‧‧‧接點
250‧‧‧夾層介電材料
302‧‧‧隔離層
304‧‧‧圖案化塊體基板
306‧‧‧鰭
308‧‧‧多晶矽
310‧‧‧氮化矽硬遮罩
311‧‧‧電阻器遮罩
312‧‧‧電阻器結構
314‧‧‧多晶矽
316‧‧‧硬遮罩
318‧‧‧虛擬閘極結構
320‧‧‧間隔件
322‧‧‧遮罩
326‧‧‧夾層介電層
328‧‧‧永久閘極電極
330‧‧‧接觸開口
332‧‧‧接點
350‧‧‧夾層介電材料
402‧‧‧隔離層
404‧‧‧圖案化塊體基板
406‧‧‧鰭
408‧‧‧多晶矽
410‧‧‧氮化矽硬遮罩
412‧‧‧電阻器結構
418‧‧‧虛擬閘極結構
420‧‧‧間隔件
422‧‧‧遮罩
423‧‧‧凹入
426‧‧‧夾層介電層
428‧‧‧永久閘極電極
430‧‧‧接觸開口
432‧‧‧接點
450‧‧‧夾層介電材料
502‧‧‧隔離層
503‧‧‧硬遮罩部分
504‧‧‧圖案化塊體基板
506‧‧‧鰭
507‧‧‧保護氧化層
508‧‧‧多晶矽
524‧‧‧植入處理
560‧‧‧光阻層
562‧‧‧多晶矽區域
602‧‧‧隔離層
604‧‧‧圖案化塊體基板
606‧‧‧鰭
608‧‧‧多晶矽
610‧‧‧氮化矽硬遮罩
612‧‧‧電阻器結構
618‧‧‧虛擬閘極結構
620‧‧‧間隔件
622‧‧‧遮罩
626‧‧‧夾層介電層
628‧‧‧永久閘極電極
630‧‧‧接觸開口
632‧‧‧接點
650‧‧‧夾層介電材料
800‧‧‧計算裝置
802‧‧‧板
804‧‧‧處理器
806‧‧‧通訊晶片
圖1A闡述依據本發明實施例之用於非平面半導體裝置架構之精密電阻器的頂角視圖及剖面視圖。
圖1B闡述依據本發明另一實施例之用於非平面半導體裝置架構之精密電阻器的剖面視圖。
圖2A~2K闡述依據本發明實施例之代表在製造用於非平面半導體裝置架構之精密電阻器的方法中各種操作的剖面視圖。
圖3A~3K闡述依據本發明實施例之代表在製造用於非平面半導體裝置架構之精密電阻器的另一方法中各種操作的剖面視圖。
圖4A~4L闡述依據本發明實施例之代表在製造用於非平面半導體裝置架構之精密電阻器的另一方法中各種操作的剖面視圖。
圖5A~5F闡述依據本發明實施例之代表在製造用於非平面半導體裝置架構之精密電阻器的另一方法中各種操作的剖面視圖。
圖6A~6L闡述依據本發明實施例之代表在製造用於非平面半導體裝置架構之精密電阻器的另一方法中各種操作的剖面視圖。
圖7為依據本發明實施例提供以展示目前所述精密電阻器比上他們的鎢凹槽配對物的變異。
圖8闡述依據本發明之一個實作的計算裝置。
【發明內容及實施方式】
對用於非平面半導體裝置架構的精密電阻器進行說明。在下列說明中，為了提供本發明實施例的徹底理解，提出眾多的特定細節，像是特定的整合及材料型(material regime)。對於本領域具有通常知識者顯而易知的是，本發明實施例可在不具有這些特定細節下實行。在其它實例中，為了不使本發明實施例產生不必要的含糊，熟知的特徵，像是積體電路設計佈局，並不會詳細說明。進一步來說，要理解各種在圖式中所繪示的實施例係為解說的表示法而非必要的依比例的繪製。
閘極電極初始由金屬形成(例如，鋁)。然而，對於許多技術節點(technology node)來說，金氧半導體場效電晶體(MOSFET)早已包括由多晶矽(polysilicon)製造的閘極電極以致於允許離子佈植(ion implantation)(例如，對 在同樣電路中之N或P型之摻雜客製化)以及矽化(以降低接觸電阻)。結果是，與在電路中MOSFET相關的電阻器亦以多晶矽來製造。所謂的「閘極優先(gate-first)」製程順序普遍的實行以致允許多晶矽的毯式沈積(blanket deposition)、電漿蝕刻界定的(etch-defined)閘極長度、輕摻雜末梢區域、介電側壁間隔件以及自對準(self-aligned)源極/汲極(亦即，相對於閘極)。
隨著在最近技術節點中MOSFET尺度持續向下微縮，多晶矽空乏變為日益嚴重的問題。結果是，閘極電極現今再次由金屬形成。然而，閘極電極一般不再完全的由鋁形成。為了達到所欲的功函數(work function)，閘極電極現今通常由過渡金屬(transition metal)、過渡金屬之合金或過渡金屬氮化物(transition metal nitride)形成。然而，採用金屬閘極亦對替代之所謂的「閘極最後(gate-last)」製程提供優點。閘極最後製程的一個實行包含所謂「取代閘極(replacement gate)」製程，其允許用於在電路中N-FET及P-FET不同金屬的使用。當在閘極電極中的材料由多晶矽改變回金屬時，在電阻器中的材料亦由多晶矽改變回金屬。不幸的是，金屬電阻器通常遭受到高製程變異性(variability)及不良的溫度系數。如此，會為理想的是，再次以多晶矽形成電阻器。然而，這類改變造成在製程整合中的許多挑戰，特別是對於例如非平面架構，像是三閘製程架構。
如此，依據本發明一或更多實施例，係說明 在非平面三閘high-k(高k值)/金屬閘極技術上的精密多晶矽電阻器形成方法。相較之下，其它用於製造為了使用具有三閘high-k/金屬閘技術之電阻器的方式已包括鎢凹槽電阻器(TCN)及鎢閘極接觸電阻器(GCN)，其由於鎢研磨/拋光處理(tungsten polishing processing)易受到非常高的可變異性。這類可變異性可導致I/O功能性問題。鎢亦可顯現出不欲的材料特性以及隨溫度之變異(例如，不良溫度係數)。
使用在先前平面之氧/多晶閘極技術的多晶矽電阻器可為用於精密電阻器形成之較佳的選擇。然而，多晶矽之整合及金屬閘極材料系統係不同於三閘high-k/金屬閘極製程技術，例如，特別當使用取代閘極製程流程時。據此，本發明之一或更多實施例係關於用於製造平面及在非平面裝置(例如，三閘)的架構中之非平面多晶矽電阻器兩者的整合方案。若非全部，於此說明的一或更多方式可以三閘high-k/金屬閘極電晶體製造流程整體的整合。這類整合可使能夠以在可變異性降低、溫度係數上的改善及電壓係數改善來利用精密多晶矽電阻器(例如，相比於鎢電阻器)的卓越特性。
可包括非平面多晶矽電阻器作為具有非平面架構之內嵌多晶矽電阻器。在實施例中，對非平面電阻器之參考於此用以說明具有在一或更多凸出於基板的鰭之上所形成電阻層的電阻器。以一個例子來說，圖1A闡述依據本發明實施例之用於非平面半導體裝置架構之精密電阻 器的頂角視圖及剖面視圖。
參照至圖1A的兩個視圖，半導體結構100包括具有非平面裝置104的基板102(僅部分的繪示)以及形成在隔離層103上的非平面電阻器106。非平面裝置104包括閘極堆疊108，例如金屬閘極/high-k閘極介電閘極堆疊。閘極堆疊108係形成於第一複數鰭110之上。非平面電阻器106包括形成於第二複數鰭111之上的非平面半導體層112。兩者的裝置皆包括間隔件114及接點116。
在實施例中，第一及第二複數鰭110及111由塊體基板102形成，如同圖1A中所說明。因此，在一個這類範例中，塊體基板102以及複數鰭110及111可由能夠經得起製造製程且其中電荷能夠遷移的半導體材料所組成。在實施例中，塊體基板102由結晶矽(crystalline silicon)、以電荷載子(像是(但不限於)磷、砷、硼或其中的結合)摻雜的矽/鍺或鍺層。在一個實施例中，在塊體基板102中矽原子的濃度大於97%。在另一實施例中，塊體基板102由生長於相異的結晶基板頂上的磊晶層組成，例如生長於硼摻雜的塊體矽單晶基板頂上的矽磊晶層。或是塊體基板102可由III-V族材料組成。在實施例中，塊體基板102由III-V材料組成，諸如(但不限於)氮化鎵(gallium nitride)、磷化鎵(gallium phosphide)、砷化鎵(gallium arsenide)、磷化銦(indium phosphide)、銻化銦(indium antimonide)、砷化銦鎵(indium gallium arsenide)、砷化鋁鎵(aluminum gallium arsenide)、磷化銦鎵 (indium gallium phosphide)或其中的結合。在一實施例中，塊體基板102由III-V材料組成，並且電荷載子摻雜劑雜質原子係諸如(但不限於)碳、矽、鍺、氧、硫、硒或碲。因此，在實施例中，塊體基板102以及複數鰭110及111並未摻雜或僅輕摻雜。在實施例中，複數鰭110及111之至少部分受應變。
或者，基板102包括上方磊晶層與下方塊體部，其各者可由可包括(但不限於)矽、鍺、矽鍺或III-V化合物半導體材料的材料之單晶所組成。由可包括(但不限於)二氧化矽、氮化矽或氮氧化矽之材料組成的插入絕緣層可配置於上方磊晶層與下方塊體部之間。
隔離層103可由適合於根本的電隔離，或對在下面的塊體基板之隔離、始自在下面的塊體基板的永久閘極結構有貢獻的材料所組成。例如，在一實施例中，隔離介電層103由介電材料組成，諸如(但不限於)二氧化矽、氮氧化矽、氮化矽或是碳摻雜之氮化矽。理解的是，可形成整體層(global layer)且接著使之凹入以根本的曝露複數鰭110及111的主動部。
在實施例中，非平面裝置104係為像是(但不限於)fin-FET(鰭式場效電晶體)或三閘裝置的非平面裝置。在這類實施例中，非平面裝置104之半導通道區域係由三維本體組成，或是形成於三維本體中。在一個這類實施例中，閘極堆疊108包圍於至少三維本體的頂面及一對側壁，如圖1A所描繪。在另一實施例中，至少做成通道區 域以作為分散的三維本體，像是在環繞式閘極裝置中。在一個這類的實施例中，閘極電極堆疊108完全的包圍通道區域。
如上所述，在實施例中，半導體裝置104包括至少部分的包圍非平面裝置104之部分的閘極堆疊108。在一個這類實施例中，閘極堆疊108包括閘極介電層以及閘極電極層(未單獨的繪示)。在實施例中，閘極堆疊108的閘極電極係由金屬閘極組成並且閘極介電層係由high-K材料組成。例如，在一實施例中，閘極介電層係由諸如(但不限於)氧化鉿(hafnium oxide)、氮氧化鉿(hafnium oxy-nitride)、矽酸鉿(hafnium silicate)、氧化鑭(lanthanum oxide)、氧化鋯(zirconium oxide)、矽酸鋯(zirconium silicate)、氧化鉭(tantalum oxide)、鈦酸鋇鍶(barium strontium titanate)、鈦酸鋇(barium titanate)、酞酸鍶(strontium titanate)、氧化釔(yttrium oxide)、氧化鋁(aluminum oxide)、氧化鉛鈧鈦(lead scandium tantalum oxide)、鋅鈮酸鉛(lead zinc niobate)或彼等之組合。此外，閘極介電層的部分可包括由基板102之頂上少數層所形成的自然氧化層(native oxide)。在實施例中，閘極介電層係由頂上high-k部以及由半導體材料之氧化物所組成的下部所組成。在一個實施例中，閘極介電層係由氧化鉿之頂部以及二氧化矽或氮氧化矽之底部組成。
在一實施例中，閘極堆疊108之閘極電極係由金屬層所組成，諸如(但不限於)金屬氮化物(metal nitrides)、金屬碳化物(metal carbides)、金屬矽化物(metal silicides)、金屬鋁化物(metal aluminides)、鉿(hafnium)、鋯(zirconium)、鈦(titanium)、鉭(tantalum)、鋁(aluminum)、釕(ruthenium)、鈀(palladium)、鉑(platinum)、鈷(cobalt)、鎳(nickel)或導電金屬氧化物。在特定實施例中，閘極電極係由形成在金屬功函數設定層(metal workfunction-setting layer)上面形成的非功函數設定填充材料所組成。
非平面電阻器106包括非平面半導體層112以提供用於電阻器106之精密電阻(precise resistance)。在實施例中，半導體層112係形成有隨同複數鰭111之保角(conformal)。在一個這類實施例中，介電層(未繪示)將半導體層112與複數個鰭111隔離。在實施例中，半導體層112係由多晶質矽之層所組成。在一實施例中，多晶質矽具有約20奈米之晶粒尺寸(grain size)。在特定這類實施例中，多晶質矽係以具有約1E15~1E17atoms/cm2劑量的硼來摻雜。在實施例中，半導體層112具有本質上無關於溫度的電阻，特別是超出在非平面電阻器106之工作溫度以外。
在實施例中，間隔件114係由絕緣介電材料組成，諸如(但不限於)二氧化矽、氮氧化矽或氮化矽。在實施例中，接點116係由金屬物種(metal species)來製造。金屬物種可為純金屬，像是鎳或鈷，或可為合金，像是金屬-金屬合金或金屬-半導體合金(例如，像是矽化物材 料)。
在另一態樣中，可以非平面架構來包括平面多晶矽電阻器。在實施例中，對平面電阻器之參考於此用以說明具有鄰接至(但非在之上)一或更多凸出於基板之鰭而形成之電阻層的電阻器。以一個例子說明，圖1B闡述依據本發明另一實施例之用於非平面半導體裝置架構之精密電阻器的剖面視圖。
請參考圖1B，半導體結構150包括具有形成於隔離層103上的非平面裝置104及平面電阻器156的基板102(僅部分的繪示)。非平面裝置104包括閘極堆疊108，例如金屬閘極/high-k閘極介電閘極堆疊。閘極堆疊108係形成於複數個鰭110之上。平面電阻器156包括形成於隔離層103之上的平面半導體層162。兩者的裝置皆包括間隔件114及接點116。
平面電阻器156包括平面半導體層162以提供用於電阻器156的精密電阻。在實施例中，半導體層162係由多晶質矽之層所組成。在一實施例中，多晶質矽具有約20奈米之晶粒尺寸。在特定這類實施例中，多晶質矽係以具有約1E15~1E17atoms/cm2劑量的硼來摻雜。在實施例中，半導體層162具有本質上無關於溫度的電阻，特別是超出在平面電阻器156之工作溫度以外。圖1b的其它特徵可由類似於針對圖1A說明之該些特徵的材料所組成。
本發明一或更多實施例發表適合的精密電阻 器之性質。例如，在實施例中，於此說明的精密電阻器係與目前及未來的製程技術相容，例如，詳述的精密電阻器結構係與三閘high-k/金屬閘極製程流程相容，其中多晶矽在非平面三閘製程上具有犧牲性且被金屬閘極架構取代。在實施例中，提供良好的電阻特性，例如非平面整合方案藉由利用三閘製程之3維晶圓拓撲提供較大有效寬度及長度的優點。因此，據以製造的精密電阻器可提供增加的電阻均勻度以及在給定電阻面積處的匹配特性。在實施例中，於此說明的多晶矽電阻器提供了與其它類型的電阻器相比更好的例如降低的溫度係數以及電壓係數。
相較之下，先前之多晶矽電阻器包括BSR(阻絕矽化物電阻器；blocking salicide resistor)其整合了多晶電阻器(poly resistor)與多晶閘極電晶體，以及包括EPR(內嵌多晶電阻器；embedded poly resistor)其將多晶電阻器與平面HiK-金屬閘極電晶體整合。不似BSR與EPR電阻器，依據於此說明的精密電阻器可製造以用於非平面內嵌精密多晶矽電阻器整合方案。用於在此說明的製造之方式可使製程流程能夠模組的將多晶矽電阻器在具有最小製程成本的三閘high-k/金屬閘極技術上進行整合。
於下的說明係為在high-k/金屬閘極技術中形成精密多晶矽電阻器的多個方式。如在此考量的實施例之範例，詳述下列製造方法：(1)TPR(三閘非平面多晶電阻器+三閘HKMG電晶體)(a)雙多晶沈積電阻器，(b)埋入硬遮罩堆疊多晶電阻器，(c)凹入多晶電阻器(CPR)，(d)選擇 的植入多晶電阻器(NPR)，以及(2)MPR(遮罩平面多晶電阻器(masked planar poly resistor)+三閘HKMG電晶體)。
關於上述類型(I)的方式，在實施例中，精密電阻器係由具有連接至鎢接點之矽化物的多晶矽材料製造。這類整合方案的特徵包括(但不限於)，(1)多晶矽包覆凹入的淺凹槽隔離(STI；shallow trench isolation)表面周圍以及提升的擴散鰭結構以於給定面積提供較大有效長度/寬度。在低面(非平面方案)上薄且凹入的多晶可保存多晶矽電阻器以在多重研磨製程之後為完整的/無損傷的(其在HiK-金屬閘極CMOS製程中可能係必要)。(2)保存的多晶矽可以任何適合的矽化物製程進行整合以確保底接觸電阻。
在第一製造方式中，圖2A~2K闡述依據本發明實施例之代表在製造用於非平面半導體裝置架構之精密電阻器的方法中各種操作的剖面視圖。請參考圖2A，隔離層202形成於圖案化塊體基板204且凹入以遺留下複數個鰭206處於曝露。多晶矽208之第一層與氮化矽硬遮罩210接著形成有隨同複數個鰭206的保角，如圖2B所描繪。雖然未描繪，但絕緣層可首先形成於鰭206上以根本的將多晶矽層208與鰭材料絕緣。請參考圖2C，施行多晶矽208之第一層及氮化矽硬遮罩210的圖案化製程(例如光刻(lithography)及蝕刻製程)以提供電阻器結構212。多晶矽214的第二層接著形成於電阻器結構212上面。例如藉由化學機械研磨製程來平坦化多晶矽214之第二層， 並且第二硬遮罩層216係形成於其上，如圖2D所描繪。請參考圖2E，施行多晶矽214之第二層及第二硬遮罩216的圖案化製程(例如，光刻及蝕刻製程)以提供虛擬閘極結構218，其可包括間隔件220。虛擬閘極結構218可接著由遮罩222來遮蔽並且對電阻器結構212施行植入處理224，如圖2F所描繪，以例如提供所欲之用於電阻器結構212的電阻特性。請參考圖2G，移除遮罩222並且夾層介電層226(例如，氧化矽)係形成於虛擬閘極結構218及電阻器結構212之上。平坦化夾層介電層226以將虛擬閘極結構218之多晶矽曝露，但將電阻器結構212保留為未曝露。接著移除虛擬閘極結構218之多晶矽，但保留電阻器結構212，如圖2H所描繪。請參考圖2I，形成永久閘極電極228，例如金屬閘極電極(可能具有high-k閘極介電層)。形成額外的夾層介電材料250並且接著形成接觸開口230以將永久閘極電極228及用於電連接之電阻器結構212兩者皆進行曝露，如圖2J所描繪。雖然未繪示，但在形成接點之前，可在電阻器之接觸開口中施行電阻器結構之多晶矽的矽化製程。請參考圖2K，例如藉由鎢金屬填充及研磨形成接點232。永久閘極結構228可為用於三閘裝置之閘極結構，同時電阻器結構212可為精密多晶矽電阻器。上述的方式可稱為雙多晶矽沈積方式(dual polysilicon deposition approach)。
在第二製造方式中，圖3A~3K闡述依據本發明實施例之代表在製造用於非平面半導體裝置架構之精密 電阻器的另一方法中各種操作的剖面視圖。請參考圖3A，隔離層302係形成於圖案化塊體基板304上並且凹入以遺留下複數個鰭306處於曝露。多晶矽308之第一層及氮化矽硬遮罩310接著形成有隨同複數個鰭306的保角，如圖3B所描繪。雖然未描繪，但絕緣層首先可形成於鰭306上以根本的將多晶矽層308與鰭材料絕緣。請參考圖3C，施行氮化矽硬遮罩310之圖案化製程，例如光刻及蝕刻製程，以提供電阻器遮罩311。多晶矽314之第二層接著形成於電阻器遮罩311上面。例如藉由化學機械研磨製程來平坦化多晶矽314之第二層，並且第二硬遮罩層316係形成於其上，如圖3D所描繪。請參考圖3E，施行多晶矽308之第一層、多晶矽314之第二層以及第二硬遮罩316的圖案化製程，例如光刻及蝕刻製程，以提供虛擬閘極結構318，其可包括間隔件320，並且提供電阻器結構312。虛擬閘極結構318接著可由遮罩322遮蔽並且對電阻器結構312施行植入處理324(如圖3F所描繪)，例如提供用於電阻器結構312之所欲的電阻特性。請參考圖3G，移除遮罩322並且夾層介電層326(例如，氧化矽)係形成於虛擬閘極結構318及電阻器結構312之上。平坦化夾層介電層326以將虛擬閘極結構318之多晶矽曝露，但將電阻器結構312保留為未曝露。接著移除虛擬閘極結構318之多晶矽，但保留電阻器結構312，如圖3H所描繪。請參考圖3I，形成永久閘極電極328，例如金屬閘極電極(可能具有high-k閘極介電層)。形成額外的夾層介電材料 350並且接著形成接觸開口330以將永久閘極電極328以及用於電連接之電阻結構312兩者皆曝露，如圖3J所描繪。雖然未繪示，但在形成接點之前，電阻器結構的多晶矽的矽化製程可施行於電阻器之接觸開口之中。請參考圖3K，例如藉由鎢金屬填充及研磨形成接點332。永久閘極結構328可為用於三閘裝置之閘極結構，同時電阻器結構312可為精密多晶矽電阻器。上述方式可參照為埋入硬遮罩堆疊多晶矽電阻器方式(buried hardmask stacked polysilicon resistor approach)。
在第三製造方式中，圖4A~4L闡述依據本發明實施例之代表在製造用於非平面半導體裝置架構之精密電阻器的另一方法中各種操作的剖面視圖。請參考圖4A，隔離層402係形成於圖案化塊體基板404上並且凹入以遺留下複數個鰭406處於曝露。多晶矽408之層接著形成於鰭406上面，如圖4B所描繪。雖然未描繪，但絕緣層首先可形成於鰭406上以根本的將多晶矽層408與鰭材料絕緣。請參考圖4C，例如藉由化學機械研磨製程平坦化多晶矽408之層，並且接著形成氮化矽硬遮罩410。接著形成氮化矽硬遮罩410及多晶矽408之層的圖案化製程，例如光刻及蝕刻製程，以提供虛擬閘極結構418及電阻器結構412，其可包括間隔件420，如圖4D所描繪。請參考圖4E，虛擬閘極結構418接著可由遮罩422遮蔽。接著例如藉由蝕刻製程凹入曝露的電阻結構412。在一實施例中，凹入423包含移除硬遮罩連同多晶矽之層的部分。如 圖4F所描繪，對電阻器結構412施行植入處理424，例如提供用於電阻器結構412之所欲的電阻特性。請參考圖4G，移除遮罩422並且夾層介電層426(例如，氧化矽)係形成於虛擬閘極結構418及電阻器結構412之上。平坦化夾層介電層426以將虛擬閘極結構418之多晶矽曝露，但將電阻器結構412保留為未曝露。接著移除虛擬閘極結構418之多晶矽，但保留電阻器結構412，如圖4H所描繪。請參考圖4I，形成永久閘極電極428，例如金屬閘極電極(可能具有high-k閘極介電層)。接著形成額外的夾層介電材料450，如圖4J所描繪。請參考圖4K，接著形成接觸開口430以將永久閘極電極428與用於電連接之電阻器結構412兩者皆曝露。雖然未繪示，但在形成接點之前，電阻器結構的多晶矽的矽化製程可施行於電阻器的接觸開口中。例如藉由鎢金屬填充及研磨接著形成接點432，如圖4L所描繪。永久閘極結構428可為用於三閘裝置之閘極結構，同時電阻器結構412可為精密多晶矽電阻器。上述方式可參照為凹入多晶矽電阻器方式(recessed polysilicon resistor approach)。
在第四製造方式中，圖5A~5F闡述依據本發明實施例之代表在製造用於非平面半導體裝置架構之精密電阻器的另一方法中各種操作的剖面視圖。請參考圖5A，隔離層502係形成於具有硬遮罩部分503自其凸出的圖案化塊體基板504上。使隔離層502凹入以遺留下複數個鰭506曝露於例如在隔離層502上面大約45奈米之高度 ，如圖5B所描繪。請參考圖5C，例如藉由矽氧化層之化學汽相沈積，保護氧化層507係形成有隨同鰭506之保角。多晶矽508之層接著形成於保護氧化層507上面，如圖5D所描繪。在一實施例中，保護氧化層507具有大約2.5奈米之厚度並且多晶矽508之層具有大約40奈米之厚度。請參考圖5E，形成光阻層560並且在多晶矽508之層上面進行圖案化，遺留下介於鰭506之間曝露的多晶矽508之層的區域。施行植入處理524，像是高劑量P+植入處理，以提供摻雜的多晶矽區域562，亦如圖5E所描繪。請參考圖5F，例如藉由像是氫氧化四甲銨(tetramethylammonium hydroxide(TMAH))之選擇的濕蝕刻製程，移除光阻層560以及移除多晶矽層508之未摻雜部分。剩餘摻雜的多晶矽區域562可隨後用以形成精密電阻器。上述方式可參照為選擇植入的多晶矽電阻器方式(selectively implanted polysilicon resistor approach)。
關於上述類型(II)的方式，在實施例中，硬遮罩係用以修改在多晶開口研磨期間之研磨行為以防止所欲電阻器面積受曝露(以及後續的被移除)。受保護的多晶矽接著被矽化並且電連接至源極/汲極接點。
在第五製造方式中，圖6A~6L闡述依據本發明實施例之代表在製造用於非平面半導體裝置架構之精密電阻器的另一方法中各種操作的剖面視圖。請參考圖6A，隔離層602係形成於圖案化塊體基板604之上並且凹入以遺留下複數個鰭606處於曝露。多晶矽608之層接著形 成於鰭606上面，如圖6B所描繪。雖然未描繪，但絕緣層可首先形成於鰭606之上以根本的將多晶矽層608與鰭材料絕緣。請參考圖6C，例如藉由化學機械研磨製程來平坦化多晶矽608之層，並且接著形成氮化矽硬遮罩610。接著施行氮化矽硬遮罩610及多晶矽608之層的圖案化製程(例如光刻及蝕刻製程)以提供虛擬閘極結構618及電阻器結構612，其可包括間隔件620，如圖6D所描繪。請參考圖6E，虛擬閘極結構618可接著由遮罩622所遮蔽。曝露的電阻器結構612接著受到植入處理624以例如提供用於電阻器結構612之所欲的電阻特性。移除遮罩622並且夾層介電層626(例如，氧化矽)在虛擬閘極結構618及電阻器結構612之上形成且進行平坦化，如圖6F所描繪。請參考圖6G，形成且圖案化第二硬遮罩層670以覆蓋電阻器結構612，但僅曝露虛擬閘極結構618。接著移除虛擬閘極結構618之多晶矽，但保留電阻器結構612，如圖6H所描繪。請參考圖6I，形成永久閘極電極628，例如金屬閘極電極(可能具有high-k閘極介電層)。接著形成額外的夾層介電材料650，如圖6J所描繪。請參考圖6K，接著形成接觸開口630以曝露永久閘極電極628及用於電連接之電阻器結構612兩者。例如藉由鎢金屬填充及研磨接著形成接點632，如圖6L所描繪。雖然未繪示，在形成接點之前，可在電阻器之接觸開口中施行電阻器結構之多晶矽的矽化製程。永久閘極結構628可為用於三閘裝置的閘極結構，同時電阻器結構612可為精密多晶矽電 阻器。
在上述方式中，曝露的複數虛擬閘極可根本的在取代閘極製程方案中來取代。在這類方案中，虛擬閘極材料，像是多晶矽或氮化矽柱狀材料，可被移除且取代以永久閘極電極材料。在一個這類實施例中，相對於由較早的處理中完成者，永久閘極介電層亦於此製程中形成。
在實施例中，複數個虛擬閘極係藉由乾蝕刻或濕蝕刻製程移除。在一實施例中，複數個虛擬閘極係由多晶質矽或非晶矽組成且以包含SF6之乾蝕刻製程來移除。在另一實施例中，複數個虛擬閘極係由多晶質矽或非晶矽組成且以包含水性的NH4OH或氫氧化四甲銨之濕蝕刻製程來移除。在一實施例中，複數個虛擬閘極係由氮化矽組成且以包含水性的磷酸之濕蝕刻移除。
也許更一般的說，本發明一或更多實施例可關於閘極對準接點製程。可實行這類製程以形成用於半導體結構製造的接點結構，例如用於積體電路製造。在實施例中，接點圖案係形成為對準至存在的閘極圖案。相較之下，傳統的方式對於與選擇性接觸蝕刻結合之存在的閘極圖案來說一般包含具有光刻接點圖案之緊密對齊(tight registration)的額外的光刻製程。例如，傳統的製程可包括以分開圖案化接點與接觸插塞來對多晶(閘極)柵格(grid)圖案化。
請參考圖7，依據實施例提供圖表700以展示目前所述精密電阻器比上他們的鎢凹槽配對物的變異。請 參考圖表700，目前的電阻(EPR)繪示相當低電阻變異鎢凹槽電阻器(TCN)。亦即，電阻變異本質上的降低，使能夠有更正確且更緊密的類比設計，以用於目前所述的電阻器。
於此所述之實施例也許可應用至需要具有可預測且一致電阻值之電阻器的設計。目前鎢凹槽電阻器可具有大電阻值及溫度變異，其需要用以建立進至電路的邊限。相較之下，在實施例中，於此所述之精密電阻器使能夠有較單一、較小的電路設計及底面積，連同卓越的匹配及變異性。這類特性可為對於類比電路設計者來說特別關切的。精密電阻器亦可為對於晶片上系統(SoC)設計者之整體擔保。
圖8闡述依據本發明之一個實行的計算裝置800。計算裝置800容納有板802。板802可包括一些組件，其包括(但不限於)處理器804及至少一個通訊晶片806。處理器804係實體且電性的耦接至板802。在一些實行中，至少一個通訊晶片亦實體且電性的耦接至板802。在進一步實行中，通訊晶片806為處理器804的部分。
取決於其應用，計算裝置800可包括可或不可實體且電性的耦接至板802的其它組件。這些其它組件包括(但不限於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻 編解碼器、功率放大器、全球定位系統(GPS：global positioning system)裝置、羅盤、加速計、陀螺儀、揚聲器、攝影機，以及大量儲存裝置(諸如硬碟驅動器、光碟(CD；compact disk)、數位多功能光碟(DVD；digital versatile disk)等)。
通訊晶片806使無線通訊能夠用於轉換資料至計算裝置800及從計算裝置800轉換資料。術語「無線」及其衍生可用以說明電路、裝置、系統、方法、技術、通訊頻道等，其可透過使用經由非固態媒體的調變電磁射線(electromagnetic radiation)將資料進行通訊。此術語並非暗示相關裝置不包含任何線，雖然在一些實施例中他們可能不包含。通訊晶片806可實行任何數目的無線標準或協定，包括(但不限於)Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE；long term evolution)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其中的衍生以及任何其它標定為3G、4G、5G及更往後的無線協定。計算裝置800可包括複數個通訊晶片806。例如，諸如W-Fi及藍牙的第一通訊晶片806可專用於較短範圍無線通訊，並且諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它者的第二通訊晶片806可專用於較長範圍的無線通訊。
計算裝置800之處理器804包括封裝在處理器804內的積體電路晶粒。在本發明一些實行中，處理器 的積體電路晶粒包括一或更多裝置，像是依據本發明之實行建立的MOS-FET電晶體。術語「處理器」可參照至任何裝置或裝置的部分，其處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換至可儲存於暫存器及/或記憶體中的其它電子資料。
通訊晶片806亦包括封裝於通訊晶片806內的積體電路晶粒。依據本發明另一實行，通訊晶片的積體電路晶粒包括一或更多裝置，像是依據本發明之實行所建立用於非平面半導體裝置架構的精密電阻器。
在進一步的實行中，容納於計算裝置800內的另一組件可包含積體電路晶粒，其包括一或更多裝置，像是依據本發明之實行所建立用於非平面半導體裝置架構的精密電阻器。
在各種實行中，計算裝置800可為膝上型電腦、隨身型易網機(netbook)、筆記型電腦、超輕薄筆電(ultrabook)、智慧型手機、數位書寫板(tablet)、個人數位助手(PDA)、超輕薄行動PC(ultra mobile PC)、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、數位機上盒(set-top box)、娛樂控制單元(entertainment control unit)、數位相機、隨身音樂播放器或數位錄影機(digital video recorder)。在進一步的實行中，計算裝置800可為任何其它處理資料的電子裝置。
因此，本發明之實施例包括用於非平面半導體裝置架構之精密電阻器以及製造用於非平面半導體裝置 架構之精密電阻器的方法。
在實施例中，半導體結構包括配置於基板上方的第一及第二半導體鰭。電阻器結構配置於第一半導體鰭上面但非於第二半導體鰭上面。電晶體結構係形成自第二半導體鰭但非自第一半導體鰭。
在一實施例中，電阻器結構包括配置有隨同第一半導體鰭之保角的電阻材料層。
在一實施例中，電阻材料層係由多晶質矽組成。
在一實施例中，多晶質矽具有約20奈米的晶粒尺寸。
在一實施例中，多晶質矽係摻雜以具有在約1E15~1E17atoms/cm2範圍之劑量的硼。
在一實施例中，電阻材料層具有本質上無關於在電阻器結構工作溫度範圍以上之溫度的電阻。
在一實施例中，半導體結構更包括配置於電阻材料層與第一半導體鰭之間的電絕緣層。
在一實施例中，電阻器結構包括耦接至配置在多晶質矽中的矽化鎳區域的鎢金屬接點。
在一實施例中，電晶體結構包括配置於第二半導體鰭中的源極與汲極區域，與配置於第二半導體鰭上方的閘極堆疊，並且閘極堆疊包括high-k閘極介電層以及金屬閘極電極。
在一實施例中，第一半導體鰭為第一複數半 導體鰭之一並且第二半導體鰭為第二複數半導體鰭之一、電阻器結構係配置於第一複數半導體鰭上面但非在第二複數半導體鰭上面，以及電晶體結構係形成自第二複數半導體鰭但非自第一複數半導體鰭。
在一實施例中，第一及第二複數半導體鰭係電耦接至下伏的塊體半導體基板。
在一實施例中，電阻器結構為非平面電阻器結構。
在另一實施例中，半導體結構包括配置於基板上面的第一及第二半導體鰭。隔離區域係配置於基板上面、介於第一及第二半導體鰭之間，並且在小於第一及第二半導體鰭的高度。電阻器結構係配置於隔離區域上面，但非在第一及第二半導體鰭上面。第一及第二電晶體結構係分別形成自第一及第二半導體鰭。
在一實施例中，電阻器結構包括配置有隨同隔離區域之保角的電阻材料層。
在一實施例中，電阻材料層係由多晶質矽組成。
在一實施例中，多晶質矽具有約20奈米的晶粒尺寸。
在一實施例中，多晶質矽係摻雜以具有在約1E15~1E17atoms/cm2範圍之劑量的硼。
在一實施例中，電阻材料層具有本質上無關於在電阻器結構工作溫度範圍以外之溫度的電阻。
在一實施例中，電阻材料層具有在小於第一及第二半導體鰭之高度的頂面。
在一實施例，電阻器結構包括耦接至配置在多晶質矽中的矽化鎳區域的鎢金屬接點。
在一實施例中，第一及第二電晶體結構各包括分別配置於第一或第二半導體鰭的源極與汲極區域，以及分別配置於第一及第二半導體鰭上面的閘極堆疊。各閘極堆疊包括high-k閘極介電層及金屬閘極電極。
在一實施例中，第一半導體鰭為第一複數半導體鰭之一且第二半導體鰭為第二複數半導體鰭之一，以及第一電晶體結構係形成自第一複數半導體鰭且第二電晶體結構係形成自第二複數半導體鰭。
在一實施例中，第一及第二複數半導體鰭係電耦接至下伏的塊體半導體基板。
在一實施例中，電阻器結構為平面電阻器結構。
在實施例中，製造半導體結構的方法包括形成第一及第二半導體鰭於基板上面。方法亦包括形成電阻器結構於第一半導體鰭上面但不在第二半導體鰭上面。方法亦包括自第二半導體鰭而並非自第一半導體鰭形成電晶體結構。形成電晶體結構包括形成一或更多虛擬閘極於第二半導體鰭上面，並且後續形成電阻器結構，以永久閘極堆疊取代一或更多虛擬閘極。
在一實施例中，形成電阻器結構包括形成隨 同第一半導體鰭的電阻材料層保角。
在一實施例中，電阻材料層包括形成具有約20奈米之晶粒尺寸的多晶質矽層。
在實施例中，製造半導體結構的方法包括形成第一及第二半導體鰭於基板上面。方法亦包括形成隔離區域於基板上面、介於第一及第二半導體鰭之間，並且在小於第一及第二半導體鰭之高度。方法亦包括形成電阻器結構於隔離區域上面，但不在第一及第二半導體鰭上面。方法亦包括自第一及第二半導體鰭分別形成第一及第二電晶體結構。形成第一及第二電晶體結構包括於第一及第二半導體鰭上面形成一或更多虛擬閘極，並且隨後形成電阻器結構，以永久閘極堆疊取代一或更多虛擬閘極。
在一實施例中，形成電阻器結構包括形成隨同隔離區域的電阻材料層保角。
在一實施例中，形成電阻材料層包括形成具有約20奈米之晶粒尺寸的多晶質矽層。
100‧‧‧半導體結構
102‧‧‧基板
103‧‧‧隔離層
104‧‧‧非平面裝置
106‧‧‧非平面電阻器
108‧‧‧閘極堆疊
110‧‧‧鰭
111‧‧‧鰭
112‧‧‧非平面半導體層
114‧‧‧間隔件
116‧‧‧接點
150‧‧‧半導體結構
156‧‧‧平面電阻器
162‧‧‧平面半導體層

Claims (13)

  1. 一種裝置，包含：第一及第二鰭，在基板上面，其中該第一及第二鰭和該基板包括矽；隔離區域，在該基板上面，於該第一及第二鰭之間；電阻器，在該隔離區域上面但不在該第一及第二鰭上面，其中該電阻器為平面電阻器；導電接點，耦接至該電阻器；以及分別包括部分的該第一及第二鰭之第一及第二電晶體；其中：該第一電晶體包括在該第一鰭上面的閘極電極，該閘極電極包括第一材料和不同於該第一材料的第二材料，該第一材料在該第二材料與該第一鰭之間，該第二材料包括鎢，以及該閘極電極包括鈦，該第一電晶體包括在該閘極電極與該第一鰭之間的氧化矽，以及該第一電晶體包括在該氧化矽與該閘極電極之間的氧化鉿。
  2. 如申請專利範圍第1項之裝置，其中該電阻器具有在大於該第一鰭之高度的高度處之頂面。
  3. 如申請專利範圍第1項之裝置，其中該導電接點延伸進入該電阻器中的開口。
  4. 如申請專利範圍第3項之裝置，其中該導電接點 具有錐形。
  5. 如申請專利範圍第1項之裝置，其中該第一材料為功函數設定層。
  6. 如申請專利範圍第1項之裝置，其中該第一及第二鰭包括未摻雜的矽。
  7. 一種積體電路(IC)晶粒，包含：第一及第二鰭，在基板上面，其中該第一及第二鰭和該基板包括矽；隔離區域，在該基板上面，於該第一及第二鰭之間；電阻器，在該隔離區域上面但不在該第一及第二鰭上面，其中該電阻器為平面電阻器；導電接點，耦接至該電阻器；以及分別包括部分的該第一及第二鰭之第一及第二電晶體；其中：該第一電晶體包括在該第一鰭上面的閘極電極，該閘極電極包括第一材料和不同於該第一材料的第二材料，該第一材料在該第二材料與該第一鰭之間，該第二材料包括鎢，以及該閘極電極包括鈦，該第一電晶體包括在該閘極電極與該第一鰭之間的氧化矽，以及該第一電晶體包括在該氧化矽與該閘極電極之間的氧化鉿。
  8. 如申請專利範圍第7項之IC晶粒，其中該IC晶 粒包括處理裝置。
  9. 一種製造裝置的方法，包含：形成第一及第二鰭於基板上面，其中該第一及第二鰭和該基板包括矽；形成隔離區域於該基板上面，在該第一及第二鰭之間；形成電阻器於該隔離區域上面但不在該第一及第二鰭上面，其中該電阻器為平面電阻器；形成對該電阻器的導電接點；以及形成第一及第二電晶體，其分別包括部分的該第一及第二鰭；其中：該第一電晶體包括在該第一鰭上面的閘極電極，該閘極電極包括第一材料和不同於該第一材料的第二材料，該第一材料在該第二材料與該第一鰭之間，該第二材料包括鎢，以及該閘極電極包括鈦，該第一電晶體包括在該閘極電極與該第一鰭之間的氧化矽，以及該第一電晶體包括在該氧化矽與該閘極電極之間的氧化鉿。
  10. 如申請專利範圍第9項之方法，其中形成該電阻器於該隔離區域上面的步驟包括在該電阻器之導電材料上提供氮化矽之層。
  11. 如申請專利範圍第9項之方法，更包含： 在該第一及第二鰭上分別提供第一及第二虛擬閘極堆疊；在該第一及第二虛擬閘極堆疊周圍提供絕緣材料；移除該虛擬閘極堆疊，用以在該絕緣材料中形成凹入；以及在該凹入中提供取代閘極堆疊。
  12. 如申請專利範圍第9~11項中任一項之方法，其中該閘極電極為第一閘極電極，該第二電晶體包括在該第二鰭上面的第二閘極電極，並且該方法更包括：在該電阻器和該第一及第二閘極電極上面提供絕緣材料；以及形成對該第一閘極電極的第一導電接點及對該第二閘極電極的第二導電接點；其中該第一導電接點與該基板之間的距離小於該基板與對該電阻器的該導電接點之間的距離。
  13. 如申請專利範圍第12項之方法，其中形成該第一及第二導電接點的步驟包括提供鎢填充。
TW105123243A 2012-09-24 2013-09-04 用於非平面半導體裝置架構的精密電阻器 TWI610419B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/625,698 2012-09-24
US13/625,698 US8796772B2 (en) 2012-09-24 2012-09-24 Precision resistor for non-planar semiconductor device architecture

Publications (2)

Publication Number Publication Date
TW201709480A true TW201709480A (zh) 2017-03-01
TWI610419B TWI610419B (zh) 2018-01-01

Family

ID=50338031

Family Applications (4)

Application Number Title Priority Date Filing Date
TW102131802A TWI487116B (zh) 2012-09-24 2013-09-04 用於非平面半導體裝置架構的精密電阻器
TW106110332A TWI623082B (zh) 2012-09-24 2013-09-04 用於非平面半導體裝置架構的精密電阻器
TW104108118A TWI552311B (zh) 2012-09-24 2013-09-04 用於非平面半導體裝置架構的精密電阻器
TW105123243A TWI610419B (zh) 2012-09-24 2013-09-04 用於非平面半導體裝置架構的精密電阻器

Family Applications Before (3)

Application Number Title Priority Date Filing Date
TW102131802A TWI487116B (zh) 2012-09-24 2013-09-04 用於非平面半導體裝置架構的精密電阻器
TW106110332A TWI623082B (zh) 2012-09-24 2013-09-04 用於非平面半導體裝置架構的精密電阻器
TW104108118A TWI552311B (zh) 2012-09-24 2013-09-04 用於非平面半導體裝置架構的精密電阻器

Country Status (6)

Country Link
US (2) US8796772B2 (zh)
EP (4) EP3182452A1 (zh)
KR (3) KR101707754B1 (zh)
CN (4) CN104541377B (zh)
TW (4) TWI487116B (zh)
WO (1) WO2014046755A1 (zh)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8962421B2 (en) * 2012-11-15 2015-02-24 GlobalFoundries, Inc. Methods for fabricating integrated circuits including semiconductive resistor structures in a FinFET architecture
US9196542B2 (en) * 2013-05-22 2015-11-24 United Microelectronics Corp. Method for manufacturing semiconductor devices
US9941271B2 (en) 2013-10-04 2018-04-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Fin-shaped field effect transistor and capacitor structures
US9490176B2 (en) * 2014-10-17 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET isolation
US9685434B2 (en) 2014-12-10 2017-06-20 International Business Machines Corporation Inter-level dielectric layer in replacement metal gates and resistor fabrication
TWI620358B (zh) * 2015-01-28 2018-04-01 旺宏電子股份有限公司 記憶體結構及其製造方法
US9514998B1 (en) 2015-05-11 2016-12-06 International Business Machines Corporation Polysilicon resistor formation in silicon-on-insulator replacement metal gate finFET processes
WO2017034555A1 (en) * 2015-08-26 2017-03-02 Intel Corporation Compound lateral resistor structures for integrated circuitry
US10050030B2 (en) * 2015-09-04 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating method thereof
WO2017052626A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Power gate with metal on both sides
US9570571B1 (en) 2015-11-18 2017-02-14 International Business Machines Corporation Gate stack integrated metal resistors
US10903372B2 (en) * 2015-12-11 2021-01-26 Intel Corporation Metal-oxide-polysilicon tunable resistor for flexible circuit design and method of fabricating same
WO2017111771A1 (en) * 2015-12-23 2017-06-29 Intel Corporation Thin film polysilicon resistor by gate-to-gate isolation
CN106935504B (zh) * 2015-12-30 2019-11-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2018004672A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Thin film resistor with reduced capacitance
CN107677386B (zh) * 2016-08-02 2019-07-26 中芯国际集成电路制造(上海)有限公司 用于温度测量的半导体结构和温度测量方法
US10002868B2 (en) 2016-09-30 2018-06-19 International Business Machines Corporation Vertical fin resistor devices
US10930729B2 (en) 2016-10-21 2021-02-23 Intel Corporation Fin-based thin film resistor
US9997590B2 (en) 2016-10-24 2018-06-12 International Büsiness Machines Corporation FinFET resistor and method to fabricate same
US9954050B1 (en) 2016-10-24 2018-04-24 International Business Machines Corporation Precise/designable FinFET resistor structure
US10872889B2 (en) * 2016-11-17 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor component and fabricating method thereof
US10411085B2 (en) * 2016-12-29 2019-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10840354B2 (en) 2017-02-06 2020-11-17 International Business Machines Corporation Approach to bottom dielectric isolation for vertical transport fin field effect transistors
US10056469B1 (en) * 2017-02-13 2018-08-21 Globalfoundries Inc. Gate cut integration and related device
US10074575B1 (en) 2017-06-21 2018-09-11 International Business Machines Corporation Integrating and isolating nFET and pFET nanosheet transistors on a substrate
US10770302B2 (en) * 2018-09-27 2020-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor FinFET device and method
US11056537B2 (en) 2019-03-27 2021-07-06 International Business Machines Corporation Self-aligned gate contact integration with metal resistor
US11233117B2 (en) 2019-10-31 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Ring structure for film resistor
JP2021072365A (ja) * 2019-10-31 2021-05-06 ソニーセミコンダクタソリューションズ株式会社 抵抗素子および電子機器
KR20210064593A (ko) 2019-11-26 2021-06-03 삼성전자주식회사 반도체 장치
KR20210072477A (ko) 2019-12-09 2021-06-17 삼성전자주식회사 도핑 영역을 갖는 저항 소자
US20220238516A1 (en) * 2021-01-25 2022-07-28 Yanbiao Pan Polysilicon resistor using reduced grain size polysilicon
CN116799004B (zh) * 2023-08-23 2023-11-28 合肥晶合集成电路股份有限公司 一种半导体集成器件及其制作方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4467519A (en) 1982-04-01 1984-08-28 International Business Machines Corporation Process for fabricating polycrystalline silicon film resistors
TW478050B (en) * 2001-03-21 2002-03-01 Taiwan Semiconductor Mfg Method of fabricating polysilicon resistor on metal gate
US6803680B2 (en) * 2002-09-13 2004-10-12 Mia-Com, Inc. Apparatus, methods, and articles of manufacture for a switch having sharpened control voltage
US7173305B2 (en) * 2003-04-08 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned contact for silicon-on-insulator devices
KR100618827B1 (ko) * 2004-05-17 2006-09-08 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US7397087B2 (en) * 2004-08-06 2008-07-08 International Business Machines Corporation FEOL/MEOL metal resistor for high end CMOS
US7227183B2 (en) * 2004-09-17 2007-06-05 International Business Machines Corporation Polysilicon conductor width measurement for 3-dimensional FETs
TWI267951B (en) * 2004-09-30 2006-12-01 Taiwan Semiconductor Mfg A device having multiple silicide types and a method for its fabrication
US20070018239A1 (en) 2005-07-20 2007-01-25 International Business Machines Corporation Sea-of-fins structure on a semiconductor substrate and method of fabrication
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US8174073B2 (en) * 2007-05-30 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structures with multiple FinFETs
US7994020B2 (en) * 2008-07-21 2011-08-09 Advanced Micro Devices, Inc. Method of forming finned semiconductor devices with trench isolation
US7879666B2 (en) * 2008-07-23 2011-02-01 Freescale Semiconductor, Inc. Semiconductor resistor formed in metal gate stack
US20100059823A1 (en) * 2008-09-10 2010-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive device for high-k metal gate technology and method of making
US8138037B2 (en) * 2009-03-17 2012-03-20 International Business Machines Corporation Method and structure for gate height scaling with high-k/metal gate technology
US7955928B2 (en) * 2009-03-30 2011-06-07 International Business Machines Corporation Structure and method of fabricating FinFET
US7960282B2 (en) * 2009-05-21 2011-06-14 Globalfoundries Singapore Pte. Ltd. Method of manufacture an integrated circuit system with through silicon via
US8053809B2 (en) * 2009-05-26 2011-11-08 International Business Machines Corporation Device including high-K metal gate finfet and resistive structure and method of forming thereof
US8193900B2 (en) * 2009-06-24 2012-06-05 United Microelectronics Corp. Method for fabricating metal gate and polysilicon resistor and related polysilicon resistor structure
US8980719B2 (en) * 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8890260B2 (en) * 2009-09-04 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Polysilicon design for replacement gate technology
US7985639B2 (en) * 2009-09-18 2011-07-26 GlobalFoundries, Inc. Method for fabricating a semiconductor device having a semiconductive resistor structure
US7993999B2 (en) * 2009-11-09 2011-08-09 International Business Machines Corporation High-K/metal gate CMOS finFET with improved pFET threshold voltage
US20110147831A1 (en) * 2009-12-23 2011-06-23 Steigerwald Joseph M Method for replacement metal gate fill
US8389359B2 (en) * 2010-02-08 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming low resistance and uniform metal gate
JP2011181841A (ja) * 2010-03-03 2011-09-15 Toshiba Corp 半導体装置の製造方法
US8546228B2 (en) * 2010-06-16 2013-10-01 International Business Machines Corporation Strained thin body CMOS device having vertically raised source/drain stressors with single spacer
US8278173B2 (en) * 2010-06-30 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating gate structures
US8058125B1 (en) * 2010-08-04 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Poly resistor on a semiconductor device
US9385050B2 (en) * 2011-01-06 2016-07-05 Globalfoundries Inc. Structure and method to fabricate resistor on finFET processes
US9269758B2 (en) * 2011-01-13 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Low TCR high resistance resistor
US9293584B2 (en) * 2011-11-02 2016-03-22 Broadcom Corporation FinFET devices
US9087687B2 (en) * 2011-12-23 2015-07-21 International Business Machines Corporation Thin heterostructure channel device
US8569127B2 (en) * 2012-03-13 2013-10-29 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US8816436B2 (en) * 2012-05-16 2014-08-26 International Business Machines Corporation Method and structure for forming fin resistors
US9093556B2 (en) * 2012-08-21 2015-07-28 Stmicroelectronics, Inc. Multi-fin FINFET device including epitaxial growth barrier on outside surfaces of outermost fins and related methods

Also Published As

Publication number Publication date
CN104541377A (zh) 2015-04-22
TWI487116B (zh) 2015-06-01
US8889508B2 (en) 2014-11-18
EP3182452A1 (en) 2017-06-21
CN104541377B (zh) 2019-08-20
CN106971978B (zh) 2021-03-12
TWI623082B (zh) 2018-05-01
CN110400801B (zh) 2024-03-01
TW201539712A (zh) 2015-10-16
US8796772B2 (en) 2014-08-05
TW201432908A (zh) 2014-08-16
TW201727871A (zh) 2017-08-01
CN106971978A (zh) 2017-07-21
WO2014046755A1 (en) 2014-03-27
TWI610419B (zh) 2018-01-01
KR20170042826A (ko) 2017-04-19
KR20150034188A (ko) 2015-04-02
US20140084381A1 (en) 2014-03-27
CN107256858B (zh) 2020-11-10
EP2898533A1 (en) 2015-07-29
KR101969243B1 (ko) 2019-04-15
EP4283676A2 (en) 2023-11-29
CN107256858A (zh) 2017-10-17
EP2898533A4 (en) 2016-08-31
US20140308785A1 (en) 2014-10-16
TWI552311B (zh) 2016-10-01
KR101969246B1 (ko) 2019-04-15
KR20170018478A (ko) 2017-02-17
CN110400801A (zh) 2019-11-01
EP3285300A1 (en) 2018-02-21
KR101707754B1 (ko) 2017-02-16

Similar Documents

Publication Publication Date Title
TWI552311B (zh) 用於非平面半導體裝置架構的精密電阻器
US11335601B2 (en) Non-planar I/O and logic semiconductor devices having different workfunction on common substrate
KR102101763B1 (ko) Cmos 호환가능 폴리사이드 퓨즈 구조체와 그 제조 방법
US9780217B2 (en) Non-planar semiconductor device having self-aligned fin with top blocking layer
TW202414827A (zh) 半導體結構及系統晶片（ＳｏＣ）積體電路及其製造方法