KR101707754B1 - 비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기 - Google Patents

비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기 Download PDF

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Abstract

비-평면 반도체 디바이스 아키텍처들을 위한 정밀 저항기들을 설명한다. 첫 번째 예에서, 반도체 구조체는 기판 위에 배치된 제1 및 제2 반도체 핀을 포함한다. 저항기 구조체는 제1 반도체 핀 위에 배치되지만 제2 반도체 핀 위에는 배치되지 않는다. 트랜지스터 구조체는 제2 반도체 핀으로부터 형성되지만 제1 반도체 핀으로부터는 형성되지 않는다. 두 번째 예에서, 반도체 구조체는 기판 위에 배치된 제1 및 제2 반도체 핀을 포함한다. 제1 및 제2 반도체 핀 사이에, 제1 및 제2 반도체 핀보다 더 낮은 높이로 기판 위에 분리 영역이 배치된다. 저항기 구조체는 분리 영역 위에 배치되지만 제1 및 제2 반도체 핀 위에는 배치되지 않는다. 제1 및 제2 트랜지스터 구조체는 각각 제1 및 제2 반도체 핀으로부터 형성된다.

Description

비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기{PRECISION RESISTOR FOR NON-PLANAR SEMICONDUCTOR DEVICE ARCHITECTURE}
본 발명의 실시예들은 반도체 디바이스들 및 가공 분야에 관한 것이며, 특히 비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기 분야에 관한 것이다.
지난 수십 년 동안, 집적 회로의 피처들의 스케일링은 점점 성장하는 반도체 산업에 대한 견인차였다. 점점 더 작은 피처들로의 스케일링은 제한된 면적의 반도체 칩들 상에서의 기능 유닛들의 밀도를 증가시키는 것을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소함으로써 증가된 수의 메모리 또는 로직 디바이스들을 칩 상에 포함하는 것이 가능하여, 용량이 증가된 제품의 제조에 적합하게 된다. 하지만, 점점더 증가하는 용량에 대한 요구가 쟁점이다. 각 디바이스의 성능을 최적화하고자 하는 필요성이 점점 더 중요해지고 있다.
집적 회로 디바이스의 제조에 있어서, 디바이스 치수가 계속해서 축소됨에 따라 트라이-게이트 트랜지스터와 같은 멀티-게이트 트랜지스터가 더 보편적이 되어가고 있다. 종래의 공정들에서, 트라이-게이트 트랜지스터는 일반적으로 벌크 실리콘 기판 또는 실리콘-온-인슐레이터(silicon-on-insulator) 기판 중 하나 위에 제조된다. 일부 경우에, 벌크 실리콘 기판은 저가이며 덜 복잡한 트라이-게이트 제조 공정을 가능하게 하므로 바람직하다. 다른 경우에, 실리콘-온-인슐레이터 기판은 트라이-게이트 트랜지스터의 개선된 단 채널 현상(short channel behavior) 때문에 바람직하다.
하지만, 멀티-게이트 트랜지스터의 스케일링은 부작용이 있었다. 마이크로전자 회로의 그러한 기본 빌딩 블록들의 치수가 감소하고 주어진 영역에 제조된 기본 빌딩 블록들의 전체 수가 증가함에 따라, 능동 디바이스들 가운에 수동 피처들을 포함시키는 것에 대한 제약이 증가하였다.
도 1a는 본 발명의 일 실시예에 따른, 비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기의 상부 입체도 및 단면도를 예시한다.
도 1b는 본 발명의 다른 실시예에 따른, 비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기의 단면도를 예시한다.
도 2a-2k는 본 발명의 일 실시예에 따른, 비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기를 제조하는 방법에서의 각종 공정들을 나타내는 단면도들을 예시한다.
도 3a-3k는 본 발명의 일 실시예에 따른, 비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기의 다른 제조방법에서의 각종 공정들을 나타내는 단면도들을 예시한다.
도 4a-4l은 본 발명의 일 실시예에 따른, 비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기의 다른 제조방법에서의 각종 공정들을 나타내는 단면도들을 예시한다.
도 5a-5f는 본 발명의 일 실시예에 따른, 비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기의 다른 제조방법에서의 각종 공정들을 나타내는 단면도들을 예시한다.
도 6a-6l은 본 발명의 일 실시예에 따른, 비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기의 다른 제조방법에서의 각종 공정들을 나타내는 단면도들을 예시한다.
도 7은 본 발명의 일 실시예에 따른, 현재 설명된 정밀 저항기들 대 그들의 텅스텐 트랜치 대응물들의 변동(variation)을 보여주기 위해 제공된 그래프이다.
도 8은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기를 설명한다. 후속하는 설명에서, 본 발명의 실시예들에 대한 완전한 이해를 제공하기 위해, 특정 통합 및 재료 체제와 같은 다수의 특정 상세사항들을 서술한다. 본 발명의 실시예들은 그러한 특정 상세사항들 없이 실시될 수 있음이 당업자에게 명백할 것이다. 다른 경우에, 집적 회로 설계 레이아웃들과 같은 공지된 피처들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명하지 않는다. 또한, 도면들에 도시된 각종 실시예들은 예시적으로 나타낸 것이며 반드시 크기에 비례하여 묘사될 필요는 없다.
게이트 전극들은 초기에 금속(예를 들어, 알루미늄)으로부터 형성되었다. 하지만, 다수의 기술 노드들에 있어서, MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)은 이온 주입(예를 들어, 동일한 회로의 N- 또는 P-형에 대한 도핑을 커스터마이즈(customize)하기 위한 것) 및 실리사이드화(콘택 저항을 감소시키기 위한 것)를 허용하도록 폴리실리콘으로 제조되었던 게이트 전극을 포함하였다. 결과적으로, 회로의 MOSFET과 관련된 저항기도 또한 폴리실리콘으로 제조되었다. 폴리실리콘의 블랭킷 퇴적, 플라즈마 에칭-정의된 게이트 길이, 저농도 도핑 단부 영역들(lightly-doped tip region), 유전체 측벽 스페이서들 및 자기정렬된 소스/드레인(즉, 게이트 전극에 대한)을 허용하도록 소위 "게이트-우선" 공정 시퀀스가 보편적으로 실시되었다.
최근의 기술 노드들에서 MOSFET의 치수가 계속해서 크기가 축소조정됨에 따라, 폴리실리콘 공핍이 점점 더 심각한 문제가 되었다. 그 결과, 게이트 전극들은 이제 다시 금속으로 형성된다. 하지만, 게이트 전극들은 통상적으로 더 이상 알루미늄으로 전적으로 형성되지 않는다. 바람직한 일함수를 달성하기 위해, 게이트 전극들은 이제 통상적으로 전이 금속, 전이 금속들의 합금, 또는 전이 금속 질화물로 형성된다. 하지만, 금속 게이트의 채택도 또한 다른 소위 "게이트-최종" 공정에 장점들을 제공하였다. 게이트-최종 공정의 일 구현은 회로의 N-FET 및 P-FET에 대해 상이한 금속들을 사용하는 것을 가능하게 했던 소위 "교체 게이트" 공정을 수반하였다. 게이트 전극의 재료가 폴리실리콘에서 다시 금속으로 변경되었을 경우, 저항기의 재료도 또한 폴리실리콘에서 다시 금속으로 변경되었다. 불행히도, 금속 저항기들은 종종 높은 공정 변동성 및 좋지 않은 온도 계수를 경험한다. 따라서, 다시 폴리실리콘으로 저항기를 형성하는 것이 바람직할 것이다. 하지만, 그러한 변경은, 특히 예를 들어 트라이-게이트 공정 아키텍처와 같은 비-평면 아키텍처들을 위한 공정 통합에서 다수의 도전사항들을 유발한다.
따라서, 본 발명의 하나 이상의 실시예에 따라, 비-평면 트라이-게이트 고 유전율(high-k)/금속 게이트 기술들 상에서의 정밀 폴리실리콘 저항기 형성 방법들을 설명한다. 대조적으로, 트라이-게이트 고 유전율/금속 게이트 기술과 사용하기 위한 저항기들을 제조하는 다른 접근법들은, 텅스텐 연마 가공으로 인해 매우 높은 변동성이 적용될 수 있는 텅스텐 트랜치 저항기들(TCN) 및 텅스텐 게이트 콘택 저항기들(GCN)의 제조를 포함하였다. 그러한 변동성은 I/O 기능성 문제점들을 초래할 수 있다. 텅스텐은 또한 바람직하지 않은 재료 특성들 및 온도에 따른 변동(예를 들어, 좋지 않은 온도 계수들)을 나타낼 수 있다.
이전의 평면 산화물/폴리 게이트 기술들에 사용된 폴리실리콘 저항기들은 정밀 저항기 형성을 위한 바람직한 선택일 수 있다. 하지만, 예를 들어 특히 교체 게이트 공정 흐름을 사용할 경우, 트라이-게이트 고 유전율/금속 게이트 공정 기술에서는 폴리실리콘 및 금속-게이트 재료 시스템들의 통합이 어렵다. 따라서, 본 발명의 하나 이상의 실시예는 비-평면 디바이스(예를 들어, 트라이-게이트) 아키텍처에서 평면 및 비-평면 폴리실리콘 저항기 모두를 제조하기 위한 통합 체제에 관한 것이다. 전부는 아닐지라도, 본 발명에 설명된 접근법들 중 하나 이상은 트라이-게이트 고 유전율/금속 게이트 트랜지스터 제조 흐름과 일체적으로(monolithically) 통합될 수 있다. 그러한 통합은 변동성 감소에 있어서의 개선, 온도 계수 및 전압 계수 개선과 함께, 예를 들어 텅스텐 저항기들에 비해 우수한 특성들을 갖는 정밀 폴리실리콘 저항기들을 이용하는 것을 가능하게 할 수 있다.
비-평면 폴리실리콘 저항기는 비-평면 아키텍처를 갖는 임베디드(embedded) 폴리실리콘 저항기로서 포함될 수 있다. 일 실시예에서, 비-평면 저항기라고 지칭하는 것은 본 발명에서 기판으로부터 돌출된 하나 이상의 핀(fin) 위에 형성된 저항성 층을 갖는 저항기를 설명하기 위해 사용된다. 예로서, 도 1a는 본 발명의 일 실시예에 따른, 비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기의 상부 입체도 및 단면도를 예시한다.
도 1a의 두 도면에 있어서, 반도체 구조체(100)는 분리 층(103) 상에 형성된 비-평면 디바이스(104) 및 비-평면 저항기(106)를 갖는 기판(102)(부분적으로만 도시됨)을 포함한다. 비-평면 디바이스(104)는 게이트 스택(108), 예를 들어 금속 게이트/고 유전율 게이트 유전체 게이트 스택을 포함한다. 게이트 스택(108)은 복수의 제1핀(110) 위에 형성된다. 비-평면 저항기(106)는 복수의 제2핀(111) 위에 형성된 비-평면 반도체 층(112)을 포함한다. 두 디바이스 모두 스페이서들(114) 및 콘택들(116)을 포함한다.
일 실시예에서, 복수의 제1 및 제2핀(110 및 111)은 도 1a에 묘사된 바와 같이, 벌크 기판(102)으로부터 형성된다. 그러한 일례에서, 벌크 기판(102), 및 따라서 복수의 핀(110 및 111)은 제조 공정을 견딜 수 있고 전하가 이동할 수 있는 반도체 재료로 구성될 수 있다. 일 실시예에서, 벌크 기판(102)은, 이에 제한되지는 않지만 인(phosphorus), 비소(arsenic), 붕소(boron) 또는 그의 조합과 같은 전하 캐리어로 도핑된, 결정성 실리콘, 실리콘/게르마늄 또는 게르마늄층으로 구성된다. 일 실시예에서, 벌크 기판(102)의 실리콘 원자 농도는 97% 보다 더 높다. 다른 실시예에서, 벌크 기판(102)은 별개의 결정성 기판 최상부에 성장시킨 에피택셜 층, 예를 들어 붕소-도핑 벌크 실리콘 단결정성 기판 최상부에 성장시킨 실리콘 에피택셜 층으로 구성된다. 벌크 기판(102)은 대안적으로 III-V족 재료로 구성될 수 있다. 일 실시예에서, 벌크 기판(102)은, 이에 제한되지는 않지만, 갈륨 질화물(gallium nitride), 갈륨 인화물(gallium phosphide), 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide), 인듐 안티몬화물(indium antimonide), 인듐 갈륨 비화물(indium gallium arsenide), 알루미늄 갈륨 비화물(aluminum gallium arsenide), 인듐 갈륨 인화물(indium gallium phosphide) 또는 그의 조합과 같은 III-V 재료로 구성된다. 일 실시예에서, 벌크 기판(102)은 III-V 재료로 구성되며, 전하-캐리어 도펀트 불순물 원자들은, 이에 제한되지는 않지만 탄소(carbon), 실리콘(silicon), 게르마늄(germanium), 산소(oxygen), 황(sulfur), 셀레늄(selenium) 또는 텔루륨(tellurium)과 같은 것들이다. 일 실시예에서, 벌크 기판(102), 및 따라서 복수의 핀(110 및 111)은 도핑되지 않거나 저농도로만 도핑된다. 일 실시예에서, 복수의 핀(110 및 111) 중 적어도 일부는 신장된다(strained).
이와 달리, 기판(102)은 상부 에피택셜 층 및 하부 벌크 부분을 포함하며, 둘 중 하나는, 이에 제한되지는 않지만 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있는 단결정 재료로 구성될 수 있다. 이에 제한되지는 않지만 실리콘 이산화물(silicon dioxide), 실리콘 질화물(silicon nitride) 또는 실리콘 산질화물(silicon oxy-nitride)을 포함할 수 있는 재료로 구성된 개재 절연체 층이, 상부 에피택셜 층과 하부 벌크 부분 사이에 배치될 수 있다.
분리층(103)은 영구 게이트 구조체를 아래에 놓인 벌크 기판으로부터 궁극적으로 전기적으로 분리하거나 이들의 분리에 기여하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 분리 유전체 층(103)은, 이에 제한되지는 않지만 실리콘 이산화물(silicon dioxide), 실리콘 산질화물(silicon oxy-nitride), 실리콘 질화물(silicon nitride) 또는 탄소-도핑 실리콘 질화물(carbon-doped silicon nitride)과 같은 유전체 재료로 구성된다. 글로벌 층(global layer)을 형성한 다음 복수의 핀(110 및 111)의 활성 부분들을 궁극적으로 노출시키도록 리세싱할 수 있음이 이해될 것이다.
일 실시예에서, 비-평면 디바이스(104)는, 이에 제한되지는 않지만 fin-FET 또는 트라이-게이트 디바이스와 같은 비-평면 디바이스이다. 그러한 실시예에서, 비-평면 디바이스(104)의 반도전성 채널 영역은 3차원 바디로 구성되거나 이에 형성된다. 그러한 일 실시예에서, 게이트 스택(108)은 도 1a에 묘사된 바와 같이, 3차원 바디의 적어도 상부 면 및 한 쌍의 측벽을 둘러싼다. 다른 실시예에서, 적어도 채널 영역은 게이트-올-어라운드(gate-all-around) 디바이스에서와 같이, 별도의 3차원 바디가 되도록 제조된다. 그러한 일 실시예에서, 게이트 전극 스택(108)은 채널 영역을 완전히 둘러싼다.
전술한 바와 같이, 일 실시예에서, 반도체 디바이스들(104)은 비-평면 디바이스(104)의 일부를 적어도 부분적으로 둘러싼 게이트 스택(108)을 포함한다. 그러한 일 실시예에서, 게이트 스택(108)은 게이트 유전체 층 및 게이트 전극 층(개별적으로 도시되지 않음)을 포함한다. 일 실시예에서, 게이트 스택(108)의 게이트 전극은 금속 게이트로 구성되며 게이트 유전체 층은 고 유전율 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은, 이에 제한되지는 않지만 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 실리케이트(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리케이트(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티타네이트(barium strontium titanate), 바륨 티타네이트(barium titanate), 스트론튬 티타네이트(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate) 또는 그의 조합과 같은 재료로 구성된다. 또한, 게이트 유전체 층의 일부는 기판(102)의 상부 몇 개 층들로부터 형성된 자연 산화물층을 포함할 수 있다. 일 실시예에서, 게이트 유전체 층은 고 유전율 상부 부분 및 반도체 재료의 산화물로 구성된 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 상부 부분 및 실리콘 이산화물 또는 실리콘 산질화물의 하부 부분으로 구성된다.
일 실시예에서, 게이트 스택(108)의 게이트 전극은, 이에 제한되지는 않지만 금속 질화물(metal nitrides), 금속 카바이드(metal carbides), 금속 실리사이드(metal silicides), 금속 알루미나이드(metal aluminides), 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄(aluminum), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel) 또는 도전성 금속 산화물과 같은 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수-설정 층 위에 형성된 비-일함수 설정 충진 재료로 구성된다.
비-평면 저항기(106)는 저항기(106)에 대한 정밀 저항을 제공하기 위해 비-평면 반도체 층(112)을 포함한다. 일 실시예에서, 반도체 층(112)은 복수의 핀(111)과 등각으로 형성된다. 그러한 일 실시예에서, 유전체 층(도시되지 않음)은 복수의 핀(111)으로부터 반도체 층(112)을 분리한다. 일 실시예에서, 반도체 층(112)은 다결정 실리콘층으로 구성된다. 일 실시예에서, 다결정 실리콘은 약 20 nm의 입도 크기(grain size)를 갖는다. 그러한 특정 실시예에서, 다결정 실리콘은 약 1E15 - 1E17 atoms/cm2 범위의 도즈량(dose)으로 붕소로 도핑된다. 일 실시예에서, 반도체 층(112)은 필수적으로 온도, 특히 비-평면 저항기(106)의 작동 온도에 대하여 온도에 무관한 저항을 갖는다.
일 실시예에서, 스페이서들(114)은, 이에 제한되지는 않지만, 실리콘 이산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 절연성 유전체 재료로 구성된다. 일 실시예에서, 콘택들(116)은 금속 종들로부터 제조된다. 금속 종들은 니켈 또는 코발트와 같은 순수 금속일 수 있거나, 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 실리사이드 재료)과 같은 합금일 수 있다.
다른 양태에서, 평면 폴리실리콘 저항기가 비-평면 아키텍처와 함께 포함될 수 있다. 일 실시예에서, 본 발명에서 평면 저항기라 지칭하는 것은 기판으로부터 돌출한 하나 이상의 핀에 인접하여 형성되지만, 기판으로부터 돌출한 하나 이상의 핀 위에는 형성되지 않은 저항성 층을 갖는 저항기를 설명하기 위해 사용된다. 예로서, 도 1b는 본 발명의 다른 실시예에 따른, 비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기의 단면도를 예시한다.
도 1b를 참조하면, 반도체 구조체(150)는 분리 층(103)상에 형성된 비-평면 디바이스(104) 및 평면 저항기(156)를 갖는 기판(102)(부분적으로만 도시됨)을 포함한다. 비-평면 디바이스(104)는 게이트 스택(108), 예를 들어 금속 게이트/고 유전율 게이트 유전체 게이트 스택을 포함한다. 게이트 스택(108)은 복수의 핀(110) 위에 형성된다. 평면 저항기(156)는 분리 층(103) 위에 형성된 평면 반도체 층(162)을 포함한다. 두 디바이스 모두 스페이서들(114) 및 콘택들(116)을 포함한다.
평면 저항기(156)는 저항기(156)에 대해 정밀 저항을 제공하기 위해 평면 반도체 층(162)을 포함한다. 일 실시예에서, 반도체 층(162)은 다결정 실리콘 층으로 구성된다. 일 실시예에서, 다결정 실리콘은 약 20 nm의 입도 크기를 갖는다. 그러한 특정 실시예에서, 다결정 실리콘은 약 1E15 - 1E17 atoms/cm2 범위의 도즈량으로 붕소로 도핑된다. 일 실시예에서, 반도체 층(162)은 필수적으로 온도, 특히 평면 저항기(156)의 작동 온도에 대하여 온도에 무관한 저항을 갖는다. 도 1b의 다른 피처들은 도 1a에 설명된 것들과 유사한 재료로 구성될 수 있다.
본 발명의 하나 이상의 실시예는 정밀 저항기의 적절한 특성들에 대해 다룬다. 예를 들어, 일 실시예에서, 본 발명에 설명된 정밀 저항기는 현재 및 미래의 공정 기술들과 양립가능하며, 예를 들어 상세히 설명된 정밀 저항기 구조체들은 폴리실리콘이 희생이고 비-평면 트라이-게이트 공정상에서 금속 게이트 아키텍처로 교체되는 트라이-게이트 고 유전율/금속 게이트 공정 흐름과 양립가능하다. 일 실시예에서, 양호한 저항기 특성들이 제공되며, 예를 들어 비-평면 통합 체제는 트라이-게이트 공정의 3차원 웨이퍼 토폴로지를 이용함으로써 더 큰 유효 폭 및 길이의 장점을 제공한다. 따라서, 이에 따라 제조된 정밀 저항기는 특정 저항기 영역에서 증가된 저항 균일성 및 정합 특성들을 제공할 수 있다. 일 실시예에서, 본 발명에 설명된 폴리실리콘 저항기는 다른 종류의 저항기들에 비해 더 양호한, 예를 들어 감소된 온도 계수들 및 전압 계수들을 제공한다.
대조적으로, 기존의 폴리실리콘 저항기들은 폴리 저항기 및 폴리-게이트 트랜지스터를 통합한 BSR(blocking salicide resistor), 및 폴리 저항기를 평면 고 유전율 금속 게이트 트랜지스터와 통합한 EPR(embedded poly resistor)를 포함한다. BSR 및 EPR 저항기들과는 달리, 본 발명에 설명된 실시예들에 따른 정밀 저항기들은 비-평면 임베디드 정밀 폴리실리콘 저항기 통합 체제를 위해 제조될 수 있다. 본 발명에 설명된 제조를 위한 접근법들은, 공정 흐름이 최소의 공정 비용으로 트라이-게이트 고 유전율/금속 게이트 기술상에서 폴리실리콘 저항기를 모듈식으로 통합하는 것을 가능하게 할 수 있다.
하기에 설명된 것은 고 유전율/금속 게이트 기술에서 정밀 폴리실리콘 저항기들을 형성하는 다수의 접근법이다. 본 발명에 고려된 실시예들의 예로서, 후속하는 제조 방법들이 상세히 설명된다: (I) TPR(트라이-게이트 비평면 폴리 저항기(Trigate non-planar Poly Resistor) + 트라이-게이트 HKMG 트랜지스터))(a) 듀얼 폴리 퇴적 저항기, (b) 매립(buried) 하드마스크 적층 폴리 저항기, (c) 리세싱된 폴리 저항기(CPR), (d) 선택적으로 이온주입된 폴리 저항기(NPR), 및 (II) MPR(마스킹된 평면 폴리 저항기(Masked planar Poly Resistor) + 트라이-게이트 HKMG 트랜지스터)).
상기 (I) 유형의 접근법들에 있어서, 일 실시예에서, 정밀 저항기는 실리사이드가 텅스텐 콘택에 접속되어 폴리실리콘 재료로 제조된다. 그러한 통합 체제의 피처들은, 이에 제한되는 않지만 하기를 포함한다: (1) 특정 영역에서 더 큰 유효 길이/폭을 제공하기 위해 상승된(elevated) 핀 구조체들 및 리세싱된 얕은 트랜치 분리(STI, shallow Trench Isolation) 표면 주위를 폴리실리콘이 둘러쌈. 하부 면상의 얇고 리세싱된 폴리(비-평면 체제)는 고 유전율-금속 게이트 CMOS 공정에서 필요할 수 있는 다수의 연마 공정 이후에 폴리실리콘 저항기가 온전하도록 보존할 수 있음. (2) 낮은 콘택 저항을 보장하기 위해, 보존된 폴리실리콘이 임의의 적절한 실리사이드 공정과 통합될 수 있음.
첫 번째 제조 접근법에서, 도 2a-2k는 본 발명의 일 실시예에 따른, 비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기를 제조하는 방법에서의 각종 공정들을 나타내는 단면도를 예시한다. 도 2a를 참조하면, 분리 층(202)을 패터닝된 벌크 기판(204)상에 형성하고 리세싱하여 복수의 핀(206)을 노출된 채로 남긴다. 이어서, 도 2b에 묘사된 바와 같이, 제1 폴리실리콘 층(208) 및 실리콘 질화물 하드 마스크(210)를 복수의 핀(206)과 등각으로 형성한다. 비록 묘사되지는 않았지만, 폴리실리콘 층(208)을 핀 재료로부터 궁극적으로 절연시키기 위해 절연 층을 먼저 핀들(206) 상에 형성할 수 있다. 도 2c를 참조하면, 제1 폴리실리콘 층(208) 및 실리콘 질화물 하드 마스크(210)의 패터닝 공정, 예를 들어 리소그래피 및 에칭 공정을 수행하여 저항기 구조체(212)를 제공한다. 이어서, 제2 폴리실리콘 층(214)을 저항기 구조체(212) 위에 형성한다. 도 2d에 묘사된 바와 같이, 예를 들어 화학적 기계적 연마 공정에 의해 제2 폴리실리콘 층(214)을 평탄화하고 제2 하드 마스크 층(216)을 그 위에 형성한다. 도 2e를 참조하면, 제2 폴리실리콘 층(214) 및 제2 하드 마스크(216)의 패터닝 공정, 예를 들어 리소그래피 및 에칭 공정을 수행하여, 스페이서들(220)을 포함할 수 있는 더미 게이트 구조체들(218)을 제공한다. 이어서, 더미 게이트 구조체(218)를 마스크(222)로 마스킹 할 수 있고, 도 2f에 묘사된 바와 같이, 저항기 구조체(212)에 이온 주입 공정(224)을 수행하여, 예를 들어 저항기 구조체(212)에 대해 바람직한 저항 특성들을 제공한다. 도 2g를 참조하면, 마스크(222)를 제거하고, 더미 게이트 구조체(218) 및 저항기 구조체(212) 위에 층간 유전체 층(226)(예를 들어, 실리콘 산화물)을 형성한다. 더미 게이트 구조체(218)의 폴리실리콘은 노출시키지만 저항기 구조체(212)는 노출되지 않은 채로 유지하도록 층간 유전체 층(226)을 평탄화한다. 이어서, 도 2h에 묘사된 바와 같이, 더미 게이트 구조체들(218)의 폴리실리콘은 제거하고 저항기 구조체(212)는 유지시킨다. 도 2i를 참조하면, 영구 게이트 전극들(228), 예를 들어 금속 게이트 전극들(가능하게는 고 유전율 게이트 유전체 층들을 갖는)을 형성한다. 도 2j에 묘사된 바와 같이, 추가 층간 유전체 재료(250)를 형성한 다음, 전기적 접속을 위해 영구 게이트 전극들(228) 및 저항기 구조체(212) 모두를 노출시키도록 콘택 개구부들(230)을 형성한다. 비록 도시되지는 않지만, 저항기 구조체의 폴리실리콘의 실리사이드화 공정은, 콘택들을 형성하기 전에, 저항기의 콘택 개구부들에서 수행될 수 있다. 도 2k에 있어서, 예를 들어 텅스텐 금속 충진 및 연마에 의해 콘택들(232)을 형성한다. 영구 게이트 구조체들(228)은 트라이-게이트 디바이스를 위한 게이트 구조체들일 수 있는 한편, 저항기 구조체(212)는 정밀 폴리실리콘 저항기일 수 있다. 전술한 접근법은 듀얼 폴리실리콘 퇴적 접근법으로 지칭될 수 있다.
두 번째 제조 접근법에서, 도 3a-3k는 본 발명의 일 실시예에 따른, 비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기의 다른 제조 방법에서의 각종 공정들을 나타내는 단면도들을 예시한다. 도 3a를 참조하면, 분리 층(302)을 패터닝된 벌크 기판(304)상에 형성하고 리세싱하여 복수의 핀(306)을 노출된 채로 남긴다. 이어서, 도 3b에 묘사된 바와 같이, 제1 폴리실리콘 층(308) 및 실리콘 질화물 하드 마스크(310)를 복수의 핀(306)과 등각으로 형성한다. 비록 묘사되지는 않았지만, 폴리실리콘 층(308)을 핀 재료로부터 궁극적으로 절연하기 위해 절연 층을 먼저 핀들(306) 상에 형성할 수 있다. 도 3c를 참조하면, 실리콘 질화물 하드 마스크(310)의 패터닝 공정, 예를 들어 리소그래피 및 에칭 공정을 수행하여 저항기 마스크(311)를 제공한다. 이어서, 제2 폴리실리콘 층(314)을 저항기 마스크(311) 위에 형성한다. 도 3d에 묘사된 바와 같이, 예를 들어 화학적 기계적 연마 공정에 의해 제2 폴리실리콘 층(314)을 평탄화하고 제2 하드 마스크 층(316)을 그 위에 형성한다. 도 3e를 참조하면, 제1 폴리실리콘 층(308), 제2 폴리실리콘 층(314) 및 제2 하드 마스크(316)의 패터닝 공정, 예를 들어 리소그래피 및 에칭 공정을 수행하여, 스페이서들(320)을 포함할 수 있는 더미 게이트 구조체들(318)을 제공하고, 저항기 구조체(312)를 제공한다. 이어서, 더미 게이트 구조체(318)를 마스크(322)로 마스킹 할 수 있고, 도 3f에 묘사된 바와 같이, 저항기 구조체(312)에 이온 주입 공정(324)을 수행하여, 예를 들어 저항기 구조체(312)에 대해 바람직한 저항 특성들을 제공한다. 도 3g에 있어서, 마스크(322)를 제거하고, 더미 게이트 구조체(318) 및 저항기 구조체(312) 위에 층간 유전체 층(326)(예를 들어, 실리콘 산화물)을 형성한다. 더미 게이트 구조체(318)의 폴리실리콘은 노출시키지만 저항기 구조체(312)는 노출되지 않은 채로 유지하도록 층간 유전체 층(326)을 평탄화한다. 이어서, 도 3h에 묘사된 바와 같이, 더미 게이트 구조체들(318)의 폴리실리콘은 제거하고 저항기 구조체(312)는 유지시킨다. 도 3i를 참조하면, 영구 게이트 전극들(328), 예를 들어 금속 게이트 전극들(가능하게는 고 유전율 게이트 유전체 층들을 갖는)을 형성한다. 도 3j에 묘사된 바와 같이, 추가 층간 유전체 재료(350)를 형성한 다음, 전기적 접속을 위해 영구 게이트 전극들(328) 및 저항기 구조체(312) 모두를 노출시키도록 콘택 개구부들(330)을 형성한다. 비록 도시되지는 않지만, 저항기 구조체의 폴리실리콘의 실리사이드화 공정은, 콘택들의 형성 전에, 저항기의 콘택 개구부들에서 수행될 수 있다. 도 3k를 참조하면, 예를 들어 텅스텐 금속 충진 및 연마에 의해 콘택들(332)을 형성한다. 영구 게이트 구조체들(328)은 트라이-게이트 디바이스를 위한 게이트 구조체들일 수 있는 반면, 저항기 구조체(312)는 정밀 폴리실리콘 저항기일 수 있다. 전술한 접근법은 매립 하드마스크 적층 폴리실리콘 저항기 접근법으로 지칭될 수 있다.
세 번째 제조 접근법에서, 도 4a-4l는 본 발명의 일 실시예에 따른, 비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기의 다른 제조 방법에서의 각종 공정들을 나타내는 단면도들을 예시한다. 도 4a를 참조하면, 분리 층(402)을 패터닝된 벌크 기판(404)상에 형성하고 리세싱하여 복수의 핀(406)을 노출된 채로 남긴다. 이어서, 도 4b에 묘사된 바와 같이, 폴리실리콘 층(408)을 핀들(406) 위에 형성한다. 비록 묘사되지는 않았지만, 폴리실리콘 층(408)을 핀 재료로부터 궁극적으로 절연시키기 위해 절연 층을 먼저 핀들(406) 상에 형성할 수 있다. 도 4c를 참조하면, 예를 들어 화학적 기계적 평탄화 공정에 의해 폴리실리콘 층(408)을 평탄화한 다음, 실리콘 질화물 하드 마스크(410)를 형성한다. 이어서, 도 4d에 묘사된 바와 같이, 실리콘 질화물 하드 마스크(410) 및 폴리실리콘 층(408)의 패터닝 공정, 예를 들어 리소그래피 및 에칭 공정을 수행하여, 스페이서들(420)을 포함할 수 있는 더미 게이트 구조체들(418) 및 저항기 구조체(412)를 제공한다. 도 4e를 참조하면, 이어서, 더미 게이트 구조체(418)를 마스크(422)로 마스킹 할 수 있다. 이어서, 노출된 저항기 구조체(412)를 예를 들어 에칭 공정에 의해 리세싱한다. 일 실시예에서, 리세싱(423)은 하드 마스크뿐만 아니라 폴리실리콘 층의 일부를 제거하는 단계를 수반한다. 도 4f에 묘사된 바와 같이, 예를 들어 저항기 구조체(412)에 대해 바람직한 저항 특성들을 제공하기 위해 저항기 구조체(412)에 이온 주입 공정(424)을 수행한다. 도 4g를 참조하면, 마스크(422)를 제거하고, 더미 게이트 구조체들(418) 및 저항기 구조체(412) 위에 층간 유전체 층(426)(예를 들어, 실리콘 산화물)을 형성한다. 더미 게이트 구조체(418)의 폴리실리콘은 노출시키지만 저항기 구조체(412)는 노출되지 않은 채로 유지하도록 층간 유전체 층(426)을 평탄화한다. 이어서, 도 4h에 묘사된 바와 같이, 더미 게이트 구조체들(418)의 폴리실리콘은 제거하고 저항기 구조체(412)는 유지시킨다. 도 4i를 참조하면, 영구 게이트 전극들(428), 예를 들어 금속 게이트 전극들(가능하게는 고 유전율 게이트 유전체 층들을 갖는)을 형성한다. 이어서, 도 4j에 묘사된 바와 같이, 추가 층간 유전체 재료(450)를 형성한다. 도 4k를 참조하면, 이어서, 전기적 접속을 위해 영구 게이트 전극들(428) 및 저항기 구조체(412) 모두를 노출시키도록 콘택 개구부들(430)을 형성한다. 비록 도시되지는 않지만, 저항기 구조체의 폴리실리콘의 실리사이드화 공정은, 콘택들을 형성하기 전에, 저항기의 콘택 개구부들에서 수행될 수 있다. 이어서, 도 4l에 묘사된 바와 같이, 예를 들어 텅스텐 금속 충진 및 연마에 의해 콘택들(432)을 형성한다. 영구 게이트 구조체들(428)은 트라이-게이트 디바이스를 위한 게이트 구조체들일 수 있는 반면, 저항기 구조체(412)는 정밀 폴리실리콘 저항기일 수 있다. 전술한 접근법은 리세싱된 폴리실리콘 저항기 접근법으로 지칭될 수 있다.
네 번째 제조 접근법에서, 도 5a-5f는 본 발명의 일 실시예에 따른, 비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기의 다른 제조 방법에서의 각종 공정들을 나타내는 단면도들을 예시한다. 도 5a를 참조하면, 그로부터 돌출된 하드 마스크 부분들(503)을 갖는 패터닝된 벌크 기판(504)상에 분리 층(502)을 형성한다. 도 5b에 묘사된 바와 같이, 분리 층(502)을 리세싱하여, 예를 들어 분리 층(502) 위에 약 45 nm의 높이로 복수의 핀(506)이 노출되게 한다. 도 5c를 참조하면, 예를 들어 실리콘 산화물층을 화학 기상 증착함으로써 보호 산화물 층(507)을 핀들(506)과 등각으로 형성한다. 이어서, 도 5d에 묘사된 바와 같이, 폴리실리콘 층(508)을 보호 산화물 층(507) 위에 형성한다. 일 실시예에서, 보호 산화물 층(507)은 약 2.5 nm의 두께를 갖고, 폴리실리콘 층(508)은 약 40 nm의 두께를 갖는다. 도 5e를 참조하면, 포토레지스트 층(560)을 폴리실리콘 층(508) 위에 형성 및 패터닝하여, 핀들(506) 간의 폴리실리콘 층(508) 영역을 노출시킨다. 도 5e에 또한 묘사된 바와 같이, 높은 도즈량의 p+ 이온주입 공정과 같은 이온 주입 공정(524)을 수행하여 도핑된 폴리실리콘 영역(562)을 제공한다. 도 5f를 참조하면, 포토레지스트 층(560)을 제거하고, 예를 들어 TMAH(tetramethylammonium hydroxide)와 같은 선택적인 습식 에칭 공정에 의해 폴리실리콘 층(508)의 비도핑 부분을 제거한다. 나머지 도핑 폴리실리콘 영역(562)은 이후에 정밀 저항기를 형성하기 위해 사용될 수 있다. 전술한 접근법은 선택적으로 이온주입된 폴리실리콘 저항기 접근법으로 지칭될 수 있다.
상기 (II) 유형의 접근법들에 있어서, 일 실시예에서, 바람직한 저항기 영역이 노출되는 것(및 이후에 제거되는 것)을 방지하기 위해 폴리 개구부 연마 동안 연마 거동을 변형시키기 위해 하드 마스크를 사용한다. 이어서, 보호된 폴리실리콘을 살리사이드(salicide)화하고 소스/드레인 콘택들에 전기적으로 접속시킨다.
다섯 번째 제조 접근법에서, 도 6a-6l는 본 발명의 일 실시예에 따른, 비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기의 다른 제조 방법에서의 각종 공정들을 나타내는 단면도들을 예시한다. 도 6a를 참조하면, 분리 층(602)을 패터닝된 벌크 기판(604)상에 형성하고 리세싱하여 복수의 핀(606)을 노출된 채로 남긴다. 이어서, 도 6b에 묘사된 바와 같이, 폴리실리콘 층(608)을 핀들(606) 위에 형성한다. 비록 묘사되지는 않았지만, 폴리실리콘 층(608)을 핀 재료로부터 궁극적으로 절연시키기 위해 절연 층을 먼저 핀들(606) 상에 형성할 수 있다. 도 6c를 참조하면, 예를 들어 화학적 기계적 평탄화 공정에 의해 폴리실리콘 층(608)을 평탄화한 다음, 실리콘 질화물 하드 마스크(610)를 형성한다. 이어서, 도 6d에 묘사된 바와 같이, 실리콘 질화물 하드 마스크(610) 및 폴리실리콘 층(608)의 패터닝 공정, 예를 들어 리소그래피 및 에칭 공정을 수행하여, 스페이서들(620)을 포함할 수 있는 더미 게이트 구조체들(618) 및 저항기 구조체(612)를 제공한다. 도 6e를 참조하면, 이어서, 더미 게이트 구조체(618)를 마스크(622)로 마스킹 할 수 있다. 이어서, 예를 들어 저항기 구조체(612)에 대해 바람직한 저항 특성들을 제공하기 위해, 노출된 저항기 구조체(612)에 이온주입 공정(624)을 수행한다. 도 6f에 묘사된 바와 같이, 마스크(622)를 제거하고, 더미 게이트 구조체들(618) 및 저항기 구조체(612) 위에 층간 유전체 층(626)(예를 들어, 실리콘 산화물)을 형성하고 평탄화한다. 도 6g를 참조하면, 저항기 구조체(612)를 덮고 더미 게이트 구조체들(618)을 노출시키도록 제2 하드 마스크 층(670)을 형성하고 패터닝한다. 이어서, 도 6h에 묘사된 바와 같이, 더미 게이트 구조체들(618)의 폴리실리콘은 제거하고 저항기 구조체(612)는 유지시킨다. 도 6i를 참조하면, 영구 게이트 전극들(628), 예를 들어 금속 게이트 전극들(가능하게는 고 유전율 게이트 유전체 층들을 갖는)을 형성한다. 이어서, 도 6j에 묘사된 바와 같이, 추가 층간 유전체 재료(650)를 형성한다. 도 6k를 참조하면, 이어서, 전기적 접속을 위해 영구 게이트 전극들(628) 및 저항기 구조체(612) 모두를 노출시키도록 콘택 개구부들(630)을 형성한다. 이어서, 도 6l에 묘사된 바와 같이, 예를 들어 텅스텐 금속 충진 및 연마에 의해 콘택들(632)을 형성한다. 비록 도시되지는 않지만, 저항기 구조체의 폴리실리콘의 실리사이드화 공정은, 콘택들을 형성하기 전에, 저항기의 콘택 개구부들에서 수행될 수 있다. 영구 게이트 구조체들(628)은 트라이-게이트 디바이스를 위한 게이트 구조체일 수 있는 반면, 저항기 구조체(612)는 정밀 폴리실리콘 저항기일 수 있다.
전술한 접근법들에서, 노출된 복수의 더미 게이트는 교체 게이트 공정 체제에서 궁극적으로 교체될 수 있다. 그러한 체제에서, 폴리실리콘 또는 실리콘 질화물 필러(pillar) 재료와 같은 더미 게이트 재료는 제거되어 영구 게이트 전극 재료로 교체될 수 있다. 그러한 일 실시예에서, 이전의 프로세싱을 통해 수행된 것과는 반대로, 영구 게이트 유전체 층도 또한 이 공정에서 형성된다.
일 실시예에서, 복수의 더미 게이트는 건식 에칭 또는 습식 에칭 공정에 의해 제거된다. 일 실시예에서, 복수의 더미 게이트는 다결정 실리콘 또는 비정질 실리콘으로 구성되며 SF6를 포함하는 건식 에칭 공정을 이용하여 제거된다. 다른 실시예에서, 복수의 더미 게이트는 다결정 실리콘 또는 비정질 실리콘으로 구성되며, 수성 NH4OH 또는 TMAH(tetramethylammonium hydroxide)를 포함하는 습식 에칭 공정을 이용하여 제거된다. 일 실시예에서, 복수의 더미 게이트는 실리콘 질화물로 구성되고, 수성 인산을 포함하는 습식 에칭을 이용하여 제거된다.
아마도 더욱 일반적으로, 본 발명의 하나 이상의 실시예는 게이트 정렬된 콘택 공정에 관한 것일 수 있다. 그러한 공정은 반도체 구조체 제조를 위해, 예를 들어 집적 회로 제조를 위해 콘택 구조체를 형성하도록 구현될 수 있다. 일 실시예에서, 콘택 패턴은 기존의 게이트 패턴에 정렬되어 형성된다. 대조적으로, 종래의 접근법들은 통상적으로, 선택적인 콘택 에칭들과 조합하여 기존의 게이트 패턴에 대해 리소그래피 콘택 패턴의 엄격한 레지스트레이션을 갖는 추가의 리소그래피 공정을 수반한다. 예를 들어, 종래의 공정은 콘택 및 콘택 플러그들을 별도로 패터닝하면서 폴리(게이트) 그리드를 패터닝하는 단계를 포함할 수 있다.
도 7을 참조하면, 그래프(700)는, 일 실시예에 따른, 현재 설명된 정밀 저항기들 대 그들의 텅스텐 트랜치 대응물들의 변동량을 나타내기 위해 제공된다. 그래프(700)를 참조하면, 현재의 저항기들(EPR)은 텅스텐 트랜치 저항기들(TCN)보다 상당히 더 적은 저항 변동량을 나타낸다. 즉, 현재 설명된 저항기들에 있어서, 저항 변동량이 상당히 감소되어, 더 정확하고 엄격한 아날로그 설계를 가능하게 한다.
본 발명에 설명된 실시예들은 예측가능하며 일정한 저항값을 갖는 저항기를 요구하는 설계들에 응용가능할 수 있다. 현재의 텅스텐 트랜치 저항기들은 저항 및 온도 변동량이 클 수 있고, 이는 회로에 마진이 구축될 것을 필요로 한다. 대조적으로, 일 실시예에서, 본 발명에 설명된 정밀 저항기들은 우수한 정합성 및 변동성과 함께, 더 단순하고 더 작은 회로 설계 및 점유공간(footprint)을 가능하게 한다. 그러한 특성들은 아날로그 회로 설계자들에게 특히 더 관심사항일 수 있다. 정밀 저항기는 또한 SoC(system-on-chip) 설계자들에게 필수적이거나 부수적일 수 있다.
도 8은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(800)를 예시한다. 컴퓨팅 디바이스(800)는 보드(802)를 수용한다. 보드(802)는 이에 제한되지는 않지만 프로세서(804) 및 적어도 하나의 통신 칩(806)을 포함하는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(804)는 보드(802)에 물리적 및 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(806)은 또한 보드(802)에 물리적 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(806)은 프로세서(804)의 일부이다.
응용에 따라, 컴퓨팅 디바이스(800)는 보드(802)에 물리적 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 구성요소들은, 이에 제한되지는 않지만 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 콘트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS 디바이스, 콤파스, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예를 들어, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함한다.
통신 칩(806)은 컴퓨팅 디바이스(800)에 및 이로부터의 데이터를 전송하기 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어는 비고형(non-solid) 매체를 통해 변조 전자기 복사를 이용함으로써 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 비록 일부 실시예들에서는 그렇지 않을 수도 있지만, 용어는 관련 디바이스들이 임의의 와이어들을 포함하지 않는 것을 시사하지 않는다. 통신 칩(806)은, 이에 제한되지는 않지만, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그의 파생물 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(800)는 복수의 통신 칩(806)을 포함할 수 있다. 예를 들어, 제1 통신 칩(806)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있으며, 제2 통신 칩(806)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(800)의 프로세서(804)는 프로세서(804) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다. 용어 "프로세서"는 저항기들 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 저항기들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변형시키는 임의의 디바이스 또는 디바이스 일부를 지칭할 수 있다.
통신 칩(806)은 또한 통신 칩(806) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 발명의 구현에 따라 구축된 비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기들과 같은 하나 이상의 디바이스를 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(800) 내에 수용된 다른 컴포넌트는 본 발명의 구현들에 따라 구축된 비-평면 반도체 디바이스 아키텍처를 위한 정밀 저항기들과 같은 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.
각종 구현들에서, 컴퓨팅 디바이스(800)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA, 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(800)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 실시예들은 비-평면 반도체 디바이스 아키텍처들을 위한 정밀 저항기들, 및 비-평면 반도체 디바이스 아키텍처들을 위한 정밀 저항기들의 제조 방법을 포함한다.
일 실시예에서, 반도체 구조체는 기판 위에 배치된 제1 및 제2 반도체 핀을 포함한다. 저항기 구조체는 제1 반도체 핀 위에 배치되지만 제2 반도체 핀 위에는 배치되지 않는다. 트랜지스터 구조체는 제2 반도체 핀으로부터 형성되지만 제1 반도체 핀으로부터는 형성되지 않는다.
일 실시예에서, 저항기 구조체는 제1 반도체 핀과 등각으로 배치된 저항성 재료 층을 포함한다.
일 실시예에서, 저항성 재료 층은 다결정 실리콘으로 구성된다.
일 실시예에서, 다결정 실리콘은 약 20 nm의 입도 크기를 갖는다.
일 실시예에서, 다결정 실리콘은 약 1E15 - 1E17 atoms/cm2 범위의 도즈량으로 붕소로 도핑된다.
일 실시예에서, 저항성 재료 층은 저항기 구조체의 작동 온도 범위에 대하여 온도와는 본질적으로 무관한 저항을 갖는다.
일 실시예에서, 반도체 구조체는 저항성 재료 층과 제1 반도체 핀 사이에 배치된 전기적 절연성 층을 추가로 포함한다.
일 실시예에서, 저항기 구조체는 다결정 실리콘에 배치된 니켈 실리사이드 영역들에 결합된 텅스텐 금속 콘택들을 포함한다.
일 실시예에서, 트랜지스터 구조체는 제2 반도체 핀에 배치된 소스 및 드레인 영역, 및 제2 반도체 핀 위에 배치된 게이트 스택을 포함하며, 게이트 스택은 고 유전율 게이트 유전체 층 및 금속 게이트 전극을 포함한다.
일 실시예에서, 제1 반도체 핀은 복수의 제1 반도체 핀이며, 제2 반도체 핀은 복수의 제2 반도체 핀이고, 저항기 구조체는 복수의 제1 반도체 핀 위에 배치되지만 복수의 제2 반도체 핀 위에는 배치되지 않고, 트랜지스터 구조체는 복수의 제2 반도체 핀으로부터 형성되지만 복수의 제1 반도체 핀으로부터 형성되지 않는다.
일 실시예에서, 복수의 제1 및 제2 반도체 핀은 아래에 놓인 벌크 반도체 기판에 전기적으로 결합된다.
일 실시예에서, 저항기 구조체는 비-평면 저항기 구조체이다.
다른 실시예에서, 반도체 구조체는 기판 위에 배치된 제1 및 제2 반도체 핀을 포함한다. 분리 영역은 제1 및 제2 반도체 핀 사이에 그리고 제1 및 제2 반도체 핀보다 더 낮은 높이로 기판 위에 배치된다. 저항기 구조체는 분리 영역 위에 배치되지만 제1 및 제2 반도체 핀 위에는 배치되지 않는다. 제1 및 제2 트랜지스터 구조체는 각각 제1 및 제2 반도체 핀으로부터 형성된다.
일 실시예에서, 저항기 구조체는 분리 영역과 등각으로 배치된 저항성 재료 층을 포함한다.
일 실시예에서, 저항성 재료 층은 다결정 실리콘으로 구성된다.
일 실시예에서, 다결정 실리콘은 약 20 nm의 입도 크기를 갖는다.
일 실시예에서, 다결정 실리콘은 약 1E15 - 1E17 atoms/cm2 범위의 도즈량으로 붕소로 도핑된다.
일 실시예에서, 저항성 재료 층은 저항기 구조체의 작동 온도 범위에 대하여 온도와 본질적으로 무관한 저항을 갖는다.
일 실시예에서, 저항성 재료 층은 제1 및 제2 반도체 핀의 높이보다 더 낮은 높이의 상부 면을 갖는다.
일 실시예에서, 저항기 구조체는 다결정 실리콘에 배치된 니켈 실리사이드 영역에 결합된 텅스텐 금속 콘택들을 포함한다.
일 실시예에서, 제1 및 제2 트랜지스터 구조체는 각각, 제1 또는 제2 반도체 핀에 각각 배치된 소스 및 드레인 영역, 및 제1 및 제2 반도체 핀 위에 각각 배치된 게이트 스택을 포함한다. 각각의 게이트 스택은 고 유전율 게이트 유전체 층 및 금속 게이트 전극을 포함한다.
일 실시예에서, 제1 반도체 핀은 복수의 제1 반도체 핀이며 제2 반도체 핀은 복수의 제2 반도체 핀이고, 제1 트랜지스터 구조체는 복수의 제1 반도체 핀으로부터 형성되며 제2 트랜지스터 구조체는 복수의 제2 반도체 핀으로부터 형성된다.
일 실시예에서, 복수의 제1 및 제2 반도체 핀은 아래의 벌크 반도체 기판에 전기적으로 결합된다.
일 실시예에서, 저항기 구조체는 평면 저항기 구조체이다.
일 실시예에서, 반도체 구조체를 제조하는 방법은 기판 위에 제1 및 제2 반도체 핀을 형성하는 단계를 포함한다. 방법은 또한 저항기 구조체를 제1 반도체 핀 위에 형성하지만 제2 반도체 핀 위에 형성하지 않는 단계를 포함한다. 방법은 또한 트랜지스터 구조체를 제2 반도체 핀으로부터 형성하지만 제1 반도체 핀으로부터 형성하지 않는 단계를 포함한다. 트랜지스터 구조체를 형성하는 단계는 제2 반도체 핀 위에 하나 이상의 더미 게이트를 형성하는 단계, 및 저항기 구조체 형성 단계 이후에 하나 이상의 더미 게이트를 영구 게이트 스택으로 교체하는 단계를 포함한다.
일 실시예에서, 저항기 구조체를 형성하는 단계는 제1 반도체 핀과 등각으로 저항성 재료 층을 형성하는 단계를 포함한다.
일 실시예에서, 저항성 재료 층을 형성하는 단계는 약 20 nm의 입도 크기를 갖는 다결정 실리콘층을 형성하는 단계를 포함한다.
일 실시예에서, 반도체 구조체를 제조하는 방법은 기판 위에 제1 및 제2 반도체 핀을 형성하는 단계를 포함한다. 방법은 또한, 제1 및 제2 반도체 핀 사이에 그리고 제1 및 제2 반도체 핀보다 더 낮은 높이로 기판 위에 분리 영역을 형성하는 단계를 포함한다. 방법은 또한 저항기 구조체를 분리 영역 위에 형성하지만 제1 및 제2 반도체 핀 위에는 형성하지 않는 단계를 포함한다. 방법은 또한, 제1 및 제2 반도체 핀으로부터 각각 제1 및 제2 트랜지스터 구조체를 형성하는 단계를 포함한다. 제1 및 제2 트랜지스터 구조체를 형성하는 단계는 제1 및 제2 반도체 핀 위에 하나 이상의 더미 게이트를 형성하는 단계, 및 저항기 구조체 형성 단계 이후에 하나 이상의 더미 게이트를 영구 게이트 스택으로 교체하는 단계를 포함한다.
일 실시예에서, 저항기 구조체를 형성하는 단계는 분리 영역과 등각으로 저항성 재료 층을 형성하는 단계를 포함한다.
일 실시예에서, 저항성 재료 층을 형성하는 단계는 약 20 nm의 입도 크기를 갖는 다결정 실리콘층을 형성하는 단계를 포함한다.

Claims (20)

  1. 반도체 구조체로서,
    기판 위에 배치된 제1 및 제2 반도체 핀;
    상기 제1 반도체 핀 위에 배치되지만 상기 제2 반도체 핀 위에는 배치되지 않는 저항기 구조체; 및
    상기 제2 반도체 핀으로부터 형성되지만 상기 제1 반도체 핀으로부터는 형성되지 않는 트랜지스터 구조체
    를 포함하는 반도체 구조체.
  2. 제1항에 있어서,
    상기 저항기 구조체는 상기 제1 반도체 핀과 등각으로 배치된 저항성 재료 층을 포함하는 반도체 구조체.
  3. 제2항에 있어서,
    상기 저항성 재료 층은 다결정 실리콘을 포함하는 반도체 구조체.
  4. 제3항에 있어서,
    상기 다결정 실리콘은 20 nm의 입도 크기(grain size)를 갖는 반도체 구조체.
  5. 제4항에 있어서,
    상기 다결정 실리콘은 1E15 - 1E17 atoms/cm2 범위의 도즈량으로 붕소로 도핑된 반도체 구조체.
  6. 제2항에 있어서,
    상기 저항성 재료 층과 상기 제1 반도체 핀 사이에 배치된 전기적 절연 층을 더 포함하는 반도체 구조체.
  7. 제1항에 있어서,
    상기 저항기 구조체는 비평면 저항기 구조체인 반도체 구조체.
  8. 반도체 구조체로서,
    기판 위에 배치된 제1 및 제2 반도체 핀;
    상기 제1 및 제2 반도체 핀 사이에, 그리고 상기 제1 및 제2 반도체 핀보다 더 낮은 높이로 상기 기판 위에 배치된 분리 영역;
    상기 분리 영역 위에 배치되지만 상기 제1 및 제2 반도체 핀 위에는 배치되지 않는 저항기 구조체; 및
    상기 제1 및 제2 반도체 핀으로부터 각각 형성된 제1 및 제2 트랜지스터 구조체
    를 포함하는 반도체 구조체.
  9. 제8항에 있어서,
    상기 저항기 구조체는 상기 분리 영역과 등각으로 배치된 저항성 재료 층을 포함하는 반도체 구조체.
  10. 제9항에 있어서,
    상기 저항성 재료 층은 다결정 실리콘을 포함하는 반도체 구조체.
  11. 제10항에 있어서,
    상기 다결정 실리콘은 20 nm의 입도 크기를 갖는 반도체 구조체.
  12. 제11항에 있어서,
    상기 다결정 실리콘은 1E15 - 1E17 atoms/cm2 범위의 도즈량으로 붕소로 도핑된 반도체 구조체.
  13. 제9항에 있어서,
    상기 저항성 재료 층은 상기 저항기 구조체의 작동 온도 범위에 대하여 온도와 본질적으로 무관한 저항을 갖는 반도체 구조체.
  14. 제9항에 있어서,
    상기 저항성 재료 층은 상기 제1 및 제2 반도체 핀의 높이보다 더 낮은 높이의 상부 면을 갖는 반도체 구조체.
  15. 제8항에 있어서,
    상기 저항기 구조체는 평면 저항기 구조체인 반도체 구조체.
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  20. 삭제
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