CN109863606B - 具有鳍部端部应力引发特征的半导体设备 - Google Patents

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Abstract

描述了具有鳍部端部应力引发特征的半导体设备以及制造具有鳍部端部应力引发特征的半导体设备的方法。在示例中，半导体结构包括突出穿过衬底上面的沟槽隔离区域的半导体鳍部。该半导体鳍部具有顶部表面、第一端部、第二端部以及在第一端部与第二端部之间的一对侧壁。栅极电极处于半导体鳍部的顶部表面的区域上面并且横向地邻近一对侧壁的区域。栅极电极处于半导体鳍部的第一端部与第二端部之间。第一介电插塞处于半导体鳍部的第一端部处。第二介电插塞处于半导体鳍部的第二端部处。

Description

具有鳍部端部应力引发特征的半导体设备
技术领域
本发明的实施例属于半导体设备和处理的领域，并且特别地涉及具有鳍部端部应力引发特征的半导体设备和制造具有鳍部端部应力引发特征的半导体设备的方法。
背景技术
在过去的几十年内，集成电路中的特征的扩缩一直是不断发展的半导体产业后面的驱动力。扩缩成越来越小的特征使得能够增加在半导体芯片的有限真实空间（realestate）上的功能单元的密度。例如，缩小晶体管大小允许在芯片上结合增加数量的存储器或逻辑设备，从而有助于制造具有增加能力的产品。然而，对越来越多能力的驱动并非没有问题。优化每个设备的性能的必要性变得越来越重要。
在集成电路设备的制造中，随着设备尺寸持续缩小，诸如三栅极晶体管之类的多栅极晶体管变得更加普遍。在常规过程中，三栅极晶体管通常制造在块体硅衬底或绝缘体上硅衬底上。在一些实例中，块体硅衬底是优选的，这是由于它们的成本较低并且因为它们使得能够实现不太复杂的三栅极制造过程。
然而，扩缩多栅极晶体管并不是没有结果。随着微电子电路的这些基本构建块的尺寸减小，当设备尺寸缩放到10纳米（10 nm）节点以下时，维持迁移率改进和短沟道控制在设备制造中提出了挑战。
已经尝试了许多不同的技术来改进晶体管的迁移率。然而，在半导体设备的电子和/或空穴迁移率改进的方面仍需要显著的改进。
附图说明
图1图示了现有技术的半导体结构的截面图，该现有技术的半导体结构具有带有接缝或空隙的鳍部端部特征。
图2图示了根据本发明的实施例的具有鳍部端部应力引发特征的半导体结构的截面图。
图3A-3F图示了根据本发明的实施例的表示制造具有鳍部端部应力引发特征的半导体结构的方法中的各种操作的截面图。
图4A和4B分别图示了根据本发明的实施例的具有鳍部端部应力引发特征的非平面半导体设备的截面图和平面图（沿截面图的a-a'轴截取的）。
图5图示了根据本发明的另一个实施例的具有鳍部端部应力引发特征的另一个半导体结构的截面图。
图6图示了根据本发明的另一个实施例的具有鳍部端部应力引发特征的另一个半导体结构的截面图。
图7图示了根据本发明的实施例的具有拉伸单轴应力的鳍部的有角度的视图。
图8图示了根据本发明的实施例的具有压缩单轴应力的鳍部的有角度的视图。
图9A包括示出了根据本文中所述的实施例的沿不包括介电插塞的鳍部的顶部40纳米上面的[110]平面的沟道应力平均值的标绘图。
图9B包括示出了根据本文中所述的实施例的沿包括介电插塞的鳍部的顶部40纳米上面的[110]平面的沟道应力平均值的标绘图。
图10图示了根据本发明的实施例的一个实现方式的计算设备。
图11图示了包括本发明的一个或多个实施例的中介层（interposer）。
具体实施方式
描述了具有鳍部端部应力引发特征的半导体设备，以及制造具有鳍部端部应力引发特征的半导体设备的方法。在以下描述中，阐述了众多具体细节，诸如具体集成和材料方案，以便提供对本发明的实施例的透彻理解。对本领域技术人员将明显的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其他实例中，没有详细描述公知特征（诸如，集成电路设计布局），以便不会不必要地使本发明的实施例晦涩难懂。此外，要领会的是，在图中示出的各种实施例是说明性表示，并且不一定按照比例绘制。
某些术语也可以仅为了参考的目的而在下面的描述中使用，并且因此不旨在是限制性的。例如，诸如“上部”、“下部”、“上面”和“下面”之类的术语指代进行参考的附图中的方向。诸如“前”、“后”、“背”和“侧”之类的术语描述了在一致但任意的参考框架内的组件的部分的取向和/或位置，这通过参考描述了正在讨论的组件的文本和相关联的附图而变得清楚。这样的术语可以包括上文具体提到的词语、其派生词和类似引入的词语。
一个或多个实施例涉及基于鳍部的半导体设备的制造。可以经由从多晶硅（poly）插塞填充过程引发的沟道应力来做出这样的设备的性能改进。实施例可以包括在多晶硅插塞填充过程中利用材料属性，以在金属氧化物半导体场效应晶体管（MOSFET）沟道中引发机械应力。因此，引发的应力可以提高晶体管的迁移率和驱动电流。此外，本文中所述的插塞填充方法可以允许在沉积期间消除任何接缝或空隙形成。
为了提供背景，操纵邻接鳍部的插塞填充的独特材料属性可以在沟道内引发应力。根据一个或多个实施例，通过调整插塞填充材料的成分、沉积和后处理条件，沟道中的应力被调制成使NMOS和PMOS晶体管两者都受益。此外，与诸如外延的源极/漏极之类的其他常见应力源技术相比，这样的插塞可以更深地驻留在鳍部衬底中。实现这样的效果的插塞填充的性质还消除了沉积期间的接缝或空隙，并且减轻了该过程期间的某些缺陷模式。
为了提供进一步的背景，目前不存在针对多晶硅插塞的有意的应力工程。遗憾的是，随着设备间距缩小，传统应力源（诸如，外延的源极/漏极、伪多晶硅栅极去除、应力衬垫等）的应力增强趋于减弱。根据本发明的一个或多个实施例，为解决上述问题中的一个或多个，将附加的应力源结合到晶体管结构中。这样的过程的另一个附加益处可能是消除了插塞内的接缝或空隙，这些接缝或空隙在更常规的化学气相沉积方法中是常见的。
作为在具有带有应力降低接缝或空隙的插塞填充特征的结构对比具有不带有应力降低接缝或空隙的插塞填充特征的结构的比较，根据本发明的实施例，图1图示了现有技术的半导体结构的截面图，该现有技术的半导体结构具有带有缝隙和空隙的鳍部端部特征，而图2图示了具有鳍部端部应力引发特征的半导体结构的截面图。
参考图1，半导体结构100包括在衬底104上面的半导体鳍部102。半导体鳍部102具有顶部表面102A、第一端部102B、第二端部102C以及在第一端部102B与第二端部102C之间的一对侧壁（一个被示为102D）。栅极电极106处于半导体鳍部102的顶部表面102A的区域上面并且横向地邻近一对侧壁102D的区域。栅极电极106处于半导体鳍部102的第一端部102B与第二端部102C之间。第一介电插塞108A处于半导体鳍部102的第一端部102B处。第二介电插塞108B处于半导体鳍部102的第二端部102C处。第一和第二介电插塞108A和108B均可包括接缝109。
与之相比，参考图2，半导体结构200包括在衬底204上面的半导体鳍部202。半导体鳍部202具有顶部表面202A、第一端部202B、第二端部202C以及在第一端部202B与第二端部202C之间的一对侧壁（一个被示为202D）。栅极电极206处于半导体鳍部202的顶部表面202A的区域上面并且横向地邻近一对侧壁202D的区域。栅极电极206处于半导体鳍部202的第一端部202B与第二端部202C之间。第一介电插塞208A处于半导体鳍部202的第一端部202B处。第二介电插塞208B处于半导体鳍部202的第二端部202C处。
要领会的是，图2中所示的视图稍微在鳍部202的前面，以便示出在鳍部202的侧壁202D上的栅极电极206。还要领会的是，鳍部202可以突出穿过衬底204上面的沟槽隔离区。尽管从图2的视角不能观看到这样的沟槽隔离区，但是在图4A中描绘了示例性沟槽隔离区，如下所描述的那样。而且，如将在图2的视图中看起来相同，但是如在图3B中看到的那样，在一个实施例中，第一介电插塞208A形成在半导体鳍部202的第一端部202B的一部分上面，并且第二介电插塞208A形成在半导体鳍部202的第二端部202C的一部分上面。然而，在另一个实施例中，第一介电插塞208A形成在半导体鳍部202的第一端部202B处但不在其上面，并且第二介电插塞208B形成在半导体鳍部202的第二端部202C处但不在其上面。附加地，要领会的是，可以沿半导体鳍部202在第一介电插塞208A与第二介电插塞208B之间包括多于一个的栅极电极206。
再次参考图2，第一介电插塞208A和第二介电插塞208B不包括空隙或接缝。这样的布置可以被描述为具有无空隙的第一介电插塞208A和第二介电插塞208B，或者没有空隙的第一介电插塞208A和第二介电插塞208B。
还如在图2中描绘的那样，在实施例中，第一介电插塞208A和第二介电插塞208B中的一个或两者比半导体鳍部202例如以量299更深地到衬底204中。这样的布置可以在替换伪栅极过程中实现，在该过程中栅极沟槽在伪栅极去除之后并且在栅极沟槽填充（也被称为多晶硅插塞填充）之前延伸。
在实施例中，第一和第二介电插塞208A和208B均设置在对应的沟槽210A和210B中，该沟槽210A和210B分别设置在层间介电层212中，如图2中描绘的。在一个这样的实施例中，沟槽210A和210B均包括介电侧壁间隔物214。类似地，在实施例中，其中设置有栅极电极206的沟槽210C包括介电侧壁间隔物216，如图2中描绘的。
在实施例中，如下面结合图3A-3F并参考图3F更详细描述的，第一和第二介电插塞208A和208B均包括横向地围绕并且在第二介电材料308下面的第一介电材料304，该第二介电材料308与第一介电材料304不同。在一个这样的实施例中，第一介电材料304是氮化硅，并且第二半导体材料308是氧化硅。在特定的这样的实施例中，第一介电材料进一步处于第二介电材料308上面，例如，作为附加部分310。然而，在另一个特定实施例中，第一和第二介电插塞208A和208B均进一步包括处于第二介电材料308上面并且处于第一半导体材料304的部分之间的第三介电材料，该第三介电材料与第一和第二介电材料不同，例如，如其中310是不同的介电材料的情况。
再次参考图2，半导体结构200进一步包括在栅极电极206与在半导体鳍部202的第一端部202B处的第一介电插塞208A之间的第一源极/漏极区域218A。第二源极/漏极区域218B在栅极电极206与在半导体鳍部202的第二端部202C处的第二介电插塞208B之间。在实施例中，第一和第二源极/漏极区域218A和218B是嵌入的源极/漏极区域。第一和第二源极/漏极区域218A和218B被称为“嵌入的外延”源极和漏极区域，这是因为它们是通过首先去除鳍部202的部分并且然后外延生长第一和第二源极/漏极区域218A和218B而形成的。使用嵌入的外延第一和第二源极/漏极区域218A和218B可以通过引发应力来改进设备性能。在一个实施例中，源极/漏极区域218A和218B是由与半导体鳍部202的半导体材料不同的半导体材料构成的嵌入的源极/漏极区域。
在实施例中，与栅极电极206相关联的半导体鳍部202的顶部表面202A的区域和一对侧壁202D的区域限定了N型半导体设备的沟道区域。在一个这样的实施例中，第一介电插塞208A和第二介电插塞208B在沟道区域上引发单轴拉伸应力。在另一个实施例中，与栅极电极206相关联的半导体鳍部202的顶部表面202A的区域和一对侧壁202D的区域限定了P型半导体设备的沟道区域。在一个这样的实施例中，第一介电插塞208A和第二介电插塞208B在沟道区域上引发单轴压缩应力。
在示例性处理方案中，图3A-3F图示了根据本发明的实施例的表示制造具有鳍部端部应力引发特征的半导体结构的方法中的各种操作的截面图。
参考图3A，制造半导体结构的方法开始于形成起始结构300。半导体鳍部202被形成为突出穿过衬底204上面的沟槽隔离区域（图4A中描绘的沟槽隔离区域）。半导体鳍部202具有顶部表面202A、第一端部202B、第二端部202C以及在第一端部202B与第二端部202C之间的一对侧壁202D。多个伪栅极结构302形成在半导体鳍部202上面并且通过层间介电（ILD）层212彼此分离。多个伪栅极结构302中的第一个（左手的302）处于半导体鳍部202的第一端部202B处。多个伪栅极结构302中的第二个（中间的302）处于半导体鳍部202的顶部表面202A的区域上面并且横向地邻近一对侧壁202D的区域。多个伪栅极结构302中的第三个（右手的302）处于半导体鳍部202的第二端部202C处。
在实施例中，形成起始结构300进一步包括形成嵌入的源极区域218A和漏极区域218B，如所描绘的那样。在实施例中，多个伪栅极结构302中的每一个具有相关联的介电侧壁间隔物214或216，还如所描绘的那样。要领会的是，介电侧壁间隔物214或216在该阶段处可以是基本相同的，但是最终将是针对介电插塞的侧壁间隔物（侧壁间隔物214）或针对栅极电极的侧壁间隔物（侧壁216）。而且，要领会的是，在两个端部伪栅极结构302之间可以包括多于一个伪栅极结构302。
在实施例中，伪栅极结构302均形成多条平行栅极线中的一条线，该多条平行栅极线形成了诸如紧密间距格栅（grating）结构之类的格栅结构。在一个这样的实施例中，通过常规光刻不可直接实现紧密间距。例如，可以首先形成基于常规光刻的图案，但是通过使用间隔物掩模图案化可以将间距减半，如本领域中已知的那样。甚至更进一步地，可以通过第二轮间隔物掩模图案化使原始间距变为四分之一。因此，格栅状的栅极图案可以具有以恒定间距间隔开并具有恒定宽度的线302。该图案可以通过使间距减半或使间距变为四分之一或其他间距分割方法来制造。要领会的是，图3A中所示的视图稍微在鳍部202的前面，以便示出鳍部202前面的伪栅极结构。
参考图3B，去除鳍部202的端部处的伪栅极结构302（例如，第一和第三结构），而保留鳍部202的端部处的伪栅极结构302之间的（一个或多个）伪栅极结构302（例如，保留中间的302）。在实施例中，去除鳍部202的端部处的伪栅极结构302分别给沟槽210A和210B留下了介电侧壁间隔物214。在特定的实施例中，去除在鳍部202的端部处的伪栅极结构302暴露了半导体鳍部202的端部部分202B和202C以及顶部表面202A部分，如图3B中描绘的。通过使最外面的伪栅极结构形成在半导体鳍部的端部的一部分和顶部表面上面来形成该布置，并且该布置最终在半导体鳍部的端部的一部分和顶部表面上面提供介电插塞。在另一个实施例（未描绘）中，去除鳍部202的端部处的伪栅极结构302仅暴露了半导体鳍部202的端部部分202B和202C而没有暴露顶部表面202A部分。通过使最外面的伪栅极结构仅形成在半导体鳍部的端部处来形成该布置，并且该布置最终仅在半导体鳍部的端部处提供介电插塞。
参考图3C-3F，在实施例中，第一介电插塞（诸如，图2的介电插塞208A）形成在第一沟槽210A中。第二介电插塞（诸如，图2的介电插塞208B）形成在第二沟槽210B中。结合图3C-3F图示了特定的示例性介电插塞结构及其形成。要领会的是，图3C-3F中所示的视图稍微在鳍部202的前面，以便示出鳍部202前面的介电衬垫304。
参考图3C，介电衬垫304与图3B的结构共形地形成。在实施例中，介电衬垫304沿沟槽210A和210B的侧壁形成，而不夹断、或形成接缝、或形成封闭的空隙，否则任何这些都可能导致来自最终从那里形成的介电插塞的应力传递中的减少。在具体实施例中，介电衬垫304是氮化硅膜，例如，使用化学气相沉积（CVD）形成的氮化硅膜。因此，在实施例中，介电插塞形成开始于沿第一和第二沟槽210A和210B的侧壁和底部形成第一介电材料304。
参考图3D和3E，第二介电材料308形成在沿第一和第二沟槽210A和210B的侧壁的第一介电材料304之间，并且形成在第一和第二沟槽210A和210B的底部上的第一介电层304上。在实施例中，第二介电材料308与第一介电材料不同。
在一个实施例中，通过首先沿第一和第二沟槽的侧壁并且在第一和第二沟槽的底部上的第一介电层上形成氧化硅材料306，来形成第二介电材料308，如图3D中描绘的。在特定实施例中，氧化硅材料306是可流动的材料，其进行流动以在没有空隙或接缝的情况下完全填充沟槽210A和21B。可以在沉积之后（最终交联之前或之后）使氧化硅材料平坦化。然后使氧化硅材料306固化。在特定的实施例中，氧化硅材料306在固化期间缩小体积，以提供第二介电材料308，如图3E中描绘的。在一个这样的实施例中，固化过程是蒸汽固化过程。在实施例中，在缩小体积时，所得到的第二介电材料308拉动鳍部202的端部202B或202C，从而引发拉伸应力。
参考图3F，然后在第二介电材料308上形成第三介电材料310。在实施例中，第三介电材料310是第二氮化硅材料（类似于层304的氮化硅材料），并且可以将其称为与层304相同的介电材料。在一个这样的实施例中，包括了这样的氮化硅覆盖层以防止在下游蚀刻（诸如，触点开口蚀刻）中对氧化物层308进行蚀刻。然而，在另一个实施例中，第三介电材料310并不类似于层304。
在实施例中，图3F的结构的进一步处理包括平坦化以将材料层304、308和310限制到沟槽210A和210B，例如以分别形成介电插塞208A和208B，如结合图2所描述的那样。在实施例中，图3F的结构的又进一步处理包括：在形成第一和第二介电插塞208A和208B之后，去除该多个伪栅极结构中的第二个（中间的302），以在半导体鳍部202的第一端部与第二端部之间形成第三沟槽210C。然后，在第三沟槽210C中形成永久栅极电极。该永久栅极电极形成在半导体鳍部202的顶部表面202A的区域上面并且横向地邻近一对侧壁202D的区域，例如，以限定半导体鳍部202的沟道区域。
要理解的是，由上述示例性处理方案而产生的结构（例如，来自图3F的结构）可以用相同或类似的形式被用于后续的处理操作以完成设备制造，诸如PMOS和NMOS设备制造。作为完成的设备的示例，图4A和4B分别图示了根据本发明的实施例的具有鳍部端部应力引发特征的非平面半导体设备的截面图和平面图（沿截面图的a-a'轴截取的）。
参考图4A，半导体结构或设备400包括由衬底204形成的非平面有源区域（例如，包括突出的鳍部部分404和子鳍部区域405的鳍部结构，该鳍部部分404和子鳍部区域405构成鳍部202），并且处于隔离区域406内。栅极结构206设置在非平面有源区域的突出部分404上面以及隔离区域406的部分上面。如所示的那样，栅极结构206包括栅极电极450和栅极介电层452。在一个实施例中，栅极结构206还包括介电盖层454，如所示的那样。层间介电层212可以围绕栅极结构206，还如所示的那样。
在实施例中，鳍部结构202是多个鳍部线，它们形成了诸如紧密间距格栅结构之类的格栅结构。在一个这样的实施例中，通过常规光刻不可直接实现紧密间距。例如，可以首先形成基于常规光刻的图案，但是通过使用间隔物掩模图案化可以将间距减半，如本领域中已知的那样。甚至进一步地，可以通过第二轮间隔物掩模图案化使原始间距变为四分之一。因此，格栅状的鳍部图案可以具有以恒定间距间隔开并具有恒定宽度的线。该图案可以通过使间距减半或使间距变为四分之一或其他间距分割方法来制造。
再次参考图4A，从该透视图还可以看到栅极触点414和上覆栅极触点通孔416，连同上覆金属互连460，它们全部都设置在层间介电堆叠或（一个或多个）层470中。从图4A的透视图还可以看到，在一个实施例中，栅极触点414设置在隔离区域306上面，但是不在鳍部202的非平面有源区域404上面。还如图4A中描绘的，界面480存在于突出的鳍部部分404的掺杂分布与每个鳍部202的子鳍部区域405之间。界面480可以是相对突然（abrupt）的过渡区域。
参考图4B，栅极结构206被示为设置在突出的鳍部部分404上面。还在图4B中看到，介电插塞208A和208B处于栅极结构206的任一侧上并且与栅极结构206平行。介电插塞208A和208B处于半导体鳍部202的突出部分404的端部处。要领会的是，在图4B的视图中，省略了介电层212，如隔离层/衬底标记406/204指示的那样。
再次参考图4B，从该透视图可以看到突出的鳍部部分404的源极区域404A和漏极区域404B。在一个实施例中，源极区域404A和漏极区域404B是突出的鳍部部分404的原始材料的掺杂部分。在另一个实施例中，突出的鳍部部分404的材料被去除并且利用另一种半导体材料替换，例如通过外延沉积来形成嵌入的源极和漏极区域。在任一种情况下，源极区域404A和漏极区域404B可以在介电层406的高度以下延伸，即，延伸到子鳍部区域405中。根据本发明的实施例，掺杂更重的子鳍部区域（即，界面480以下的鳍部的掺杂部分）抑制了通过块体半导体鳍部的该部分的源极到漏极的泄漏。
在实施例中，半导体结构或设备400是非平面设备，诸如但不限于鳍式FET或三栅极设备。在这样的实施例中，对应的半导体化沟道区域由三维本体构成或者形成在三维本体中。在一个这样的实施例中，栅极结构206围绕三维本体的至少顶部表面和一对侧壁。
衬底204可以由可承受制造过程并且其中电荷可以迁移的半导体材料构成。在实施例中，衬底204是由掺杂有电荷载流子（诸如但不限于磷、砷、硼或其组合）的晶体硅、硅/锗或锗层构成以形成有源区域404的块体衬底。在一个实施例中，块体衬底204中的硅原子浓度大于97％。在另一个实施例中，块体衬底204由在不同晶体衬底的顶上生长的外延层（例如，在掺硼块体硅单晶衬底的顶上生长的硅外延层）构成。替换地，块体衬底204可以由III-V族材料构成。在实施例中，块体衬底204由III-V材料制成，该材料诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，块体衬底204由III-V材料制成，并且电荷载流子的掺杂剂杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲的原子。替换地，结构400可以由绝缘体上半导体（SOI）衬底制造。SOI衬底包括下部块体衬底、中间绝缘层和顶部单晶层。在实施例中，SOI衬底通过晶片转移（wafer transfer）形成。在实施例中，鳍部202由SOI衬底的顶部单晶层形成。
介电插塞208A和208B的材料可以是如上所述的那样。隔离区域406可以由下述材料构成：该材料适合于最终将永久栅极结构的部分与下面的块体衬底进行电隔离，或有助于永久栅极结构的部分与下面的块体衬底的隔离，或隔离在下面的块体衬底内形成的有源区域（诸如，隔离鳍部有源区域）。例如，在一个实施例中，隔离区域406由介电材料构成，该介电材料诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅。
栅极结构206可以是栅极电极堆叠，其包括栅极介电层452和栅极电极450。在实施例中，栅极电极堆叠的栅极电极450由金属栅极构成，并且栅极介电层452由高K材料构成。例如，在一个实施例中，栅极介电层由下述材料构成：该材料诸如但不限于氧化铪、氧氮化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合。此外，栅极介电层的一部分可以包括由衬底204的顶部几层形成的自然氧化物层。在实施例中，栅极介电层452由顶部高k部分以及由半导体材料的氧化物构成的下部部分构成。在一个实施例中，栅极介电层452由氧化铪的顶部部分以及二氧化硅或氮氧化硅的底部部分构成。在实施例中，顶部高k部分由“U”形结构组成，该“U”形结构包括基本上平行于衬底的表面的底部部分和基本上垂直于衬底的顶部表面的两个侧壁部分。
在一个实施例中，栅极电极450由金属层构成，该金属层诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体实施例中，栅极电极450由形成在金属功函数设定（workfunction-setting）层上面的非功函数设定填充材料构成。在一些实现方式中，栅极电极可以由“U”形结构组成，该“U”形结构包括基本上平行于衬底的表面的底部部分和基本上垂直于衬底的顶部表面的两个侧壁部分。在另一个实现方式中，形成了栅极电极的金属层中的至少一个可以简单地是基本上平行于衬底的顶部表面的平面层，并且不包括基本上垂直于衬底的顶部表面的侧壁部分。在本公开的另外的实现方式中，栅极电极可以由U形结构和平面非U形结构的组合组成。例如，栅极电极可以由在一个或多个平面非U形层的顶上形成的一个或多个U形金属层组成。
与栅极结构206和/或与介电插塞208A和208B相关联的间隔物可以由下述材料构成：该材料适于最终将永久栅极结构与邻近的导电触点（诸如，自对准触点）进行电隔离，或有助于永久栅极结构与邻近的导电触点的隔离。例如，在一个实施例中，间隔物由介电材料构成，该介电材料诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅。
栅极触点414和上覆栅极触点通孔416以及互连460可以由导电材料构成。在实施例中，该触点或通孔中的一个或多个由金属物质构成。该金属物质可以是纯金属（诸如，钨、镍或钴），或者可以是诸如金属-金属合金或金属-半导体合金（例如，诸如硅化物材料）之类的合金。常见的示例是使用钨或铜结构，该钨或铜结构可以包括或可以不包括钨或铜与周围ILD材料之间的阻挡层（诸如，Ta或TaN层）。如本文中使用的，术语金属包括多种金属的合金、堆叠和其他组合。例如，金属互连线可以包括不同金属或合金的阻挡层、堆叠等。
在实施例中（尽管未示出），提供结构400涉及形成触点图案，该触点图案基本上与现有的栅极图案完全对准，同时消除了在极其紧张的配准预算的情况下对光刻步骤的使用。在一个这样的实施例中，该方法使得能够使用本质上有高度选择性的湿法蚀刻（例如，对比常规实现的干法蚀刻或等离子体蚀刻）来生成触点开口。在实施例中，通过利用现有的栅极图案结合触点插塞光刻操作来形成触点图案。在一个这样的实施例中，该方法使得能够消除对用以生成触点图案的另外关键光刻操作的需要，如在常规方法中使用的那样。在实施例中，沟槽触点栅格不是单独图案化的，而是形成在多晶硅（栅极）线之间。例如，在一个这样的实施例中，在栅极格栅图案化之后但在栅极格栅切割之前形成沟槽触点栅格。
此外，如上所述，可以通过替换栅极过程来制造栅极结构206。在这样的方案中，诸如多晶硅或氮化硅柱状材料之类的伪栅极材料可以被去除，并且利用永久栅极电极材料来替换。在一个这样的实施例中，在该过程中还形成永久栅极介电层，而不是从较早的处理中完成。在实施例中，通过干法蚀刻或湿法蚀刻过程来去除伪栅极。在一个实施例中，伪栅极由多晶硅或非晶硅构成，并且利用包括使用SF6的干法蚀刻过程来去除。在另一个实施例中，伪栅极由多晶硅或非晶硅构成，并且利用湿法蚀刻过程来去除，该湿法蚀刻过程包括使用水溶液NH4OH或四甲基氢氧化铵。在一个实施例中，伪栅极由氮化硅构成，并且利用包括含水磷酸的湿法蚀刻来去除。
在实施例中，本文中描述的一个或多个方法基本上考虑了伪及替换栅极过程结合伪及替换触点过程以达成结构400。在一个这样的实施例中，在替换栅极过程之后执行替换触点过程，以允许永久栅极堆叠的至少一部分的高温退火。例如，在具体的这样的实施例中，例如在形成栅极介电层之后，以大于近似600摄氏度的温度实行永久栅极结构的至少一部分的退火。在形成永久触点之前实行退火。
再次参考图4A，半导体结构或设备400的布置将栅极触点放置在隔离区域上面，例如，在区域406上面。在某些实例中，这样的布置可以被视为布局空间的低效使用。然而，在另一个实施例中，半导体设备具有触点结构，该触点结构接触形成在有源区域上面的栅极电极的部分。一般而言，在栅极的有源部分上面以及在与沟槽触点通孔相同的层中形成栅极触点结构（诸如通孔）之前（例如，除此之外），本发明的一个或多个实施例包括首先使用栅极对准的沟槽触点过程。可以实现这样的过程以形成用于半导体结构制造（例如，用于集成电路制造）的沟槽触点结构。在实施例中，沟槽触点图案被形成为与现有的栅极图案对准。与之相比，常规方法通常涉及附加光刻过程，其中与选择性的触点蚀刻结合地将光刻触点图案与现有栅极图案紧密配准。例如，常规过程可以包括利用触点特征的单独图案化来图案化多晶硅（栅极）栅格。
在另一个方面，个体介电插塞的深度可以在半导体结构内或在公共衬底上形成的架构内变化。作为示例，图5图示了根据本发明的另一个实施例的具有鳍部端部应力引发特征的另一个半导体结构的截面图。参考图5，包括浅介电插塞208C连同一对深介电插塞208D/208E。在一个这样的实施例中，如描绘的，浅介电插塞208C在衬底204内的深度近似等于半导体鳍部202的深度，而该对深介电插塞208D/208E在衬底204内的深度低于半导体鳍部202的深度。
再次参考图5，这样的布置可以使得能够在更深地蚀刻到衬底204中以便提供邻近的鳍部202之间的隔离的沟槽中的鳍部修整隔离（FTI）设备上实现应力放大。可以实现这样的方法以增加芯片上的晶体管的密度。在实施例中，由于在鳍部中和在晶体管下方的衬底/凹处（well）两者中发生了应力转移，因此在晶体管上由插塞填充而引发的应力效应在FTI晶体管中被放大。
在另一个方面，被包括在介电插塞中的拉伸应力引发的氧化物层308的宽度或量可以在半导体结构内或在公共衬底上形成的架构内变化，例如，这取决于该设备是PMOS设备还是NMOS设备。作为示例，图6图示了根据本发明的另一个实施例的具有鳍部端部应力引发特征的另一个半导体结构的截面图。参考图6，在特定实施例中，NMOS设备包括比对应的PMOS设备相对更多的拉伸应力引发氧化物层308。
再次参考图6，在实施例中，实现区别插塞填充以在NMOS和PMOS中引发适当的应力。可以使插塞填充物图案化以在NMOS和PMOS设备中引发不同的应力。例如，可以使用光刻图案化来打开PMOS设备（例如，使PMOS设备的介电插塞沟槽加宽），此时可以实行不同的填充选项来区别N/PMOS设备中的插塞填充。在示例性实施例中，减小PMOS设备上的插塞中的可流动氧化物的体积可以减小引发的拉伸应力。在一个这样的实施例中，压缩应力可以是主要的，例如，来自压缩应力源极和漏极区域。在其他实施例中，使用不同的插塞衬垫或不同的填充材料提供了可调整的应力控制。
如上所述，要领会的是，多晶硅插塞应力效应可以有益于NMOS晶体管（例如，拉伸沟道应力）和PMOS晶体管（例如，压缩沟道应力）两者。根据本发明的实施例，半导体结构200或400的半导体鳍部202是单轴受压半导体鳍部。该单轴受压半导体鳍部可以在拉伸应力下或在压缩应力下单轴受压。例如，根据本发明的一个或多个实施例，图7图示了具有拉伸单轴应力的鳍部的有角度的视图，而图8图示了具有压缩单轴应力的鳍部的有角度的视图。
参考图7，半导体鳍部700具有设置在其中的离散沟道区域（C）。源极区域（S）和漏极区域（D）设置在半导体鳍部700中，处于沟道区域（C）的任一侧上。半导体鳍部700的离散沟道区域具有从源极区域（S）到漏极区域（D）的沿单轴拉伸应力方向（从彼此指开的箭头）的电流流动方向。
参考图8，半导体鳍部800具有设置在其中的离散沟道区域（C）。源极区域（S）和漏极区域（D）设置在半导体鳍部800中，处于沟道区域（C）的任一侧上。半导体鳍部800的离散沟道区域具有从源极区域（S）到漏极区域（D）的沿单轴压缩应力方向（指向彼此的箭头）的电流流动方向。
因此，可以实现本文中描述的实施例以改进晶体管迁移率和驱动电流，从而允许更快地实行电路和芯片。由透射电子显微照片（TEM）样品进行的应力测量示出了利用上述介电插塞过程进行的沟道应力的调制。
例如，图9A包括示出了根据本文中描述的实施例的沿不包括介电插塞的鳍部的顶部40纳米上面的[110]平面的沟道应力平均值的标绘图900，而图9B包括示出了根据本文中描述的实施例的沿包括介电插塞的鳍部的顶部40纳米上面的[110]平面的沟道应力平均值的标绘图950。标绘图900示出了平均应力损失约0.1％，而标绘图950示出了平均应力增加约0.3％。
要领会的是，本文中描述的以及如遍及本公开所使用的层和材料通常形成在下面的半导体衬底或结构上或上面。在实施例中，下面的半导体衬底表示被用来制造集成电路的一般工件对象。半导体衬底常常包括晶片或其他硅或另一种半导体材料的块。合适的半导体衬底包括但不限于：单晶硅、多晶硅和绝缘体上硅（SOI），以及由其他半导体材料（诸如，锗基材料或III-V族材料）形成的类似衬底。衬底还可以包括半导体材料、金属、电介质、掺杂剂以及通常在半导体衬底中发现的其他材料。
在实施例中，如遍及本说明书使用的，层间介电（ILD）材料（诸如，ILD层212和/或470的材料）由介电或绝缘材料层构成或包括介电或绝缘材料层。合适的介电材料的示例包括但不限于：硅氧化物（例如，二氧化硅（SiO2））、掺杂的硅氧化物、氟化的硅氧化物。碳掺杂的硅氧化物、本领域中已知的各种低k介电材料及其组合。层间介电材料可以通过常规技术或通过其他沉积方法来形成，该常规技术诸如例如化学气相沉积（CVD）、物理气相沉积（PVD）。
在实施例中，如还在本说明书中使用的，金属线或互连线材料（和通孔材料）由一个或多个金属或其他导电结构构成。常见的示例是使用铜线和铜结构，该铜线和铜结构可以包括或可以不包括铜与周围ILD材料之间的阻挡层。如本文中使用的，术语金属包括多种金属的合金、堆叠和其他组合。例如，金属互连线可以包括不同金属或合金的阻挡层（例如，包括Ta、TaN、Ti或TiN中的一个或多个的层）、堆叠等。因此，互连线可以是单个材料层，或者可以由若干层形成，该若干层包括导电衬垫层和填充层。可以使用任何合适的沉积过程（诸如，电镀、化学气相沉积或物理气相沉积）来形成互连线。在实施例中，互连线由导电材料构成，该导电材料诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互连线在本领域中有时也被称为迹线、导线、线、金属或仅被称为互连。
在实施例中，如还遍及本说明书使用的，硬掩模材料、覆盖层或插塞由与层间介电材料不同的介电材料构成。在一个实施例中，可以在不同的区域中使用不同的硬掩模、覆盖或插塞材料，以便向彼此以及向下面的介电和金属层提供不同的生长或蚀刻选择性。在一些实施例中，硬掩模层、覆盖或插塞层包括硅氮化物（例如，氮化硅）的层、或硅氧化物的层、或其两者、或其组合。其他合适的材料可以包括碳基材料。可以取决于特定的实现方式来使用本领域中已知的其他硬掩模、覆盖或插塞层。硬掩模、覆盖或插塞层可以通过CVD、PVD或其他沉积方法形成。
在实施例中，如遍及本说明书还使用的，使用193 nm浸没式光刻（i193）、EUV和/或EBDW光刻等等来实行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是由形貌掩膜部分、抗反射涂层（ARC）层和光致抗蚀剂层组成的三层掩模。在特定的这样的实施例中，形貌掩膜部分是碳硬掩模（CHM）层，并且抗反射涂层是硅ARC层。
本文中公开的实施例可以被用来制造各种各样不同类型的集成电路和/或微电子设备。这样的集成电路的示例包括但不限于处理器、芯片组组件、图形处理器、数字信号处理器、微控制器等等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子设备可以被用在本领域中已知的各种各样电子设备中。例如，在计算机系统（例如，台式机、膝上型计算机、服务器）、蜂窝电话、个人电子设备等中。集成电路可以与系统中的总线和其他组件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。潜在地，可以使用本文中公开的方法来制造处理器、存储器和芯片组中的每一个。
图10图示了根据本发明的实施例的一个实现方式的计算设备1000。该计算设备1000容纳板1002。该板1002可以包括多个组件，该多个组件包括但不限于处理器1004和至少一个通信芯片1006。将处理器1004物理地且电学地耦合到板1002。在一些实现方式中，还将至少一个通信芯片1006物理地且电学地耦合到板1002。在另外的实现方式中，该通信芯片1006是处理器1004的部分。
取决于其应用，计算设备1000可以包括可能或者可能没有物理地且电学地耦合到板1002的其他组件。这些其他组件包括但不限于：易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备（诸如硬盘驱动器、紧凑盘（CD）、数字多功能盘（DVD）等等）。
通信芯片1006使得能够实现用于数据去往和来自计算设备1000的传递的无线通信。术语“无线”及其派生词可以被用来描述电路、设备、系统、方法、技术、通信信道等，它们可以通过使用经调制的电磁辐射穿过非固态介质来传送数据。该术语不暗示相关联的设备不包含任何线路，尽管在一些实施例中它们可能不包含。通信芯片1006可以实现许多无线标准或协议中的任何一种，该无线标准或协议包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及以上的任何其他无线协议。计算设备1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于诸如Wi-Fi和蓝牙之类的较短程无线通信，并且第二通信芯片1006可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他的之类的较长程无线通信。
计算设备1000的处理器1004包括封装在处理器1004内的集成电路管芯。处理器1004的集成电路管芯可以包括一个或多个结构，诸如根据本发明的实施例的实现方式构建的具有鳍部端部应力引发特征的半导体设备。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。
通信芯片1006还包括封装在通信芯片1006内的集成电路管芯。通信芯片1006的集成电路管芯可以包括一个或多个结构，诸如根据本发明的实施例的实现方式构建的具有鳍部端部应力引发特征的半导体设备。
在另外的实现方式中，容纳在计算设备1000内的另一个组件可以包含集成电路管芯，该集成电路管芯包括一个或多个结构，诸如根据本发明的实施例的实现方式构建的具有鳍部端部应力引发特征的半导体设备。
在各种实现方式中，计算设备1000可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板设备、个人数字助理（PDA）、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录器。在另外的实现方式中，计算设备1000可以是处理数据的任何其他电子设备。
图11图示了包括本发明的一个或多个实施例的中介层1100。该中介层1100是被用来将第一衬底1102桥接至第二衬底1104的介于中间的衬底。第一衬底1102可以是例如集成电路管芯。第二衬底1104可以是例如存储器模块、计算机主板或另一集成电路管芯。通常，中介层1100的目的是将连接扩展到更宽的间距或将连接重新路由至不同的连接。例如，中介层1100可以将集成电路管芯耦合到球栅阵列（BGA）1106，该球栅阵列（BGA）506可以随后耦合到第二衬底1104。在一些实施例中，将第一和第二衬底1102/1104附接到中介层1100的相反侧。在其他实施例中，将第一和第二衬底1102/1104附接到中介层1100的相同侧。并且在另外的实施例中，通过中介层1100互连三个或更多个衬底。
中介层1100可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在另外的实现方式中，中介层可以由交替的刚性或柔性材料形成，该刚性或柔性材料可以包括上面所描述以供在半导体衬底中使用的相同材料，诸如硅、锗和其他III-V族或IV族材料。
中介层可以包括金属互连1108和通孔1110，包括但不限于穿硅通孔（TSV）1112。中介层1100可以进一步包括嵌入的设备1114，包括无源和有源设备二者。这样的设备包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变换器、传感器和静电放电（ESD）设备。还可以在中介层1100上形成更加复杂的设备，诸如射频（RF）设备、功率放大器、功率管理设备、天线、阵列、传感器和MEMS设备。根据本发明的实施例，本文中公开的装置或过程可以在中介层1100的制造中使用，或在被包括在中介层1100中的部件的制造中使用。
因此，本发明的实施例包括具有鳍部端部应力引发特征的半导体设备，以及制造具有鳍部端部应力引发特征的半导体设备的方法。
示例实施例1：一种半导体结构包括突出穿过衬底上面的沟槽隔离区域的半导体鳍部。该半导体鳍部具有顶部表面、第一端部、第二端部以及在第一端部与第二端部之间的一对侧壁。栅极电极处于半导体鳍部的顶部表面的区域上面并且横向地邻近该一对侧壁的区域。栅极电极处于半导体鳍部的第一端部与第二端部之间。第一介电插塞处于半导体鳍部的第一端部处。第二介电插塞处于半导体鳍部的第二端部处。第一和第二介电插塞均包括第一介电材料，该第一介电材料横向地围绕并处于与第一介电材料不同的第二介电材料下面。
示例实施例2：示例实施例1的半导体结构，其中第一介电材料是氮化硅，并且第二半导体材料是氧化硅。
示例实施例3：示例实施例1或2的半导体结构，其中第一介电材料进一步处于第二介电材料上面。
示例实施例4：示例实施例1或2的半导体结构，其中第一和第二介电插塞均进一步包括在第二介电材料上面并处于第一半导体材料的部分之间的第三介电材料，该第三介电材料与第一和第二介电材料不同。
示例实施例5：示例实施例1、2、3或4的半导体结构，其中第一和第二介电插塞均设置在对应的沟槽中，该对应的沟槽设置在层间介电层中。
示例实施例6：示例实施例5的半导体结构，其中每个对应的沟槽包括介电侧壁间隔物。
示例实施例7：示例实施例1、2、3、4、5或6的半导体结构，进一步包括处于栅极电极与在半导体鳍部的第一端部处的第一介电插塞之间的第一源极/漏极区域，以及处于栅极电极与在半导体鳍部的第二端部处的第二介电插塞之间的第二源极/漏极区域。
示例实施例8：示例实施例7的半导体结构，其中第一和第二源极/漏极区域是嵌入的源极/漏极区域，其包括与半导体鳍部不同的半导体材料。
示例实施例9：示例实施例1、2、3、4、5、6、7或8的半导体结构，其中第一介电插塞和第二介电插塞两者都没有空隙。
示例实施例10：示例实施例1、2、3、4、5、6、7、8或9的半导体结构，其中第一介电插塞和第二介电插塞中的一个或两者比半导体鳍部更深入到衬底中。
示例实施例11：示例实施例1、2、3、4、5、6、7、8、9或10的半导体结构，其中半导体鳍部的顶部表面的区域和一对侧壁的区域限定了N型半导体设备的沟道区域，并且其中第一介电插塞和第二介电插塞在沟道区域上引发单轴拉伸应力。
示例实施例12：示例实施例1、2、3、4、5、6、7、8、9或10的半导体结构，其中半导体鳍部的顶部表面的区域和一对侧壁的区域限定了P型半导体设备的沟道区域，并且其中第一介电插塞和第二介电插塞在沟道区域上引发单轴压缩应力。
示例实施例13：一种半导体结构包括突出穿过衬底上面的沟槽隔离区域的半导体鳍部。该半导体鳍部具有顶部表面、第一端部、第二端部以及在第一端部与第二端部之间的一对侧壁。栅极电极处于半导体鳍部的顶部表面的区域上面并且横向地邻近一对侧壁的区域。栅极电极处于半导体鳍部的第一端部与第二端部之间。第一介电插塞处于半导体鳍部的第一端部处。第二介电插塞处于半导体鳍部的第二端部处。第一介电插塞和第二介电插塞二者都没有空隙。
示例实施例14：示例实施例13的半导体结构，其中第一和第二介电插塞均设置在对应的沟槽中，该对应的沟槽设置在层间介电层中。
示例实施例15：示例实施例14的半导体结构，其中每个对应的沟槽包括介电侧壁间隔物。
示例实施例16：示例实施例13、14或15的半导体结构，进一步包括处于栅极电极与在半导体鳍部的第一端部处的第一介电插塞之间的第一源极/漏极区域，以及处于栅极电极与在半导体鳍部的第二端部处的第二介电插塞之间的第二源极/漏极区域。
示例实施例17：示例实施例16的半导体结构，其中第一和第二源极/漏极区域是嵌入的源极/漏极区域，其包括与半导体鳍部不同的半导体材料。
示例实施例18：示例实施例13、14、15、16或17的半导体结构，其中第一介电插塞和第二介电插塞中的一个或两者比半导体鳍部更深入到衬底中。
示例实施例19：示例实施例13、14、15、16、17或18的半导体结构，其中半导体鳍部的顶部表面的区域和一对侧壁的区域限定了N型半导体设备的沟道区域，并且其中第一介电插塞和第二介电插塞在沟道区域上引发单轴拉伸应力。
示例实施例20：示例实施例13、14、15、16、17或18的半导体结构，其中半导体鳍部的顶部表面的区域和一对侧壁的区域限定了P型半导体设备的沟道区域，并且其中第一介电插塞和第二介电插塞在沟道区域上引发单轴压缩应力。
示例实施例21：一种制造半导体结构的方法包括：形成突出穿过衬底上面的沟槽隔离区域的半导体鳍部。该半导体鳍部具有顶部表面、第一端部、第二端部以及在第一端部与第二端部之间的一对侧壁。多个伪栅极结构形成在半导体鳍部上面，并且通过层间介电（ILD）层彼此分离。该多个伪栅极结构中的第一个处于半导体鳍部的第一端部处。该多个伪栅极结构中的第二个处于半导体鳍部的顶部表面的区域上面并且横向地邻近一对侧壁的区域。该多个伪栅极结构中的第三个处于半导体鳍部的第二端部处。去除多个伪栅极结构中的第一个和第三个，但是不去除多个伪栅极结构中的第二个。去除多个伪栅极结构中的第一个和第三个在半导体鳍部的第一端部处的ILD层中形成第一沟槽，并且在半导体鳍部的第二端部处的ILD层中形成第二沟槽。第一介电插塞形成在第一沟槽中，并且第二介电插塞形成在第二沟槽中。形成第一和第二介电插塞包括：沿第一和第二沟槽的侧壁和底部形成第一介电材料，以及在沿第一和第二沟槽的侧壁的第一介电材料之间并且在第一和第二沟槽的底部上的第一介电层上形成第二介电材料。该第二介电材料与第一介电材料不同。
示例实施例22：示例实施例21的方法，其中多个伪栅极结构中的第一个形成在半导体鳍部的第一端部的部分和顶部表面的第一部分的上面，并且多个伪栅极结构中的第三个形成在半导体鳍部的第二端部的部分和顶部表面的第二部分的上面。
示例实施例23：示例实施例21或22的方法，进一步包括：在形成第一和第二介电插塞之后，去除多个伪栅极结构中的第二个以在半导体鳍部的第一端部与第二端部之间形成第三沟槽，以及在第三沟槽中形成永久栅极电极，该永久栅极电极处于半导体鳍部的顶部表面的区域上面并且横向地邻近一对侧壁的区域。
示例实施例24：示例实施例21、22或23的方法，其中形成第一和第二介电插塞的第二介电材料包括：在第一和第二沟槽中以及在第一和第二沟槽的底部上的第一介电层上沉积可流动的二氧化硅前体，将该前体转化为二氧化硅，以及将氧化硅材料固化以减小氧化硅材料的体积。
示例实施例25：示例性实施例21、22、23或24的方法，其中形成第一和第二介电插塞进一步包括在第二介电材料上形成第三介电材料。

Claims (24)

1.一种半导体结构，其包括：
半导体鳍部，其突出穿过衬底上面的沟槽隔离区域，所述半导体鳍部具有顶部表面、第一端部、第二端部以及在所述第一端部与所述第二端部之间的一对侧壁；
栅极电极，其处于所述半导体鳍部的顶部表面的区域上面并且横向地邻近所述一对侧壁的区域，所述栅极电极处于所述半导体鳍部的第一端部与第二端部之间；
处于所述半导体鳍部的第一端部处的第一介电插塞；以及
处于所述半导体鳍部的第二端部处的第二介电插塞，其中第一和第二介电插塞均包括第一介电材料，所述第一介电材料横向地围绕并处于与所述第一介电材料不同的第二介电材料下面，
其中第一和第二介电插塞均进一步包括在所述第二介电材料上面并处于所述第一介电材料的部分之间的第三介电材料，所述第三介电材料与所述第一和第二介电材料不同。
2.根据权利要求1所述的半导体结构，其中所述第一介电材料是氮化硅，并且所述第二介电材料是氧化硅。
3.根据权利要求1所述的半导体结构，其中所述第一介电材料进一步处于所述第二介电材料上面。
4.根据权利要求1所述的半导体结构，其中所述第一和第二介电插塞均设置在对应的沟槽中，所述对应的沟槽设置在层间介电层中。
5.根据权利要求4所述的半导体结构，其中每个对应的沟槽包括介电侧壁间隔物。
6.根据权利要求1所述的半导体结构，进一步包括：
处于所述栅极电极与在所述半导体鳍部的第一端部处的第一介电插塞之间的第一源极/漏极区域；以及
处于所述栅极电极与在所述半导体鳍部的第二端部处的第二介电插塞之间的第二源极/漏极区域。
7.根据权利要求6所述的半导体结构，其中所述第一和第二源极/漏极区域是嵌入的源极/漏极区域，所述源极/漏极区域包括与所述半导体鳍部不同的半导体材料。
8.根据权利要求1所述的半导体结构，其中所述第一介电插塞和所述第二介电插塞二者都没有空隙。
9.根据权利要求1所述的半导体结构，其中所述第一介电插塞和所述第二介电插塞中的一个或两者比所述半导体鳍部更深入到所述衬底中。
10.根据权利要求1所述的半导体，其中所述半导体鳍部的顶部表面的区域和一对侧壁的区域限定了N型半导体设备的沟道区域，并且其中所述第一介电插塞和所述第二介电插塞在所述沟道区域上引发单轴拉伸应力。
11.根据权利要求1所述的半导体，其中所述半导体鳍部的顶部表面的区域和一对侧壁的区域限定了P型半导体设备的沟道区域，并且其中所述第一介电插塞和所述第二介电插塞在所述沟道区域上引发单轴压缩应力。
12.一种半导体结构，其包括：
半导体鳍部，其突出穿过衬底上面的沟槽隔离区域，所述半导体鳍部具有顶部表面、第一端部、第二端部以及在所述第一端部与所述第二端部之间的一对侧壁；
栅极电极，其处于所述半导体鳍部的顶部表面的区域上面并且横向地邻近一对侧壁的区域，所述栅极电极处于所述半导体鳍部的第一端部与第二端部之间；
处于所述半导体鳍部的第一端部处的第一介电插塞；以及
处于所述半导体鳍部的第二端部处的第二介电插塞，其中所述第一介电插塞和所述第二介电插塞二者都没有空隙，
其中第一和第二介电插塞均包括第一介电材料，所述第一介电材料横向地围绕并处于与所述第一介电材料不同的第二介电材料下面，
其中第一和第二介电插塞均进一步包括在所述第二介电材料上面并处于所述第一介电材料的部分之间的第三介电材料，所述第三介电材料与所述第一和第二介电材料不同。
13.根据权利要求12所述的半导体结构，其中第一和第二介电插塞均设置在对应的沟槽中，所述对应的沟槽设置在层间介电层中。
14.根据权利要求13所述的半导体结构，其中每个对应的沟槽包括介电侧壁间隔物。
15.根据权利要求12所述的半导体结构，进一步包括：
处于所述栅极电极与在所述半导体鳍部的第一端部处的第一介电插塞之间的第一源极/漏极区域；以及
处于所述栅极电极与在所述半导体鳍部的第二端部处的第二介电插塞之间的第二源极/漏极区域。
16.根据权利要求15所述的半导体结构，其中所述第一和第二源极/漏极区域是嵌入的源极/漏极区域，所述源极/漏极区域包括与所述半导体鳍部不同的半导体材料。
17.根据权利要求12所述的半导体结构，其中所述第一介电插塞和所述第二介电插塞中的一个或两者比所述半导体鳍部更深入到所述衬底中。
18.根据权利要求12所述的半导体，其中所述半导体鳍部的顶部表面的区域和一对侧壁的区域限定了N型半导体设备的沟道区域，并且其中所述第一介电插塞和所述第二介电插塞在所述沟道区域上引发单轴拉伸应力。
19.根据权利要求12所述的半导体，其中所述半导体鳍部的顶部表面的区域和一对侧壁的区域限定了P型半导体设备的沟道区域，并且其中所述第一介电插塞和所述第二介电插塞在所述沟道区域上引发单轴压缩应力。
20.一种制造半导体结构的方法，所述方法包括：
形成突出穿过衬底上面的沟槽隔离区域的半导体鳍部，所述半导体鳍部具有顶部表面、第一端部、第二端部以及在所述第一端部与所述第二端部之间的一对侧壁；
在所述半导体鳍部上面形成多个伪栅极结构，并且所述多个伪栅极结构通过层间介电ILD层彼此分离，所述多个伪栅极结构中的第一个处于所述半导体鳍部的第一端部处，所述多个伪栅极结构中的第二个处于所述半导体鳍部的顶部表面的区域上面并且横向地邻近一对侧壁的区域，并且所述多个伪栅极结构中的第三个处于所述半导体鳍部的第二端部处；
去除所述多个伪栅极结构中的第一个和第三个，但是不去除所述多个伪栅极结构中的第二个，所述去除在所述半导体鳍部的第一端部处的ILD层中形成第一沟槽，并且在所述半导体鳍部的第二端部处的ILD层中形成第二沟槽；以及
在所述第一沟槽中形成第一介电插塞，并且在所述第二沟槽中形成第二介电插塞，其中形成第一和第二介电插塞包括：
沿所述第一和第二沟槽的侧壁和底部形成第一介电材料；以及
在沿所述第一和第二沟槽的侧壁的第一介电材料之间并且在所述第一和第二沟槽的底部上的第一介电层上形成第二介电材料，所述第二介电材料与所述第一介电材料不同。
21.根据权利要求20所述的方法，其中所述多个伪栅极结构中的第一个形成在所述半导体鳍部的第一端部的部分和顶部表面的第一部分的上面，并且所述多个伪栅极结构中的第三个形成在所述半导体鳍部的第二端部的部分和顶部表面的第二部分的上面。
22.根据权利要求20所述的方法，进一步包括：
在形成所述第一和第二介电插塞之后，去除所述多个伪栅极结构中的第二个以在所述半导体鳍部的第一端部与第二端部之间形成第三沟槽；以及
在所述第三沟槽中形成永久栅极电极，所述永久栅极电极处于所述半导体鳍部的顶部表面的区域上面并且横向地邻近一对侧壁的区域。
23.根据权利要求20所述的方法，其中形成所述第一和第二介电插塞的第二介电材料包括：
在所述第一和第二沟槽中以及在所述第一和第二沟槽的底部上的第一介电层上沉积可流动的二氧化硅前体；
将所述可流动的二氧化硅前体转化为二氧化硅；以及
将氧化硅材料固化以减小所述氧化硅材料的体积。
24.根据权利要求20所述的方法，其中形成所述第一和第二介电插塞进一步包括：
在所述第二介电材料上形成第三介电材料。
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