CN105431945A - 具有带有顶部阻挡层的自对准鳍的非平面半导体器件 - Google Patents

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Abstract

描述了具有带有顶部阻挡层的自对准鳍的非平面半导体器件和制造具有带有顶部阻挡层的自对准鳍的非平面半导体器件的方法。例如，半导体结构包括设置在半导体衬底上方且具有顶表面的半导体鳍。隔离层被设置在半导体鳍的任意一侧上，并且被凹进在半导体鳍的顶表面下方以提供半导体鳍的突出部分。突出部分具有侧壁和顶表面。栅极阻挡层具有设置在半导体鳍的顶表面的至少部分上的第一部分，并且具有设置在半导体鳍的侧壁的至少部分上的第二部分。栅极阻挡层的第一部分与栅极阻挡层的第二部分连续，但比栅极阻挡层的第二部分厚。栅极堆叠被设置在栅极阻挡层的第一和第二部分上。

Description

具有带有顶部阻挡层的自对准鳍的非平面半导体器件
技术领域
本发明的实施例在半导体器件和处理的领域中，并且特别在具有带有顶部阻挡层的自对准鳍的非平面半导体器件和制造具有带有顶部阻挡层的自对准鳍的非平面半导体器件的方法的领域中。
背景技术
对于过去的数十年，集成电路中的特征的缩放已经是在日益增长的半导体工业背后的驱动力。缩放到越来越小的特征使能在半导体芯片的有限基板面（realestate）上的功能单元的增加的密度。例如，收缩晶体管大小允许增加的数量的存储器或逻辑器件在芯片上的合并，从而导致具有增加的容量的产品的制造。然而，对于不断更多的容量的驱动并不是没有问题。优化每一个器件的性能的必要性变得日益显著。
在集成电路器件的制备中，诸如鳍场效应晶体管（fin-FET）的多栅极晶体管已经随着器件尺寸继续缩减而变得更普遍。在常规工艺中，fin-FET通常在块硅衬底或绝缘体上硅的衬底上制造。在一些实例中，块硅衬底由于它们的低成本和与现有高产出的块硅衬底基础结构的兼容性而是优选的。
然而，缩放多栅极晶体管已经不是毫无结果。随着微电子电路的这些基础构件块的尺寸被减小以及随着在给定区域中制造的基础构件块的绝对数量被增加，关于用于制造这些构件块的半导体工艺的约束条件已经变得不可抵抗。
附图说明
图1图示了在基于块硅衬底制造fin-FET器件的鳍的常规方法中的各种工艺操作。
图2A-2H图示了根据本发明的实施例的在制造具有带有顶部阻挡层的自对准鳍的非平面半导体器件的方法中的各种操作的横截面视图，其中：
图2A图示了图案化以具有从其中突出的鳍202的块衬底；
图2B图示了在图2A的结构的鳍中的每一个鳍的暴露的顶表面上执行的注入工艺；
图2C图示了图2B的结构的电介质层在鳍的顶表面下方的凹进以提供具有在其上的鳍的突出部分的隔离层；
图2D图示了图2C的鳍的暴露的部分的热氧化以形成在鳍的暴露的部分的所有表面上的鳍电介质层；
图2E图示了在图2D的结构上方形成的栅极形成层；
图2F图示了图2E的结构的栅极形成层的平面化以提供图2D的结构上方的平面栅极形成层；
图2G图示了图2F的结构上方的硬掩模的形成；以及
图2H图示了图2G的平面栅极形成层和硬掩模到期望的栅极几何结构的图案化以形成在图2D的鳍电介质层和鳍上方的图案化的栅极形成层和图案化的硬掩模。
图3A图示了根据本发明的实施例的具有带有顶部阻挡层的自对准鳍的非平面半导体器件的横截面视图。
图3B图示了根据本发明的实施例的沿着图3A的半导体器件的a-a'轴取得的平面图。
图4图示了根据本发明的一个实现的计算装置。
具体实施方式
描述了具有带有顶部阻挡层的自对准鳍的非平面半导体器件和制造具有带有顶部阻挡层的自对准鳍的非平面半导体器件的方法。在下面的描述中，陈述了许多具体细节，诸如具体集成和材料状况，以便提供对本发明的实施例的透彻理解。对本领域技术人员将明显的是，本发明的实施例可以在没有这些具体细节的情况下被实践。在其它实例中，诸如集成电路设计布局的公知特征不被详细地描述以便不必要地使本发明的实施例晦涩难懂。此外，将理解的是，图中示出的各种实施例是例证性表示，而未必是按比例绘制的。
本文中描述的一个或多个实施例涉及用于自对准fin-FET器件制造的新方法。fin-FET包括顶部阻挡层以减轻或完全消除任何顶部栅极控制。然而，在其它实施例中，可以制造三栅极器件，其中栅极控制的可测量的量从鳍的顶表面上方的栅电极的部分获得。一个或多个实施例可以包括互补金属氧化物半导体（CMOS）fin-FET器件制造、注入工艺中的一个或多个。
为了提供上下文，用于fin-FET制造的常规方法利用图案化的硬掩模，其图案在用于鳍制造的蚀刻工艺期间被传递到硅。电介质硬掩模材料层在隔离抛光工艺期间被大大地侵蚀，并且其厚度遭受抛光工艺变化。然而，硬掩模厚度的控制对于结果fin-FET晶体管的晶体管特性是关键的。即，现有技术fin-FET技术重重地依赖于工艺控制以减少鳍顶部硬掩模厚度的变化。涉及更复杂集成方案的其它方法也已经由各种研究小组提出，然而，可制造性经常受到损害。相反，本文中描述的一个或多个实施例利用注入工艺来增强氧化行为以选择性地诱发在鳍顶部上的较厚氧化物生长用于隔离或阻挡目的。
作为现有方法的示例，图1图示了在基于块硅衬底制造fin-FET器件的鳍的常规方法中的各种工艺操作。参考图1的部分（A），提供了硅衬底（Si-sub）100。参考部分（B），在硅衬底100上形成硬掩模（HM）102，并且在硬掩模102上对光刻胶层（PR）104图案化。参考部分（C），用光刻胶104的图案对硬掩模102和硅衬底100图案化，并且去除光刻胶104。以这种方式提供图案化的硅衬底106和图案化的硬掩模108。参考部分（D），在部分（C）的结构上方形成氧化物层（氧化物）110。参考部分（E），氧化物层110被平面化以暴露图案化的硬掩模108。参考部分（F），使氧化物层110凹进在图案化的硬掩模108的表面下方以暴露图案化的硅衬底106的侧壁部分。凹进的氧化物层提供隔离层112。突出在隔离层112上方的图案化的硬掩模108和图案化的硅衬底106的部分114提供了用于fin-FET器件的最终制造的鳍，其中图案化的硬掩模108用作上部阻挡层以防止来自鳍的顶表面的栅极控制。
与图1中图示的方法相反，本文中描述的一个或多个实施例通常提供用来获得如通过自对准方法形成的具有在鳍顶部上的厚氧化物隔离层的fin-FET晶体管的方法。在实施例中，通过这样的集成方案来使得能够实现在鳍的侧壁和顶部处的电介质层厚度的差异。
更具体地，在实施例中，本文中描述的工艺流程不使超过常规工艺流程的任何附加的光刻操作有必要，相反地利用较低成本的附加的注入和清洗操作。在实施例中，工艺是自对准的。所以，结果器件不遭受附加的光刻配准（registration）误差和/或临界尺寸（CD）变化。此外，工艺是非常稳定的且可以是良好受控的。在实施例中，硬掩模（HM）氧化物厚度取决于注入和氧化工艺的掺杂，如下面更详细描述的。在当前Si技术的情况下，这两个工艺具有非常紧密的工艺控制。结果，在一个实施例中，结果晶体管特性更一致。
参考图2A，诸如块单晶衬底的块衬底200被图案化以具有从其中突出的鳍202。在一个实施例中，鳍202与衬底200的块部分连续，并且因此，与块衬底200连续形成，如描绘的。电介质层204被形成在块衬底200上方，并且被平面化以暴露鳍202中的每一个鳍的顶表面206。
在一个实施例中，图2A的例证开始在隔离氧化物沉积之后的工艺流程描述后鳍蚀刻和浅沟槽隔离（STI）抛光。再次参考图2A，可能在一点处已经从鳍202的制造保留的制造物（artifact）也已经被去除。例如，在一个实施例中，诸如氮化硅硬掩模层的硬掩模层以及诸如二氧化硅层的焊盘氧化物层已经从保留的鳍202的顶表面206去除。在一个实施例中，块衬底200以及因此鳍102在该阶段未掺杂或轻掺杂。例如，在特定实施例中，块衬底200以及因此鳍202具有硼掺杂剂杂质原子的小于大约1E17原子/cm3的浓度。然而，在其它实施例中，阱和/或倒退注入已经或将被提供给鳍202和下面的衬底202。在一个这样的示例中，暴露的鳍202的这样的掺杂可以导致在块衬底部分200内的掺杂，其中邻近鳍202共享在块衬底200中的共同的掺杂区域。
在实施例中，再次参考图2A，电介质层204由诸如用在浅沟槽隔离制造工艺中的二氧化硅组成。电介质层204可以通过化学气相沉积（CVD）或其它沉积工艺（例如，ALD、PECVD、PVD、HDP辅助CVD、低温CVD）来沉积，并且可以通过化学机械抛光（CMP）技术来平面化。平面化也可以去除来自鳍图案化的任何制造物，诸如硬掩模层和/或焊盘氧化物层，如上面提到的。
参考图2B，在鳍202中的每一个鳍的暴露的顶表面206上执行注入工艺208。注入工艺提供在鳍202中的每一个鳍中的上部分中的注入的区域210。在实施例中，注入工艺208涉及将氧化增强掺杂剂从半导体鳍202的顶表面206注入到半导体鳍202中。在一个实施例中，将氧化增强掺杂剂注入到半导体鳍202中涉及注入氟（F）原子或氩（Ar）原子，或者这两者（在所示的示例中，已经注入F原子）。在实施例中，该注入涉及该掺杂剂的低能量和高剂量注入的使用。例如，在一个实施例中，该注入在能量大约在1-15keV的范围内和剂量大约在1e14-1e16原子/cm2的范围内的情况下执行。在实施例中，结果是高Ar或F掺杂的鳍顶部，而鳍的较低部分不被高掺杂。
参考图2C，电介质层204被凹进在鳍202的顶表面206下方以提供具有鳍202的突出部分214的隔离层212。在一个实施例中，该凹进使隔离层212的顶表面在区域210下方，而没有暴露每一个鳍202的整体，如图2C中描绘的。
在实施例中，电介质层204的凹进限定了Si沟道高度（HSI）。该凹进可以通过等离子体、蒸汽或湿法蚀刻工艺来执行。在一个实施例中，使用针对硅鳍202选择性的干法蚀刻工艺，该干法蚀刻工艺基于由诸如但不限于NF3、CHF3、C4F8、HBr和O2的气体生成的等离子体，其中通常压强在30-100mTorr的范围内并且等离子偏压为50-1000瓦特。
参考图2D，鳍202的暴露的部分214被热氧化以形成在鳍202的暴露的部分214的所有表面上的鳍电介质层216。在一个实施例中，鳍电介质层216由与隔离层212相同或类似的材料组成，如描绘的。然而，将理解的是，这些材料不需要在成分方面是类似的。
鳍电介质层还可以被认为是阻挡层或栅极阻挡层。在实施例中，如描绘的，栅极阻挡层216具有设置在半导体鳍202的顶表面的至少部分上（即，在鳍202的突出部分214的顶表面上）的第一部分216'。第二部分216''被设置在半导体鳍202的侧壁的至少部分上（即，在鳍202的突出部分214的侧壁上）。在一个这样的实施例中，也如描绘的，栅极阻挡层的第一部分216'与栅极阻挡层的第二部分216''连续，但比栅极阻挡层的第二部分216''厚（即，厚度‘y’大于厚度‘x’）。在特定这样的实施例中，栅极阻挡层的第一部分216'具有比栅极阻挡层的第二部分216''大大约在10-50%的范围内的量的厚度。
在实施例中，再次参考图2D，半导体鳍202的突出部分214还包括在例如作为与图2B关联描述的注入工艺的制造物的半导体鳍的突出部分的最上部的部分处、但不在其整体中的氟（F）原子或氩（Ar）原子或者这两者的区域218。在一个这样的实施例中，栅极阻挡层的第一部分216'直接邻近于F原子或氩Ar原子的区域218。在特定这样的实施例中，F或氩Ar原子的区域218具有大约在1e19-1e21原子/cm3的范围内的F原子或Ar原子或者这两者的浓度。
在实施例中，栅极阻挡层216（由216'和216''组成）由半导体鳍202的半导体材料的氧化物组成。在一个这样的实施例中，半导体鳍202由单晶硅组成，并且栅极阻挡层216由例如作为热生长的氧化硅的二氧化硅组成。
因此，再次参考图2D，在实施例中，热氧化半导体鳍202中的每一个的突出部分214形成在半导体鳍的突出部分中的每一个的顶部上的阻挡电介质层的第一部分216'和在半导体鳍的突出部分中的每一个的侧壁上的阻挡电介质层的第二部分216''，第一部分216'比第二部分216''厚。在一个这样的实施例中，热氧化半导体鳍202中的每一个的突出部分214涉及在大约在500-800摄氏度的范围内的温度下在氧气存在的情况下加热。在实施例中，顶部部分216'足够厚以减轻或消除从在顶部部分216'上方例如以使能fin-FET形成代替三栅极形成的随后形成的栅电极的部分对鳍的控制，如与图3A和3B相关联更详细描述的。在一个实施例中，216'相对于216''的更大相对厚度可归因于与图2B相关联描述的注入。在特定这样的实施例中，注入的部分（例如，在表面处）的生长率是非注入的部分（例如，在侧壁处）的生长率的大约1.1-1.5倍。
参考图2E，在图2D的结构上方形成栅极形成层220。在实施例中，栅极形成层220是通过例如在炉中的化学气相沉积（CVD）工艺或其它沉积工艺（例如，ALD、PECVD、PVD、HDP辅助CVD、低温CVD）形成的多晶硅层，作为在图2D的整个结构上方的保形层。
参考图2F，栅极形成层220被平面化以提供在图2D的结构上方的（例如，平坦或无形貌的）平面栅极形成层222。在实施例中，栅极形成层220通过化学机械抛光（CMP）技术来平面化。栅极形成层220的平面化对于随后的多晶硅光刻工艺可以是重要的。
参考图2G，在图2F的结构上方形成硬掩模224。在实施例中，硬掩模224是例如通过CVD工艺或其它沉积工艺（例如，ALD、PECVD、PVD、HDP辅助CVD、低温CVD）来沉积的氮化硅（SiN）硬掩模，作为在图2F的整个结构上方的保形层。
参考图2H，硬掩模224和平面栅极形成层222被图案化为期望的栅极几何结构，以形成在鳍202和鳍电介质层216上方的图案化的硬掩模226和图案化的栅极形成层228。
在实施例中，多晶硅栅极图案化在图2H中表示，并且涉及用来由SiN硬掩模和随后的多晶硅的蚀刻限定多晶硅栅极的多晶硅光刻。在一个实施例中，掩模I形成在硬掩模224上，该掩模由形貌掩模部分和抗反射涂敷（ARC）层组成。在特定这样的实施例中，形貌掩模部分是碳硬掩模（CHM）层，并且抗反射涂敷层是硅ARC层。形貌掩模部分和ARC层可以用常规光刻和蚀刻工艺技术来图案化。在一个实施例中，如本领域公知的，掩模还包括最上部的光刻胶层，并且可以通过常规的光刻和显影工艺来图案化。在特定实施例中，暴露于光源的光刻胶层的部分在显影光刻胶层时被去除。因此，图案化的光刻胶层由正光刻胶材料组成。在特定实施例中，光刻胶层由诸如但不限于248nm抗蚀剂、193nm抗蚀剂、157nm抗蚀剂、极紫外光（EUV）抗蚀剂、电子束印记层或者具有邻叠氮萘醌敏化剂的酚醛树脂基体的正光刻胶材料组成。在另一个特定实施例中，暴露于光源的光刻胶层的部分在显影光刻胶层时被保留。因此，该光刻胶层由负光刻胶材料组成。在特定实施例中，光刻胶层由诸如但不限于由聚顺异戊二烯（poly-cis-isoprene）或聚肉桂酸乙烯酯（poly-vinyl-cinnamate）构成的负光刻胶材料组成。
通常，再次参考图2A-2H，在实施例中，所描述的方法可以用于N型（例如，NMOS）或P型（例如，PMOS）或这两者的器件制造。将理解的是，由上面示例性处理方案产生的结构，例如来自图2H的结构，可以针对随后的处理操作以相同或类似的形式用于完成器件制造，诸如PMOS和NMOS器件制造。作为完成的器件的示例，图3A和3B分别图示了根据本发明的实施例的具有带有顶部阻挡层的自对准鳍的非平面半导体器件的横截面视图和（沿着横截面视图的a-a'轴取得的）平面图。
参考图3A，半导体结构或器件300包括从衬底302且在隔离区域306内形成的非平面有源区域（例如，包括突出鳍部分304和子鳍区域305的鳍结构）。用于每一个突出鳍部分304的电介质层或阻挡层在其上具有比侧部分398更厚的顶部部分397，如描绘的。在一个这样的实施例中，顶部部分397足够厚以减轻或消除从在顶部部分397上方例如以使能fin-FET形成代替三栅极形成的栅电极的部分对鳍的控制。在一个实施例中，仅顶部部分397是存在的，且侧部分398被去除。在实施例中，每一个突出鳍部分304的上部部分包括作为制造物的如上面与图2B和2D相关联描述的从注入和热氧化工艺保留的注入区域399，例如F或Ar，或者这两者区域。
再次参考图3A，栅极线308被设置在非平面有源区域的突出部分304上方以及在隔离区域306的部分上方。如所示的，栅极线308包括栅电极350和栅极电介质层352。在一个实施例中，栅极线308还可以包括电介质盖层354。栅极接触314和上覆的栅极接触通孔316连同上覆的金属互连360一起也从该透视图看到，其全部被设置在层间电介质堆叠或层370中。也从图3A的该透视图看到，在一个实施例中，栅极接触314被设置在隔离区域306上方，而不在非平面有源区域上方。
参考图3B，栅极线308被示出为设置在突出鳍部分304上方。突出鳍部分304的源极和漏极区域304A和304B可以从该透视图看到。将理解的是，在实施例中，用于每一个突出鳍部分304的阻挡层（例如顶部部分397和侧部分398）被从鳍的源极和漏极区域304A和304B去除。在一个实施例中，源极和漏极区域304A和304B是突出鳍部分304的原始材料的掺杂部分。在另一个实施例中，突出鳍部分304的材料被去除且例如通过外延沉积用另一种半导体材料来取代。在任一情况下，源极和漏极区域304A和304B都可以在电介质层306的高度下方延伸，即，进入子鳍区域305中。可替换地，源极和漏极区域304A和304B不在电介质层306的高度下方延伸，并且在电介质层306的高度上方或与电介质层306的高度共平面。
在实施例中，半导体结构或器件300是非平面器件，诸如但不限于fin-FET。然而，也可以制造三栅极或类似的器件。在这样的实施例中，对应的半导体沟道区域由三维主体组成或者在三维主体中形成。在一个这样的实施例中，栅极线308的栅电极堆叠至少包围三维主体的一对侧壁和顶表面，如图3A中描绘的。
衬底302可以由可以经受住制备工艺且其中电荷可以迁移的半导体材料组成。在实施例中，衬底302是由用来形成有源区域304的掺杂有诸如但不限于磷、砷、硼或其组合的电荷载流子的晶体硅、硅/锗或锗层组成的块衬底。在一个实施例中，块衬底302中的硅原子的浓度大于97%。在另一个实施例中，块衬底302由在不同晶体衬底顶部生长的外延层组成，例如由在硼掺杂的块硅单晶衬底顶部生长的硅外延层组成。块衬底302可以可替换地由III-V族材料组成。在实施例中，块衬底302由诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合的III-V材料组成。在一个实施例中，块衬底302由III-V材料组成，并且电荷载流子掺杂剂杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲的杂质原子。可替换地，代替块衬底，可以使用绝缘体上硅（SOI）衬底。
隔离区域306可以由适合于最终电隔离永久栅极结构的部分与下面的块衬底或有助于永久栅极结构的部分与下面的块衬底的隔离或者隔离下面的块衬底内形成的有源区域（诸如隔离鳍有源区域）的材料组成。例如，在一个实施例中，隔离区域306由诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅的电介质材料组成。
栅极线308可以由包括栅极电介质层352和栅电极层350的栅电极堆叠组成。在实施例中，栅电极堆叠的栅电极由金属栅极组成，且栅极电介质层由高K材料组成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化钽钪铅、铌锌酸铅或其组合的材料组成。此外，栅极电介质层的部分可以包括例如在阻挡层的侧壁部分397被去除的情况下由衬底302的顶部少量层形成的原生氧化物的层。在实施例中，栅极电介质层由顶部高K部分以及由半导体材料的氧化物组成的较低部分组成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分组成。
在一个实施例中，栅电极由诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物组成。在特定实施例中，栅电极由在金属功函数设定层上方形成的非功函数设定填充材料组成。
与栅电极堆叠相关联的间隔物（未示出）可以由适合于最终电隔离永久栅极结构与诸如自对准接触的邻近导电接触或有助于永久栅极结构与诸如自对准接触的邻近导电接触的隔离的材料组成。例如，在一个实施例中，间隔物由诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅的电介质材料组成。
栅极接触314和上覆的栅极接触通孔316可以由导电材料组成。在实施例中，接触或通孔中的一个或多个由金属种类组成。该金属种类可以是纯金属，诸如钨、镍或钴，或者可以是诸如金属-金属合金或金属-半导体合金（例如，诸如硅化物材料）的合金。
在实施例（虽然未示出）中，提供结构300涉及接触图案的形成，所述接触图案实质上完美地与现有的栅极图案对准，同时在非常紧密的配准预算的情况下消除光刻步骤的使用。在一个这样的实施例中，该方法使得能够使用固有高选择性湿法蚀刻（例如，相对于常规实现的干法或等离子体蚀刻）来生成接触开口。在实施例中，接触图案通过利用现有栅极图案结合接触插塞光刻操作来形成。在一个这样的实施例中，该方法使得能够消除对于如在常规方法中使用的用来生成接触图案的其它临界光刻操作的需要。在实施例中，沟槽接触栅格不被分开地图案化，而是相反形成在多晶硅（栅极）线之间。例如，在一个这样的实施例中，在栅极格栅图案化之后而在栅极格栅切割之前形成沟槽接触栅格。
此外，栅极堆叠结构308可以通过替换栅极工艺来制造。在这样的方案中，诸如多晶硅或氮化硅柱状材料的虚拟栅极材料可以被去除且用永久栅电极材料取代。在一个这样的实施例中，与被从较早的处理进行相反，永久栅电介质层也在这个工艺中形成。在实施例中，虚拟栅极通过干法蚀刻或湿法蚀刻工艺去除。在一个实施例中，虚拟栅极由多晶硅或非晶硅组成，并且用包括SF6的使用的干法蚀刻工艺来去除。在另一个实施例中，虚拟栅极由多晶硅或非晶硅组成，并且用包括含水NH4OH或四甲基氢氧化铵的使用的湿法蚀刻工艺来去除。在一个实施例中，虚拟栅极由氮化硅组成，并且用包括含水磷酸的湿法蚀刻来去除。
在实施例中，本文中描述的一个或多个方法实质上设想虚拟和替换栅极工艺结合虚拟和替换接触工艺以获得结构300。在一个这样的实施例中，替换接触工艺在替换栅极工艺之后执行以允许永久栅极堆叠的至少部分的高温退火。例如，在特定这样的实施例中，例如在形成栅极电介质层之后的永久栅极结构的至少部分的退火在大于大约600摄氏度的温度下执行。该退火在形成永久接触之前执行。在实施例中，在栅极线308下面的阻挡层的部分397和398在替换栅极工艺期间被减薄。例如，在一个实施例中，阻挡层的部分397和398被足够减薄（例如，通过在虚拟栅极去除之后的HF湿法蚀刻）以去除侧部分398但保留适量的顶部部分397以阻挡来自鳍上方的栅极控制。在另一个实施例中，这样的减薄在虚拟栅极形成之前执行。在另一个实施例中，实质上根本不执行减薄。
再次参考图3A，半导体结构或器件300的布置将栅极接触放置在隔离区域上方。这样的布置可以被视作布局空间的低效使用。然而，在另一个实施例中，半导体器件具有接触形成在有源区域上方的栅电极的部分的接触结构。通常，在形成在栅极的有源部分上方且在与沟槽接触通孔相同的层中的栅极接触结构（诸如通孔）之前（例如，除此之外），本发明的一个或多个实施例包括首先使用栅极对准沟槽接触工艺。可以实现这样的工艺以形成用于半导体结构制造（例如，用于集成电路制造）的沟槽接触结构。在实施例中，沟槽接触图案被形成为与现有的栅极图案对准。相反，常规方法通常涉及光刻接触图案与现有栅极图案紧密配准的附加光刻工艺结合选择性接触蚀刻。例如，常规工艺可以包括具有接触特征的分开图案化的多晶硅（栅极）栅格的图案化。
将理解的是，不是所有上面描述的工艺的方面需要被实践以落入本发明的实施例的精神和范围内。例如，在一个实施例中，虚拟栅极不需要总是在制造在栅极堆叠的有源部分上方的栅极接触之前形成。上面描述的栅极堆叠可以实际上是如最初形成的永久栅极堆叠。而且，本文中描述的工艺可以用于制造一个或多个半导体器件。半导体器件可以是晶体管或类似的器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体场效应晶体管（MOS）晶体管，或者是双极型晶体管。而且，在实施例中，半导体器件具有三维体系结构，诸如fin-FET器件、三栅极器件或者独立凹进的双栅极器件。一个或多个实施例对于在14纳米（14nm）或更小的技术节点处制造半导体器件可以是特别有用的。一个或多个实施例对于包含在片上系统（SoC）产品中的器件可以是特别有用的。
总的来说，本发明的一个或多个实施例开发具有高F或Ar掺杂的硅的增强热氧化，并且用于以经济上有利的工艺解决方案获得制造fin-FET器件。在实施例中，这样的方法可以在用于改进的晶体管器件性能的CMOS制备工艺中实现。与常规的fin-FET形成的差异在最后的结构中可以是明显的，其中鳍的顶部阻挡电介质常规由氮化硅组成，而用于本文中的一个或多个实施例的鳍的顶部阻挡电介质由热氧化物诸如热氧化硅组成。将理解的是，虽然上面的描述主要聚焦在块型器件（例如，其中鳍物理地和电气地与下面的半导体衬底耦合）上，绝缘体上硅（SOI）型器件也被设想在本发明的实施例的精神和范围内。例如，在一个这样的实施例中，多个半导体鳍在诸如掩埋氧化物（Box）层的绝缘层上图案化。诸如氧化物层的电介质层在鳍上形成，并接着被平面化以暴露鳍的顶部部分。工艺诸如上面描述的那些工艺然后在鳍的暴露表面上执行。然后，去除电介质层，从而可能重新暴露Box层。
图4图示了根据本发明的一个实现的计算装置400。计算装置400收容板402。板402可以包括许多部件，包括但不限于处理器404和至少一个通信芯片406。处理器404物理地和电气地耦合到板402。在一些实现中，该至少一个通信芯片406也物理地和电气地耦合到板402。在另外的实现中，通信芯片406是处理器404的部分。
取决于其应用，计算装置400可以包括可以或可以不物理地和电气地耦合到板402的其它部件。这些其它部件包括但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码译码器、视频编码译码器、功率放大器、全球定位系统（GPS）器件、罗盘、加速度计、陀螺仪、扬声器、摄像头和大容量存储设备（诸如硬盘驱动、光盘（CD）、数字通用盘（DVD）等等）。
通信芯片406使能用于数据往返计算装置400的传递的无线通信。术语“无线”及其衍生词可以用于描述电路、器件、系统、方法、技术、通信信道等，其可以通过经由非固态媒介的调制电磁辐射的使用而传送数据。该术语不暗示相关联的器件不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片406可以实现许多无线标准或协议中的任何无线标准或协议，包括但不限于WiFi（IEEE802.11族）、WiMAX（IEEE802.16族）、IEEE802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G及以后的任何其它无线协议。计算装置400可以包括多个通信芯片406。例如，第一通信芯片406可以专用于诸如Wi-Fi和蓝牙的较短范围的无线通信，并且第二通信芯片406可专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等的较长范围的无线通信。
计算装置400的处理器404包括封装在处理器404内的集成电路管芯。在本发明的实施例的一些实现中，处理器的集成电路管芯包括一个或多个器件，诸如根据本发明的实现建立的MOS-FET晶体管。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以被存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的部分。
通信芯片406还包括封装在通信芯片406内的集成电路管芯。根据本发明的另一个实现，通信芯片的集成电路管芯包括一个或多个器件，诸如根据本发明的实现建立的MOS-FET晶体管。
在另外的实现中，收容在计算装置400内的另一个部件可包含集成电路管芯，该集成电路管芯包括一个或多个器件，诸如根据本发明的实施例的实现建立的MOS-FET晶体管。
在各种实施例中，计算装置400可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理（PDA）、超级移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字摄像头、便携式音乐播放器或者数字视频记录器。在另外的实现中，计算装置400可以是处理数据的任何其它电子装置。
因此，本发明的实施例包括具有带有顶部阻挡层的自对准鳍的非平面半导体器件和制造具有带有顶部阻挡层的自对准鳍的非平面半导体器件的方法。
在实施例中，半导体结构包括设置在半导体衬底上方且具有顶表面的半导体鳍。隔离层被设置在半导体鳍的任意一侧上，并且凹进在半导体鳍的顶表面下方以提供半导体鳍的突出部分。突出部分具有侧壁和顶表面。栅极阻挡层具有设置在半导体鳍的顶表面的至少部分上的第一部分，并且具有设置在半导体鳍的侧壁的至少部分上的第二部分。栅极阻挡层的第一部分与栅极阻挡层的第二部分连续，但比栅极阻挡层的第二部分厚。栅极堆叠被设置在栅极阻挡层的第一和第二部分上。
在一个实施例中，栅极阻挡层的第一部分具有比栅极阻挡层的第二部分大大约在10-50%的范围内的量的厚度。
在一个实施例中，半导体鳍的突出部分还包括在半导体鳍的突出部分的最上部的部分处但不在该突出部分的整体中的氟（F）原子或氩（Ar）原子或者这两者的区域，并且栅极阻挡层的第一部分直接邻近于F原子或氩Ar原子的区域。
在一个实施例中，F或氩Ar原子的区域具有大约在1e19-1e21原子/cm3的范围内的F原子或Ar原子或者这两者的浓度。
在一个实施例中，半导体鳍由单晶硅组成，并且栅极阻挡层由二氧化硅组成。
在一个实施例中，栅极堆叠由高K栅极电介质层和金属栅电极组成。
在一个实施例中，半导体结构还包括在栅极堆叠的任意一侧上设置在半导体鳍中的源极和漏极区域。
在一个实施例中，栅极阻挡层不被设置在具有设置在其中的源极和漏极区域的半导体鳍的侧壁的顶表面的部分上。
在一个实施例中，半导体结构是fin-FET器件。
在一个实施例中，设置在半导体衬底上方的半导体鳍是与块单晶衬底连续的单晶鳍。
在一个实施例中，栅极阻挡层的第一部分具有足够的厚度以基本上阻止由栅极堆叠从半导体鳍上方对半导体鳍的电控制。
在实施例中，半导体结构包括设置在半导体衬底上方且具有顶表面的半导体鳍。隔离层被设置在半导体鳍的任意一侧上，并且被凹进在半导体鳍的顶表面下方以提供半导体鳍的突出部分。突出部分具有侧壁和顶表面，并且还包括在半导体鳍的突出部分的最上部的部分处但不在该突出部分的整体中的氟（F）原子或氩（Ar）原子或者这两者的区域。栅极阻挡层被设置在半导体鳍的顶表面的至少部分上，直接邻近于F原子或氩Ar原子的区域。栅极堆叠在栅极阻挡层上方并且沿着半导体鳍的突出部分的侧壁设置。
在一个实施例中，F或氩Ar原子的区域具有大约在1e19-1e21原子/cm3的范围内的F原子或Ar原子或者这两者的浓度。
在一个实施例中，半导体鳍由单晶硅组成，并且栅极阻挡层由二氧化硅组成。
在一个实施例中，栅极堆叠包括高K栅极电介质层和金属栅电极。
在一个实施例中，半导体结构还包括在栅极堆叠的任意一侧上设置在半导体鳍中的源极和漏极区域。
在一个实施例中，栅极阻挡层不被设置在具有设置在其中的源极和漏极区域的半导体鳍的顶表面的部分上。
在一个实施例中，半导体结构是fin-FET器件。
在一个实施例中，设置在半导体衬底上方的半导体鳍是与块单晶衬底连续的单晶鳍。
在一个实施例中，栅极阻挡层具有足够的厚度以基本上阻止由栅极堆叠从半导体鳍上方对半导体鳍的电控制。
在实施例中，制造半导体结构的方法涉及在半导体衬底上方形成多个半导体鳍，每一个半导体鳍具有顶表面。该方法还涉及形成在半导体鳍之间且实质上与半导体鳍的顶表面共平面的电介质层。该方法还涉及将氧化增强的掺杂剂从半导体鳍的顶表面注入到半导体鳍中。该方法还涉及随后使电介质层凹进在半导体鳍的顶表面下方以暴露半导体鳍中的每一个的突出部分。该方法还涉及热氧化半导体鳍中的每一个的突出部分。
在一个实施例中，将氧化增强的掺杂剂注入到半导体鳍中涉及注入氟（F）原子或氩（Ar）原子或者这两者。
在一个实施例中，该注入在能量大约在1-15keV的范围内和剂量大约在1e14-1e16原子/cm2的范围内的情况下执行。
在一个实施例中，热氧化半导体鳍中的每一个的突出部分形成在半导体鳍的突出部分中的每一个的顶部上的阻挡电介质层的第一部分以及在半导体鳍的突出部分中的每一个的侧壁上的阻挡电介质层的第二部分，该第一部分比该第二部分厚。
在一个实施例中，热氧化半导体鳍中的每一个的突出部分涉及在大约在500-800摄氏度的范围内的温度下在氧气存在的情况下加热。

Claims (25)

1.一种半导体结构，包括：
半导体鳍，设置在半导体衬底上方且具有顶表面；
隔离层，设置在半导体鳍的任意一侧上，并且凹进在半导体鳍的顶表面下方以提供半导体鳍的突出部分，所述突出部分具有侧壁和顶表面；
栅极阻挡层，具有设置在半导体鳍的顶表面的至少部分上的第一部分，并且具有设置在半导体鳍的侧壁的至少部分上的第二部分，栅极阻挡层的第一部分与栅极阻挡层的第二部分连续，但比栅极阻挡层的第二部分厚；以及
栅极堆叠，设置在栅极阻挡层的第一和第二部分上。
2.根据权利要求1所述的半导体结构，其中栅极阻挡层的第一部分具有比栅极阻挡层的第二部分大大约在10-50%的范围内的量的厚度。
3.根据权利要求1所述的半导体结构，其中半导体鳍的突出部分还包括在半导体鳍的突出部分的最上部的部分处、但不在半导体鳍的突出部分的整体中的氟（F）原子或氩（Ar）原子或者这两者的区域，并且其中栅极阻挡层的第一部分直接邻近于F原子或氩Ar原子的区域。
4.根据权利要求3所述的半导体结构，其中F或氩Ar原子的区域具有大约在1e19-1e21原子/cm3的范围内的F原子或Ar原子或者这两者的浓度。
5.根据权利要求1所述的半导体结构，其中半导体鳍包括单晶硅，并且栅极阻挡层包括二氧化硅。
6.根据权利要求1所述的半导体结构，其中栅极堆叠包括高k栅极电介质层和金属栅电极。
7.根据权利要求1所述的半导体结构，还包括：
源极和漏极区域，在栅极堆叠的任意一侧上设置在半导体鳍中。
8.根据权利要求7所述的半导体结构，其中栅极阻挡层不被设置在具有设置在其中的源极和漏极区域的半导体鳍的侧壁的顶表面的部分上。
9.根据权利要求7所述的半导体结构，其中半导体结构是fin-FET器件。
10.根据权利要求1所述的半导体结构，其中设置在半导体衬底上方的半导体鳍是与块单晶衬底连续的单晶鳍。
11.根据权利要求1所述的半导体结构，其中栅极阻挡层的第一部分具有足够的厚度以基本上阻止由栅极堆叠从半导体鳍上方对半导体鳍的电控制。
12.一种半导体结构，包括：
半导体鳍，设置在半导体衬底上方且具有顶表面；
隔离层，设置在半导体鳍的任意一侧上，并且被凹进在半导体鳍的顶表面下方以提供半导体鳍的突出部分，所述突出部分具有侧壁和顶表面并且还包括在半导体鳍的突出部分的最上部的部分处、但不在半导体鳍的突出部分的整体中的氟（F）原子或氩（Ar）原子或者这两者的区域；
栅极阻挡层，设置在半导体鳍的顶表面的至少部分上，直接邻近于F原子或氩Ar原子的区域；以及
栅极堆叠，在栅极阻挡层上方并且沿着半导体鳍的突出部分的侧壁设置。
13.根据权利要求12所述的半导体结构，其中F或氩Ar原子的区域具有大约在1e19-1e21原子/cm3的范围内的F原子或Ar原子或者这两者的浓度。
14.根据权利要求12所述的半导体结构，其中半导体鳍包括单晶硅，并且栅极阻挡层包括二氧化硅。
15.根据权利要求12所述的半导体结构，其中栅极堆叠包括高k栅极电介质层和金属栅电极。
16.根据权利要求12所述的半导体结构，还包括：
源极和漏极区域，在栅极堆叠的任意一侧上设置在半导体鳍中。
17.根据权利要求16所述的半导体结构，其中栅极阻挡层不被设置在具有设置在其中的源极和漏极区域的半导体鳍的顶表面的部分上。
18.根据权利要求16所述的半导体结构，其中半导体结构是fin-FET器件。
19.根据权利要求12所述的半导体结构，其中设置在半导体衬底上方的半导体鳍是与块单晶衬底连续的单晶鳍。
20.根据权利要求12所述的半导体结构，其中栅极阻挡层具有足够的厚度以基本上阻止由栅极堆叠从半导体鳍上方对半导体鳍的电控制。
21.一种制造半导体结构的方法，所述方法包括：
在半导体衬底上方形成多个半导体鳍，每一个半导体鳍具有顶表面；
形成在半导体鳍之间且实质上与半导体鳍的顶表面共平面的电介质层；
将氧化增强的掺杂剂从半导体鳍的顶表面注入到半导体鳍中；以及随后，
使电介质层凹进在半导体鳍的顶表面下方以暴露半导体鳍中的每一个的突出部分；以及
热氧化半导体鳍中的每一个的突出部分。
22.根据权利要求21所述的方法，其中将氧化增强的掺杂剂注入到半导体鳍中包括注入氟（F）原子或氩（Ar）原子或者这两者。
23.根据权利要求22所述的方法，其中该注入在能量大约在1-15keV的范围内和剂量大约在1e14-1e16原子/cm2的范围内的情况下执行。
24.根据权利要求21所述的方法，其中热氧化半导体鳍中的每一个的突出部分形成在半导体鳍的突出部分中的每一个的顶部上的阻挡电介质层的第一部分以及在半导体鳍的突出部分中的每一个的侧壁上的阻挡电介质层的第二部分，该第一部分比该第二部分厚。
25.根据权利要求21所述的方法，其中热氧化半导体鳍中的每一个的突出部分包括在大约在500-800摄氏度的范围内的温度下在氧气存在的情况下加热。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107424996A (zh) * 2016-04-28 2017-12-01 格罗方德半导体公司 用于半导体装置的结合sadp鳍片及其制造方法
CN109863606A (zh) * 2016-12-02 2019-06-07 英特尔公司 具有鳍部端部应力引发特征的半导体设备

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9391074B1 (en) * 2015-04-21 2016-07-12 International Business Machines Corporation Structure for FinFET fins
KR102400375B1 (ko) * 2015-04-30 2022-05-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN106971977B (zh) * 2016-01-13 2020-01-31 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
KR102532497B1 (ko) 2016-09-19 2023-05-17 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10396075B2 (en) * 2017-05-01 2019-08-27 International Business Machines Corporation Very narrow aspect ratio trapping trench structure with smooth trench sidewalls
CN110164767B (zh) * 2018-02-12 2022-05-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11302790B2 (en) 2018-02-23 2022-04-12 Intel Corporation Fin shaping using templates and integrated circuit structures resulting therefrom
US10784359B2 (en) * 2018-05-18 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Non-conformal oxide liner and manufacturing methods thereof
US20200135898A1 (en) * 2018-10-30 2020-04-30 International Business Machines Corporation Hard mask replenishment for etching processes

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050272192A1 (en) * 2004-06-04 2005-12-08 Chang-Woo Oh Methods of forming fin field effect transistors using oxidation barrier layers and related devices
CN101877317A (zh) * 2009-04-29 2010-11-03 台湾积体电路制造股份有限公司 非平坦晶体管及其制造方法
US20130009246A1 (en) * 2011-07-05 2013-01-10 International Business Machines Corporation Bulk finfet with uniform height and bottom isolation
US20130045580A1 (en) * 2011-08-15 2013-02-21 Globalfoundries Inc. Methods for fabricating finfet integrated circuits in bulk semiconductor substrates

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5895945A (en) * 1995-11-14 1999-04-20 United Microelectronics Corporation Single polysilicon neuron MOSFET
US6208549B1 (en) 2000-02-24 2001-03-27 Xilinx, Inc. One-time programmable poly-fuse circuit for implementing non-volatile functions in a standard sub 0.35 micron CMOS
JP2002237524A (ja) 2001-02-09 2002-08-23 Seiko Instruments Inc 相補型ｍｏｓ半導体装置
US6885055B2 (en) * 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
US20070111403A1 (en) 2005-11-15 2007-05-17 Chun Jiang Polycide fuse with reduced programming time
US8159018B2 (en) 2006-04-26 2012-04-17 Nxp B.V. Non-volatile memory device
US7960760B2 (en) 2006-12-28 2011-06-14 Texas Instruments Incorporated Electrically programmable fuse
US20090243032A1 (en) 2008-03-27 2009-10-01 Shi-Bai Chen Electrical fuse structure
US8159040B2 (en) 2008-05-13 2012-04-17 International Business Machines Corporation Metal gate integration structure and method including metal fuse, anti-fuse and/or resistor
US9054194B2 (en) * 2009-04-29 2015-06-09 Taiwan Semiconductor Manufactruing Company, Ltd. Non-planar transistors and methods of fabrication thereof
US8633081B2 (en) * 2010-12-29 2014-01-21 Globalfoundries Singapore Pte. Ltd. Modifying growth rate of a device layer
DE102011004757B4 (de) * 2011-02-25 2012-12-20 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Vertikale Speichertransistoren mit einem sich frei einstellenden Körperpotential, die in Vollsubstratbauelementen hergestellt sind und vergrabene Abfrage- und Wortleitungen aufweisen und Verfahren zur Herstellung der Speichertransistoren
US8946829B2 (en) * 2011-10-14 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Selective fin-shaping process using plasma doping and etching for 3-dimensional transistor applications

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050272192A1 (en) * 2004-06-04 2005-12-08 Chang-Woo Oh Methods of forming fin field effect transistors using oxidation barrier layers and related devices
CN101877317A (zh) * 2009-04-29 2010-11-03 台湾积体电路制造股份有限公司 非平坦晶体管及其制造方法
US20130009246A1 (en) * 2011-07-05 2013-01-10 International Business Machines Corporation Bulk finfet with uniform height and bottom isolation
US20130045580A1 (en) * 2011-08-15 2013-02-21 Globalfoundries Inc. Methods for fabricating finfet integrated circuits in bulk semiconductor substrates

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107424996A (zh) * 2016-04-28 2017-12-01 格罗方德半导体公司 用于半导体装置的结合sadp鳍片及其制造方法
CN107424996B (zh) * 2016-04-28 2020-12-18 格罗方德半导体公司 用于半导体装置的结合sadp鳍片及其制造方法
CN109863606A (zh) * 2016-12-02 2019-06-07 英特尔公司 具有鳍部端部应力引发特征的半导体设备
CN109863606B (zh) * 2016-12-02 2023-12-08 英特尔公司 具有鳍部端部应力引发特征的半导体设备

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