CN106847924B - 具有掺杂的子鳍片区域的非平面半导体器件及其制造方法 - Google Patents

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Abstract

本申请公开了具有掺杂的子鳍片区域的非平面半导体器件及其制造方法。描述了具有掺杂的子鳍片区域的非平面半导体器件和制造具有掺杂的子鳍片区域的非平面半导体器件的方法。例如，制造半导体结构的方法包括：在半导体衬底之上形成多个半导体鳍片。在半导体衬底之上与多个半导体鳍片共形地形成固态掺杂剂源层。在固态掺杂剂源层之上形成电介质层。使电介质层和固态掺杂剂源层凹入至在多个半导体鳍片的顶面之下的相同水平，由此暴露在多个半导体鳍片的每一个的子鳍片区域之上的多个半导体鳍片的每一个的突出部分。该方法还包括：将来自固态掺杂剂源层的掺杂剂推进到多个半导体鳍片的每一个的子鳍片区域。

Description

具有掺杂的子鳍片区域的非平面半导体器件及其制造方法
本发明专利申请是国际申请号为PCT/US2013/046902，国际申请日为2013年6月20日，进入中国国家阶段的申请号为201380076785.4，名称为“具有掺杂的子鳍片区域的非平面半导体器件及其制造方法”的发明专利申请的分案申请。
技术领域
本发明的实施例是半导体器件和处理的领域，并且更具体地，是具有掺杂的子鳍片区域的非平面半导体器件和制造具有掺杂的子鳍片区域的非平面半导体器件的方法的领域。
背景技术
对于过去的几十年，集成电路中的特征的缩放已成为在不断增长的半导体产业背后的一个推动力。对越来越小的特征的缩放允许在半导体芯片的有限的有效面积(realestate)上增加的功能单元密度。例如，缩小的晶体管尺寸允许将更多数量的存储器或逻辑器件纳入到芯片上，由此赋予产品的制造增加的容量。然而，对不断增加的容量的推动也不是一点问题也没有的。优化每个器件性能的必要性变得越来越显著。
在集成电路的制造中，多栅极晶体管(诸如三栅极晶体管)随着器件尺寸持续按比例缩小已变得更加普遍。在传统工艺中，通常在体硅衬底或绝缘体上硅衬底上制造三栅极晶体管。在一些实例中，由于其较低的成本和与现有的高产率体硅衬底基础设施的兼容性而优选体硅衬底。
然而，缩放多栅极晶体管并非没有后果。随着微电子电路的这些基本构建块的尺寸减小和随着在给定的区域制造的基本构建块的绝对数量增加，对用于制造这些构建块的半导体工艺的约束成为压倒性的。
附图说明
图1A-1I示出了根据本发明的实施例的制造具有掺杂的子鳍片区域的非平面半导体器件的方法中的各个操作的截面图，其中：
图1A示出了具有在其中蚀刻出的鳍片的体硅半导体衬底；
图1B示出了形成于图1A的结构上的P型固态掺杂剂源层；
图1C示出了仅形成于图1B的鳍片的一部分之上的经图案化的掩模；
图1D示出了P型固态掺杂剂源层108的图案化以形成经图案化的P型固态掺杂剂源层；
图1E示出了与图1D的暴露的鳍片和经图案化的P型固态掺杂剂源层共形的隔离缓冲层或阻挡层的形成；
图1F示出了图1E的结构之上形成并平坦化电介质填充层以暴露鳍片的顶面；
图1G示出了专用于NMOS器件制造的鳍片以及阱的掩模和/或逆行(retrograde)注入操作以从暴露的PMOS专用的鳍片形成N型掺杂的鳍片。
图1H示出了电介质填充层、经图案化的P型固态掺杂剂源层和隔离缓冲层或阻挡层的凹入以暴露图1G的鳍片的突出部分；以及
图1I示出了推进(drive-in)退火以提供专用于NMOS器件的鳍片的掺杂的子鳍片区域。
图2A-2I示出了根据本发明的实施例的制造具有掺杂的子鳍片区域的非平面半导体器件的另一方法中的各个操作的截面图，其中：
图2A示出了具有在其中蚀刻出的鳍片的体硅半导体衬底；
图2B示出了形成于图2A的结构上的P型固态掺杂剂源层，以及与P型固态掺杂剂源层共形的隔离缓冲层或阻挡层的形成；
图2C示出了仅形成于图2B的鳍片的一部分之上的经图案化的掩模，以及对隔离缓冲层或阻挡层和P型固态掺杂剂源层的图案化；
图2D示出了N型固态掺杂剂源层的形成，N型固态掺杂剂源层形成于图2C的暴露的鳍片和经图案化的隔离缓冲层或阻挡层和经图案化的P型固态掺杂剂源层上；
图2E示出了仅形成于图2D的鳍片的一部分之上的经图案化的掩模，以及对N型固态掺杂剂源层的图案化；
图2F示出了与N型固态掺杂剂源层共形的隔离缓冲层或阻挡层的形成；
图2G示出了在图2F的结构之上的电介质填充层的形成；
图2H示出了电介质填充层、经图案化的P型固态掺杂剂源层、经图案化的N型固态掺杂剂源层和隔离缓冲层或阻挡层的平坦化和凹入以暴露图2G的鳍片的突出部分；以及
图2I示出了推进退火以提供专用于NMOS和PMOS器件两者的鳍片的掺杂的子鳍片区域。
图3A示出了根据本发明的实施例的具有鳍片的非平面半导体器件的截面图，鳍片具有掺杂的子鳍片区域。
图3B示出了根据本发明的实施例的沿着图2A的半导体器件的a-a'轴呈现的平面图。
图4A是根据本发明的实施例的表明了到子鳍片区域的硼掺杂剂限制的模拟的2D等高线图。
图4B是根据本发明的实施例的表明了到子鳍片区域的磷掺杂剂界限的模拟的2D等高线图。
图5是根据本发明的实施例的表明了掺杂剂从掺杂的隔离层扩散到硅衬底中的测得的1D SIMS掺杂剂分布。
图6示出了根据本发明的一个实现的计算设备。
具体实施方式
描述了具有掺杂的子鳍片区域的非平面半导体器件和制造具有掺杂的子鳍片区域的非平面半导体器件的方法。在以下的描述中，阐述了很多具体细节，诸如具体集成和材料体系，以提供对本发明实施例的透彻理解。将对本领域技术人员明显的是，没有这些具体细节也可实践本发明的实施例。在其它实例中，公知的特征(例如集成电路设计布局)不被详细描述以免不必要地混淆本发明的实施例。此外，要理解，附图中示出的各实施例是说明性表示并且不一定按比例绘出。
本文所描述的一个或多个实施例致力于用于例如通过三栅极掺杂的玻璃子鳍片外扩散来选择性掺杂在体硅晶片上制造的三栅极或FinFET晶体管的子鳍片区域的工艺。例如，本文描述了用于选择性地掺杂三栅极或FinFET晶体管的子鳍片区域以在保持鳍片低掺杂的同时减少子鳍片泄漏。在从鳍片侧壁凹入之后，将固态掺杂源(例如，p-型和n-型掺杂的氧化物，氮化物或碳化物)纳入到晶体管工艺流程中，在保持鳍片主体相对未掺杂的同时提供到子鳍片区域中的阱掺杂。此外，在实施例中，本文所描述的一个或多个方法允许块状鳍片的有源部分的底部与有源部分和剩余块体部分(例如，在栅控区域以下的部分)之间的掺杂边界的自对准。
更一般地，可期望将体硅用于鳍片或三栅极。然而，担心在器件的有源硅鳍片部分(例如，栅控区域或HSi)之下的区域(子鳍片)处于减弱的或没有栅极控制。同样地，如果源极或漏极区域在HSi点处或以下，则泄漏路径可存在于整个子鳍片区域。根据本发明的实施例，为了解决上述问题，通过子鳍片掺杂提供充分的掺杂，而不必向鳍片的HSi部分提供相同等级的掺杂。
实施例可包括如下特征或考量中的一个或多个：(1)具有高掺杂子鳍片区域的低掺杂鳍片；(2)使用硼掺杂氧化物(例如，BSG)作为NMOS子鳍片区域的掺杂剂源；(3)使用磷掺杂氧化物(例如，PSG)或砷掺杂氧化物(例如，AsSG)作为PMOS子鳍片区域的掺杂剂源；(4)低掺杂的NMOS鳍片/BSG掺杂的子鳍片加上标准注入的PMOS鳍片(例如，包含图案化工艺以从PMOS结构去除硼掺杂氧化物，而随后通过硼掺杂层提供NMOS阱掺杂，以及通过传统注入工艺实现PMOS阱掺杂)；(5)低掺杂的PMOS鳍片PSG或AsSG掺杂的子鳍片加上标准注入的NMOS鳍片(例如，包含图案化工艺以从NMOS结构去除磷或砷掺杂氧化物，而随后通过磷或砷掺杂层提供PMOS阱掺杂，以及通过传统的注入工艺实现NMOS阱掺杂)；(6)通过BSG/(PSG或AsSG)掺杂的子鳍片的集成在相同的晶片上形成低掺杂的PMOS和NMOS鳍片(例如，包括图案化工艺以集成通过BSG掺杂剂外扩散形成的NMOS子鳍片区域和通过在相同晶片上的PSG或AsSG掺杂剂外扩散形成的PMOS子鳍片区域)。本文所描述的工艺可通过NMOS和PMOS器件两者中的高子鳍片掺杂实现低掺杂的NMOS和PMOS鳍片制造。可以理解，代替BSG、PSG或AsSG，更具体地，N型或P型固态掺杂剂层分别是其中包括N型或P型掺杂剂的电介质层，诸如，但不限于，N型或P型掺杂的氧化物、氮化物或碳化物层。
为了提供情境，用于解决上述问题的传统方法都涉及阱注入操作的使用，其中子鳍片区域被重掺杂(例如，远大于2E18/cm3)，从而切断子鳍片泄漏但也引起鳍片中的大量掺杂。光晕注入的添加进一步增加了鳍片掺杂，使得以高水平(例如，大于约1E18/cm3)掺杂线鳍片的端部。相反，本文所描述的一个或多个实施例提供鳍片中的低掺杂，由于通过改善载流子迁移实现较高的电流驱动，因此鳍片中的低掺杂是有益的，相反通过高掺杂的沟道器件的电离杂质散射降低载流子迁移。而且，由于阈值电压(Vt)的随机变化直接与掺杂密度的平方根成比例，因此低掺杂器件还具有降低Vt的随机失配的优点。这允许产品在较低电压下进行操作而没有功能故障。同时，在鳍片正下方的区域(即，子鳍片)必须被高掺杂以防止子鳍片源极-漏极泄漏。用于向子鳍片区域提供该掺杂的传统注入步骤还大量掺杂鳍片区域，从而不可能同时实现低掺杂的鳍片并抑制子鳍片泄漏。
如以下更彻底所描述的，本文所描述的一个或多个实施例可包括使用在继鳍片蚀刻之后的鳍片上的固态源掺杂层(例如，硼掺杂氧化物)。随后，在沟槽填充和抛光之后，使掺杂层与沟槽填充材料一起凹入以限定器件的鳍片高度(Hsi)。该操作从在Hsi之上的鳍片侧壁上去除掺杂层。因此，掺杂层仅沿着子鳍片区域中的鳍片侧壁存在，由此确保对掺杂位置的精确控制。在推进退火(drive-in)之后，高掺杂被限制于子鳍片区域，从而迅速过渡至在His之上的鳍片的相邻区域(其形成晶体管的沟道区域)中的低掺杂。一个或多个优点或实现包括：(1)使用固体源掺杂层；(2)图案化以从相反极性器件去除掺杂层；(3)在一个操作中使沟槽材料和掺杂层凹入的蚀刻操作；(4)改善的晶体管电流驱动和改善的随机Vt失配；(5)从器件流程完全去除阱注入的可能性(在这种情况下，固态掺杂的使用提供跨晶体管隔离，因此单独的阱形成可不再是必要的)。
在第一示例中，图1A-1I示出了根据本发明的实施例制造具有掺杂的子鳍片区域的非平面半导体器件的方法中的各个操作的截面图。在一个具体实施例中，第一示例性工艺流程可被描述为硼硅酸盐玻璃(BSG)NMOS和注入的PMOS制造方案。
参照图1A，提供具有在其中蚀刻出的鳍片102的块状半导体衬底100(诸如，块状单晶硅衬底)。在实施例中，在块状衬底100中直接形成鳍片，并且该鳍片被形成与块状衬底100连续。可能存在从鳍片102的制造中残存的产物(Artifacts)。例如，如图1A所描绘的，硬掩模层104(诸如氮化硅硬掩模层)和衬垫氧化物层106(诸如，二氧化硅层)保留在鳍片102顶上。在一个实施例中，在该阶段处，块状衬底100未被掺杂或轻掺杂，且因此鳍片102未被掺杂或轻掺杂。例如，在特定实施例中，块状衬底100具有的硼掺杂剂杂质原子的浓度小于约1E17原子/cm3，且因此鳍片102具有的硼掺杂剂杂质原子的浓度小于约1E17原子/cm3。
参照图1B，在图1A的结构上形成P型固态掺杂剂源层108。在一个实施例中，P型固态掺杂剂源层108是其中包含P型掺杂剂(诸如，但不限于，P型掺杂的氧化物、氮化物或碳化物层)的电介质层。在具体这个实施例中，P型固态掺杂剂源层108是硼硅酸盐玻璃层。可通过适合于在鳍片102上提供共形层的工艺形成P型固态掺杂剂源层108。例如，在一个实施例中，通过化学气相沉积(CVD)或其他沉积工艺(例如，ALD、PECVD、PVD、HDP辅助的CVD、低温CVD)形成P型固态掺杂剂源层108作为图1A的整个结构之上的共形层。在特定实施例中，P型固态掺杂剂源层108是具有约在0.1–10重量％范围内的硼浓度的BSG层。在另一实施例中，可在P型固态掺杂剂源层108上形成覆盖层作为原位形成的覆盖层，以在随后暴露至环境条件期间保护P型固态掺杂剂源层108。在一个此类实施例中，覆盖层是氮化物、碳化物或氧化铝(Al2O3)覆盖层。可以理解，可在与用于P型固态掺杂剂源层108的相同的图案化操作(如果有的话)中图案化覆盖层。
参照图1C，仅在鳍片102的一部分之上形成经图案化的掩模。如将关于随后处理操作所描述的，该掩模操作允许NMOS器件的鳍片和PMOS器件的鳍片之间的区别。在一个实施例中，该掩模由拓扑(topographic)掩模部分110和抗反射涂层(ARC)层112构成。在特定此类实施例中，拓扑掩模部分110是碳硬掩模(CHM)层，而抗反射涂覆层是硅ARC层。可采用传统光刻和蚀刻工艺技术来图案化拓扑掩模部分110和ARC层112。
参照图1D，从工艺流程上的该点指示适合于NMOS或PMOS器件的鳍片102的指定。具体参照图1D，例如通过等离子体、蒸气或湿法蚀刻工艺来图案化P型固态掺杂剂源层108，以形成经图案化的P型固态掺杂剂源层108'。还描述了抗反射涂层112的去除，该去除也可利用等离子体、蒸气或湿法蚀刻来执行。可在相同或不同的处理操作中执行P型固态掺杂剂源层108的图案化和抗反射涂层层112的去除。
参照图1E，去除拓扑掩模部分110，该去除可利用等离子体、蒸气或湿法蚀刻来执行。可在与抗反射涂层层112的去除相同的工艺操作、或在随后的工艺操作中执行拓扑掩模部分110的去除。如图1E所描述的，形成与暴露的鳍片102和经图案化的P型固态掺杂剂源层108'共形的隔离缓冲层或阻挡层114(诸如，隔离氮化物层)，例如以覆盖经图案化的P型固态掺杂剂源层108'。可通过适合于在暴露的鳍片102和经图案化的P型固态掺杂剂源层108'上提供共形层的工艺来形成隔离缓冲层或阻挡层114。例如，在一个实施例中，通过化学气相沉积(CVD)工艺或其他沉积工艺(例如，ALD、PECVD、PVD、HDP辅助的CVD、低温CVD)形成隔离缓冲层或阻挡层114。
参照图1F，在图1E的结构之上形成电介质填充层116，并随后平坦化该电介质填充层116以暴露鳍片102的顶面(例如，暴露专用于NMOS和PMOS两者的鳍片102)。在一个实施例中，电介质填充层116由二氧化硅构成，诸如用于浅沟槽隔离制造工艺中。可通过化学气相沉积(CVD)或其他沉积工艺(例如，ALD、PECVD、PVD、HDP辅助的CVD、低温CVD)来沉积电介质填充层116，并且可通过化学机械抛光(CMP)技术来平坦化电介质填充层116。平坦化还从鳍片102的顶部去除经图案化的P型固态掺杂剂源层108'和隔离缓冲层或阻挡层114的部分。如图1F所描绘的，在CMP工艺期间可去除来自鳍片图案化的任何产物(artifacts)(诸如硬掩模层104和衬垫氧化物层106)以暴露鳍片102。在替代实施例中，可将硬掩模或其他电介质层保持在鳍片的顶部上以消除或降低来自鳍片的顶部的栅极控制(例如，如在双栅极器件中相对于在三栅极器件中)。
参照图1G，通过掩模层118掩模专用于NMOS器件制造的鳍片102。在一个实施例中，掩模层118由本领域已知的光致抗蚀剂层构成，并且可通过传统光刻和显影工艺图案化。在特定实施例中，在显影光致抗蚀剂层时去除暴露至光源的光致抗蚀剂层的部分。因此，经图案化的光致抗蚀剂层由正光致抗蚀剂材料构成。在具体实施例中，光致抗蚀剂层由正光致抗蚀剂构成，正光致抗蚀剂诸如但不限于248nm抗蚀剂、193nm抗蚀剂、157nm抗蚀剂、极紫外线(EUV)抗蚀剂、电子束压印层、或具有重氮萘醌光敏剂的酚醛树脂基体。在另一特定实施例中，在显影光致抗蚀剂层时保留暴露至光源的光致抗蚀剂层的部分。因此，光致抗蚀剂层由负光致抗蚀剂材料构成。在具体实施例中，光致抗蚀剂层由负光致抗蚀剂材料构成，负光致抗蚀剂材料诸如但不限于由聚顺式异戊二烯(poly-cis-isoprene)或聚基肉桂酸乙烯酯(poly-vinyl-cinnamate)组成。
此外，再次参照图1G，执行阱和/或逆行注入操作120以从暴露的PMOS专用的鳍片形成N型掺杂的鳍片122。暴露的鳍片的掺杂可引起块状衬底部分100内的掺杂，其中相邻的鳍片122共享块状衬底100中的共同的掺杂区域122'。在一个实施例中，N型掺杂的鳍片122、和共同的掺杂区域122'(如果存在的话)被掺杂成包括具有2E18原子/cm3或更大的总浓度的磷和/或砷N型掺杂剂。
参照图1H，使电介质填充层116凹入以暴露鳍片102和122的突出部分。此外，如图1H所描绘的，使经图案化的P型固态掺杂剂源层108'、和隔离缓冲层或阻挡层114(如果存在的话)凹入至与电介质填充层116大约相同的水平。可通过等离子体、蒸汽、或湿法蚀刻工艺执行这些层的凹入。在一个实施例中，使用对硅鳍片选择性的干法蚀刻工艺，干法蚀刻工艺基于从气体生成的等离子体，气体诸如但不限于通常具有在30-100毫托范围内的压力和50-1000瓦的等离子偏压的NF3、CHF3、C4F8、HBr和O2。在实施例中，以大约1：1选择性同时使电介质填充层116和经图案化的P型固态掺杂剂源层108'凹入。在另一实施例中，随后使电介质填充层116和经图案化的P型固态掺杂剂源层108'凹入。
参照图1I，执行推进退火以提供专用于NMOS器件的鳍片的掺杂的子鳍片区域。更具体地，在加热时，来自经图案化的P型固态掺杂剂源层108'的掺杂剂(诸如，硼掺杂剂原子)被扩散至子鳍片区域(在凹入的电介质填充层116之下的那些区域)中以形成P型掺杂的子鳍片区域124。该扩散还可引起块状衬底部分100内的掺杂，其中相邻的鳍片102共享块状衬底100中的共同的掺杂区域124'。以这种方式，NMOS器件的鳍片102的突出部分(例如，突出部分102')保持未掺杂或轻掺杂，例如，基本保持关于图1A所描述的原始块状衬底100和鳍片102的掺杂分布。作为结果，在突出部分102'和P型掺杂的子鳍片区域124之间存在界面126。在一个此类实施例中，界面126表示掺杂浓度台阶或快速梯度变化，其中P型掺杂的子鳍片区域124具有2E18原子/cm3或更大的总掺杂浓度，而突出部分102'具有显著小于2E18原子/cm3(例如，大约5E17原子/cm3或更小)的总掺杂浓度。过渡区域可相对突变(abrupt)，如以下关于图4A和4B更详细描述的。
再次参照图1I，跨整个子鳍片区域掺杂P型掺杂的子鳍片区域124。在一个此类实施例中，每个鳍片大约10纳米宽，并且图1G的掺杂剂推进退火工艺仅要求来自经图案化的P型固态掺杂剂源层108'的每一侧的掺杂剂的5纳米推进。在实施例中，在大约在800-1050摄氏度范围内的温度下执行推进操作。
一般而言，再次参照图1A-1I，在实施例中，硼硅酸盐玻璃(BSG)的掺杂层用于掺杂NMOS器件的子鳍片区域。在鳍片蚀刻之后在鳍片上沉积BSG的层。图案化晶片使得从PMOS区域去除BSG。可沉积阻挡或势垒层以在BSG和沟槽填充(电介质16)材料之间形成势垒，由此允许硼从BSG薄膜至硅子鳍片中的稳健的内扩散。在沟槽填充和抛光之后，采用标准阱注入掺杂PMOS鳍片。沟槽填充凹入操作从NMOS鳍片上的鳍片突出部去除BSG。最后，推进退火操作将硼掺杂推进到子鳍片中，同时使鳍片的突出部分不显著掺杂。可以理解，在另一实施例中，可保留关于图1A-1I描述的导电类型，例如，对于P型的N型，反之亦然。
在另一方面中，固态掺杂源可用于掺杂用于NMOS和PMOS器件制造两者的子鳍片区域。因此，在第二示例中，图2A-2I示出了根据本发明的实施例的制造具有掺杂的子鳍片区域的非平面半导体器件的另一方法中的各个操作的截面图。在一个具体实施例中，第二示例性工艺流程可被描述为硼硅酸盐玻璃(BSG)NMOS和磷硅酸盐玻璃(PSG)或砷硅酸盐玻璃(AsSG)PMOS制造方案。
参照图2A，提供具有在其中蚀刻出的鳍片202的块状半导体衬底200(诸如，块状单晶硅衬底)。在实施例中，鳍片在块状衬底200中直接被形成，并且照此与块状衬底200连续地被形成。如图2A所描绘的，在该阶段处可已经去除了从鳍片202的制造残存的产物(例如，氮化硅硬掩模层和下面的衬垫氧化层)。替代地，如关于图1A所描述的，硬掩模层(诸如氮化硅硬掩模层)和衬垫氧化层(例如二氧化硅层)可保留在鳍片顶上。在一个实施例中，在该阶段处，块状衬底200未被掺杂或轻掺杂，且因此鳍片202未被掺杂或轻掺杂。例如，在特定实施例中，块状衬底200，且因此鳍片202，具有的硼掺杂剂杂质原子的浓度小于约5E17原子/cm3。
参照图2B，在图2A的结构上形成P型固态掺杂剂源层208。在一个实施例中，P型固态掺杂剂源层208是其中包含P型掺杂剂的电介质层，该电介质层诸如但不限于P型掺杂的氧化物、氮化物或碳化物层。在具体这个实施例中，P型固态掺杂剂源层208是硼硅酸盐玻璃层。可通过适合于在鳍片202上提供共形层的工艺形成P型固态掺杂剂源层208。例如，在一个实施例中，通过化学气相沉积(CVD)或其他沉积工艺(例如，ALD、PECVD、PVD、HDP辅助的CVD、低温CVD)形成P型固态掺杂剂源层208，作为图2A的整个结构之上的共形层。在特定实施例中，P型固态掺杂剂源层208是具有约在0.1–10重量％范围内的硼浓度的BSG层。在另一实施例中，可在P型固态掺杂剂源层208上形成覆盖层作为原位形成的覆盖层，以在随后暴露至环境条件期间保护P型固态掺杂剂源层208。在一个此类实施例中，覆盖层是氮化物、碳化物或氧化铝(Al2O3)覆盖层。可以理解，可在与用于P型固态掺杂剂源层208的相同的图案化操作(如果有的话)中图案化覆盖层。
再次参照图2B，形成与P型固态掺杂剂源层208共形的隔离缓冲层或阻挡层209(诸如，隔离氮化物层)，例如以覆盖经图案化的P型固态掺杂剂源层208'。可通过适合于在P型固态掺杂剂源层208上提供共形层的工艺来形成隔离缓冲层或阻挡层209。例如，在一个实施例中，通过化学气相沉积(CVD)工艺或其他沉积工艺(例如，ALD、PECVD、PVD、HDP辅助的CVD、低温CVD)形成隔离缓冲层或阻挡层209。
参照图2C，从工艺流程上的该点指示适合于NMOS或PMOS器件的鳍片202的指定。具体参照图2C，仅在鳍片202的一部分之上形成经图案化的掩模。如将与随后处理操作相关地描述的，该掩模操作允许NMOS器件的鳍片和PMOS器件的鳍片之间的区分。在一个实施例中，该掩模由拓扑(topographic)掩模部分210和可能的抗反射涂层(ARC)层(未示出)构成。在特定此类实施例中，拓扑掩模部分210是碳硬掩模(CHM)层以及抗反射涂覆层是硅ARC层。可采用传统光刻和蚀刻工艺技术来图案化拓扑掩模部分210和ARC层。再次参照图2C，例如通过等离子体、蒸汽或湿法蚀刻工艺图案化隔离缓冲层或阻挡层209、P型固态掺杂剂源层208，以分别形成图案化的隔离缓冲层或阻挡层209'和图案化的P型固态掺杂剂源层208'。
参照图2D，去除拓扑掩模部分210，该去除可利用等离子体、蒸气或湿法蚀刻来执行。如图2D所描绘的，形成与暴露的鳍片共形且与图案化的隔离缓冲层或阻挡层209'和图案化的P型固态掺杂剂源层208'共形的N型固态掺杂剂源层212。在一个实施例中，N型固态掺杂剂源层212是其中包含N型掺杂剂的电介质层，该电介质层诸如，但不限于，N型掺杂的氧化物、氮化物或碳化物层。在具体这个实施例中，N型固态掺杂剂源层212是磷硅酸盐玻璃层或砷硅酸盐玻璃层。可通过适合于在暴露的鳍片和图案化的隔离缓冲层或阻挡层209'和图案化的P型固态掺杂剂源层208'上提供共形层的工艺形成N型固态掺杂剂源层212。例如，在一个实施例中，通过化学气相沉积(CVD)或其他沉积工艺(例如，ALD、PECVD、PVD、HDP辅助的CVD、低温CVD)形成N型固态掺杂剂源层212作为图2C的整个结构(已从该结构去除210)之上的共形层。在特定实施例中，N型固态掺杂剂源层212是分别具有约在0.1–10重量％范围内的硼、砷浓度的PSG层或AsSG层。在另一实施例中，可在N型固态掺杂剂源层212上形成覆盖层作为原位形成的覆盖层，以在随后暴露至环境条件期间保护N型固态掺杂剂源层212。在一个此类实施例中，覆盖层是氮化物、碳化物或氧化铝(Al2O3)覆盖层。可以理解，可在与用于N型固态掺杂剂源层212的相同的图案化操作(如果有的话)中图案化覆盖层。
参照图2E，仅在鳍片的一部分之上形成经图案化的掩模。如将关于随后处理操作所描述的，该掩模操作进一步允许NMOS器件的鳍片和PMOS器件的鳍片之间的区分。在一个实施例中，该掩模由拓扑(topographic)掩模部分214和可能的抗反射涂层(ARC)层112(未示出)构成。在特定此类实施例中，拓扑掩模部分214是碳硬掩模(CHM)层以及抗反射涂覆层是硅ARC层。可采用传统光刻和蚀刻工艺技术来图案化拓扑掩模部分214和ARC层。再次参照图2E，例如通过等离子体、蒸气或湿法蚀刻工艺来图案化N型固态掺杂剂源层212，以形成经图案化的N型固态掺杂剂源层212'。
在替代实施例中，从工艺流程消除关于图2E所描述的掩模操作，从而减少所需的掩模操作的总数。在一个此类实施例中，接着，N型固态掺杂剂源层212不被图案化并且保留在NMOS和PMOS位置两者中。经图案化的隔离缓冲层或阻挡层209'抑制来自该非图案化的N型固态掺杂剂源层212的掺杂剂进入其中经图案化的P型固态掺杂剂源层208'作为掺杂源的子鳍片区域。
参照图2F，去除拓扑掩模部分214，该去除可利用等离子体、蒸气或湿法蚀刻工艺来执行。如图2F所描述的，形成与经图案化的N型固态掺杂剂源层212'和经图案化的隔离缓冲层或阻挡层209'共形的隔离缓冲层或阻挡层215(诸如，隔离氮化物层)，例如以覆盖经图案化的N型固态掺杂剂源层212'。通过适合于提供共形层的工艺形成隔离缓冲层或阻挡层215。例如，在一个实施例中，通过化学气相沉积(CVD)工艺或其他沉积工艺(例如，ALD、PECVD、PVD、HDP辅助的CVD、低温CVD)形成绝缘缓冲层或阻挡层215。无论N型固态掺杂剂源层212是否被图案化，都可沉积隔离缓冲层或阻挡层215。
参照图2G，在图2F的结构之上形成电介质填充层216。在一个实施例中，电介质填充层216由二氧化硅构成，诸如用于浅沟槽隔离制造中。可通过化学气相沉积(CVD)或其他沉积工艺(例如，ALD、PECVD、PVD、HDP辅助的CVD、低温CVD)来沉积电介质填充层216。
参照图2H，随后平坦化电介质填充层216以暴露鳍片202的顶面(例如，暴露专用于NMOS和PMOS两者的鳍片202)。可通过化学机械抛光(CMP)技术平坦化电介质填充层216。该平坦化还从鳍片202的顶部去除经图案化的P型固态掺杂剂源层208'、经图案化的N型固态掺杂剂源层212'、和隔离缓冲层或阻挡层209'和215(如果存在的话)的部分。在替代实施例中，硬掩模或其他电介质层可被保持在鳍片的顶部上以消除或降低来自鳍片的顶部的栅极控制(例如，如在双栅极器件相对于三栅极器件中)。
参照图2H，使电介质填充层216凹入以暴露鳍片202的突出部分。此外，如图2H所描绘的，使经图案化的P型固态掺杂剂源层208'、经图案化的N型固态掺杂剂源层212'、和隔离缓冲层或阻挡层209'和215(如果存在的话)凹入至与电介质填充层216大约相同的水平。可通过等离子体、蒸汽、或湿法蚀刻工艺执行这些层的凹入。在一个实施例中，使用对硅鳍片选择性的干法蚀刻工艺，干法蚀刻工艺基于从气体生成的等离子体，气体诸如，但不限于，通常具有在30-100毫托范围内的压力和50-1000瓦的等离子偏压的NF3、CHF3、C4F8、HBr和O2。
参照图2I，执行推进退火以提供专用于NMOS和PMOS器件两者的鳍片的掺杂的子鳍片区域。更具体地，在加热时，来自经图案化的P型固态掺杂剂源层208'的掺杂剂(诸如，硼掺杂剂原子)被扩散至子鳍片区域(在凹入的电介质填充层216之下的那些区域)中以形成P型掺杂的子鳍片区域222。该扩散还可引起块状衬底部分200内的掺杂，其中相邻的鳍片202'共享块状衬底200中的共同的掺杂区域222'。以这种方式，NMOS器件的鳍片202'的突出部分保持未掺杂或轻掺杂，例如，基本保持关于图2A所描述的原始块状衬底200和鳍片102的掺杂分布。作为结果，在突出部分202'和P型掺杂的子区域222之间存在界面223。在一个此类实施例中，界面223表示掺杂浓度台阶或快速梯度变化，其中P型掺杂的子鳍片区域222具有2E18原子/cm3或更大的总掺杂浓度，而突出部分202'具有显著小于2E18原子/cm3(例如，大约5E17原子/cm3或更小)的总掺杂浓度。过渡区域可相对突变(abrupt)，如以下关于图4A和4B更详细描述的。
更具体地，在加热时，来自经图案化的N型固态掺杂剂源层212'的掺杂剂(诸如，硼掺杂剂原子)被扩散至子鳍片区域(在凹入的电介质填充层216之下的那些区域)中以形成N型掺杂的子鳍片区域224。该扩散还可引起块状衬底部分200内的掺杂，其中相邻的鳍片202'共享块状衬底200中的共同的掺杂区域224'。以这种方式，PMOS器件的鳍片202"的突出部分保持未掺杂或轻掺杂，例如，基本保持关于图2A所描述的原始块状衬底200和鳍片202的掺杂分布。作为结果，在突出部分222"和N型掺杂的子区域224之间存在界面226。在一个此类实施例中，界面226表示掺杂浓度台阶或快速梯度变化，其中N型掺杂的子鳍片区域224具有2E18原子/cm3或更大的总掺杂浓度，而突出部分222"具有显著小于2E18原子/cm3(例如，大约5E17原子/cm3或更小)的总掺杂浓度。过渡区域可相对突变(abrupt)，如以下关于图4A和4B更详细描述的。
再次参照图2I，跨相应整个子鳍片区域地掺杂P型掺杂的子鳍片区域222和N型掺杂的子鳍片区域224。在一个此类实施例中，每个鳍片大约10纳米宽，并且图2G的掺杂剂推进退火工艺仅要求来自各自经图案化的P型固态掺杂剂源层208'或经图案化的N型固态掺杂剂源层212'的每一侧的掺杂剂的5纳米推进。在实施例中，在大约在800-1050摄氏度范围内的温度下执行推进操作。
一般而言，再次参照图2A-2I，在实施例中，硼硅酸盐玻璃(BSG)被实现用于NMOS鳍片掺杂，而磷硅酸盐(PSG)或砷硅玻璃(AsSG)层被实现用于PMOS鳍片掺杂。可以理解，在另一实施例中，可保留关于图2A-2I所描述的导电类型，例如，对于P型的N型，反之亦然。
可以理解，由上述示例性处理方案产生的结构(例如，来自图1I和2I的结构)可以相同或类似的形式用于随后的处理操作以完成器件制造，诸如PMOS和NMOS器件制造。作为完成的器件的示例，图3A和3B分别示出了根据本发明的实施例的具有鳍片的非平面半导体器件的截面图和(沿着截面图的a-a'轴呈现的)平面图，其中鳍片具有掺杂的子鳍片区域。
参照图3A，半导体结构和器件300包括从衬底302形成的并且在隔离区域306内的非平面有源区域(例如，包括突出的鳍片部分304和子鳍片区域305)。在非平面有源区域的突出部分304之上以及在隔离区域306的一部分之上设置栅极线308。如所示的，栅极线308包括栅电极350和栅极电介质层352。在一个实施例中，栅极线308可包括电介质覆盖层354。还可从该透视图看到栅极接触314、和上覆栅极接触通孔316以及上覆金属互连360，它们都被设置在层间电介质堆叠或层370中。还可从图3A的透视图看出，在一个实施例中，栅极接触314设置在隔离区域306之上，但不设置在非平面有源区域之上。如图3A中还描绘的，在突出的鳍片部分304的掺杂分布和子鳍片区域305之间存在界面380。界面380可以是相对突变的过渡区域，如以下关于图4A和4B更详细描述的。
参照图3B，栅极线308被示为设置在突出的鳍片部分304之上。可从该透视图看到突出的鳍片部分304的源极和漏极区域304A和304B。在一个实施例中，源极和漏极区域304A和304B是突出的鳍片区域304的原始材料的掺杂部分。在另一实施例中，突出的鳍片部分304的材料被去除并且例如通过外延沉积由另一半导体材料代替。在任一情况下，源极和漏极区域304A和304B可延伸到电介质层306的高度之下，即，进入子鳍片区域305中。根据本发明的实施例，更重掺杂的子鳍片区域(即，在界面380之下的鳍片的掺杂部分)通过块状半导体鳍片的该部分抑制源极到漏极泄漏。
在实施例中，半导体结构或器件300是非平面器件，诸如但不限于鳍片式FET或三栅极器件。在这种实施例中，对应的半导体沟道区域由三维体构成或在三维体中形成。在一个此类实施例中，栅极线308的栅电极堆叠围绕三维体的至少顶面和至少一对侧壁。
衬底302可由可承受制造工艺并且其中电荷可迁移的半导体材料构成。在实施例中，衬底302是块状衬底，其由采用电荷载体掺杂的结晶硅、硅/锗或锗层以形成有源区域304，电荷载体诸如，但不限于，磷、砷、硼或它们的组合。在一个实施例中，块状衬底302中的硅原子的浓度大于97％。在另一实施例中，块状衬底302由在不同的结晶衬底顶上生长的外延层构成，例如，在硼掺杂的块状单晶硅衬底顶上生长的硅外延层。块状衬底302可替代地由III-V族材料构成。在实施例中，块状衬底302由III-V族材料构成，III-V族材料诸如，但不限于，氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓、或它们的组合。在一个实施例中，块状衬底302由III-V族材料构成并且电荷载体掺杂剂杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲原子。
隔离层306可由一材料构成，该材料适合于最终使永久栅极结构的部分与下面的块状衬底电隔离、或有助于永久栅极结构的部分与下面的块状衬底隔离或隔离形成于下面的块状衬底内的有源区域(诸如，隔离鳍片有源区域)。例如，在一个实施例中，隔离区域306由电介质材料构成，电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅、或碳掺杂的氮化硅。
栅极线308可由栅电极堆叠构成，栅电极堆叠包括栅极电介质层352和栅电极层350。在一实施例中，栅电极堆叠的栅电极由金属栅极构成以及栅极电介质层由高K材料构成。例如，在一个实施例中，栅极电介质层由一材料构成，该材料诸如，但不限于，氧化铪、铪氧氮化物、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、铅氧化钽钪(lead scandium tantalum oxide)、铌酸铅锌、或它们的组合。而且，栅极电介质层的部分可包括从衬底302的顶部几层形成的天然氧化物的层。在一实施例中，栅极电介质层由顶部高k部分和下部构成，下部由半导体材料的氧化物构成。在一个实施例中，栅极电介质层由氧化铪的顶部和二氧化硅或氮氧化硅的底部构成。
在一个实施例中，栅电极由金属层构成，金属层诸如，但不限于，金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体实施例中，栅电极由形成于金属功函数设定层之上的非功函数设定填充材料构成。
与栅电极堆叠相关联的间隔(spacer)可由一材料构成，该材料适合于最终使永久栅极结构与相邻的导电接触电绝缘、或有助于使永久栅极结构与相邻的导电接触绝缘。例如，在一个实施例中，间隔由电介质材料构成，电介质材料诸如，但不限于，二氧化硅、氮氧化硅、氮化硅、或碳掺杂的氮化硅。
栅极接触314和上覆栅极接触通孔316可由导电材料构成。在实施例中，接触或通孔中的一个或多个由金属类别构成。金属种类可以是纯金属，诸如钨、镍、或钴，或可以是合金，诸如金属-金属合金或金属-半导体合金(例如，诸如硅化物材料)。
在实施例中(虽然未示出)，提供结构300包括形成基本与现有的栅极图案完全对准的接触图案，同时由于非常精密的重合(registration)预算而消除光刻步骤的使用。在一个此类实施例中，该方法允许使用本质上具有高选择性的湿法蚀刻(例如，相对于传统实现的干法或等离子体蚀刻)以生成接触开口。在一实施例中，通过利用现有的栅极图案结合接触插塞光刻操作来形成接触图案。在一个此类实施例中，该方法能够消除对用于生成传统方法中所使用的接触图案的另外关键的光刻操作的需要。在一实施例中，不单独图案化沟槽接触栅格(grid)，而是在多晶(栅极)线之间形成沟槽接触栅格。例如，在一个此类实施例中，在格栅(gate grating)图案化之后但在格栅切割之前形成沟槽接触栅格。
此外，可通过替代栅极工艺来制造栅极堆叠结构308。在这种方案中，虚设栅极材料(诸如，多晶硅或氮化硅柱材料)可被去除并且用永久栅电极材料代替。在一个此类实施例中，与从前的处理所进行的相反，也在该工艺中形成永久栅极电介质层。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成并通过干法蚀刻工艺去除，该干法蚀刻包括使用SF6。在另一实施例中，虚设栅极由多晶硅或非晶硅构成并通过湿法蚀刻工艺去除，该湿法蚀刻工艺包括使用NH4OH水溶液或四甲基氢氧化铵。在一个实施例中，虚设栅极由氮化硅构成并通过湿法蚀刻去除，该湿法蚀刻包括磷酸水溶液。
在实施例中，本文所描述的一个或多个方法基本设想与虚设和替代接触工艺结合的虚设和替代栅极工艺以实现结构300。在一个此类实施例中，在替代栅极工艺之后执行替代接触工艺，以允许永久栅极堆叠的至少一部分的高温退火。例如，在具体此类实施例中，在大于约600摄氏度的温度下执行(例如在形成栅极电介质层之后的)永久栅极结构的至少一部分的退火。在形成永久接触之前执行该退火。
再次参照图3A，半导体结构或器件300将栅极接触设置在隔离区域之上。这种布置可被视为布局空间的低效使用。然而，在另一实施例中，半导体器件具有接触结构，该接触结构是形成于有源区域之上栅电极的接触部分。一般而言，在(例如，除了)栅极的有源部分之上和在与沟槽接触通孔相同的层中形成栅极接触结构(诸如，通孔)之前，本发明的一个或多个实施例包括首先使用栅极对准的沟槽接触工艺。可实施该工艺以形成用于半导体结构制造(例如，用于集成电路制造)的沟槽接触结构。在一实施例中，沟槽接触图案被形成为与现有栅极图案对准。相反，传统方法通常涉及附加的光刻工艺，结合选择性接触蚀刻使光刻接触图案与现有的栅极图案紧密重合(registration)。例如，传统工艺可包括通过单独图案化接触特征来图案化多晶(栅极)栅格。
如以上所描述的，一个或多个实施例将来自掺杂工艺的掺杂剂限制或基本限制至半导体器件的子鳍片区域。图4A是根据本发明的实施例的表明了到子鳍片区域的硼掺杂剂界限的模拟的2D等高线图400。在另一示例中，图4B是是根据本发明的实施例的表明了到子鳍片区域的磷掺杂剂界限的模拟的2D等高线图402。参照图4A和4B，掺杂浓度的过渡从子鳍片区域迅速下降至突出的鳍片区域。在一个此类实施例中，过渡基本立即具有对于突出部分的每一个的小于5E17原子/cm3的掺杂剂浓度和对于对应的子鳍片区域的大于约2E18原子/cm3的掺杂剂浓度。
此外，如以上还描述的，可掺杂在子鳍片区域之下的衬底部分，以在某种意义上形成阱区域。为了例示从固态掺杂源向下扩散到下面的衬底的概念，图5是根据本发明的实施例的表明了掺杂剂从掺杂的隔离层扩散到硅衬底中的测得的1-D SIMS掺杂剂分布500。
可以理解，并不是需要实践以上所描述的工艺的所有方面才落入本发明的实施例的精神和范围。例如，在一个实施例中，在栅极堆叠的有源部分之上制造栅极接触之前，不需要曾经形成虚设栅极。以上所描述的栅极堆叠可实际是最初形成的永久栅极堆叠。而且，本文所描述的工艺可用于制造一个或多个半导体器件。半导体器件可以是晶体管或类似的器件。例如，在一个实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体(MOS)晶体管、或双极晶体管。而且，在一个实施例中，半导体器件具有三维架构，诸如三栅极器件、独立访问的双栅极器件、或FIN-FET。一个或多个实施例可对在10纳米(10nm)或更小技术节点下制造半导体器件尤其有用。
图6示出了根据本发明的一个实现的计算设备600。计算设备600包含板602。板602可包括多个组件，包括但不限于处理器604和至少一个通信芯片606。处理器604物理且电耦合至板602。在一些实施例中，至少一个通信芯片606还可物理且电耦合至板602。在进一步实现中，通信芯片606可以是处理器604的一部分。
取决于其应用，计算设备600可包括可物理耦合以及电耦合到板602或者可不物理耦合以及不电耦合到板602的其他组件。这些其它组件可包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪存存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、照相机以及大容量存储装置(诸如硬盘驱动器、紧凑盘(CD)、数字多功能盘(DVD)等等)。
通信芯片606实现用于将数据传送至计算设备600和传送来自计算设备600的数据的无线通信。术语“无线”及其衍生词可用于描述通过使用经调制的电磁辐射经由非固态介质来传递数据的电路、设备、系统、方法、技术、通信信道等。尽管在一些实施例中相关联的设备可能不包含任何线，但是该术语并不暗示相关联的设备不包含任何线。通信芯片606可实现多种无线标准或协议中的任一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、EV-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生物以及称为3G、4G、5G以及更高的任何其它无线协议。计算设备600可包括多个通信芯片606。例如，第一通信芯片606可专用于较短程的无线通信，诸如Wi-Fi和蓝牙；第二通信芯片606可专用于较长程的无线通信，如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等。
计算设备600的处理器604包括封装在处理器604内的集成电路管芯。在本发明的实施例的一些实现中，处理器的集成电路管芯包括根据本发明的多个实现而构建的诸如MOS-FET晶体管之类的一个或多个器件。术语“处理器”可表示任何设备或设备的一部分，其处理来自寄存器和/或存储器的电子数据，以将该电子数据转换成可存储于寄存器和/或存储器中的其它电子数据。
通信芯片606也包括封装在通信芯片606中的集成电路管芯。根据本发明的另一实现，通信芯片的集成电路管芯包括一个或多个器件，诸如根据本发明的实现构建的MOS-FET晶体管。
在进一步实现中，容纳在计算设备600中的另一部件可包含集成电路管芯，集成电路管芯包括一个或多个器件，诸如根据本发明的实现构建的MOS-FET晶体管。
在多个实施例中，计算设备600可以是膝上型计算机、上网本、笔记本、超极本、智能手机、平板、个人数字助理(PDA)、超移动PC、移动电话、桌面计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频记录仪。在进一步的实现方案中，计算设备600可以是处理数据的任何其他电子设备。
因此，本发明的实施例包括具有掺杂的子鳍片区域的非平面半导体器件和制造具有掺杂的子鳍片区域的非平面半导体器件的方法。
在实施例中，制造半导体结构的方法包括在半导体衬底之上形成多个半导体鳍片。在半导体衬底之上形成固态掺杂剂源层，固态掺杂剂源层与多个半导体鳍片共形。在固态掺杂剂源层之上形成电介质层。使电介质层和固态掺杂剂源层凹入至在多个半导体鳍片的顶面之下的相同水平，由此暴露在多个半导体鳍片的每一个的子鳍片区域之上的多个半导体鳍片的每一个的突出部分。该方法还包括：将来自固态掺杂剂源层的掺杂剂推进到多个半导体鳍片的每一个的子鳍片区域。
在一个实施例中，形成固态掺杂剂源层包括：形成硼硅酸盐玻璃(BSG)层。
在一个实施例中，形成固态掺杂剂源层包括：形成磷硅酸盐玻璃(PSG)层或砷硅酸盐玻璃(AsSG)层。
在一个实施例中，该方法进一步包括：形成与多个半导体鳍片的每一个的突出部分共形的栅电极，和在栅电极的任一侧上在多个半导体鳍片的每一个的突出部分中形成源极区域和漏极区域。
在一个实施例中，将来自固态掺杂剂源层的掺杂剂推进到多个半导体鳍片的每一个的子鳍片区域中包括：在突出部分的每一个和多个半导体鳍片的每一个的对应的子鳍片区域之间形成掺杂剂浓度界面。
在一个实施例中，在半导体衬底之上形成多个半导体鳍片包括：形成与块状单晶衬底连续的多个单晶硅鳍片。
在一个实施例中，制造半导体结构的方法包括：在半导体衬底之上形成第一和第二多个半导体鳍片。在半导体衬底之上的第一多个半导体鳍片上且与第一多个半导体鳍片共形地形成P型固态掺杂剂源层。在P型固态掺杂剂源层之上形成电介质层。平面化电介质层和P型固态掺杂剂源层以暴露第一和第二多个半导体鳍片的每一个的顶面。将N型掺杂剂注入到第二多个鳍片中，但不注入到第一多个鳍片中。使电介质层和P型固态掺杂剂源层凹入至在第一和第二多个半导体鳍片的每一个的顶面之下的相同水平，由此暴露在第一和第二多个半导体鳍片的每一个的子鳍片区域之上的第一和第二多个半导体鳍片的每一个的突出部分。该方法还包括：将来自P型固态掺杂剂源层的掺杂剂推进到第一多个半导体鳍片的每一个的子鳍片区域中，但不推进到第二多个半导体鳍片的每一个的子鳍片区域中。
在一个实施例中，形成P型固态掺杂剂源层包括：在第一和第二多个半导体鳍片上且与第一和第二多个半导体鳍片共形地形成全局P型固态掺杂剂源层，以及从第二多个半导体鳍片但不从第一多个半导体鳍片去除该全局P型固态掺杂剂源层。
在一个实施例中，该方法进一步包括：在从第二多个半导体鳍片但不从第一多个半导体鳍片去除该全局P型固态掺杂剂源层之后，在P型固态掺杂剂源层上并且与P型固态掺杂剂源层共形地和在第二多个半导体鳍片上并且与第二多个半导体鳍片共形地形成缓冲电介质层。
在一个实施例中，形成P型固态掺杂剂源层包括：形成硼硅酸盐玻璃(BSG)层。
在一个实施例中，该方法进一步包括：形成与第一多个半导体鳍片的每一个的突出部分共形的N型栅电极，形成与第二多个半导体鳍片的每一个的突出部分共形的P型栅电极，和在对应的栅电极的任一侧上在第一和第二多个半导体鳍片的每一个的突出部分中形成源极和漏极区域。
在一个实施例中，将来自P固态掺杂剂源层的掺杂剂推进到第一多个半导体鳍片的每一个的子鳍片区域中包括：在突出部分的每一个和第一多个半导体鳍片的每一个的对应的子鳍片区域之间形成掺杂剂浓度界面。
在一个实施例中，在半导体衬底之上形成第一和第二多个半导体鳍片包括：形成与块状单晶衬底连续的第一和第二多个单晶硅鳍片。
在一个实施例中，制造半导体结构的方法包括：在半导体衬底之上形成第一和第二多个半导体鳍片。在半导体衬底之上、在第一多个半导体鳍片上并且与第一多个半导体鳍片共形地形成P型固态掺杂剂源层。在半导体衬底之上、在第二多个半导体鳍片上并且与第二多个半导体鳍片共形地形成N型固态掺杂剂源层。在P型固态掺杂剂源层之上和在N型固态掺杂剂源层之上形成电介质层。使电介质层、P型固态掺杂剂源层和N型固态掺杂剂源层凹入至在第一和第二多个半导体鳍片的每一个的顶面之下的相同水平，由此暴露在第一和第二多个半导体鳍片的每一个的子鳍片区域之上的第一和第二多个半导体鳍片的每一个的突出部分。该方法还包括：将来自P型固态掺杂剂源层的掺杂剂推进到第一多个半导体鳍片的每一个的子鳍片区域中但不推进到第二多个半导体鳍片的每一个的子鳍片区域中，以及将来自N型固态掺杂剂源层的掺杂剂推进到第二多个半导体鳍片的每一个的子鳍片区域中但不推进到第一多个半导体鳍片的每一个的子鳍片区域中。
在一个实施例中，在相同工艺操作中执行将来自P型固态掺杂剂源层的掺杂剂推进到第一多个半导体鳍片的每一个的子鳍片区域中以及将来自N型固态掺杂剂源层的掺杂剂推进到第二多个半导体鳍片的每一个的子鳍片区域中。
在一个实施例中，形成P型固态掺杂剂源层包括：在第一和第二多个半导体鳍片上且与第一和第二多个半导体鳍片共形地形成全局P型固态掺杂剂源层，以及从第二多个半导体鳍片但不从第一多个半导体鳍片去除该全局P型固态掺杂剂源层。
在一个实施例中，该方法进一步包括：在从第二多个半导体鳍片去除该全局P型固态掺杂剂源层之后，在P型固态掺杂剂源层上并且与P型固态掺杂剂源层共形地形成缓冲电介质层。
在一个实施例中，形成N型固态掺杂剂源层包括：在第二多个半导体鳍片上并且与第二多个半导体鳍片共形地以及在P型固态掺杂剂源层之上形成全局N型固态掺杂剂源层，以及从P型固态掺杂剂源层但不从第二多个半导体鳍片之上去除该全局N型固态掺杂剂源层。
在一个实施例中，该方法进一步包括：在从P型固态掺杂剂源层之上去除该全局N型固态掺杂剂源层之后，在N型固态掺杂剂源层并且与N型固态掺杂剂源层共形地以及在P型固态掺杂剂源层上并且与P型固态掺杂剂源层共形地形成缓冲电介质层。
在一个实施例中，形成P型固态掺杂剂源层包括：形成硼硅酸盐玻璃(BSG)层，以及形成N型固态掺杂剂层包括：形成磷硅酸盐玻璃(PSG)层或砷硅酸盐玻璃(AsSG)层。
在一个实施例中，该方法进一步包括：形成与第一多个半导体鳍片的每一个的突出部分共形的N型栅电极，形成与第二多个半导体鳍片的每一个的突出部分共形的P型栅电极，以及在对应的栅电极的任一侧上在第一和第二多个半导体鳍片的每一个的突出部分中形成源极和漏极区域。
在一个实施例中，将来自P型固态掺杂剂源层的掺杂剂推进到第一多个半导体器件的子鳍片区域中包括：在突出部分的每一个和第一多个半导体鳍片的每一个的对应的子鳍片区域之间形成掺杂剂浓度界面，以及将来自N型固态掺杂剂源层的掺杂剂推进到第二多个半导体鳍片的每一个的子鳍片区域中包括：在突出部分的每一个和第二多个半导体鳍片的每一个的对应子鳍片区域之间形成掺杂剂浓度界面。
在一个实施例中，在半导体衬底上形成第一和第二多个半导体鳍片包括：形成与块状单晶衬底连续的第一和第二多个单晶硅鳍片。
在一实施例中，半导体结构包括：设置在半导体衬底之上的多个半导体鳍片。固态掺杂剂源层设置在半导体衬底之上，与多个半导体鳍片的每一个的子鳍片区域共形但仅到达多个半导体鳍片的顶面之下的水平，从而暴露在多个半导体鳍片的每一个的子鳍片区域之上的多个半导体鳍片的每一个的突出部分。电介质层设置在固态掺杂剂源层之上，电介质层具有大约与在多个半导体鳍片的顶面之下的水平共面的顶面。掺杂剂浓度界面在突出部分的每一个和多个半导体鳍片的每一个的对应的子鳍片区域之间。
在一个实施例中，固态掺杂剂源层是硼硅酸盐玻璃(BSG)层。
在一个实施例中，固态掺杂剂源层是磷硅酸盐玻璃(PSG)层或砷硅酸盐玻璃(AsSG)层。
在一个实施例中，半导体结构进一步包括：栅电极，与多个半导体鳍片的每一个的突出部分共形地设置；以及源极和漏极区域，设置在栅电极的任一侧上在多个半导体鳍片的每一个的突出部分中。
在一个实施例中，设置在半导体衬底之上的多个半导体鳍片是与块状单晶衬底连续的多个单晶硅鳍片。
在一个实施例中，掺杂剂浓度界面是对于突出部分的每一个的小于约5E17原子/cm3和对于多个半导体鳍片的每一个的对应的子鳍片区域的大于约2E18原子/cm3的突变过渡。

Claims (21)

1.一种集成电路结构，包括：
第一鳍片，包括硅，所述第一鳍片具有子鳍片部分和上鳍片部分；
第二鳍片，包括硅，所述第二鳍片具有子鳍片部分和上鳍片部分；
磷硅酸盐玻璃PSG层，所述PSG层直接在所述第一鳍片的子鳍片部分的侧壁上；
硼硅酸盐玻璃BSG层，所述BSG层直接在所述第二鳍片的子鳍片部分的侧壁上，其中所述BSG层的端部与所述PSG层的端部在所述第一鳍片和所述第二鳍片之间的位置接触，其中，所述BSG层的端部是终止端，并且所述PSG层的端部是终止端，并且其中，所述BSG层的终止端和所述PSG层的终止端在大致垂直的界面接触，所述大致垂直的界面在所述BSG层的终止端和所述PSG层的终止端之间；
第一绝缘层，包括氮，所述第一绝缘层直接在所述BSG层上，所述BSG层直接在所述第二鳍片的子鳍片部分的侧壁上；
第二绝缘层，包括氮，所述第二绝缘层直接在所述PSG层上且与所述PSG层共形，所述PSG层直接在所述第一鳍片的子鳍片部分的侧壁上，所述第二绝缘层在所述第一绝缘层之上且与所述第一绝缘层共形，所述第一绝缘层直接在所述BSG层上，所述BSG层直接在所述第二鳍片的子鳍片部分的侧壁上；
电介质填充材料，直接在所述第二绝缘层上，所述第二绝缘层直接在所述PSG层上，所述PSG层直接在所述第一鳍片的子鳍片部分的侧壁上，所述电介质填充材料直接在所述第一绝缘层之上的第二绝缘层上，所述第一绝缘层直接在所述BSG层上，所述BSG层直接在所述第二鳍片的子鳍片部分的侧壁上，其中所述电介质填充材料包括硅和氧；
第一栅电极，在所述第一鳍片的上鳍片部分的侧壁表面上并且侧向地邻近所述第一鳍片的上鳍片部分的侧壁表面，所述第一栅电极在所述电介质填充材料之上；以及
第二栅电极，在所述第二鳍片的上鳍片部分的侧壁表面上并且侧向地邻近所述第二鳍片的上鳍片部分的侧壁表面，所述第二栅电极在所述电介质填充材料之上。
2.如权利要求1所述的集成电路结构，进一步包括：
第一栅极电介质层，在所述第一栅电极和所述第一鳍片的上鳍片部分之间；以及
第二栅极电介质层，在所述第二栅电极和所述第二鳍片的上鳍片部分之间。
3.如权利要求2所述的集成电路结构，其特征在于，所述第一栅极电介质层包括第一高k电介质层，以及其中所述第二栅极电介质层包括第二高k电介质层。
4.如权利要求1所述的集成电路结构，其特征在于，所述第一鳍片的子鳍片部分具有大于2E18原子/cm3的磷浓度。
5.如权利要求1所述的集成电路结构，其特征在于，所述第一鳍片的上鳍片部分具有小于5E17原子/cm3的磷浓度。
6.如权利要求1所述的集成电路结构，其特征在于，所述第一鳍片的子鳍片部分具有大于2E18原子/cm3的磷浓度，以及其中所述第一鳍片的上鳍片部分具有小于5E17原子/cm3的磷浓度。
7.如权利要求1所述的集成电路结构，其特征在于，所述第二鳍片的子鳍片部分具有大于2E18原子/cm3的硼浓度。
8.如权利要求1所述的集成电路结构，其特征在于，所述第二鳍片的上鳍片部分具有小于5E17原子/cm3的硼浓度。
9.如权利要求1所述的集成电路结构，其特征在于，所述第二鳍片的子鳍片部分具有大于2E18原子/cm3的硼浓度，以及其中所述第二鳍片的上鳍片部分具有小于5E17原子/cm3的硼浓度。
10.一种集成电路结构，包括：
第一鳍片，包括硅，所述第一鳍片具有子鳍片部分和上鳍片部分；
第二鳍片，包括硅，所述第二鳍片具有子鳍片部分和上鳍片部分；
N型掺杂剂源层，所述N型掺杂剂源层直接在所述第一鳍片的子鳍片部分的侧壁上；
P型掺杂剂源层，所述P型掺杂剂源层直接在所述第二鳍片的子鳍片部分的侧壁上，其中所述P型掺杂剂源层的端部与所述N型掺杂剂源层的端部在所述第一鳍片和所述第二鳍片之间的位置接触，其中，所述P型掺杂剂源层的端部是终止端，并且所述N型掺杂剂源层的端部是终止端，并且其中，所述P型掺杂剂源层的终止端和所述N型掺杂剂源层的终止端在大致垂直的界面接触，所述大致垂直的界面在所述P型掺杂剂源层的终止端和所述N型掺杂剂源层的终止端之间；
第一绝缘层，包括氮，所述第一绝缘层直接在所述P型掺杂剂源层上，所述P型掺杂剂源层直接在所述第二鳍片的子鳍片部分的侧壁上；
第二绝缘层，包括氮，所述第二绝缘层直接在所述N型掺杂剂源层上且与所述N型掺杂剂源层共形，所述N型掺杂剂源层直接在所述第一鳍片的子鳍片部分的侧壁上，所述第二绝缘层在所述第一绝缘层之上与所述第一绝缘层共形，所述第一绝缘层直接在所述P型掺杂剂源层上，所述P型掺杂剂源层直接在所述第二鳍片的子鳍片部分的侧壁上；
电介质填充材料，直接在所述第二绝缘层上，所述第二绝缘层直接在所述N型掺杂剂源层上，所述N型掺杂剂源层直接在所述第一鳍片的子鳍片部分的侧壁上，所述电介质填充材料直接在所述第一绝缘层之上的第二绝缘层上，所述第一绝缘层直接在所述P型掺杂剂源层上，所述P型掺杂剂源层直接在所述第二鳍片的子鳍片部分的侧壁上，其中所述电介质填充材料包括硅和氧；
第一栅电极，在所述第一鳍片的上鳍片部分的侧壁表面上并且侧向地邻近所述第一鳍片的上鳍片部分的侧壁表面，所述第一栅电极在所述电介质填充材料之上；以及
第二栅电极，在所述第二鳍片的上鳍片部分的侧壁表面上并且侧向地邻近所述第二鳍片的上鳍片部分的侧壁表面，所述第二栅电极在所述电介质填充材料之上。
11.如权利要求10所述的集成电路结构，其特征在于，所述N型掺杂剂源层的掺杂剂为磷。
12.如权利要求10所述的集成电路结构，其特征在于，所述N型掺杂剂源层的掺杂剂为砷。
13.如权利要求10所述的集成电路结构，其特征在于，所述P型掺杂剂源层的掺杂剂为硼。
14.如权利要求10所述的集成电路结构，进一步包括：
第一栅极电介质层，在所述第一栅电极和所述第一鳍片的上鳍片部分之间；以及
第二栅极电介质层，在所述第二栅电极和所述第二鳍片的上鳍片部分之间。
15.如权利要求14所述的集成电路结构，其特征在于，所述第一栅极电介质层包括第一高k电介质层，以及其中所述第二栅极电介质层包括第二高k电介质层。
16.如权利要求10所述的集成电路结构，其特征在于，所述第一鳍片的子鳍片部分具有大于2E18原子/cm3的N型掺杂剂的浓度。
17.如权利要求10所述的集成电路结构，其特征在于，所述第一鳍片的上鳍片部分具有小于5E17原子/cm3的N型掺杂剂的浓度。
18.如权利要求10所述的集成电路结构，其特征在于，所述第一鳍片的子鳍片部分具有大于2E18原子/cm3的N型掺杂剂的浓度，以及其中所述第一鳍片的上鳍片部分具有小于5E17原子/cm3的N型掺杂剂的浓度。
19.如权利要求10所述的集成电路结构，其特征在于，所述第二鳍片的子鳍片部分具有大于2E18原子/cm3的P型掺杂剂的浓度。
20.如权利要求10所述的集成电路结构，其特征在于，所述第二鳍片的上鳍片部分具有小于5E17原子/cm3的P型掺杂剂的浓度。
21.如权利要求10所述的集成电路结构，其特征在于，所述第二鳍片的子鳍片部分具有大于2E18原子/cm3的P型掺杂剂的浓度，以及其中所述第二鳍片的上鳍片部分具有小于5E17原子/cm3的P型掺杂剂的浓度。
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