CN1694262A - 使用finfet技术形成多种器件宽度的方法和结构 - Google Patents

使用finfet技术形成多种器件宽度的方法和结构 Download PDF

Info

Publication number
CN1694262A
CN1694262A CNA2005100058022A CN200510005802A CN1694262A CN 1694262 A CN1694262 A CN 1694262A CN A2005100058022 A CNA2005100058022 A CN A2005100058022A CN 200510005802 A CN200510005802 A CN 200510005802A CN 1694262 A CN1694262 A CN 1694262A
Authority
CN
China
Prior art keywords
fin structure
separate layer
fin
finfet
fins
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100058022A
Other languages
English (en)
Other versions
CN100461451C (zh
Inventor
布伦特·A.·安德森
爱德华·J.·诺瓦克
杰德·H.·兰金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1694262A publication Critical patent/CN1694262A/zh
Application granted granted Critical
Publication of CN100461451C publication Critical patent/CN100461451C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants

Abstract

本发明公开了一种用于生产翅片型场效应晶体管(FinFET)的结构和方法，该晶体管具有在衬底上的埋入氧化物层，位于所述埋入氧化物层上的至少一个第一翅片结构和至少一个第二翅片结构。第一分隔层邻近所述第一翅片结构，第二分隔层邻近所述第二翅片结构。与被第二分隔层覆盖的第二翅片结构的所述部分相比，第二分隔层覆盖第二翅片结构的更大部分。具有较大分隔层的那些翅片将接受较小面积的半导体掺杂，具有较小分隔层的那些翅片将接受较大面积的半导体掺杂。所以，在第一翅片和第二翅片之间存在着由不同尺寸的分隔层造成的掺杂差异。与第一翅片相比，在第一翅片和第二翅片之间的掺杂差异改变了第二翅片的有效宽度。

Description

使用FINFET技术形成 多种器件宽度的方法和结构
技术领域
本发明涉及一种翅片式场效应管(FinFET)结构，尤其涉及一种改进的结构，该结构包括邻近翅片的不同尺寸的分隔层，所述分隔层用于改变翅片的有效宽度。
背景技术
随着平面互补型金属氧化物半导体(CMOS)的线性缩小极限的接近，正在评估替代的器件结构。主要的候选技术之一是FinFET技术，其中使用亚平版印刷技术形成薄的硅翅片或硅棒，从而使栅极位于翅片侧面，当处于接通状态时，完全耗尽翅片中的硅，使其形成高性能器件。Hu等的美国专利US6413802(下称“Hu”)公开了FinFET结构的一个示例，在此通过引用包含其内容。
传统的CMOS设计人员具有使用任何(受设计网格增量的限制)宽度的器件，以及栅极长度的灵活性，以便实现多种性能和功率特性。使用FinFET技术，现有的集成技术仅能实现栅极长度的变化，而不能变化宽度(FinFET的宽度是由翅片的高度确定)。器件设计中的这一限制为将现有设计移植到FinFET技术中，以及设计在设计人员工具箱中的剩余电路带来困难。
目前解决这一限制的工业解决方案已经使用由同一栅极控制的多个平行翅片。这将使所述器件的有效宽度远大于现有的网格限制。此外，很多设计稍大于最小器件，以获得类似于高性能器件的特性，且没有相同的能耗，或对于横跨芯片的线性变化(ACLV)不敏感。1翅片，2翅片，3翅片等的量化使设计稍大小最小部件成为不可能。此外，对于块状FIN集成方案，使翅片与衬底电隔离的方法较困难或昂贵，且没有产生多种器件宽度的手段。
发明内容
本发明涉及将分隔层放置在一些FinFET的下部(使用阻塞掩膜去除/减少不需要的分隔层)，且使用几个可能的掺杂方案，使在所述分隔层后面得到保护的区域非电活性。然后，当栅极在具有分隔层的翅片顶部形成图案时，形成与没有分隔层的翅片宽度不同的器件。对于可以在所述晶片上同时放置多少个不同高度的分隔层没有限制，然而，存在一个最佳的数目，以平衡设计的灵活性和制造成本。
因此，本发明首先提供了一种制造翅片型场效应晶体管(FinFET)结构的方法，该方法开始于在衬底上形成埋入氧化物层(或简单地从硅衬底开始)。接着，本发明形成翅片和邻近所述翅片的绝缘分隔层。所述翅片结构都具有相同的高度。对于翅片，所述电宽度是沿垂直于衬底或埋入氧化物层表面的方向测量的距离。本发明去除了至少某些绝缘分隔层的一部分，从而与被第二绝缘分隔层覆盖的第二翅片结构之部分相比，第一绝缘分隔层覆盖第一翅片结构更大的部分。
在去除了所述绝缘分隔层的一部分之后，本发明掺杂翅片结构，使其形成活性半导体。所述分隔层可包含扩散进所述翅片的相邻部分的掺杂杂质。这些掺杂杂质具有使该区域与所述翅片的其他区域电隔离的作用，且保持由所述分隔层保护的所述翅片部分(下部)为绝缘体。在这一过程中，具有较大分隔层的那些翅片将有较少的区域暴露而成为活性器件；具有较小分隔层的翅片将具有较多的将成为活性器件的暴露翅片。所以，在第一翅片和第二翅片之间存在着由不同尺寸的分隔层造成的掺杂差异。与第一翅片相比，在第一翅片和第二翅片之间的掺杂差异改变了第二翅片的有效宽度。
在形成栅极导体前，本发明在所述翅片结构上和所述绝缘分隔层上形成栅极绝缘体。然后，本发明在所述栅极氧化物上形成至少一个栅极导体。
这种工艺形成翅片型场效应晶体管(FinFET)，该晶体管具有在衬底上的埋入氧化物层，位于所述埋入氧化物层上的至少一个第一翅片结构和至少一个第二翅片结构。第一绝缘分隔层邻近所述第一翅片结构，第二绝缘分隔层邻近所述第二翅片结构。与被所述第二绝缘分隔层覆盖的所述第二翅片结构的部分相比，第一绝缘分隔层覆盖了所述第一翅片结构的更大的部分。
具有较大分隔层的那些翅片将接收较小面积的活性掺杂，具有较小分隔层的那些翅片将接收较大面积的活性掺杂。所以，在第一翅片和第二翅片之间存在着由不同尺寸的分隔层造成的掺杂差异。当与不必在每个晶体管内使用不同物理宽度的翅片、或在一个晶体管内使用多个翅片的情况下的第一翅片相比，第一翅片和第二翅片之间的掺杂差别改变了第二翅片的有效宽度，通常情况下需要使用。
当结合下面的描述和附图时，本发明的这些，和其他方面及目的将可以更好地理解和评价。然而，应当理解，下面的描述虽然示出了本发明的优选实施例及其许多具体细节，但是示例性的，而非限制性的。可以在本发明的范围内作出许多变化和改进，而没有脱离其主旨，且本发明包括所有这些改进。
附图说明
从下面参照附图的详细描述，可以更好地理解本发明，其中：
图1A和1B是部分完成的FinFET结构的侧视示意图和顶视示意图。
图2A和2B是部分完成的FinFET结构的侧视示意图和顶视示意图。
图3A和3B是部分完成的FinFET结构的侧视示意图和顶视示意图。
图4A和4B是部分完成的FinFET结构的侧视示意图和顶视示意图。
图5A和5B是部分完成的FinFET结构的侧视示意图和顶视示意图。
图6A和6B是部分完成的FinFET结构的侧视示意图和顶视示意图。
图7A和7B是部分完成的FinFET结构的侧视示意图和顶视示意图。
图8A和8B是部分完成的FinFET结构的侧视示意图和顶视示意图。
图9A和9B是部分完成的FinFET结构的侧视示意图和顶视示意图。
图10A和10B是部分完成的FinFET结构的侧视示意图和顶视示意图。
图11A和11B是部分完成的FinFET结构的侧视示意图和顶视示意图。
图12A和12B是部分完成的FinFET结构的侧视示意图和顶视示意图。
图13A和13B是部分完成的FinFET结构的侧视示意图和顶视示意图。
图14A和14B是部分完成的FinFET结构的侧视示意图和顶视示意图。
图15是示出了本发明的优选实施例的流程图。
具体实施方式
本发明及其多个特征和有益细节，参照附图中示出且在下面的描述中详细描述的非限制性实施例进行更充分地解释。应当指出，在附图中示出的特征不必按比例绘出。公知部件和加工技术的描述省略，以便不会不必要地模糊本发明。在本文中使用的示例仅有利于理解本发明可以实施的方式，从而使本领域的技术人员实现本发明。因此，所述示例不应解释为限制本发明的范围。
图1A-7B示出了本发明的块硅衬底实施例，图8A-14B示出了第二绝缘体上硅(SOI)结构。在所有附图中，“A”图表示剖面图，“B”图表示顶视图，示出了直线X-X′，剖面图经该直线绘制。有许多可以用于形成下述结构的工艺，且这些工艺对本领域的技术人员来说是公知的。为了避免在不必要的细节中模糊了本发明的突出特征，这些公知制造工艺的论述已经在下面的论述中省略。
更准确地说，图1A-1B示出了使用公知技术在硅衬底110上形成的两个翅片112，114。在图2A-2B中，绝缘体116(将最终成为分隔层)利用公知技术淀积在所述结构上。绝缘体116可包含设计为从绝缘体116扩散进翅片112，114中(例如，在加热时)的掺杂杂质，以使翅片的该部分与后来的活性部分电隔离。所述掺杂杂质根据将要使用的半导体杂质类型进行选择，且这种化学品对于本领域的普通技术人员来说是公知的。例如，如果同时制造互补器件(例如，NFET，PFET)，一种类型的杂质(有相对的杂质掺杂分隔层)用于第一类型的晶体管，不同类型的杂质(也有相反的杂质掺杂分隔层)用于其他类型的晶体管。在图3A-3C中，绝缘材料116使用公知技术在选择性各向异性蚀刻工艺中进行蚀刻，仅保留翅片112，114下侧壁上的绝缘材料116。所述分隔层在图中用标记118和120表示。
在图4A-4B中，使用公知技术在翅片112之一及其相应组的分隔层112上形成保护性掩膜122。这使翅片114和分隔层118露出。接着，在图5A-5B中，利用公知技术使用蚀刻(或其他类似)工艺降低分隔层118的高度。应指出的是，由于保护性掩膜122，分隔层120的高度不受该蚀刻工艺的影响。在图6A-6B中，使用公知的技术去除保护性掩膜122，且使半导体活性区域的杂质注入翅片112，114的暴露部分113，115中。分隔层118，120具有足以防止杂质穿过分隔层的材料成分和尺寸特性。而且，分隔层118，120还可包含扩散到翅片112，114的邻近部分的掺杂杂质。这些掺杂杂质增大了所述翅片器件的这一部分的阈值，且保持所述翅片的被分隔层118，120保护的所述部分(下部)作为绝缘体。在这一工艺中，具有较高分隔层的那些翅片将接收较小面积的半导体掺杂113，具有较矮分隔层的那些翅片将接收较大面积的半导体掺杂115。
所以，翅片112，114的受分隔层118，120保护的部分将不是电活性的。本领域的普通技术人员可以理解，杂质将翅片112，114的材料从不良导体改变成半导体113，115。因此，分隔层118，120的尺寸控制了翅片112，114有多少(长度、面积)成为半导体113，115。翅片的剩余部分(受分隔层118，120保护的部分)将保持为本征硅，而每个翅片112，114的暴露部分113将被掺杂而用作活性半导体。这样，分隔层118，120的尺寸控制了翅片的有效半导体宽度。
接着，如图7A和7B所述，使用公知技术在翅片上形成栅极导体和栅极氧化物124，126。在该示例中，栅极导体124，126是分离的，因此，翅片112，114形成了单独的晶体管。然而，本领域的普通技术人员可以理解，本发明同样适用于每个晶体管利用多个翅片的晶体管，其中公共栅极导体覆盖多个翅片。使用公知技术可以形成附加结构，包括附加的侧壁绝缘体，源/漏极区域，触点等。
图8A-14B示出了利用SOI结构的本发明的第二实施例。在该实施例中，从所述结构上完全去除一组分隔层。为了一致性，在第二实施例中，与上述第一实施例中同样的材料和结构使用了相同的标记。
具体而言，图8A-8B示出了使用公知技术在硅衬底110的埋入氧化物层130上形成的两个翅片112，114。在图9A-9B中，使用公知技术在所述结构上淀积绝缘体116(将最终成为分隔层)。在图10A-10C中，使用公知技术，在选择性各向异性蚀刻工艺中蚀刻绝缘体材料116，而仅留下翅片112，114的下侧壁上的绝缘体材料116。所述分隔层在附图中仍用标记118和120表示。
在图11A-11B中，使用公知技术在翅片112之一及其相关组分隔层112上形成保护性掩膜122。这样使翅片144和分隔层118暴露。接着，在图12A-12B中，利用公知技术使用蚀刻(或其他类似)的工艺去除分隔层118。应指出的是，由于保护性掩膜122，分隔层120的高度不受该蚀刻工艺的影响。在图13A-13B中，使用公知的技术去除保护性掩膜122，且使杂质注入翅片112，114中。分隔层120具有足以防止杂质穿过分隔层的材料成分和尺寸特性。而且，分隔层120还可包含扩散到翅片112的邻近部分的掺杂杂质。这些掺杂杂质保持所述翅片的被分隔层120保护的所述部分(下部)为不良导体。在这一工艺中，具有较大分隔层的那些翅片将接收较小面积的半导体掺杂113，具有较矮分隔层的那些翅片将接收较大面积的半导体掺杂115。
本领域的普通技术人员可以理解，杂质将翅片112，114的材料从本征硅变成半导体113，115。因此，分隔层120是否存在控制了翅片112有多少将成为半导体。所述翅片的剩余部分(受分隔层120保护的部分)将作为绝缘体，而翅片112的暴露部分113将成为活性半导体。这样，分隔层120的是否存在及其尺寸控制了翅片的有效半导体宽度。
接着，如图14A和14B所述，使用公知技术，在翅片上形成栅极导体和栅极氧化物124，126。在该示例中，栅极导体124，126是分离的，所以翅片112，114形成了独立的晶体管。然而，本领域的普通技术人员可以理解，本发明同样适用于在每个晶体管利用多个翅片的晶体管，其中公共栅极导体覆盖多个翅片。使用公知技术，可以形成附加机构，包括附加的侧壁绝缘体，源/漏极区域，触点等。
这一加工流程在图15的流程图中示出。具体而言，本发明开始于在衬底150上形成埋入氧化物层(或简单地从硅衬底开始)。接着，本发明形成翅片152和邻近翅片的绝缘分隔层154。所述翅片结构可以都具有相同的尺寸。本发明去除至少某些绝缘分隔层156的一部分(或完全去除)，从而与被第二绝缘分隔层覆盖的第二翅片结构相比，第一绝缘分隔层覆盖第一翅片结构更大的部分。
当去除了某些绝缘分隔层的部分或全部后，本发明掺杂所述翅片结构不受绝缘分隔层158保护的部分，使所述翅片的这些部分形成半导体。在该工艺中，具有较大分隔层的那些翅片将接收较小面积的掺杂，具有较小分隔层(或没有分隔层)的翅片将接收较大面积的掺杂。因此，在第一翅片和第二翅片之间存在着由不同尺寸的分隔层造成的掺杂差异。与第一翅片相比，在第一翅片和第二翅片之间的掺杂差异改变了第二翅片的有效宽度。
这一工艺形成了衬底上有埋入氧化物层的翅片型场效应晶体管(FinFET)，至少一个第一翅片结构和至少一个第二翅片位于所述埋入氧化物层上方。第一绝缘分隔层接近所述第一翅片结构，第二绝缘分隔层接近所述第二翅片结构。当与第二翅片结构的被第二绝缘分隔层覆盖的部分相比时，第一绝缘分隔层覆盖了第一翅片结构的更大部分。这就形成了并非为翅片的全部高度的FinFET。
具有较大分隔层的那些翅片将接收较小面积的活性掺杂，具有较小分隔层的那些翅片将接收较大面积的活性掺杂。所以，在第一翅片和第二翅片之间存在着由不同尺寸的分隔层造成的掺杂差异。与不必在每个晶体管内使用不同物理宽度的翅片或使用多个翅片的第一翅片相比，在第一翅片和第二翅片之间的掺杂差异改变了第二翅片的有效宽度，这在通常情况下需要使用。
虽然已经根据优选实施例描述了本发明，但本领域的技术人员将认识到，本发明可以在所附权利要求的主旨和范围内改进。

Claims (29)

1.一种翅片型场效应晶体管(FinFET)，包含：
位于衬底上的第一翅片结构；
位于所述衬底上的第二翅片结构；
邻近所述第一翅片结构的第一分隔层；以及
邻近所述第二翅片结构的第二分隔层；
其中当与被所述第二分隔层覆盖的所述第二翅片结构的所述部分相比时，所述第一分隔层覆盖所述第一翅片结构的更大部分。
2.如权利要求1所述的FinFET，其特征在于第一分隔层大于所述第二分隔层，且在所述第一分隔层和所述第二分隔层之间的尺寸差异适于在所述第一翅片结构和所述第二翅片结构之间形成掺杂差异。
3.如权利要求2所述的FinFET，其特征在于与所述第二翅片结构相比，所述第一翅片结构和所述第二翅片结构之间的掺杂差异改变了所述第一翅片结构的有效沟道宽度。
4.如权利要求1所述的FinFET，其特征在于所述第一分隔层和所述第二分隔层包括适于扩散进所述第一翅片结构和所述第二翅片结构的邻近部分的掺杂杂质，从而使每一翅片结构中邻近每一分隔层的所述部分包含所述器件的非电活性部分。
5.如权利要求1所述的FinFET，其特征在于所述第一翅片结构的物理尺寸与所述第二翅片结构相同。
6.如权利要求1所述的FinFET，其特征在于还包含：
在所述第一翅片结构和所述第二翅片结构上的至少一个栅极导体；以及
位于所述栅极导体和所述第一翅片结构及所述第二翅片结构之间的栅极绝缘体。
7.如权利要求1所述的FinFET，其特征在于所述第一分隔层和所述第二分隔层包含相同的材料。
8.一种翅片型场效应晶体管(FinFET)，包含：
在衬底上的埋入氧化物层；
位于所述埋入氧化物层上的第一翅片结构；
位于所述埋入氧化物层上的第二翅片结构；
仅邻近所述第一翅片结构的分隔层；
覆盖所述第二翅片结构的全部长度的栅极绝缘体。
9.如权利要求8所述的FinFET，其特征在于所述分隔层适于在所述第一翅片结构和所述第二翅片结构之间形成掺杂差异。
10.如权利要求9所述的FinFET，其特征在于与所述第二翅片结构相比时，在所述第一翅片结构和所述第二翅片结构之间的所述掺杂差异改变了所述第一翅片结构的有效沟道宽度。
11.如权利要求8所述的FinFET，其特征在于所述分隔层包括适于扩散进所述第一翅片结构的邻近部分的掺杂杂质，从而使所述第一翅片结构的邻近所述第一分隔层的所述部分包含所述器件的非电活性部分。
12.如权利要求8所述的FinFET，其特征在于所述第一翅片结构与所述第二翅片结构的物理尺寸相同。
13.如权利要求8所述的FinFET，其特征在于还包含在所述第一翅片结构和所述第二翅片结构上的至少一个栅极导体。
14.如权利要求8所述的FinFET，其特征在于所述栅极绝缘体还沿所述第一翅片结构的不被所述分隔层覆盖的部分放置。
15.如权利要求8所述的FinFET，其特征在于所述第一分隔层和所述第二分隔层包含相同的材料。
16.一种制造翅片型场效应晶体管(FinFET)结构的方法，所述方法包含：
在衬底上形成第一翅片结构和第二翅片结构；
形成邻近所述第一翅片结构的第一分隔层和邻近所述第二翅片结构的第二分隔层；以及
去除所述第二分隔层的一部分，从而当与所述第二翅片结构的被所述第二分隔层覆盖的所述部分相比时，所述第一分隔层覆盖所述第一翅片的更大部分。
17.如权利要求16所述的方法，其特征在于还包含，在去除了所述第二分隔层的所述部分之后，在所述第一翅片结构和所述第二翅片结构上形成至少一个栅极导体。
18.如权利要求16所述的方法，其特征在于还包含，在形成所述栅极导体之前，在所述第一翅片结构和所述第二翅片结构上形成栅极绝缘体。
19.如权利要求18所述的方法，其特征在于还包含，在去除了所述第二分隔层的所述部分之后，掺杂所述第一翅片结构和所述第二翅片结构的不被所述第一分隔层和所述第二分隔层覆盖的部分，而使得在所述第一翅片结构和所述第二翅片结构之间存在掺杂差异。
20.如权利要求19所述的方法，其特征在于与所述第一翅片结构相比，在所述第一翅片结构和所述第二翅片结构之间的掺杂差异改变了所述第二翅片结构的有效宽度。
21.如权利要求16所述的方法，其特征在于所述第一翅片结构与所述第二翅片结构尺寸相同，且所述宽度是沿着与所述埋入氧化物层的表面相垂直的方向的距离测量值。
22.如权利要求16所述的方法，其特征在于所述第一分隔层和所述第二分隔层包含相同的材料。
23.一种制造翅片型场效应晶体管(FinFET)结构的方法，所述方法包含：
在衬底上形成埋入氧化物层；
在所述埋入氧化物层上形成第一翅片结构和第二翅片结构；
形成仅邻近所述第一翅片结构的第一分隔层和邻近所述第二翅片结构的第二分隔层；以及
去除所述第二分隔层的一部分。
24.如权利要求23所述的方法，其特征在于还包含，在去除了所述第二分隔层的所述部分之后，在所述第一翅片结构和所述第二翅片结构上形成至少一个栅极导体。
25.如权利要求23所述的方法，其特征在于还包含，在形成所述栅极导体之前，在所述第一翅片结构、所述第二翅片结构、第一分隔层和第二分隔层上形成栅极绝缘体。
26.如权利要求25所述的方法，其特征在于还包含，在去除了所述第二分隔层的所述部分之后，掺杂所述第一翅片结构和所述第二翅片结构的不被所述第一分隔层和所述第二分隔层覆盖的部分，而使得在所述第一翅片结构和所述第二翅片结构之间存在掺杂差异。
27.如权利要求26所述的方法，其特征在于与所述第一翅片结构相比，在所述第一翅片结构和所述第二翅片结构之间的掺杂差异改变了所述第二翅片结构的有效宽度。
28.如权利要求23所述的方法，其特征在于所述第一翅片结构与所述第二翅片结构尺寸相同，且所述宽度是沿着与所述埋入氧化物层的表面相垂直的方向的距离测量值。
29.如权利要求23所述的方法，其特征在于所述第一分隔层和所述第二分隔层包含相同的材料。
CNB2005100058022A 2004-01-28 2005-01-27 使用finfet技术形成多种器件宽度的方法和结构 Active CN100461451C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/707,964 US7224029B2 (en) 2004-01-28 2004-01-28 Method and structure to create multiple device widths in FinFET technology in both bulk and SOI
US10/707,964 2004-01-28

Publications (2)

Publication Number Publication Date
CN1694262A true CN1694262A (zh) 2005-11-09
CN100461451C CN100461451C (zh) 2009-02-11

Family

ID=34794584

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100058022A Active CN100461451C (zh) 2004-01-28 2005-01-27 使用finfet技术形成多种器件宽度的方法和结构

Country Status (4)

Country Link
US (2) US7224029B2 (zh)
JP (1) JP4166758B2 (zh)
CN (1) CN100461451C (zh)
TW (1) TWI335067B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102473699A (zh) * 2009-08-10 2012-05-23 国际商业机器公司 具有降低的编程电压的鳍片反熔丝
WO2014059564A1 (zh) * 2012-10-16 2014-04-24 中国科学院微电子研究所 半导体器件制造方法
CN105118863A (zh) * 2012-11-30 2015-12-02 中国科学院微电子研究所 FinFET及其制造方法
CN105431929A (zh) * 2013-06-20 2016-03-23 英特尔公司 具有掺杂的子鳍片区域的非平面半导体器件及其制造方法
CN106887411A (zh) * 2013-09-25 2017-06-23 英特尔公司 用于finfet架构的用固态扩散源掺杂的隔离阱

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
DE102004020593A1 (de) * 2004-04-27 2005-11-24 Infineon Technologies Ag Fin-Feldeffekttransistor-Anordnung und Verfahren zum Herstellen einer Fin-Feldeffektransistor-Anordnung
US7253650B2 (en) * 2004-05-25 2007-08-07 International Business Machines Corporation Increase productivity at wafer test using probe retest data analysis
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
JP2007073938A (ja) * 2005-08-09 2007-03-22 Toshiba Corp 半導体装置
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7419857B2 (en) * 2005-12-20 2008-09-02 Korea Advanced Institute Of Science And Technology Method for manufacturing field effect transistor having channel consisting of silicon fins and silicon body and transistor structure manufactured thereby
FR2895835B1 (fr) * 2005-12-30 2008-05-09 Commissariat Energie Atomique Realisation sur une structure de canal a plusieurs branches d'une grille de transistor et de moyens pour isoler cette grille des regions de source et de drain
US7754560B2 (en) * 2006-01-10 2010-07-13 Freescale Semiconductor, Inc. Integrated circuit using FinFETs and having a static random access memory (SRAM)
US7723805B2 (en) * 2006-01-10 2010-05-25 Freescale Semiconductor, Inc. Electronic device including a fin-type transistor structure and a process for forming the electronic device
US7709303B2 (en) * 2006-01-10 2010-05-04 Freescale Semiconductor, Inc. Process for forming an electronic device including a fin-type structure
US7301210B2 (en) * 2006-01-12 2007-11-27 International Business Machines Corporation Method and structure to process thick and thin fins and variable fin to fin spacing
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
KR100751803B1 (ko) * 2006-08-22 2007-08-23 삼성전자주식회사 반도체 소자의 제조 방법
JP2008124423A (ja) 2006-10-20 2008-05-29 Oki Electric Ind Co Ltd 半導体装置の製造方法及び半導体装置
US7470570B2 (en) * 2006-11-14 2008-12-30 International Business Machines Corporation Process for fabrication of FinFETs
US7655989B2 (en) * 2006-11-30 2010-02-02 International Business Machines Corporation Triple gate and double gate finFETs with different vertical dimension fins
US20090051790A1 (en) * 2007-08-21 2009-02-26 Micron Technology, Inc. De-parallax methods and apparatuses for lateral sensor arrays
US7732874B2 (en) * 2007-08-30 2010-06-08 International Business Machines Corporation FinFET structure using differing gate dielectric materials and gate electrode materials
US20090057846A1 (en) * 2007-08-30 2009-03-05 Doyle Brian S Method to fabricate adjacent silicon fins of differing heights
FR2921508A1 (fr) * 2007-09-24 2009-03-27 Commissariat Energie Atomique Memoire sram a cellule de reference de polarisation
FR2921757B1 (fr) * 2007-09-28 2009-12-18 Commissariat Energie Atomique Structure de transistor double-grille dotee d'un canal a plusieurs branches.
FR2923646A1 (fr) * 2007-11-09 2009-05-15 Commissariat Energie Atomique Cellule memoire sram dotee de transistors a structure multi-canaux verticale
US7838913B2 (en) * 2008-05-28 2010-11-23 International Business Machines Corporation Hybrid FET incorporating a finFET and a planar FET
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8110467B2 (en) 2009-04-21 2012-02-07 International Business Machines Corporation Multiple Vt field-effect transistor devices
US8188546B2 (en) * 2009-08-18 2012-05-29 International Business Machines Corporation Multi-gate non-planar field effect transistor structure and method of forming the structure using a dopant implant process to tune device drive current
CN102903749B (zh) * 2011-07-27 2015-04-15 中国科学院微电子研究所 一种半导体器件结构及其制造方法
US8946829B2 (en) 2011-10-14 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Selective fin-shaping process using plasma doping and etching for 3-dimensional transistor applications
KR101823105B1 (ko) 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
US9023715B2 (en) * 2012-04-24 2015-05-05 Globalfoundries Inc. Methods of forming bulk FinFET devices so as to reduce punch through leakage currents
CN103377898B (zh) * 2012-04-24 2015-12-16 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法、鳍式场效应管的形成方法
US8689166B2 (en) 2012-04-25 2014-04-01 International Business Machines Corporation Modeling the total parasitic resistances of the source/drain regions of a multi-fin multi-gate field effect transistor
US9728464B2 (en) 2012-07-27 2017-08-08 Intel Corporation Self-aligned 3-D epitaxial structures for MOS device fabrication
US8586449B1 (en) 2012-08-14 2013-11-19 International Business Machines Corporation Raised isolation structure self-aligned to fin structures
US9082853B2 (en) * 2012-10-31 2015-07-14 International Business Machines Corporation Bulk finFET with punchthrough stopper region and method of fabrication
US8828818B1 (en) 2013-03-13 2014-09-09 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit device with fin transistors having different threshold voltages
US9123772B2 (en) * 2013-10-02 2015-09-01 GlobalFoundries, Inc. FinFET fabrication method
KR20150058597A (ko) 2013-11-18 2015-05-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9184087B2 (en) 2013-12-27 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming FinFETs with different fin heights
US10037991B2 (en) 2014-01-09 2018-07-31 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for fabricating FinFETs with different threshold voltages
US9508830B2 (en) * 2014-01-23 2016-11-29 Taiwan Semiconductor Manufacturing Company Limited Method of forming FinFET
KR102193493B1 (ko) 2014-02-03 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9418903B2 (en) 2014-05-21 2016-08-16 Globalfoundries Inc. Structure and method for effective device width adjustment in finFET devices using gate workfunction shift
KR102160100B1 (ko) 2014-05-27 2020-09-25 삼성전자 주식회사 반도체 장치 제조 방법
JP5775650B1 (ja) * 2014-07-24 2015-09-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US10347766B2 (en) * 2014-09-02 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
KR102245133B1 (ko) 2014-10-13 2021-04-28 삼성전자 주식회사 이종 게이트 구조의 finFET를 구비한 반도체 소자 및 그 제조방법
CN106486367B (zh) * 2015-08-26 2019-07-02 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US20170084454A1 (en) * 2015-09-17 2017-03-23 International Business Machines Corporation Uniform height tall fins with varying silicon germanium concentrations
DE112015006974T5 (de) 2015-09-25 2019-01-24 Intel Corporation Verfahren zum Dotieren von Finnenstrukturen nicht planarer Transsistorenvorrichtungen
KR102592326B1 (ko) 2016-06-20 2023-10-20 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10103172B2 (en) 2016-09-22 2018-10-16 Samsung Electronics Co., Ltd. Method for high performance standard cell design techniques in finFET based library using local layout effects (LLE)
US10134902B2 (en) * 2016-12-15 2018-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. PMOS FinFET
TWI746673B (zh) 2016-12-15 2021-11-21 台灣積體電路製造股份有限公司 鰭式場效電晶體裝置及其共形傳遞摻雜方法
US10276691B2 (en) * 2016-12-15 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Conformal transfer doping method for fin-like field effect transistor
WO2018182611A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Back side processing of integrated circuit structures to form insulation structure between adjacent transistor structures
CN109216273A (zh) 2017-07-06 2019-01-15 联华电子股份有限公司 半导体结构及其制造方法
US10418288B2 (en) 2018-01-05 2019-09-17 International Business Machines Corporation Techniques for forming different gate length vertical transistors with dual gate oxide
KR102592872B1 (ko) 2018-04-10 2023-10-20 삼성전자주식회사 반도체 장치
CN112635560B (zh) * 2019-10-08 2023-12-05 联华电子股份有限公司 鳍状晶体管结构及其制造方法
US11670675B2 (en) 2020-12-04 2023-06-06 United Semiconductor Japan Co., Ltd. Semiconductor device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5296401A (en) * 1990-01-11 1994-03-22 Mitsubishi Denki Kabushiki Kaisha MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof
JPH06342911A (ja) 1993-06-01 1994-12-13 Oki Electric Ind Co Ltd 半導体装置の製造方法
US5757038A (en) * 1995-11-06 1998-05-26 International Business Machines Corporation Self-aligned dual gate MOSFET with an ultranarrow channel
US6252284B1 (en) * 1999-12-09 2001-06-26 International Business Machines Corporation Planarized silicon fin device
US6342410B1 (en) * 2000-07-10 2002-01-29 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with three sided gate structure on semiconductor on insulator
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6562665B1 (en) * 2000-10-16 2003-05-13 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6475890B1 (en) * 2001-02-12 2002-11-05 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology
JP3990125B2 (ja) * 2001-08-29 2007-10-10 株式会社東芝 半導体メモリチップおよび半導体メモリ
KR100431489B1 (ko) * 2001-09-04 2004-05-12 한국과학기술원 플래쉬 메모리 소자 및 제조방법
US6492212B1 (en) * 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
US6657259B2 (en) * 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6967351B2 (en) * 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
US6800905B2 (en) * 2001-12-14 2004-10-05 International Business Machines Corporation Implanted asymmetric doped polysilicon gate FinFET
US6864520B2 (en) * 2002-04-04 2005-03-08 International Business Machines Corporation Germanium field effect transistor and method of fabricating the same
US6995412B2 (en) * 2002-04-12 2006-02-07 International Business Machines Corporation Integrated circuit with capacitors having a fin structure
US7163851B2 (en) 2002-08-26 2007-01-16 International Business Machines Corporation Concurrent Fin-FET and thick-body device fabrication
JP5014566B2 (ja) 2003-06-04 2012-08-29 国立大学法人東北大学 半導体装置およびその製造方法
US6756643B1 (en) * 2003-06-12 2004-06-29 Advanced Micro Devices, Inc. Dual silicon layer for chemical mechanical polishing planarization
JP2005006227A (ja) 2003-06-13 2005-01-06 Toyota Industries Corp 低雑音増幅器
US6787406B1 (en) * 2003-08-12 2004-09-07 Advanced Micro Devices, Inc. Systems and methods for forming dense n-channel and p-channel fins using shadow implanting
WO2005020325A1 (ja) 2003-08-26 2005-03-03 Nec Corporation 半導体装置及びその製造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102473699B (zh) * 2009-08-10 2014-07-09 国际商业机器公司 具有降低的编程电压的鳍片反熔丝
CN102473699A (zh) * 2009-08-10 2012-05-23 国际商业机器公司 具有降低的编程电压的鳍片反熔丝
WO2014059564A1 (zh) * 2012-10-16 2014-04-24 中国科学院微电子研究所 半导体器件制造方法
CN109742147A (zh) * 2012-11-30 2019-05-10 中国科学院微电子研究所 FinFET及其制造方法
CN105118863A (zh) * 2012-11-30 2015-12-02 中国科学院微电子研究所 FinFET及其制造方法
CN110071175A (zh) * 2012-11-30 2019-07-30 中国科学院微电子研究所 FinFET及其制造方法
CN105431929A (zh) * 2013-06-20 2016-03-23 英特尔公司 具有掺杂的子鳍片区域的非平面半导体器件及其制造方法
US10056380B2 (en) 2013-06-20 2018-08-21 Intel Corporation Non-planar semiconductor device having doped sub-fin region and method to fabricate same
CN109950318A (zh) * 2013-06-20 2019-06-28 英特尔公司 具有掺杂的子鳍片区域的非平面半导体器件及其制造方法
CN106847924A (zh) * 2013-06-20 2017-06-13 英特尔公司 具有掺杂的子鳍片区域的非平面半导体器件及其制造方法
US10396079B2 (en) 2013-06-20 2019-08-27 Intel Corporation Non-planar semiconductor device having doped sub-fin region and method to fabricate same
US10622359B2 (en) 2013-06-20 2020-04-14 Intel Corporation Non-planar semiconductor device having doped sub-fin region and method to fabricate same
US10964697B2 (en) 2013-06-20 2021-03-30 Intel Corporation Non-planar semiconductor device having doped sub-fin region and method to fabricate same
CN106847924B (zh) * 2013-06-20 2021-03-30 英特尔公司 具有掺杂的子鳍片区域的非平面半导体器件及其制造方法
CN109950318B (zh) * 2013-06-20 2022-06-10 英特尔公司 具有掺杂的子鳍片区域的非平面半导体器件及其制造方法
US11631673B2 (en) 2013-06-20 2023-04-18 Tahoe Research, Ltd. Non-planar semiconductor device having doped sub-fin region and method to fabricate same
CN106887411A (zh) * 2013-09-25 2017-06-23 英特尔公司 用于finfet架构的用固态扩散源掺杂的隔离阱
CN110047933A (zh) * 2013-09-25 2019-07-23 英特尔公司 用于finfet架构的用固态扩散源掺杂的隔离阱
CN110047933B (zh) * 2013-09-25 2022-11-08 太浩研究有限公司 用于finfet架构的用固态扩散源掺杂的隔离阱

Also Published As

Publication number Publication date
TW200539393A (en) 2005-12-01
US20050161739A1 (en) 2005-07-28
US7534669B2 (en) 2009-05-19
CN100461451C (zh) 2009-02-11
US20070134864A1 (en) 2007-06-14
TWI335067B (en) 2010-12-21
US7224029B2 (en) 2007-05-29
JP4166758B2 (ja) 2008-10-15
JP2005217418A (ja) 2005-08-11

Similar Documents

Publication Publication Date Title
CN1694262A (zh) 使用finfet技术形成多种器件宽度的方法和结构
KR101070845B1 (ko) ＦｉｎＦＥＴ 디바이스 구조의 형성 방법
US6787406B1 (en) Systems and methods for forming dense n-channel and p-channel fins using shadow implanting
US7674670B2 (en) Methods of forming threshold voltage implant regions
US9431252B2 (en) Tunneling field effect transistor (TFET) formed by asymmetric ion implantation and method of making same
CN1742362A (zh) 三栅极与栅极环绕的金属氧化物半导体场效应晶体管器件及其制造方法
WO2004044992A1 (en) Double gate semiconductor device having separate gates
CN1839483A (zh) 高密度finfet集成方案
CN1868069A (zh) 用于减少短沟道效应的凹陷沟道快闪架构
CN103258741B (zh) 纳米线场效应晶体管及其形成方法
CN1885564A (zh) 用于FinFET的散热结构及其制造方法
KR950025920A (ko) 반도체소자 제조방법
US20080009118A1 (en) Metal oxide semiconductor device and fabricating method thereof
US7498225B1 (en) Systems and methods for forming multiple fin structures using metal-induced-crystallization
CN101409237A (zh) 制造半导体器件的方法
TWI312192B (en) Semiconductor device and manufacture method thereof
CN101635311B (zh) 一种多阈值场mosfet和多阈值场mosfet组
KR970004074A (ko) 절연 게이트 전계 효과 트랜지스터 및 그 제조 방법
US20100112770A1 (en) Semiconductor device and method of manufacturing semiconductor device
US8853026B2 (en) Semiconductor device having deep wells and fabrication method thereof
KR20110079505A (ko) 트랜지스터와 그에 대한 방법
CN1992182A (zh) 半导体器件的晶体管的制造方法
US5929496A (en) Method and structure for channel length reduction in insulated gate field effect transistors
KR100239457B1 (ko) 모오스 트랜지스터 제조방법
KR970054230A (ko) 플래쉬 이이피롬 및 그의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171117

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171117

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right