JP5014566B2

JP5014566B2 - 半導体装置およびその製造方法

Info

Publication number: JP5014566B2
Application number: JP2004159458A
Authority: JP
Inventors: 忠弘大見; 章伸寺本
Original assignee: Tohoku University NUC; Tokyo Electron Ltd
Current assignee: Tohoku University NUC; Tokyo Electron Ltd
Priority date: 2003-06-04
Filing date: 2004-05-28
Publication date: 2012-08-29
Anticipated expiration: 2024-05-28
Also published as: JP2005019978A

Description

本発明は、ダブルゲート構造、トリプルゲート構造のようにトランジスタとして機能する結晶面が複数存在する半導体装置およびその製造方法に関する。

近年、パンチスルー耐性が強化され、ショートチャネルのトランジスタを形成できるため、ダブルゲート構造やトリプルゲート構造の半導体装置が提案されている。シリコン基板表面に凹凸を形成し、その側面、上面にゲート絶縁膜とゲート電極を形成し、その側面、又は側面と上面のシリコン基板表面をトランジスタのチャネルとする構造となっている。２つの側面をチャネルとする場合をダブルゲート構造、２つの側面と上面とをチャネルとする場合をトリプルゲート構造と称している。

ところで、ダブルゲート構造やトリプルゲート構造に限らず、シングルゲート構造の場合であっても、基板表面にはシリコン酸化膜等のゲート絶縁膜が形成される。従来は、ゲート絶縁膜として、熱酸化手法によるシリコン酸化膜が形成されていた。

しかしながら、ダブルゲート構造やトリプルゲート構造の半導体装置において、熱処理によって基板表面にゲート絶縁膜を形成した場合、結晶面（１００）以外においてはシリコンと絶縁膜（Ｓｉ／ＳｉＯ_２）の界面準位が増加し、酸化膜の品質が低下し、半導体装置として良好な特性を得ることが困難であった。また、立体構造のエッジ部分に均一に絶縁膜を形成できない等の問題があり、良好なゲート絶縁膜が得られなかった。

本発明は、上記のような状況に鑑みてなされたものであり、半導体装置の特性改善に寄与する半導体装置の製造方法、及びこれらの製造方法で製造された半導体装置を提供することを目的とする。

本発明の第１の態様に係る半導体装置の製造方法においては、シリコンからなる基板表面に複数の結晶面を有する半導体装置に対し、前記基板表面にプラズマを用いてゲート絶縁膜を形成する。これにより、立体構造の基板表面に均一に絶縁膜を形成することができ、基板と絶縁膜間の界面準位の増加を抑制することが可能となる。

前記ゲート絶縁膜としては、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜の何れかを用いることができる。前記ゲート絶縁膜の形成の際に、不活性ガスとしてクリプトン（Ｋｒ）、アルゴン（Ａｒ）、キセノン（Ｘｅ）の少なくとも何れか１つを使用することができる。

前記半導体装置がＰＭＯＳトランジスタの場合、好ましくは、前記ゲート絶縁膜と接する最も広い面が（１１０）面とする。一方、前記半導体装置がＮＭＯＳトランジスタの場合には、前記ゲート絶縁膜と接する最も広い面が（１００）面とする。

本発明の第２の態様に係る半導体装置においては、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが同一の基板上に形成され、前記各トランジスタが形成される基板表面には、プラズマ処理によってゲート絶縁膜が形成され、前記ＰＭＯＳトランジスタと前記ゲート絶縁膜とが接する最も広い面が（１１０）面であり、前記ＮＭＯＳトランジスタと前記ゲート絶縁膜とが接する最も広い面が（１００）面である。好ましくは、前記ゲート絶縁膜が、クリプトン（Ｋｒ）、アルゴン（Ａｒ）、キセノン（Ｘｅ）の少なくとも何れか１つを含む。

本願発明の半導体装置の製造方法は、複数の結晶面を表面とする立体構造のシリコン基板表面に、プラズマを用いてゲート絶縁膜を形成する。プラズマゲート絶縁膜は、複数の結晶面を有する表面においても界面準位の増加がなく、立体構造のコーナー部おいても均一な膜厚を有する。プラズマにより高品質のゲート絶縁膜を成膜することで特性の良い半導体装置が得られる。

以下、本発明の半導体装置およびその製造方法について、図を参照して説明する。

図１は、本発明に用いられるプラズマ処理装置１０の概略構成の例を示す。プラズマ処理装置１０は、被処理基板としてのシリコンウエハＷを保持する基板保持台１２が備えられた処理容器１１を有する。処理容器１１内の気体（ガス）は排気ポート１１Ａおよび１１Ｂから図示されない排気ポンプを介して排気される。なお、基板保持台１２は、シリコンウエハＷを加熱するヒータ機能を有している。基板保持台１２の周囲には、アルミニウムからなるガスバッフル板（仕切り板）２６が配置されている。ガスバッフル板２６の上面には石英カバー２８が設けられている。

処理容器１１の装置上方には、基板保持台１２上のシリコンウエハＷに対応して開口部が設けられている。この開口部は、石英やＡｌ_２Ｏ_３からなる誘電体板１３により塞がれている。誘電体板１３の上部（処理容器１１の外側）には、平面アンテナ１４が配置されている。この平面アンテナ１４には、導波管から供給された電磁波が透過するための複数のスロットが形成されている。平面アンテナ１４の更に上部（外側）には、波長短縮板１５と導波管１８が配置されている。波長短縮板１５の上部を覆うように、冷却プレート１６が処理容器１１の外側に配置されている。冷却プレート１６の内部には、冷媒が流れる冷媒路１６ａが設けられている。

処理容器１１の内部側壁には、プラズマ処理の際にガスを導入するためのガス供給口２２が設けられている。このガス供給口２２は、導入されるガス毎に設けられていても良い。この場合、図示されないマスフローコントローラが流量調整手段として供給口ごとに設けられている。一方、導入されるガスが予め混合されて送られ、供給口２２は一つのノズルとなっていても良い。この場合も図示されないが、導入されるガスの流量調整は、混合段階に流量調整弁などで為される。また、処理容器１１の内壁の内側には、容器全体を囲むように冷媒流路２４が形成されている。

本発明に用いられるプラズマ基板処理装置１０には、プラズマを励起するための数ギガヘルツの電磁波を発生する図示されない電磁波発生器が備えられている。この電磁波発生器で発生したマイクロ波が、導波管１８を伝播し処理容器１１に導入される。

上記のような構造のプラズマ処理装置１０を用いて、本発明に係るゲート絶縁膜（酸化膜）を基板表面に形成する。まず、周知の方法、例えば減圧ＣＶＤ法によるポリシリコン成膜により、トランジスタが形成される領域を凸状のシリコンブロック５２ｎ、５２ｐとして立体的に形成する。シリコンブロック５２ｎ、５２ｐを有するシリコンウエハＷを処理容器１１内に導入し、基板保持台１２上にセットする。その後、排気ポート１１Ａ，１１Ｂを介して処理容器１１内部の空気の排気が行われ、処理容器１１の内部が所定の処理圧に設定される。次に、ガス供給口２２から、不活性ガスと酸素ガスとが供給される。不活性ガスとしては、クリプトン（Ｋｒ）、アルゴン（Ａｒ）、キセノン（Ｘｅ）の少なくとも１つを使用する。

一方、電磁波発生器で発生された数ＧＨｚの周波数のマイクロ波は、導波管１８を通って処理容器１１に供給される。平面アンテナ１４、誘電体板１３を介して、このマイクロ波が処理容器１１中に導入される。このマイクロ波により高周波プラズマが励起され、反応ガスはラジカルとなり、シリコンウエハＷの基板表面にプラズマゲート酸化膜が成膜される。プラズマ酸化膜の成膜時のウエハ温度は４００℃以下である。

図２に本発明に係る半導体装置のトランジスタ構造の概略を示す。半導体装置は、ＮＭＯＳトランジスタが形成されるＮＭＯＳトランジスタ用シリコンブロック５２ｎと、ＰＭＯＳトランジスタが形成されるＰＭＯＳトランジスタ用シリコンブロック５２ｐが同一結晶構造のシリコン基板上に凸状に形成されている。これらのシリコンブロック５２ｎ、５２ｐの両側面及び上面には、ゲート絶縁膜５４が形成される。

図１に示すプラズマ処理装置において、成膜条件としてはパワーを２０００Ｗ，圧力を５７Ｐａ、温度を４００℃、供給ガスをアルゴンと酸素、時間を３０秒間として設定し、ゲート酸化膜を成膜させた。３００ｍｍΦの基板における膜厚のバラツキσ＝０．６７％、界面準位のバラツキσ＝０．６６％と良好な結果が得られた。プラズマ処理装置においてプラズマを用いて成膜されたゲート絶縁膜５４は、シリコンブロックのエッジ部においても均一な膜厚であり、また結晶面の違いによる界面準位の増加もなく良好な絶縁膜が得られた。

さらに、ゲート絶縁膜５４の上にはゲート電極（図示せず）が形成される。ゲート電極に適当な電圧を印加することによりトランジスタがオンオフする。トランジスタのオン状態では、例えば、図２において紙面手前側にソース領域、奥側にドレイン領域がそれぞれ形成されている場合には、ドレインからソースに向かってそれぞれホールまたは電子が紙面に垂直に、奥側から手前側に流れる。このように、シリコンブロックの２つの側面、及び上面の３辺ともがチャネルとなり、電流を流すことが出来る。立体的に３辺をチャネルとするため、トランジスタの小型化が図れる利点がある。

図２に示すように、シリコン基板平面（水平面）方向の結晶面が（１００）面となり、シリコンブロック５２ｎ，５２ｐの側面（垂直面）方向の結晶面が（１１０）面となる。ＮＭＯＳトランジスタ用のシリコンブロック５２ｎに対し、ＰＭＯＳトランジスタ用のシリコンブロック５２ｐの方が側面（垂直面＝（１１０）面）の面積が広くなるように設計される。逆に、シリコンブロックの上面（水平面＝（１００）面）の面積に関しては、ＮＭＯＳトランジスタ用のシリコンブロック５２ｎよりもＰＭＯＳトランジスタ用のシリコンブロック５２ｐの方が小さくなる。

（１００）面上を流れる電子（負電荷）の速度は、（１１０）面上を流れる電子の速度よりも約２０％程度速くなる。一方、（１００）面上を流れるホール（正電荷）の速度は、（１１０）面上を流れるホールの速度よりも約１／３程度と遅くなる。このような原理を利用して、本発明は成された。すなわち、（１１０）面上にホールを多く流し、（１００）面上に電子を多く流す構造を採用している。ここで結晶面としては、結晶軸に対して±８°の範囲内にあるものを含むものである。

本実施例では、シリコン基板表面が（１００）面の場合を例に採っているため、ＮＭＯＳトランジスタが形成されるシリコンブロック５２ｎの高さが低くなっているが、シリコン基板表面を（１１０）面とした場合には、図２の場合とは逆に、ＮＭＯＳトランジスタが形成されるシリコンブロック５２ｎの高さを高くする。要は、ホールと電子をより効率よく移動させるのである。なお、図中の符号５４はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等の絶縁膜を示す。

シリコン基板上に凸状のシリコンブロックを形成した場合には、シリコンブロックを形成する上面と側面においては異なる結晶軸をもつことになる。また立体構造であり、コーナー部を有することになる。コーナー部を有し、異なる結晶面に対して、従来の熱酸化法によりゲート酸化膜を成膜すると、コーナー部においては均一な膜厚が得られない欠点がある。さらに結晶面（１００）と比較すると、結晶面（１１０）においては界面準位が増加し、絶縁膜の品質が低下、トランジスタの閾値電圧が結晶面において異なることとなる。しかし、プラズマ処理装置によりプラズマを用いて成膜されたゲート絶縁膜５４は、シリコンブロックのコーナー部においても均一な膜厚であり、また結晶面（１１０）においても界面準位の増加もなく結晶面（１００）と同等の良好な絶縁膜が得られる。

本発明は、立体構造のチャネル形成領域を有する半導体装置において、チャネルは複数の結晶面を有し、複数の結晶面のうち電子又はホールの移動度の大きい結晶面の面積が大きくなるようにチャネル形成領域を構成する。さらに複数の結晶面表面にプラズマを用いてゲート絶縁膜を形成することで良好な絶縁膜が得られ、高品質の半導体装置が得られる。

以上、本発明の実施の形態例及び実施例について幾つかの例に基づいて説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。

本発明に係るプラズマ処理装置の構成の一例を示す概略図（断面図）である。本発明に係る半導体装置のトランジスタ構造を概略的に示す。

符号の説明

１０プラズマ処理装置
１１プラズマ処理容器
１８導波管
２２ガス供給口
５２ｎＮＭＯＳトランジスタ用シリコンブロック
５２ｐＰＭＯＳトランジスタ用シリコンブロック
５４ゲート絶縁膜

Claims

シリコン基板表面に、上面と当該上面を挟む２つの側面を備え、前記上面と前記側面は互いに異なる第１及び第２の結晶面によって形成され、前記第１の結晶面は、（１００）面又は当該（１００）面に対して結晶軸に関し±８°の範囲内にある結晶面であり、他方、前記第２の結晶面は、（１１０）面又は当該（１１０）面に対して結晶軸に関し±８°の範囲内にある結晶面である凸状のシリコンブロックを設けるステップと、
前記凸状の前記シリコンブロックの両側面及び上面に、電磁波によりプラズマを励起し、前記プラズマにより反応性ガスをラジカルとすることにより、前記上面及び前記側面にゲート絶縁膜を形成するステップとを有し、
前記凸状のシリコンブロックを設けるステップは、前記シリコン基板表面に、前記第２の結晶面が、前記第１の結晶面よりも広い面積を有する面を有する凸状のＰＭＯＳトランジスタ用シリコンブロック及び前記第１の結晶面が、前記第２の結晶面よりも広い面積を有する面を有する凸状のＮＭＯＳトランジスタ用シリコンブロックを設けるステップであり、
前記ゲート絶縁膜を形成するステップでは、前記ＰＭＯＳトランジスタ用シリコンブロックの前記上面及び前記側面に、ＰＭＯＳトランジスタのゲート絶縁膜が形成され、また、前記ＮＭＯＳトランジスタ用シリコンブロックの前記上面及び前記側面に、ＮＭＯＳトランジスタのゲート絶縁膜が形成されることを特徴とする半導体装置の製造方法。
前記ＰＭＯＳトランジスタ用及び前記ＮＭＯＳトランジスタ用シリコンブロックは、前記上面に前記第１の結晶面を有し、前記側面に前記第２の結晶面を有していることを特徴とする請求項１記載の半導体装置の製造方法。
前記ＰＭＯＳトランジスタ用及び前記ＮＭＯＳトランジスタ用シリコンブロックは、前記上面に前記第２の結晶面を有し、前記側面に前記第１の結晶面を有していることを特徴とする請求項１記載の半導体装置の製造方法。
前記ゲート絶縁膜は、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜の何れか１つを含むことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
ＮＭＯＳトランジスタが形成されるＮＭＯＳトランジスタ用シリコンブロック、及び、ＰＭＯＳトランジスタが形成されるＰＭＯＳトランジスタ用シリコンブロックが、シリコン基板表面上に形成されており、且つ、前記各シリコンブロックは互いに異なる第１の結晶面及び第２の結晶面を有する上面及び２つの側面を有し、前記第１の結晶面は、（１００）面又は当該（１００）面に対して結晶軸に関し±８°の範囲内にある結晶面であり、他方、前記第２の結晶面は、（１１０）面又は当該（１１０）面に対して結晶軸に関し±８°の範囲内にある結晶面である凸状形状を有しており、
前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタのゲート絶縁膜は、前記ＮＭＯＳトランジスタ用シリコンブロック及び前記ＰＭＯＳトランジスタ用シリコンブロックの２つの側面及び上面に、それぞれ形成されており、
前記ＰＭＯＳトランジスタの前記ゲート絶縁膜は、前記第２の結晶面が前記第１の結晶面よりも広い面を有する凸状形状の前記ＰＭＯＳトランジスタ用シリコンブロックに形成されており、他方、前記ＮＭＯＳトランジスタの前記ゲート絶縁膜は、前記第１の結晶面が前記第２の結晶面よりも広い面を有する前記ＮＭＯＳトランジスタ用ブロックに形成されていることを特徴とする半導体装置。
前記シリコン基板表面が前記第１の結晶面であるとき、前記ＰＭＯＳトランジスタ用シリコンブロックの各側面の面積が前記ＮＭＯＳトランジスタ用シリコンブロックの各側面の面積よりも大きく、かつ、前記ＰＭＯＳトランジスタ用シリコンブロックの上面の面積が前記ＮＭＯＳトランジスタ用シリコンブロックの上面の面積よりも小さく形成され、
前記ＰＭＯＳトランジスタの前記ゲート絶縁膜は、前記第１の結晶面の前記上面及び、当該上面より面積の広い面積を有する前記第２の結晶面の側面に形成されており、
他方、前記ＮＭＯＳトランジスタのゲート絶縁膜は、前記第２の結晶面の前記各側面と、前記第２の結晶面の各側面よりも広い面積を有する前記第１の結晶面の前記上面上に形成されていることを特徴とする請求項５に記載の半導体装置。
前記シリコン基板表面が前記第２の結晶面であるとき、前記ＮＭＯＳトランジスタ用シリコンブロックの各側面の面積が前記ＰＭＯＳトランジスタ用シリコンブロックの各側面の面積よりも大きく、かつ、前記ＮＭＯＳトランジスタ用シリコンブロックの上面の面積が前記ＰＭＯＳトランジスタ用シリコンブロックの上面の面積よりも小さく形成され、
前記ＮＭＯＳトランジスタの前記ゲート絶縁膜は、前記第１の結晶面の前記各側面及び、当該各側面より面積の狭い面積を有する前記第２の結晶面の上面に形成されており、
他方、前記ＰＭＯＳトランジスタのゲート絶縁膜は、前記第２の結晶面の前記上面と、前記第２の結晶面の上面よりも狭い面積を有する前記第１の結晶面の前記各側面上に形成されていることを特徴とする請求項５に記載の半導体装置。