CN106887411A - 用于finfet架构的用固态扩散源掺杂的隔离阱 - Google Patents

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Abstract

沿非平面半导体鳍状物结构的一部分形成杂质源膜。所述杂质源膜可以用作杂质来源，所述杂质在从源膜扩散到所述半导体鳍状物中之后变得具有电活性。在一个实施例中，杂质源膜被设置为与设置在鳍状物的有源区与衬底之间的子鳍状物区的一部分的侧壁表面相邻，并且比所述有源区更接近所述衬底。在其它实施例中，所述杂质源膜可以提供掺杂剂的源，所述掺杂剂使所述子鳍状物区相对于所述衬底的区域被互补掺杂，以形成P/N结，所述P/N结是将有源鳍状物区与所述衬底的区域电隔离的隔离结构的至少一部分。

Description

用于FINFET架构的用固态扩散源掺杂的隔离阱
本申请为分案申请，其原申请是于2016年2月25日(国际申请日为2013年9月25日)向中国专利局提交的专利申请，申请号为201380079126.6，发明名称为“用于FINFET架构的用固态扩散源掺杂的隔离阱”。
技术领域
本发明的实施例总体上涉及集成电路(IC)，并且更具体而言涉及FinFET的阱杂质掺杂。
背景技术
单片IC一般包括若干晶体管，例如制造于平面衬底(例如硅晶片)之上的金属氧化物半导体场效应晶体管(MOSFET)。片上系统(SoC)架构在模拟和数字电路两者中都使用了晶体管。高速模拟和数字电路的单片集成可能存在问题，其部分原因在于数字开关可能引发衬底噪声，所述噪声可能限制模拟电路的精确度和线性度。因此，较高的衬底隔离度对于SoC性能的提高是有利的。
图1A示出了可以用于测量第一端口(端口1)与第二端口(端口2)之间的衬底隔离度的单片器件结构101的布置。一般地，将信号S1施加到端口1，并在端口2测量对应的噪声信号S2的强度，其中，隔离度被定义为两个信号强度的比率(S2/S1)。可以提供诸如保护环110的保护环结构以及诸如深阱120的阱隔离结构来提高衬底隔离度。如图所示，保护环110形成了P/N/P杂质类型区，从而确保了反向二极管包围任何噪声敏感电路(例如，模拟电路中的一个或多个晶体管)。这种保护环结构可以使隔离度提高20dB或更多。可以利用示例性深阱120进一步提高衬底隔离度，所述示例性深阱包括设置在保护环110内的p阱下方的n型区(例如，可以在其中设置n型晶体管)。如三阱工艺中经常出现的，可以使保护环110和深阱120的n型区连续，以进一步提高端口1与端口2之间的衬底隔离度。相对于单独使用保护环结构的情况，这种深阱隔离可以使隔离度提高35dB或更多。
深阱结构通常是通过离子注入来制造的，例如，对于n阱而言利用高能量磷注入。需要高能量来实现足够的阱深度，该深度可以是在衬底的顶表面下方数百纳米，尤其是如图1B中所描绘的上层有源器件硅具有非平面(例如，finFET)架构102的地方。然而，这种注入过程可能损坏上覆有源器件硅150，并且还与注入的物质浓度分布相关联，所述浓度分布可能对器件缩放造成限制。
因此，提供良好隔离度并且适于非平面器件架构的器件结构和阱掺杂技术将是有利的。
附图说明
在附图中通过示例的方式而非限制的方式对本文中所描述的材料进行例示说明。为了例示的简单和清楚，附图中所示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其它元件被放大。此外，如果认为合适，在附图中重复使用附图标记以指示对应或相似的元件。在附图中：
图1A是用于评估单片半导体器件的两个区域之间的隔离度水平的常规结构的截面图；
图1B是描绘用于在单片半导体器件的子鳍状物区中形成隔离阱的常规注入技术的常规结构的截面图；
图2A是根据实施例的具有finFET架构的集成微电子器件的平面图，所述finFET架构具有用于隔离阱掺杂的固态扩散源；
图2B是根据实施例的沿图2A的集成微电子器件中所描绘的B-B'平面的截面图；
图2C是根据实施例的沿图2A的集成微电子器件中所描绘的C-C'平面的截面图；
图2D是根据实施例的沿图2A的集成微电子器件中所描绘的D-D'平面的截面图；
图3是根据实施例的例示形成具有finFET架构的集成微电子器件的方法的流程图，所述finFET架构具有用于隔离阱掺杂的固态扩散源；
图4是根据实施例的进一步例示形成具有finFET架构的集成微电子器件的方法的流程图，所述finFET架构具有用于阱掺杂的多个固态扩散源；
图5A、5B、5C、5D、5E、5F、5G、5H、5I和5J是根据实施例的按照图4中所示的特定制造操作的演变的finFET的截面图，执行图4中所示的特定制造操作以获得图2A中所示的架构。
图6示出了根据本发明的实施例的采用具有与finFET的子鳍状物区的一部分相邻的隔离杂质源膜的单片IC的移动计算平台和数据服务器机器；以及
图7是根据本发明实施例的电子计算设备的功能方框图。
具体实施方式
参考附图对一个或多个实施例进行描述。尽管详细描绘并讨论了具体构造和布置，但是应当理解的是这仅是出于说明性的目的。相关领域的技术人员应当认识到在不背离本说明书的精神和范围的情况下其它构造和布置也是可能的。对于相关领域技术人员而言显而易见的是，本文中描述的技术和/或布置可以用于除本文中详细描述的系统和应用以外的多种其它系统和应用中。
在以下具体实施方式中参考附图，附图形成了本说明书的一部分并且示出了示例性实施例。此外，要理解的是可以使用其它实施例，并且可以在不脱离所要求保护的主题的情况下做出结构和/或逻辑变化。还应当指出，例如，上、下、顶部、底部等方向和引用仅可以用于方便描述附图中的特征而不是要限制所要求保护的主题的应用。因此，不应以限定的意义考虑以下具体实施方式，并且所要求保护的主题的范围仅由所附权利要求及其等同物限定。
在以下描述中，阐述了很多细节，然而对于本领域技术人员而言显而易见的是可以在没有这些具体细节的情况下实践本发明。在一些实例中，以方框图的形式而非以细节的形式示出公知的方法和器件，以避免使本发明难以理解。在整个本说明书中对“实施例”或“一个实施例”的引用表示在本发明的至少一个实施例中包括结合所述实施例描述的特定特征、结构、功能、或特性。因而，在整个本说明书中的各处出现的短语“在实施例中”或“在一个实施例中”不一定指的是本发明的相同实施例。此外，可以在一个或多个实施例中以任何适合的方式结合所述特定特征、结构、功能、或特征。例如，只要是在与第一和第二实施例相关联的特定特征、结构、功能、或特点互不排斥的地方，就可以使这两个实施例相结合。
如本发明的说明书和所附权利要求中所使用的，单数形式“一”和“所述”旨在同样包括复数形式，除非上下文明确地另行指示。还应当理解的是，本文中所使用的术语“和/或”指的是并且包含相关联的列举项中的一个或多个项的任何以及所有可能的组合。
在本文中，术语“耦合”和“连接”连同其派生词可以用于描述部件之间的功能或结构关系。应当理解的是，这些术语并不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多元件彼此直接物理、光学或电接触。“耦合”可以用于指示两个或更多元件彼此直接或间接(在它们之间具有其它中间元件)物理、光学或电接触和/或两个或更多元件彼此合作或相互作用(例如，如因果关系中的情况)。
本文中所使用的术语“在……之上”、“在……之下”、“在……之间”和“在……上”指的是一个部件或材料层相对于其它部件或层的相对位置，其中，这种物理关系是值得注意的。例如，在材料层的背景下，设置在一层之上或之下的另一个层可以直接与所述层接触或者可以具有一个或多个中间层。此外，设置在两个层之间的一个层可以与所述的两个层直接接触或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与所述第二层直接接触。在部件组件的背景下可以做出类似的区分。
如在整个本说明书和权利要求中所使用的，通过术语“……中的至少一个”或者“……中的一个或多个”加入的项目的列表可以指所列出的术语的任何组合。例如，短语“A、B或C中的至少一个”可以表示A、B、C、A和B、A和C、B和C或者A、B、和C。
如将在下文中更详细地描述的，沿非平面半导体鳍状物结构的一部分形成至少一个杂质源膜。所述杂质源膜可以用作至少一个类型的杂质源，所述杂质在从源膜扩散到半导体鳍状物中之后变得具有电活性。在一个这种实施例中，杂质源膜被设置为与设置在鳍状物的有源区与衬底之间的子鳍状物区的一部分的侧壁表面相邻，并且比有源区更接近衬底。在其它实施例中，杂质源膜可以提供掺杂剂源，所述掺杂剂使所述子鳍状物区相对于衬底的区域被互补掺杂，从而形成P/N结，所述P/N结是将有源鳍状物区与衬底的区域电隔离的隔离结构的至少一部分。
如还将在下文中更详细地描述的，具有finFET架构的集成微电子器件可以依赖于固态扩散源，其中，杂质源膜形成为与接近衬底的子鳍状物区的一部分的侧壁相邻。第二膜可以形成在与子鳍状物的一部分的侧壁相邻的杂质源膜之上，所述子鳍状物区比衬底更接近有源区。第二膜可以是未掺杂的隔离电介质或第二杂质源膜。将掺杂剂从(多个)杂质源膜驱入接近源膜的子鳍状物区的部分中。随后为鳍状物的有源区形成栅极叠置体和源极/漏极。
在实施例中，集成微电子器件包括衬底和设置在衬底上的多个晶体管。至少一个晶体管包括从衬底延伸的非平面半导体鳍状物(即finFET)。图2A是根据实施例的集成微电子器件200的平面图，集成微电子器件200具有带有finFET架构的晶体管，并且至少部分地依赖于用于隔离阱掺杂的固态扩散。微电子器件200设置在衬底205上，所述衬底可以是本领域中已知的适于形成IC的任何衬底，例如但不限于：半导体衬底、绝缘体上半导体(SOI)衬底、或绝缘体衬底(例如，蓝宝石)等、和/或它们的组合。在一个示例性实施例中，衬底205包括大体上单晶的半导体，例如但不限于硅。尽管衬底205可以是n型或p型导电性，但是在示例性实施例中，衬底205具有p型导电性，并且可以包括设置在非故意掺杂的硅衬底上的电阻式p型硅外延层。非平面半导体体块或“鳍状物”201、202从第一衬底区211延伸，并且鳍状物203和204从第二衬底区212延伸。有利地，鳍状物201-204是大体上单晶的，并且具有与衬底205相同的晶体取向。然而，多晶鳍状物实施例也是有可能的，因为本发明的实施例并不明显受鳍状物201-204的微结构或成分的限制。鳍状物201-204可以全部具有相同的半导体成分或者它们之间可以存在差异。此外，一个或多个鳍状物可以包括外延分层结构或者可以是同质半导体。示例性半导体成分包括：诸如硅、锗或它们的合金等IV族系统；或者诸如GaAs、InP、InGaAs等III-V族系统；或者诸如GaN等III-N族系统。在每个衬底区211、212内，隔离电介质208设置在鳍状物201-204之间。隔离电介质208可以具有任何常规的成分，例如但不限于二氧化硅、氮氧化硅、或氮化硅中的一种或多种成分的一个或多个层。
如图2B和2C中所示，鳍状物201和202是相同的同质半导体。对于衬底205大体上为单晶硅的这种实施例，鳍状物201-202大体上是与衬底205邻接的单晶硅(即，没有不同材料成分的中间层)。鳍状物201-204可以采用各种各样的结构形式和尺寸。在示例性实施例中，鳍状物201、202包括：与衬底表面的平面(例如，沿x-y平面)不平行的侧壁表面(例如，沿图2B中的y-z平面和图2C中的x-z平面)；以及可以是圆形的或者可以大体上与衬底的顶表面成一平面的顶表面。在某些实施例中，鳍状物201、202具有小于50nm、有利地小于30nm、并且更有利地小于20nm的横向鳍状物宽度(Wfin)。在某些这种实施例中，鳍状物201、202还从衬底205延伸出小于200nm、有利地小于150nm、并且更有利地介于20nm与150nm之间的垂直高度(Hfin)。鳍状物201、202的长度(图2C中的Lfin)是任意的，其根据处理能力和参数要求等变化。鳍状物203-204可以具有大体上与鳍状物201、202相同的鳍状物尺寸。
在实施例中，半导体鳍状物包括存在晶体管沟道和源极/漏极半导体的有源区。如图2B和2C中所示，沿鳍状物的z高度将鳍状物201、202划分成若干部分，每一部分具有小于总鳍状物高度Hfin的z高度。鳍状物201、202的有源区与递增的鳍状物侧壁高度H3相关联。栅极叠置体260电耦合到有源鳍状物区，所述栅极叠置体包括例如：栅极电介质(例如，二氧化硅、和/或氮化硅、和/或氮氧化硅、和/或如HfO2的较高K材料等)；以及栅极电极，所述栅极电极可以是任何常规的材料，例如但不限于多晶硅和/或一种或多种金属。耦合到鳍状物201-204的源极/漏极半导体区的源极/漏极接触部255位于栅极叠置体260的相对侧上。
在实施例中，半导体鳍状物还包括设置在鳍状物的有源区与衬底之间的子鳍状物区。在实施例中，用一种或多种电活性杂质对子鳍状物区的至少一部分进行掺杂。对于鳍状物201，所述子鳍状物区包括接近衬底205并且与递增的鳍状物侧壁高度H1相关联的下层子鳍状物区210A。鳍状物202包括相似的下层子鳍状物区210B。在示例性实施例中，用一种或多种电活性杂质对下层子鳍状物区210A、210B进行杂质掺杂，所述电活性杂质例如但不限于磷、砷(硅的n型掺杂剂)和硼(硅的p型掺杂剂)，尽管可以根据半导体材料系统选择任何常规的掺杂剂物质(例如，用于GaN系统的铝等)。在其它实施例中，下层子鳍状物区210A、210B具有大体上相同的杂质和杂质浓度。在示例性硅鳍状物实施例中，下层子鳍状物区210A、210B具有介于1017cm-3与1019cm-3之间的杂质浓度。在一个这种实施例中，下层子鳍状物区210A、210B具有与衬底205的导电类型相反的导电类型。例如，在衬底205为p型的情况下，下层子鳍状物区210A、210B为n型(例如，具有介于1017cm-3与1019cm-3之间的磷杂质)。如此，下层子鳍状物区210A、210B可以起深层反掺杂(deep counter-doped)的“阱”(例如，n阱)的作用，从而提供对鳍状物201、202的上覆有源区的隔离。
在实施例中，衬底的处于两个杂质掺杂的下层子鳍状物区之间的表面层也是杂质掺杂的，该杂质掺杂与衬底的设置在衬底表面层下方的表面下区域截然不同。参照图2B，衬底表面层206具有与子区域210A、210B大体上相同的杂质掺杂剂浓度(例如，1017cm-3-1019cm-3)。在其它实施例中，衬底表面层206的厚度(Ts)不大于半导体鳍状物201、202的横向宽度(Wfin)，并且有利地介于Wfin的50％和100％之间。如图2A和2D中进一步所示，衬底区212没有表面层206，并且因此表面层206仅存在于鳍状物201-204的子集之间。
在实施例中，集成微电子器件包括被设置为与下层子鳍状物区的侧壁表面相邻的第一杂质源膜。对于这种实施例，杂质源膜可以用作通过固态扩散对下层子鳍状物区进行掺杂的杂质源。如图2A所示，第一杂质源膜215被设置为与鳍状物201、202的相对侧壁相邻，并且更具体而言与鳍状物半导体直接接触。然而，在其它实施例中，可以在杂质源膜与鳍状物半导体之间设置中间材料层。杂质源膜215从衬底205的顶表面延伸出大约H1，所述H1可以从仅杂质源膜215的厚度(例如，1-5nm)一直到鳍状物高度Hfin的任意高百分比变化。
如图2B进一步所示，杂质源膜215还设置在衬底表面层206之上(例如，与之直接接触)。杂质源膜215可以具有很宽范围的厚度，但是在Wfin小于20nm的示例性实施例中，如正交于鳍状物侧壁所测量的(例如，图2B中的T1)，杂质源膜215小于10nm、有利地小于7nm、并且更有利地介于1nm和5nm之间。在其它实施例中，设置在衬底表面层206之上的杂质源膜215具有与沿着鳍状物侧壁大体上相同的厚度(即，杂质源膜215具有大体上共形的厚度T1)。
用存在于下层子鳍状物区内的电杂质对杂质源膜215进行掺杂，所述电杂质例如但不限于：磷、砷(硅的n型掺杂剂)和硼(硅的p型掺杂剂)。在其它实施例中，杂质源膜215是绝缘电介质薄膜，例如但不限于杂质掺杂的玻璃。在某些这种实施例中，杂质源膜215是硼掺杂的硅酸盐玻璃(BSG)或者磷掺杂的硅酸盐玻璃(PSG)。其它选择包括掺杂的氮化物、掺杂的金属膜、掺杂的半导体膜等。在衬底205大体上为p型硅的示例性实施例中，用诸如磷的杂质对杂质源膜215进行掺杂，所述杂质使下层子鳍状物区成为n型，其中，磷杂质的浓度介于1017cm-3和1019cm-3之间。因此，杂质源膜215具有足够高的所沉积的杂质浓度和膜厚度，以在下层子鳍状物区内提供所需的杂质浓度。作为一个示例，杂质源膜215是具有掺杂到1020-1021cm-3的磷的1-5nm厚的PSG膜，并且杂质源膜215与鳍状物201、202的侧壁直接接触。
在实施例中，子鳍状物区还包括上层子鳍状物区，上层子鳍状物区接近有源区并且与递增的鳍状物侧壁高度H2相关联。对于对应于H1+H2的总子鳍状物侧壁高度，可以通过对杂质源膜(例如，215)的处理来改变子鳍状物进入上层区和下层区的比例，以在下层子鳍状物区与有源区之间提供所需的垂直间隔。H1和H2可以在两者均非零的限定之内存在很宽的变化范围。在图2D中在采用鳍状物203的finFET中表示H1＝0的极限，并且在图2D中在采用鳍状物204的finFET中表示H2＝0的极限，将在本文中的别处对此进行进一步描述。
如图2B中所示，上层子鳍状物区230A、230B的侧壁表面没有杂质源膜215，其中，隔离电介质208或第二杂质源膜235中的至少一个设置在杂质源膜215之上和/或与鳍状物201、202的上层子鳍状物区的侧壁表面相邻(在图2A中隔离电介质208被描绘为透明的，以充分显露杂质源膜215、235)。在第二杂质源膜与侧壁表面相邻的情况下，对于上层子鳍状物区230A，用存在于第二杂质源膜中的杂质对上层子鳍状物区进行杂质掺杂。如果隔离电介质与侧壁表面相邻，那么对于上层子鳍状物区230B，上层子鳍状物区可以是大体上未掺杂的，其中，隔离电介质有利地大体上没有存在于第一杂质源膜215中的杂质(并且大体上没有存在于第二杂质源膜235中的杂质)。尽管未描绘，但是大体上未掺杂的帽盖电介质层(例如，氮化硅等)可以设置在杂质源膜215与杂质源膜235之间，并且可以用于在杂质源膜235与杂质源膜215接触的区域中限制杂质源膜215与235之间的掺杂剂的混合。
杂质源膜235可以用作杂质的固态扩散掺杂剂源，所述杂质例如但不限于磷、砷或硼。在实施例中，上层子鳍状物区230A以及与上层子鳍状物区230A的侧壁表面相邻的第二杂质源膜235被掺杂有第二杂质，所述第二杂质给予上层子鳍状物区230A的导电类型与下层子鳍状物区210A的导电类型互补。上层子鳍状物掺杂还可以使上层子鳍状物区230A的掺杂与上覆有源鳍状物区的掺杂截然不同。作为一个示例，在下层子鳍状物区210A为n型时上层子鳍状物区230A为p型。可以以介于1017cm-3和1019cm-3之间的杂质浓度对上层子鳍状物区230A进行掺杂。上层子鳍状物掺杂可以为一种或多种电功能服务，所述电功能包括：特定MOS结构所需的随衬底205的导电类型而变化的阱掺杂；用于阈值电压调谐；或者促进隔离结构(例如，确保反向二极管存在于鳍状物有源区与衬底之间)。在图2A和2B所描绘的示例性实施例中，具有相关联的掺杂的子鳍状物区210A和230A的鳍状物201形成了衬底隔离的NMOS晶体管的部分。具有相关联的掺杂的子鳍状物区210B和230B的鳍状物202形成了衬底隔离的PMOS晶体管的部分。因此，图2A和2B示出了存在于单片CMOS电路中的finFET结构，所述单片CMOS电路可以被实施成各种各样的集成微电子器件。
在其它实施例中，杂质源膜235包括先前被描述为杂质源膜215的选项的材料中的任何材料。在某些这种实施例中，杂质源膜235是与杂质源膜215的材料相同的材料，但是被互补掺杂。例如，杂质源膜235可以是掺杂的绝缘电介质薄膜，例如但不限于杂质掺杂的玻璃。在某些这种实施例中，杂质源膜235是硼掺杂的硅酸盐玻璃(BSG)或者磷掺杂的硅酸盐玻璃(PSG)。其它选项包括掺杂的氮化物、掺杂的金属膜、掺杂的半导体膜等。在衬底205大体上为p型硅并且杂质源膜215为PSG的示例性实施例中，杂质源膜235为用诸如硼的杂质掺杂的硅酸盐玻璃，所述杂质使上层子鳍状物区230A为p型，其中，硼杂质浓度介于1017cm-3和1019cm-3之间。因此，杂质源膜235具有足够高的所沉积的杂质浓度和膜厚度，以在上层子鳍状物区230A内提供所需杂质浓度。杂质源膜235可以具有在先前针对杂质源膜215所描述的范围内的任何厚度。在实施例中，例如，杂质源膜235是具有被掺杂到1020-1021cm-3的硼的1-5nm厚的BSG膜，并且在高度H2之上与鳍状物201、202的侧壁直接接触。在图2B中所示的示例性实施例中，在第二杂质源膜235设置在杂质源膜215之上的区域中，杂质源膜215具有第一侧壁厚度T1，T1大于在隔离电介质208设置在杂质源膜215之上(即其中不存在杂质源膜235)的区域中的第二侧壁厚度T2。
在具有第二杂质源膜的实施例中，隔离电介质设置在第一和第二杂质源两者之上，并且隔离电介质还可以回填相邻半导体鳍状物的子鳍状物区之间的任何空间。例如，如图2B中所示，隔离电介质208设置在杂质膜215和235之上，其中，隔离电介质208的顶表面与杂质膜235成一平面，以将鳍状物201、202的有源区限定为大体上彼此相等(例如，具有高度H3)。尽管并未描绘，但在某些实施例中，隔离电介质208可以包括多个层(例如，氮化硅衬垫等)，所述多个层被设置为与杂质源膜215和235中的一个或多个接触，这可以用于限制掺杂剂从杂质源膜向外扩散。
在实施例中，设置在衬底上的附加的晶体管类似地包括具有上和下子鳍状物区的半导体鳍状物，然而，上和下子鳍状物区不是互补掺杂的，其可以是均匀掺杂的，或者上子鳍状物区和下子鳍状物区都不具有显著偏离衬底的杂质掺杂的杂质掺杂。在上子鳍状物区与下子鳍状物区之间缺乏任何掺杂区别的这种晶体管可能缺乏任何衬底隔离结，但是这种晶体管在例如对衬底耦合的噪声源不敏感的数字电路中仍然是有用的。可以在某些SoC实施方式中发现具有带有衬底隔离的一些晶体管和不带有衬底隔离的其它晶体管的实施例。例如，如图2A和2D所示，在半导体鳍状物203的侧壁表面没有杂质源膜215和235两者的情况下，下子鳍状物区210C和上子鳍状物区230C两者具有大体上与衬底205相同的半导体。类似地，衬底表面层210D具有衬底205的导电性(例如，p型)。借助于这些结构特征，鳍状物203可以形成例如非衬底隔离的PMOS晶体管的一部分。然而，杂质源膜235设置为与鳍状物204相邻并且因此上子鳍状物区230D可以具有大体上与上子鳍状物区230A相同的阱类型掺杂(例如，p型)。因此，鳍状物204可以形成例如非衬底隔离的NMOS晶体管的一部分。因此，图2A和2B示出了存在于单片CMOS电路中的finFET结构，所述单片CMOS电路可以被实施成各种各样的混合信号(模拟和数字电路)集成微电子器件，例如SoC。在图2D所描绘的实施例中，下子鳍状物区210D被掺杂为大体上与上子鳍状物区230D相同(例如，均为p型)，因为杂质源215在整个子鳍状物侧壁高度H1+H2之上延伸。
在现在对与通过固态扩散源进行的示例性finFET阱掺杂相关联的若干结构元件进行了详细描述的情况下，将参考图3中的流程图对制造这种结构的方法进行进一步描述。在所示的实施方式中，过程301可以包括一个或多个操作、功能、或动作，如操作310、320、330、340、和/或350中的一个或多个所示。然而，本文中的实施例可以包括任何数量的操作，以使得可以跳过一些操作。此外，各种实施例可以包括为了清晰起见而未示出的附加操作。
示例性方法301起始于操作310，在该操作中接收具有设置于其上的半导体鳍状物的衬底。例如，可以接收在图2A中描绘的具有鳍状物201-204中的每个鳍状物的衬底作为输入起始材料都。由于这种鳍状物结构可以是通过任何常规方式形成的，因而本文中不提供制造该鳍状物结构的进一步描述。
方法301进行至操作320，其中，形成与半导体鳍状物中的至少一个的子鳍状物区的仅下层部分的侧壁相邻的杂质源膜。随后，在操作330，形成与鳍状物中的至少一个的子鳍状物区的上层部分的侧壁相邻的膜。该第二膜可以是第二杂质源膜，或者是隔离电介质膜，所述隔离电介质膜是大体上未掺杂的，或至少缺少用于相对于在操作310所接收的状态而显著改变子鳍状物区的上层部分的掺杂的充足的电活性杂质。
在操作340，将至少来自在操作320沉积的杂质源膜的掺杂剂驱入子鳍状物区的下层部分中，以例如形成衬底隔离结。可以执行诸如炉驱入(furnace drive)或快速热退火等任何热过程以实现充分的固态扩散，从而使存在于杂质源膜中的杂质渗入下层子鳍状物区内的鳍状物的整个横向厚度，而不会向上远远地扩散到子鳍状物区的上层部分中(例如，不超过横向鳍状物厚度，该厚度可以为20-30nm或更小)。随后，方法301使用设置在子鳍状物区之上的鳍状物的有源区来完成器件的常规方面的形成。在示例性实施例中，形成栅极叠置体和源极/漏极以使用本领域中的任何常规技术来完成MOS晶体管结构。
图4是根据实施例的进一步示出形成具有finFET架构的集成微电子器件的方法的流程图，所述finFET架构具有用于阱掺杂的多个固态扩散源。本文中的实施例可以包括任何数量的操作以使得可以跳过一些操作。此外，各种实施例可以包括为了清晰起见而并未示出的附加操作。例如，这种方法可以用于形成图5A、5B、5C、5D、5E、5F、5G、5H、5I和5J所描绘的结构中的一个或多个结构，这些图是根据实施例的在执行图4中所示的特定制造操作以最终获得图2A-2D中所示的体系架构时的演变的finFET的截面图。
示例性方法401起始于操作410，在该操作接收具有多个半导体鳍状物的衬底。在图5A中示出了在操作410接收的示例性结构。可以在操作410接收在图2A-2D的背景下在本文中别处所描述的衬底和鳍状物结构中的任何衬底和鳍状物结构作为输入起始材料。在操作415，在鳍状物的侧壁之上沉积第一杂质源膜。在图5B中所描绘的示例性实施例中，将杂质源膜215共形地沉积在鳍状物侧壁201A之上、鳍状物顶表面201B之上、以及衬底205的中间表面之上。沉积技术可以取决于杂质源膜215的成分，其中，示例性技术包括化学气相沉积(CVD)、原子层沉积(ALD)和物理气相沉积(PVD)。在操作415沉积的杂质源膜还可以具有先前描述的成分和厚度中的任何成分和厚度，其中，具有1020-1021cm-3的磷掺杂的1-5nm的PSG是一个具体的示例性实施例。
回到图4，方法401进行至操作420，其中，在第一杂质源膜之上沉积蚀刻掩模并使其凹陷以保护仅与子鳍状物区的下层部分相邻的膜。图5C示出了示例性蚀刻掩模522，可以施加示例性蚀刻掩模522以使其平坦化到鳍状物201、202上方的水平。在一个有利的实施例中，蚀刻掩模522是通过常规技术施加的任何常规光致抗蚀剂。蚀刻掩模522可以是其它材料，或者包括一种或多种其它材料，例如但不限于无定形的或“类金钢石”的碳硬掩模。在施加了蚀刻掩模之后，可以通过常规方法任选地将蚀刻掩模图案化，从而在不需要和/或不期望鳍状物的衬底隔离掺杂的衬底区域中去除蚀刻掩模的整个厚度。例如，可以将光致抗蚀剂蚀刻掩模光刻图案化以从衬底的部分中选择性地去除蚀刻掩模的区域。无论是任选地进行图案化还是采用均厚形式，随后都使蚀刻掩模相对于半导体鳍状物或中间的蚀刻停止层选择性地凹陷，随后使得掩膜保护仅在与下层子鳍状物区相邻的区域中的下伏杂质源膜，随后通过杂质源膜对下层子鳍状物区进行掺杂。图5D还描绘了示例性实施例，其中，通过干法或湿法化学工艺将掩模522深蚀刻(显影)到对应于鳍状物侧壁高度H1的所需掩模厚度。
回到图4，在操作425，相对于半导体鳍状物和界面(蚀刻停止)层选择性地去除杂质源膜的不受蚀刻掩模保护的部分。在操作425，可以根据杂质源膜成分采用任何常规的蚀刻。在杂质源膜是PSG的示例性实施例中，具有对半导体的高度选择性的任何常规的湿法或干法电介质蚀刻可以用于获得图5D中所描绘的结构。在从鳍状物侧壁完全去除蚀刻掩模522(例如，通过将蚀刻掩模图案化，以不掩蔽与第二鳍状物的第二子鳍状物区的上层部分和下层部分相邻的第一杂质源膜)的任何区域中，将从整个子鳍状物区中完全去除杂质源膜215。尽管在示例性实施例中通过对杂质源膜215的蚀刻而暴露鳍状物201、202的半导体表面，但是相反，在杂质源膜215未直接设置在鳍状物201、202上的情况下，可以暴露中间的蚀刻停止层。
随后，方法401可以进行至执行任选的预驱入的操作430。如果执行所述操作，那么将杂质源膜中的杂质驱入子鳍状物区的下层部分中。可以基于各种因素来选择温度和时间参数，所述各种因素例如但不限于：鳍状物宽度、所需鳍状物掺杂剂浓度、以及杂质源膜和/或半导体鳍状物内的杂质迁移率。对于小于30nm的示例性鳍状物宽度，示例性温度范围为700-1100℃，并且示例性时间范围为几秒到几分钟。图5E中示出了这种预驱入的效果，其中，掺杂剂520被示出为进入子鳍状物区的最接近杂质源膜215的下层部分并且进入衬底205的最接近区域。
在预驱入之后，或者在不执行预驱入操作的情况下，方法401进行至操作435，其中，在鳍状物的侧壁之上沉积第二杂质源膜。在图5F中所描绘的示例性实施例中，杂质源膜235共形沉积在鳍状物201、202之上以及杂质源膜215(如果存在的话)之上。对于先前已经完全去除了杂质源膜215的鳍状物，杂质源膜235可以与鳍状物的整个侧壁高度(例如，Hfin)接触。在操作435所采用的沉积技术可以再次取决于杂质源膜235的成分，其中，示例性技术包括CVD、ALD和PVD。在操作435沉积的杂质源膜235还可以具有先前所描述的成分和厚度中的任何成分和厚度，其中，具有1020-1021cm-3的硼掺杂的1-5nm的BSG是一个具体的示例性实施例。
方法401继续进行，其在操作440掩蔽至少一个鳍状物并且去除第二杂质源膜的暴露部分。对于任何常规的光致抗蚀剂蚀刻掩模，可以在操作440执行对蚀刻掩模的光刻图案化，并且随后执行对下伏杂质膜的蚀刻。如图5G中进一步所描绘的，可以在具有厚度T1的杂质源膜215之上设置保留的杂质源膜235的一部分，而去除其它区域中的杂质源膜235将杂质源膜215的厚度减小到第二厚度T2，厚度T2随两个杂质源膜235、215之间的蚀刻选择性而变化。对于杂质源膜235为BSG并且杂质源膜215为PSG的示例性实施例，可以利用对蚀刻剂化学性质的适当选择来使得蚀刻选择性非常高，从而使得T1与T2之间的差只有几nm，或可能甚至觉察不到。对于其它材料系统和/或去除工艺，T1与T2之间的较大区别可能是可见的。对于先前已经完全去除了杂质源膜215的鳍状物，还可以将杂质源膜235从鳍状物半导体中完全去除。
回到图4，在操作450，在存在的任何杂质源膜之上形成隔离电介质(例如，在操作415和435形成的第一和第二杂质源膜)。可以通过任何常规的技术(例如，利用带隙填充电介质沉积工艺和平面化抛光等)形成隔离电介质。随后在操作455，隔离电介质选择性地向半导体鳍状物和/或中间的停止层凹陷，以限定鳍状物的有源区。任何常规的隔离凹陷工艺可以用于获得图5H中所示的中间结构，其中，鳍状物201、202具有从隔离电介质208的顶表面延伸出侧壁高度H3的有源区。结合由在操作420执行的蚀刻掩模凹陷所限定的侧壁高度H1，隔离电介质208的暴露表面进一步限定了侧壁高度H2，杂质源膜235(如果存在的话)在侧壁高度H2内与子鳍状物区的上层部分相邻。在先前已经完全去除了杂质源膜215、235两者的情况下，隔离电介质208的凹陷从子鳍状物区限定了具有与衬底大体上相同的杂质掺杂的有源区。在保留杂质源膜235但去除杂质源膜215的情况下，隔离电介质208的凹陷从子鳍状物区限定了具有杂质源膜235中的杂质的同质掺杂的有源区。
在现在限定了子鳍状物和有源区的情况下继续操作460(图4)，将来自杂质源膜的杂质驱入最接近杂质源膜的鳍状物的分立部分中。操作460可能需要本领域已知的任何升温过程，所述过程适于增强掺杂剂从(多个)源膜向相邻半导体中扩散。可以基于各种因素来选择温度和时间参数，所述各种因素例如但不限于：鳍状物宽度、所需鳍状物掺杂剂浓度、先前是否已经执行了预驱入操作、以及(多个)杂质源膜和/或半导体鳍状物内的杂质迁移率。对于小于30nm的示例性鳍状物宽度，示例性温度范围为700-1100℃，并且示例性时间范围为几秒到几分钟。如图5I所示，驱入操作460用第二杂质对上层子鳍状物区230A进行掺杂。在多个杂质源膜与子鳍状物区的分立部分相邻的情况下，所述驱入操作460用来自各种局部杂质源膜的杂质对子鳍状物区的分立部分进行掺杂。例如，在杂质源膜215是PSG并且杂质源膜235是BSG的情况下，将上层子鳍状物区掺杂为与下层子鳍状物区210A的导电类型互补的导电类型。
随后，方法401完成了常规的晶体管制造操作，例如但不限于为鳍状物的每个有源区形成栅极叠置体和源极/漏极，以及对栅极叠置体和源极/漏极进行互连，以例如使用衬底隔离或非衬底隔离的鳍状物结构中的一个或多个结构来形成CMOS电路。在图5J中所绘制的示例性实施例中，栅极叠置体260和源极/漏极的形成获得了结构200，从而拥有在图2A-2D的背景下本文中先前在别处描述的特征中的一个或多个特征。
图6示出了根据本发明的实施例的系统1000，其中，移动计算平台1005和/或数据服务器机器1006采用单片IC，所述单片IC具有与杂质掺杂的子鳍状物区相邻的杂质源膜。服务器机器1006可以是商业服务器，例如，包括设置在支架内并且连网到一起以用于电子数据处理的任何数量的高性能计算平台，在示例性实施例中，所述服务器机器包括封装的单片IC 1050。移动计算平台1005可以是被配置为用于电子数据显示、电子数据处理、和无线电子数据传输等中的每一个的任何便携式设备。例如，移动计算平台1005可以是平板电脑、智能电话、膝上型计算机等中的任何设备，并且可以包括显示屏(例如，电容式显示屏、电感式显示屏、电阻式显示屏、触摸屏)、芯片级或封装级集成系统1010、以及电池1015。
无论是设置在放大图1020中所示的集成系统1010内，还是被设置为服务器机器1006内的独立封装的芯片，封装的单片IC 1050包括采用具有至少一个finFET的单片架构的存储器芯片(例如，RAM)或处理器芯片(例如，微处理器、多核微处理器、图形处理器等)，所述finFET具有与杂质源膜相邻的杂质掺杂的子鳍状物区，并且封装的单片IC 1050有利地包括SoC架构，所述SoC架构具有：至少一个finFET，所述至少一个finFET具有衬底隔离掺杂的下层子鳍状物区；以及至少一个其它finFET，所述至少一个其它finFET具有不存在这种隔离掺杂的下层子鳍状物区。单片IC 1050还可以连同功率管理集成电路(PMIC)1030、包括宽带RF(无线)发射器和/或接收器(TX/RX)(例如，包括数字基带和模拟前端模块，模拟前端模块还包括处于发射路径上的功率放大器和处于接收路径上的低噪声放大器)的RF(无线)集成电路(RFIC)1025、以及它们的控制器1035中的一个或多个一起耦合到板、衬底或内插器1060。
从功能上来讲，PMIC 1030可以执行电池功率调节、DC到DC转换等，并且因而具有耦合到电池1015的输入和向其它功能模块提供电流源的输出。如进一步所示的，在示例性实施例中，RFIC 1025具有耦合到天线(未示出)的输出，以实施若干无线标准或协议中的任何标准或协议，这些标准或协议包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生物以及被命名为3G、4G、5G及更高代的任何其它无线协议。在替代的实施方式中，这些板级模块中的每一个都可以集成到耦合至单片IC 1050的封装衬底的单独的IC上或者集成在耦合至单片IC 1050的封装衬底的单个IC内。
图7是根据本公开内容的至少一些实施方式而布置的计算设备1100的功能方框图。例如，可以在平台1005或服务器机器1006内发现计算设备1100，并且计算设备1100还包括容纳很多部件的母板1102，所述部件例如但不限于可以包含本文中所讨论的局部级间互连的处理器1104(例如，应用处理器)、以及至少一个通信芯片1106。在实施例中，处理器1104、一个或多个通信芯片1106等中的至少一种。处理器1104可以物理和/或电耦合到母板1102。在一些示例中，处理器1104包括封装在处理器1104内的集成电路管芯。一般而言，术语“处理器”或“微处理器”可以指的是对来自寄存器和/或存储器的电子数据进行处理从而将该电子数据变换为可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
在各种示例中，一个或多个通信芯片1106也可以物理和/或电耦合到母板1102。在其它实施方式中，通信芯片1106可以是处理器1104的部分。根据其应用，计算设备1100可以包括可以或可以不物理和电耦合到主板1102的其它部件。这些其它部件包括但不限于：易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编译码器、视频编译码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储设备(例如，硬盘驱动器、固态驱动器(SSD)、光盘(CD)、数字多功能盘(DVD)等)等等。
通信芯片1106可以实现用于往返于计算设备1100的数据传输的无线通信。术语“无线”及其派生词可以用于描述：可以通过对经调制的电磁辐射的使用来经由非固体介质传送数据的电路、设备、系统、方法、技术、通信信道等。尽管在一些实施例中相关联的设备可以不包含任何导线，但是该术语并非要暗示相关联的设备不包含任何导线。通信芯片1106可以实施若干无线标准或协议中的任何无线标准或协议，所述无线标准或协议包括但不限于本文中别处所描述的那些标准或协议。如所讨论的，计算设备1100可以包括多个通信芯片706。例如，第一通信芯片可以专用于诸如Wi-Fi和蓝牙等较短范围的无线通信，并且第二通信芯片可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它的较长范围的无线通信。
尽管已经参考各种实施方式对本文中所阐述的某些特征进行描述，但是该描述并不是要被解释为限制性的意义。因而，对于本公开内容所属的领域的技术人员而言显而易见的是，本文中所描述的实施方式的各种修改以及其它实施方式应当被认为是处于本公开内容的精神和范围内。
应当认识到，本发明不限于如此描述的实施例，但在不背离所附权利要求的范围的情况下，可以利用修改和变化来实践本发明。例如，上述实施例可以包括特征的特定组合。
在一个示例性实施例中，集成微电子器件包括衬底。第一晶体管包括从衬底延伸出来的非平面半导体鳍状物。鳍状物具有设置在鳍状物的有源区与衬底之间的子鳍状物区，其中，子鳍状物区还包括接近衬底的下层子鳍状物区和接近有源区的上层子鳍状物区。第一杂质源膜被设置为与下层子鳍状物区的侧壁表面相邻，而上层子鳍状物区不存在第一杂质源膜。用存在于层下子鳍状物区中的杂质对第一杂质源膜进行掺杂。栅极叠置体被设置为与有源区的侧壁表面相邻。
在其它实施例中，所述器件还包括设置在第一杂质源膜之上并且与上层子鳍状物区的侧壁表面相邻的电介质。隔离电介质大体上没有存在于第一杂质源膜中的杂质。
在其它实施例中，所述器件还包括第二杂质源膜，所述第二杂质源膜包括第二杂质并且设置在第一杂质源膜之上并且与上层子鳍状物区的侧壁表面相邻。用第二杂质对上层子鳍状物区进行掺杂以使其具有与下层子鳍状物区的导电类型互补的导电类型。
在其它实施例中，所述器件还包括第二杂质源膜，所述第二杂质源膜包括第二杂质并且设置在第一杂质源膜之上并且与上层子鳍状物区的侧壁表面相邻。用第二杂质对上层子鳍状物区进行掺杂以使其具有与下层子鳍状物区的导电类型互补的导电类型。第二晶体管包括从衬底延伸出来的第二非平面半导体鳍状物，第二鳍状物具有设置在第二鳍状物的第二有源区与衬底之间的第二子鳍状物区。第二子鳍状物区还包括接近衬底的第二下层子鳍状物区和接近第二有源区的第二上层子鳍状物区。第一杂质源膜还被设置为与第二下层子鳍状物区的侧壁表面相邻，而第二上层子鳍状物区不存在第一杂质源膜。隔离电介质设置在第一杂质源膜之上并且与第二上层子鳍状物区的侧壁表面相邻。隔离电介质大体上没有存在于第一或第二杂质源膜中的杂质。
在其它实施例中，对于上文描述的器件实施例中的任何器件实施例，下层子鳍状物区具有与上层子鳍状物区的杂质掺杂不同的杂质掺杂，并且第一杂质源膜包括下层子鳍状物区的杂质。
在其它实施例中，对于上文描述的器件实施例中的任何器件实施例，用杂质对下层子鳍状物区进行掺杂以使其具有与衬底的导电类型互补的导电类型。
在其它实施例中，对于上文描述的器件实施例中的任何器件实施例，上层子鳍状物区具有与下层子鳍状物区和有源鳍状物区两者都不同的杂质掺杂。
在其它实施例中，对于上文描述的器件实施例中的任何器件实施例，上层子鳍状物区具有与下层子鳍状物区互补的杂质掺杂。
在其它实施例中，对于上文描述的器件实施例中的任何器件实施例，第一鳍状物具有小于20nm的横向宽度，第一鳍状物从衬底向上延伸20-150nm。第一杂质源膜包括具有介于1nm和7nm之间的厚度的硅酸盐玻璃膜。下层子鳍状物区具有介于1017cm-3和1019cm-3之间的掺杂剂浓度。
在其它实施例中，对于上文描述的器件实施例中的任何器件实施例，第三晶体管包括从衬底延伸出来的第三非平面半导体鳍状物。第三鳍状物具有设置在第三鳍状物的第三有源区与衬底之间的第三子鳍状物区。第三子鳍状物区还包括接近衬底的第三下层子鳍状物区和接近第三有源区的第三上层子鳍状物区。第三下层子鳍状物区和第三上层子鳍状物区的侧壁表面不存在第一杂质源膜。第二杂质源膜还被设置为与上层子鳍状物区的侧壁表面相邻。
在其它实施例中，一种器件包括第二杂质源膜，第二杂质源膜包括设置在第一杂质源膜之上并且与上层子鳍状物区的侧壁表面相邻的第二杂质源膜。用硼对上层子鳍状物区进行掺杂。第二晶体管包括从衬底延伸出来的第二非平面半导体鳍状物，第二鳍状物具有设置在第二鳍状物的第二有源区与衬底之间的第二子鳍状物区。第二子鳍状物区还包括接近衬底的第二下层子鳍状物区和接近第二有源区的第二上层子鳍状物区。第一杂质源膜还被设置为与第二下层子鳍状物区的侧壁表面相邻，并且第二上层子鳍状物区不存在第一杂质源膜。隔离电介质设置在第一杂质源膜之上并且与第二上层子鳍状物区的侧壁表面相邻。隔离电介质大体上没有存在于第一或第二杂质源膜中的杂质。第二栅极叠置体被设置为在隔离电介质之上与第二有源区的侧壁表面相邻。第三晶体管包括从衬底延伸出来的第三非平面半导体鳍状物。第三鳍状物具有设置在第三鳍状物的第三有源区与衬底之间的第三子鳍状物区。第三子鳍状物区的侧壁表面不存在第一杂质源膜。第二杂质源膜还被设置为与第三子鳍状物区的侧壁表面相邻。第三栅极叠置体被设置为与第三有源区的侧壁表面相邻。第一和第三晶体管为NMOS晶体管，并且第二晶体管为PMOS晶体管。第一和第二杂质源膜均包括掺杂的硅酸盐玻璃。第一和第二下层子鳍状物区被n型掺杂。衬底的将第一下层子鳍状物区与第二下层子鳍状物区分开的第一区域中的表面层被n型掺杂。设置在衬底的第一区域中的表面层下方的表面下区域、以及衬底的将第三子鳍状物区与第一和第二下层子鳍状物区分开的第二区域中的表面层被p型掺杂。
在实施例中，一种移动计算平台包括：根据以上示例性实施例中的任何实施例的器件；通信耦合到所述器件的显示屏；以及通信耦合到所述器件的无线收发器。
在实施例中，一种制造集成微电子器件的方法包括：接收非平面半导体鳍状物；形成杂质源膜；在杂质源膜之上形成第二膜；驱入来自杂质源膜的掺杂剂；以及形成栅极叠置体和源极/漏极。非平面半导体鳍状物形成为从衬底延伸，具有设置在鳍状物的有源区与衬底之间的子鳍状物区。杂质源膜形成为与子鳍状物区的接近衬底的下层部分的侧壁相邻。第二膜形成在杂质源膜之上并且与子鳍状物区的接近有源区的上层部分的侧壁相邻。将掺杂剂从杂质源膜驱入子鳍状物区的下层部分中。在有源区之上形成栅极叠置体和源极/漏极。
在其它实施例中，形成杂质源膜还包括：在鳍状物的侧壁之上沉积杂质源膜；在杂质源膜之上形成蚀刻掩模并使其凹陷以保护与子鳍状物区的下层部分相邻的杂质源膜；以及在驱入之前去除第一杂质源膜的未掩蔽的部分。
在其它实施例中，在杂质源膜之上形成第二膜还包括：形成位于第一杂质源膜之上并且与上层子鳍状物区的侧壁表面相邻的包括第二杂质的第二杂质源膜。驱入用第二杂质对上层子鳍状物区进行掺杂以使其具有与下层子鳍状物区的导电类型互补的导电类型。
在其它实施例中，接收从衬底延伸出来的非平面半导体鳍状物还包括接收多个非平面半导体鳍状物，鳍状物均具有设置在鳍状物的有源区与衬底之间的子鳍状物区。在这些实施例中，形成第二杂质源膜还包括在多个鳍状物的侧壁之上沉积第二杂质源膜。随后掩蔽鳍状物中的至少一个。去除第二杂质源膜的未掩蔽的部分。在第一和第二杂质源膜之上形成隔离电介质。使隔离电介质和第二杂质源膜凹陷以暴露有源鳍状物区。驱入用来自第一和第二杂质源膜的杂质对子鳍状物区的部分进行掺杂。
在其它实施例中，杂质源膜对下层子鳍状物区进行掺杂以使其具有与衬底的导电类型互补的导电类型。
在上述示例性实施例中的任何实施例中，接收从衬底延伸出来的非平面半导体鳍状物还包括接收多个非平面半导体鳍状物，鳍状物均具有设置在鳍状物的有源区与衬底之间的子鳍状物区。在杂质源膜之上形成蚀刻掩模并使其凹陷还包括：将蚀刻掩模图案化，从而不掩蔽与第二鳍状物的第二子鳍状物区的上层部分和下层部分相邻的第一杂质源膜，并且在驱入之前去除第一杂质源膜的未掩蔽的部分。
示例性实施例还包括一种形成片上系统(SoC)的方法。接收从衬底延伸出来的多个非平面半导体鳍状物，每个鳍状物具有设置在鳍状物的有源区与衬底之间的子鳍状物区。通过在鳍状物的侧壁之上沉积第一杂质源膜而使衬底的第一区域中的鳍状物与衬底的第二区域中的鳍状物电隔离。在第一杂质源膜之上沉积第一蚀刻掩模。将第一蚀刻掩模图案化以保护与第一和第二鳍状物相邻的第一杂质源膜并且暴露与第三鳍状物相邻的第一杂质源膜。使经图案化的第一蚀刻掩模凹陷以仅保护与子鳍状物区的下层部分相邻的杂质源膜。去除第一杂质源膜的未掩蔽的部分。将杂质从第一杂质源膜驱入子鳍状物区的下层部分中。通过在多个鳍状物的侧壁之上沉积第二杂质源膜而在第一衬底区域的一部分中形成互补阱。将第二蚀刻掩模图案化以保护与第一鳍状物相邻的第二杂质源膜并且暴露与第二鳍状物相邻的第二杂质源膜。去除第二杂质源膜的未掩蔽的部分。在第一和第二杂质源膜之上形成隔离电介质。使隔离电介质和第二杂质源膜凹陷以暴露鳍状物的有源区。将杂质从第二杂质源膜驱入子鳍状物区的上层部分中。通过为鳍状物的每个有源区形成栅极叠置体和源极/漏极并将栅极叠置体与源极/漏极互连而在第一和第二衬底区内制造CMOS电路。
在其它实施例中，通过将第二蚀刻掩模图案化以保护与第三鳍状物相邻的第二杂质源膜来在第二衬底区的部分中形成互补阱。
然而，上述实施例在这方面不受限制，并且在各个实施方式中，上述实施例可以包括：仅采取这些特征的子集；采取这些特征的不同顺序；采取这些特征的不同的组合；和/或采取除明确列出的那些特征以外的附加特征。因此，应当参考所附权利要求以及为这种权利要求赋予权利的等同物的全部范围来确定本发明的范围。

Claims (20)

1.一种结构，包括：
鳍状物，所述鳍状物包括硅并且包括位于第二区域之上的第一区域；
栅极叠置体，所述栅极叠置体与所述第一区域的侧壁表面相邻，其中，所述栅极叠置体包括栅极电介质和栅极电极；
源极和漏极；
电介质层，所述电介质层与所述第二区域的侧壁表面相邻，其中，所述电介质层包括杂质，所述杂质还存在于所述第二区域内并且与导电类型相关联；以及
隔离材料，所述隔离材料与所述电介质层相邻。
2.根据权利要求1所述的结构，其中：
所述电介质层包括磷掺杂的硅酸盐玻璃(PSG)；
所述杂质是磷；并且
所述鳍状物与PMOS晶体管相关联。
3.根据权利要求1所述的结构，其中，所述电介质层与所述栅极电极或栅极电介质的至少其中之一接触。
4.根据权利要求1所述的结构，其中：
所述第一区域具有小于20nm的横向宽度；
所述鳍状物具有介于20nm与150nm之间的垂直高度；并且
所述电介质层具有如正交于所述侧壁表面所测量到的介于1nm与5nm之间的厚度。
5.根据权利要求1所述的结构，其中，所述电介质层具有大体上共形的厚度。
6.根据权利要求1所述的结构，还包括第二鳍状物，其中：
所述第二鳍状物包括上层区域和下层区域；
第二栅极叠置体与所述上层区域的侧壁表面相邻；并且
第二源极和第二漏极耦合到所述上层区域；
第二电介质层与所述下层区域的侧壁表面相邻，其中，所述第二电介质层包括第二杂质，所述第二杂质还存在于所述下层区域内并且与第二互补导电类型相关联；并且
所述隔离材料将所述第一电介质层与所述第二电介质层分隔开。
7.根据权利要求6所述的结构，其中，所述隔离材料包括多个电介质层，所述多个电介质层包括氮化硅层，所述氮化硅层与所述第一电介质层和所述第二电介质层相邻。
8.根据权利要求6所述的结构，其中：
所述第一电介质层包括磷掺杂的硅酸盐玻璃(PSG)；
所述鳍状物与PMOS晶体管相关联；
所述第二电介质层包括硼掺杂的硅酸盐玻璃(BSG)；并且
所述第二鳍状物与NMOS晶体管相关联。
9.根据权利要求8所述的结构，其中：
所述第一电介质层和所述第二电介质层形成了与所述鳍状物的所述第二区域或所述第二鳍状物的下层区域中的至少一个区域的侧壁表面相邻的层的叠置体。
10.根据权利要求9所述的结构，其中，所述层的叠置体还包括位于所述第一电介质层与所述第二电介质层之间的氮化硅层。
11.根据权利要求6所述的结构，其中，所述第一区域包括浓度在10e17cm-3与10e19cm-3之间的所述第一杂质。
12.根据权力要求11所述的结构，其中，所述下层区域包括浓度在10e17cm-3与10e19cm-3之间的所述第二杂质。
13.根据权力要求1所述的结构，其中，包括所述杂质的所述电介质层在与第二区域的所述侧壁表面相交的衬底表面之上延伸，位于所述衬底表面之上的所述电介质层将所述隔离电介质与所述衬底表面分隔开。
14.一种结构，包括：
PMOS晶体管，所述PMOS晶体管进一步包括：
第一鳍状物，所述第一鳍状物包括硅并且包括位于第二区域之上的第一区域；
栅极叠置体，所述栅极叠置体与所述第一区域的侧壁表面相邻，其中，所述栅极叠置体包括栅极电介质和栅极电极；
源极和漏极；以及
第一电介质层，所述第一电介质层包括磷和硅、与所述第二区域的侧壁表面相邻，其中，磷还存在于所述第二区域内；
NMOS晶体管，所述NMOS晶体管进一步包括：
第二鳍状物，所述第二鳍状物包括硅并且包括位于下层区域之上的上层区域；
栅极叠置体，所述栅极叠置体与所述上层区域的侧壁表面相邻，其中，所述栅极叠置体包括栅极电介质和栅极电极；
源极和漏极；以及
第二电介质层，所述第二电介质层包括硼和硅、与所述第二区域的侧壁表面相邻，其中，硼还存在于所述下层区域内；以及
隔离材料，所述隔离材料将所述第一鳍状物与所述第二鳍状物分隔开，其中，所述隔离材料与所述第一电介质层相邻并且与所述第二电介质层相邻。
15.根据权利要求14所述的结构，其中：
所述第一区域具有小于20nm的横向宽度；
所述鳍状物具有介于20nm与150nm之间的垂直高度；并且
所述第一电介质层具有如正交于所述侧壁表面所测量到的介于1nm与5nm之间的厚度。
16.根据权利要求14所述的结构，其中，所述隔离材料包括多个电介质层，所述多个电介质层包括氮化硅层，所述氮化硅层与所述第一电介质层和所述第二电介质层相邻。
17.根据权力要求14所述的结构，其中：
所述第一区域包括浓度在10e17cm-3与10e19cm-3之间的磷；并且
所述下层区域包括浓度在10e17cm-3与10e19cm-3之间的硼。
18.一种结构，包括：
鳍状物，所述鳍状物包括硅并且包括位于第二区域之上的第一区域；
栅极叠置体，所述栅极叠置体与所述第一区域的侧壁表面相邻，其中，所述栅极叠置体包括栅极电介质和栅极电极；
源极和漏极；以及
电介质层，所述电介质层包括硼和硅、与所述第二区域的侧壁表面相邻，其中，硼还存在于所述第二区域内。
19.根据权利要求18所述的结构，还包括第二鳍状物，其中：
所述第二鳍状物包括上层区域和下层区域；
第二栅极叠置体与所述上层区域的侧壁表面相邻；并且
第二源极和第二漏极耦合到所述上层区域；
包括磷和硅的第二电介质层与所述下层区域的侧壁表面相邻，其中，磷还存在于所述第二区域内；并且
隔离材料将所述第一电介质层与所述第二电介质层分隔开。
20.根据权利要求18所述的结构，其中，所述第一电介质层和所述第二电介质层形成了与所述鳍状物的所述第二区域或所述第二鳍状物的下层区域中的至少一个区域的侧壁表面相邻的层的叠置体。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812336B2 (en) * 2013-10-29 2017-11-07 Globalfoundries Inc. FinFET semiconductor structures and methods of fabricating same
US9390976B2 (en) 2014-05-01 2016-07-12 International Business Machines Corporation Method of forming epitaxial buffer layer for finFET source and drain junction leakage reduction
US9496181B2 (en) * 2014-12-23 2016-11-15 Qualcomm Incorporated Sub-fin device isolation
KR102262827B1 (ko) 2014-12-30 2021-06-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9343371B1 (en) * 2015-01-09 2016-05-17 Globalfoundries Inc. Fabricating fin structures with doped middle portions
US9847333B2 (en) * 2015-03-09 2017-12-19 Globalfoundries Inc. Reducing risk of punch-through in FinFET semiconductor structure
KR102385395B1 (ko) 2015-06-22 2022-04-11 인텔 코포레이션 Finfet 도핑을 위한 이중 높이 유리
CN106356301A (zh) * 2015-07-17 2017-01-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US9847388B2 (en) * 2015-09-01 2017-12-19 International Business Machines Corporation High thermal budget compatible punch through stop integration using doped glass
CN107924944B (zh) * 2015-09-11 2021-03-30 英特尔公司 磷化铝铟子鳍状物锗沟道晶体管
CN106558490A (zh) * 2015-09-25 2017-04-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
US10388764B2 (en) * 2015-09-25 2019-08-20 Intel Corporation High-electron-mobility transistors with counter-doped dopant diffusion barrier
US20170148790A1 (en) * 2017-01-27 2017-05-25 International Business Machines Corporation Stop Layer Through Ion Implantation For Etch Stop
US9721949B1 (en) * 2016-01-29 2017-08-01 GlobalFoundries, Inc. Method of forming super steep retrograde wells on FinFET
US9881919B2 (en) 2016-03-03 2018-01-30 International Business Machines Corporation Well and punch through stopper formation using conformal doping
US9978751B2 (en) * 2016-05-20 2018-05-22 Mediatek Inc. Semiconductor structure
WO2017218014A1 (en) 2016-06-17 2017-12-21 Intel Corporation Field effect transistors with gate electrode self-aligned to semiconductor fin
US10056503B2 (en) * 2016-10-25 2018-08-21 International Business Machines Corporation MIS capacitor for finned semiconductor structure
US9805988B1 (en) 2016-12-01 2017-10-31 Globalfoundries Inc. Method of forming semiconductor structure including suspended semiconductor layer and resulting structure
US10134902B2 (en) 2016-12-15 2018-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. PMOS FinFET
US10002793B1 (en) 2017-03-21 2018-06-19 Globalfoundries Inc. Sub-fin doping method
US10665569B2 (en) * 2017-05-25 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical transistor device and method for fabricating the same
CN109216273A (zh) * 2017-07-06 2019-01-15 联华电子股份有限公司 半导体结构及其制造方法
US10522409B2 (en) * 2017-08-31 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with dummy fin structure and method for forming the same
US10276692B1 (en) 2017-11-30 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin diode structure and methods thereof
US11710789B2 (en) * 2021-07-07 2023-07-25 Qualcomm Incorporated Three dimensional (3D) double gate semiconductor

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1691294A (zh) * 2004-04-28 2005-11-02 国际商业机器公司 鳍片场效应晶体管半导体结构及其制造方法
CN1694262A (zh) * 2004-01-28 2005-11-09 国际商业机器公司 使用finfet技术形成多种器件宽度的方法和结构
US20060244051A1 (en) * 2005-04-27 2006-11-02 Kabushiki Kaisha Toshiba Semiconductor manufacturing method and semiconductor device
US20130043563A1 (en) * 2011-08-19 2013-02-21 Keisuke Nakazawa Semiconductor device and method of manufacturing the same
CN102956692A (zh) * 2011-08-19 2013-03-06 阿尔特拉公司 缓冲型finFET器件
US8420467B2 (en) * 2008-04-24 2013-04-16 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same

Family Cites Families (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6562665B1 (en) * 2000-10-16 2003-05-13 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology
US6475890B1 (en) * 2001-02-12 2002-11-05 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology
US6995412B2 (en) * 2002-04-12 2006-02-07 International Business Machines Corporation Integrated circuit with capacitors having a fin structure
KR100476940B1 (ko) * 2003-06-20 2005-03-16 삼성전자주식회사 기판으로부터 수직으로 연장된 게이트 채널을 갖는디램기억 셀 및 그 제조방법
KR100487567B1 (ko) 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
CN100570894C (zh) 2004-01-22 2009-12-16 国际商业机器公司 垂直鳍片场效应晶体管mos器件
TWI277210B (en) * 2004-10-26 2007-03-21 Nanya Technology Corp FinFET transistor process
KR100672826B1 (ko) * 2004-12-03 2007-01-22 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
JP4504214B2 (ja) 2005-02-04 2010-07-14 株式会社東芝 Ｍｏｓ型半導体装置及びその製造方法
JP4490927B2 (ja) * 2006-01-24 2010-06-30 株式会社東芝 半導体装置
KR100703984B1 (ko) * 2006-03-22 2007-04-09 삼성전자주식회사 반도체 집적 회로 장치의 제조 방법 및 그 구조
JP2007299991A (ja) * 2006-05-01 2007-11-15 Toshiba Corp 半導体装置及びその製造方法
US20080111185A1 (en) 2006-11-13 2008-05-15 International Business Machines Corporation Asymmetric multi-gated transistor and method for forming
US8217435B2 (en) * 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
US7939862B2 (en) * 2007-05-30 2011-05-10 Synopsys, Inc. Stress-enhanced performance of a FinFet using surface/channel orientations and strained capping layers
US7851865B2 (en) * 2007-10-17 2010-12-14 International Business Machines Corporation Fin-type field effect transistor structure with merged source/drain silicide and method of forming the structure
US8883597B2 (en) 2007-07-31 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US7939889B2 (en) * 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
US8153493B2 (en) * 2008-08-28 2012-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET process compatible native transistor
US7989355B2 (en) * 2009-02-12 2011-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of pitch halving
US7862962B2 (en) * 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
US8053299B2 (en) * 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US8110467B2 (en) * 2009-04-21 2012-02-07 International Business Machines Corporation Multiple Vt field-effect transistor devices
US8264032B2 (en) * 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8357569B2 (en) 2009-09-29 2013-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating finfet device
US8114761B2 (en) * 2009-11-30 2012-02-14 Applied Materials, Inc. Method for doping non-planar transistors
US8557692B2 (en) * 2010-01-12 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET LDD and source drain implant technique
US8942030B2 (en) 2010-06-25 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM cell circuit
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8796759B2 (en) 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8524570B2 (en) * 2010-09-27 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for improving gate contact
US9166022B2 (en) 2010-10-18 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8211759B2 (en) * 2010-10-21 2012-07-03 International Business Machines Corporation Semiconductor structure and methods of manufacture
US9105506B2 (en) 2011-06-21 2015-08-11 Etron Technology, Inc. Dynamic memory structure
US8890207B2 (en) 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness
US8519482B2 (en) * 2011-09-28 2013-08-27 Globalfoundries Singapore Pte. Ltd. Reliable contacts
US8796124B2 (en) * 2011-10-25 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Doping method in 3D semiconductor device
US8963257B2 (en) * 2011-11-10 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors and methods for fabricating the same
DE112011105973T5 (de) * 2011-12-19 2014-09-25 Intel Corporation Halbleitervorrichtung mit metallischen Quellen- und Senkenregionen
KR101823105B1 (ko) * 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
KR101894221B1 (ko) * 2012-03-21 2018-10-04 삼성전자주식회사 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치
US9171929B2 (en) * 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US8921218B2 (en) * 2012-05-18 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate finFET device and method of fabricating thereof
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8841188B2 (en) * 2012-09-06 2014-09-23 International Business Machines Corporation Bulk finFET with controlled fin height and high-K liner
US9275911B2 (en) * 2012-10-12 2016-03-01 Globalfoundries Inc. Hybrid orientation fin field effect transistor and planar field effect transistor
US9536792B2 (en) * 2013-01-10 2017-01-03 United Microelectronics Corp. Complementary metal oxide semiconductor field effect transistor, metal oxide semiconductor field effect transistor and manufacturing method thereof
US9306069B2 (en) 2013-09-11 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure of fin field effect transistor
US9305797B2 (en) * 2013-01-17 2016-04-05 Applied Materials, Inc. Polysilicon over-etch using hydrogen diluted plasma for three-dimensional gate etch
US9184233B2 (en) 2013-02-27 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for defect passivation to reduce junction leakage for finFET device
US8999792B2 (en) * 2013-03-15 2015-04-07 Qualcomm Incorporated Fin-type semiconductor device
GB2529583B (en) 2013-06-20 2018-08-08 Intel Corp Non-planar semiconductor device having doped sub-fin region and method to fabricate same
US9953975B2 (en) * 2013-07-19 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming STI regions in integrated circuits
US9379106B2 (en) * 2013-08-22 2016-06-28 Samsung Electronics Co., Ltd. Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels
US9093302B2 (en) * 2013-11-13 2015-07-28 Globalfoundries Inc. Methods of forming substantially self-aligned isolation regions on FinFET semiconductor devices and the resulting devices
US9368626B2 (en) * 2013-12-04 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with strained layer
US9236474B2 (en) * 2014-02-21 2016-01-12 Stmicroelectronics, Inc. Method to form strained channel in thin box SOI structures by elastic strain relaxation of the substrate
US9431537B2 (en) * 2014-03-26 2016-08-30 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
CN104952922B (zh) 2014-03-27 2019-05-21 中芯国际集成电路制造(上海)有限公司 鳍型场效应晶体管及其制造方法
US9230991B2 (en) * 2014-04-16 2016-01-05 Stmicroelectronics, Inc. Method to co-integrate oppositely strained semiconductor devices on a same substrate
US9418903B2 (en) * 2014-05-21 2016-08-16 Globalfoundries Inc. Structure and method for effective device width adjustment in finFET devices using gate workfunction shift
US9502538B2 (en) * 2014-06-12 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd Structure and formation method of fin-like field effect transistor
US9490365B2 (en) * 2014-06-12 2016-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of fin-like field effect transistor
US9490346B2 (en) * 2014-06-12 2016-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of fin-like field effect transistor
US20150372139A1 (en) * 2014-06-18 2015-12-24 GLOBALFOUNDERS Inc. Constraining epitaxial growth on fins of a finfet device
US9793273B2 (en) * 2014-07-18 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-based semiconductor device including a metal gate diffusion break structure with a conformal dielectric layer
US9306067B2 (en) * 2014-08-05 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Nonplanar device and strain-generating channel dielectric
KR102230198B1 (ko) * 2014-09-23 2021-03-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9502418B2 (en) * 2014-10-02 2016-11-22 International Business Machines Corporation Semiconductor devices with sidewall spacers of equal thickness
US9548362B2 (en) * 2014-10-10 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. High mobility devices with anti-punch through layers and methods of forming same
US9490176B2 (en) * 2014-10-17 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET isolation
US9362181B1 (en) * 2014-12-05 2016-06-07 Globalfoundries Inc. Methods of forming diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products
US9536882B2 (en) * 2014-12-18 2017-01-03 Globalfoundries Inc. Field-isolated bulk FinFET
US9659766B2 (en) * 2014-12-19 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor structure with etched fin structure
US9679917B2 (en) * 2014-12-23 2017-06-13 International Business Machines Corporation Semiconductor structures with deep trench capacitor and methods of manufacture
US9515072B2 (en) * 2014-12-26 2016-12-06 Taiwan Semiconductor Manufacturing Company Ltd. FinFET structure and method for manufacturing thereof
US9876114B2 (en) * 2014-12-30 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D FinFET metal gate
US9929242B2 (en) * 2015-01-12 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9806154B2 (en) 2015-01-20 2017-10-31 Taiwan Semiconductor Manufacturing Company Ltd. FinFET structure and method for manufacturing thereof
US9390981B1 (en) * 2015-02-05 2016-07-12 Globalfoundries Inc. Method of forming a complementary metal oxide semiconductor structure with N-type and P-type field effect transistors having symmetric source/drain junctions and optional dual silicides
US9543382B1 (en) * 2015-03-19 2017-01-10 Altera Corporation FinFET with improved SEU performance
US9564437B1 (en) * 2015-08-25 2017-02-07 International Business Machines Corporation Method and structure for forming FinFET CMOS with dual doped STI regions
US9947788B2 (en) * 2016-02-09 2018-04-17 Globalfoundries Inc. Device with diffusion blocking layer in source/drain region
US10332877B2 (en) * 2016-08-21 2019-06-25 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
KR102633141B1 (ko) * 2016-12-07 2024-02-02 삼성전자주식회사 집적회로 소자

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1694262A (zh) * 2004-01-28 2005-11-09 国际商业机器公司 使用finfet技术形成多种器件宽度的方法和结构
CN1691294A (zh) * 2004-04-28 2005-11-02 国际商业机器公司 鳍片场效应晶体管半导体结构及其制造方法
US20060244051A1 (en) * 2005-04-27 2006-11-02 Kabushiki Kaisha Toshiba Semiconductor manufacturing method and semiconductor device
US8420467B2 (en) * 2008-04-24 2013-04-16 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US20130043563A1 (en) * 2011-08-19 2013-02-21 Keisuke Nakazawa Semiconductor device and method of manufacturing the same
CN102956692A (zh) * 2011-08-19 2013-03-06 阿尔特拉公司 缓冲型finFET器件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
李惠军: "《现代集成电路制造工艺原理》", 28 February 2007, 山东大学出版社 *

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