KR102385395B1 - Finfet 도핑을 위한 이중 높이 유리 - Google Patents

Finfet 도핑을 위한 이중 높이 유리 Download PDF

Info

Publication number
KR102385395B1
KR102385395B1 KR1020177033371A KR20177033371A KR102385395B1 KR 102385395 B1 KR102385395 B1 KR 102385395B1 KR 1020177033371 A KR1020177033371 A KR 1020177033371A KR 20177033371 A KR20177033371 A KR 20177033371A KR 102385395 B1 KR102385395 B1 KR 102385395B1
Authority
KR
South Korea
Prior art keywords
fin
doped
glass layer
region
gate
Prior art date
Application number
KR1020177033371A
Other languages
English (en)
Other versions
KR20180019076A (ko
Inventor
첸-관 리
루 양
주동 박
치아-홍 잔
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20180019076A publication Critical patent/KR20180019076A/ko
Application granted granted Critical
Publication of KR102385395B1 publication Critical patent/KR102385395B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

집적 회로에서 전계 효과 트랜지스터 구조체의 핀을 도핑하기 위한 이중 높이 유리가 설명된다. 일례에서, 방법은 FinFET 구조체의 핀 위에 유리 층을 도포하는 단계 - 상기 핀은 소스/드레인 영역 및 게이트 영역을 가짐 -, 상기 게이트 영역 위에 폴리실리콘 층을 도포하는 단계, 상기 폴리실리콘을 도포한 후 상기 소스/드레인 영역으로부터 상기 유리 층의 부분을 제거하는 단계, 상기 유리를 열적으로 어닐링하여 도펀트들을 상기 핀 안으로 유도하는 단계, 및 상기 소스/드레인 영역 위에 에피택셜 층을 도포하는 단계를 포함한다.

Description

FINFET 도핑을 위한 이중 높이 유리
본 설명은 반도체 트랜지스터 형성에 관한 것으로, 특히, 도핑된 유리에 관한 것이다.
FinFET(Fin Field Effect Transistor) 기술은 실리콘 기판의 상부를 가로질러 핀(fin)들을 형성한다. 실리콘 기판의 표면상에 트랜지스터들을 형성하는 것(평면 FET)보다는, FinFET 트랜지스터들은 핀들 상에 형성된다. 기판의 표면은 여전히 다른 구조체들 위해 사용될 수 있어, 디바이스들의 총수를 증가시킨다. 또한, FinFET의 유효 채널 폭은 평면 FET보다 크다.
핀 타입이든 평면 타입이든 관계없이, 임의의 실리콘 반도체 트랜지스터는 전류 소스(S)에서 드레인(D) 단자들로의 전류 누설을 겪는다. 핀 FET에서의 누설을 감소시키기 위해, 기판은 핀의 옆과 아래에 도핑된다. 이 도핑은 열 확산을 적용함으로써 이루어진다. 이는 도펀트를 핀의 옆과 아래로 유도하지만, 핀상에 또는 핀 위로는 유도하지 않는다.
실시예들은 첨부 도면들에서 제한이 아닌 예로서 예시되었으며, 도면에서 동일 참조 번호들은 유사한 요소들을 나타낸다.
도 1은 일 실시예에 따른 프로세싱의 제1 단계에서 소스 또는 드레인 영역을 통해 취한 FinFET 구조체의 핀의 측단면도이다.
도 2는 일 실시예에 따른 프로세싱의 제1 단계에서 게이트 영역을 통해 취한 FinFET 구조체의 핀의 측단면도이다.
도 3은 일 실시예에 따른 프로세싱의 제2 단계에서 소스 또는 드레인 영역을 통해 취한 FinFET 구조체의 핀의 측단면도이다.
도 4는 일 실시예에 따른 프로세싱의 제2 단계에서 게이트 영역을 통해 취한 FinFET 구조체의 핀의 측단면도이다.
도 5는 일 실시예에 따른 프로세싱의 제3 단계에서 소스 또는 드레인 영역을 통해 취한 FinFET 구조체의 핀의 측단면도이다.
도 6은 일 실시예에 따른 프로세싱의 제3 단계에서 게이트 영역을 통해 취한 FinFET 구조체의 핀의 측단면도이다.
도 7은 일 실시예에 따른 프로세싱의 제4 단계에서 소스 또는 드레인 영역을 통해 취한 FinFET 구조체의 핀의 측단면도이다.
도 8은 일 실시예에 따른 프로세싱의 제4 단계에서 게이트 영역을 통해 취한 FinFET 구조체의 핀의 측단면도이다.
도 9는 일 실시예에 따른 프로세싱의 제5 단계에서 소스 또는 드레인 영역을 통해 취한 FinFET 구조체의 핀의 측단면도이다.
도 10은 일 실시예에 따른 프로세싱의 제5 단계에서 게이트 영역을 통해 취한 FinFET 구조체의 핀의 측단면도이다.
도 11은 일 실시예에 따른 단면들을 도시하는 도 9 및 도 10의 구조체들의 평면도이다.
도 12는 일 실시예에 따른 핀을 따른 라인을 따라 취한 도 9 및 도 10의 구조체의 측단면도이다.
도 13은 일 실시예에 따른 테스트된 반도체 다이를 포함하는 컴퓨팅 디바이스의 블록도이다.
본 명세서에 기술된 바와 같이, 핀 주위에 도핑할 때 이중 높이의 리세스된 유리가 사용될 수 있다. FinFET 트랜지스터의 소스 및 드레인 영역의 유리는 채널 영역의 유리보다 더 리세스된다. 그 후 유리는 어닐링된다. 열 어닐링 후에, 핀 아래의 도핑은 소스 및 드레인 에피택셜 층들로부터 더 멀어진다. 이는 날카로운 에피택셜/유리 접합부로부터의 더 적은 전류 누설을 제공한다.
고농도로 도핑된 유리가 도펀트 소스로서 핀 위에 퇴적된다. 고체 붕소 또는 인 타입 유리가 종종 사용된다. 그 후 유리는 열 어닐링을 받아 유리 내의 도펀트들을 핀 안으로 유도하여 핀을 도핑한다. 어닐링 전에 유리를 리세스시킴으로써, 핀 바닥은 격리를 위해 도핑되는 반면 핀 상부는 도펀트가 없을 수 있다.
게이트 제어를 개선하고 소스, 드레인 및 기판 누설 성분들을 감소시키기 위해, 에피택셜 콘택 도핑과 비교하여 서브-핀 도핑(sub-fin doping)에서는 반대 도펀트들이 사용될 수 있다.
예로서, PMOS(p-타입 MOS) 트랜지스터의 에피택셜 층은 붕소 도펀트로 고농도로 도핑될 수 있고 서브-핀 영역은 인 타입 도펀트로 도핑될 수 있다. 결과적으로, 에피택셜 층의 바닥이 서브-핀 도핑 영역에 근접할 때, 날카로운 PN 접합부가 형성되어 높은 접합 누설 전류를 야기한다. 이 전류 접합 누설은 고전압 응용들에서 더 두드러진다. 접합 누설을 감소시키기 위해, 접합부는 두 도핑 영역을 서로 더 멀어지게 분리함으로써 그레이딩될 수 있다. 이중 높이의 리세스된 유리 구조체를 사용하여, 에피택셜 및 서브-핀 도핑 영역들이 더 분리되어 접합 누설을 감소시키면서 에피택셜 층의 체적을 변하지 않게 하여, 변형 및 트랜지스터 성능을 유지할 수 있다.
본 명세서에 기술된 리세스된 유리 기술은 다이오드들에도 사용될 수 있다. 에피택셜 및 서브-핀 도핑을 갖는 다이오드에서는, 급격한 접합부가 존재한다. 높은 역 바이어스가 다이오드에 적용될 때, 높은 다이오드 접합 누설 전류가 존재할 수 있다. 이중-높이의 리세스된 유리 구조체는 에피택셜 층을 유리 도핑으로부터 더 분리하는 데 사용될 수 있다. 이는 접합부에서의 누설 전류를 감소시킨다.
도 1은 소스 또는 드레인 영역 중 어느 하나를 통해 취한 FinFET 구조체의 핀의 측단면도이다. 이 도면은 도핑 프로세스의 초기 단계에서의 핀을 보여준다. 실리콘 기판(102) 위에 핀(104)이 형성되어 있다. FinFET 트랜지스터는 반도체 재료(104)의 얇은 스트립 주위에 형성된다. 형성될 트랜지스터는 게이트, 게이트 격리 유전체, 및 소스 및 드레인 영역들을 포함하는 표준 전계 효과 트랜지스터(FET) 노드들을 포함한다. 디바이스의 도전성 채널은 게이트 격리 유전체 위의 핀 내에 존재한다.
핀의 양쪽 측벽들(기판 표면에 수직인 측벽들)뿐만 아니라 핀의 상부(기판 표면에 평행한 측면)를 따라 전류가 흐른다. 그러한 구성들의 도전성 채널은 본질적으로 핀의 3개의 상이한 외부 평면 영역을 따라 존재하기 때문에, 그러한 FinFET 설계는 때때로 트라이-게이트 FinFET라고 지칭된다. 본 명세서의 기법들은 도전성 채널이 주로 핀 구조체의 2개의 측벽을 따라 존재하는, 더블-게이트 FinFET들을 포함하는, 다른 타입의 FinFET 트랜지스터들에도 적용될 수 있다. 실시예들은 실리콘 기판에서의 실리콘 프로세스들과 관련하여 설명되지만, 본 명세서에 기술된 기법들 및 구조들은 다른 재료들에서의 도핑에 적응될 수 있다.
핀들 및 격리 유전체의 형성은 다수의 방식으로 수행될 수 있다. 후속 게이트 패터닝 프로세스 전에 핀들이 형성되는 기판들을 포함하여, 벌크 기판들, SOI(semiconductors on insulator) 기판들(XOI, 여기서 X는 Si, Ge 또는 Ge가 풍부한 Si와 같은 반도체 재료임), 및 다층 구조체들을 포함하는 임의의 수의 적합한 기판들이 여기에서 사용될 수 있다. 기판은 게르마늄, 인듐 안티몬화물, 납 텔루르화물, 인듐 비화물, 인듐 인화물, 갈륨 비화물, 또는 갈륨 안티몬화물을 포함하지만 이에 한정되지 않는, 실리콘과 조합될 수 있거나 그렇지 않을 수 있는, 대체 재료들을 사용하여 형성될 수도 있다. III-V 족 또는 IV 족 재료들로 분류된 추가 재료들이 또한 기판을 형성하는 데 사용될 수도 있다.
핀(104) 및 기판(102)은 유리 층(106)으로 덮여 있다. 유리 층(106)은 격리 층(108)으로 덮여 있다. 각 핀 사이의 트렌치들은 유리로 완전히 덮인 다음 임의의 수의 표준 퇴적 프로세스를 사용하여 격리 유전체 재료로 채워질 수 있다. 실리콘 기판을 갖는 일부 실시예에서, 격리 유전체 재료는 실리콘 이산화물이지만, 임의의 다른 적합한 격리 유전체 재료들이 층을 형성하는 데 사용될 수도 있다. 격리 영역은 얕은 트렌치 격리(shallow trench isolation, STI)로서 동작할 수 있다.
유리 층은 붕소 또는 인 유리일 수 있다. 대안적으로, 유리는 알루미늄, 안티몬, 또는 비소와 같은 다른 재료로 도핑될 수 있다. 유리 층은 화학 기상 증착법 또는 스핀-온 방법들을 사용하여 도포된다. 일부 실시예들에서, 도 1의 소스 및 드레인 영역들에서 붕소 도핑된 유리가 사용되는 반면, 도 2의 게이트 영역에서는 인이 도핑된 유리가 사용된다. 특정 도펀트 및 유리의 타입들 및 유리가 어떻게 도포되는지는 상이한 구현들에 적합하도록 적응될 수 있다. 격리 층은 화학 기상 증착에 의해 또는 퍼니스 툴(furnace tool)들을 사용하여 도포될 수 있는 실리콘 산화물과 같은 적합한 산화물 또는 실리콘 질화물로 형성될 수 있다. 유리 및 격리가 도포된 후에 이들은 제어된 에칭 프로세스로 핀의 상부로부터 제거된다. 폴리실리콘이 도포되기 전에 이 에칭이 있기 때문에, 플라즈마 에칭 챔버에서의 간단한 리세스 에칭으로 핀들의 상부가 노출될 것이다.
도 2는 게이트 영역을 통해 취한 동일한 핀의 측단면도이다. 도 2는 도 1의 예에서 도시된 도핑에 대한 동일한 초기 단계에 있다. 도 1에서와 같이, 핀(104)은 동일한 기판(102)상에 형성된다. 핀은 동일한 유리(106) 및 격리 층(108)으로 덮인다. 층들은 또한 핀(104)의 상부(124)를 노출시키도록 리세스된다. 핀의 게이트 영역은 소스 및 드레인 영역들과 동시에 동일한 방식으로 처리된다. 도시된 바와 같이, 유리 및 격리 층은 게이트, 소스, 및 드레인 영역들을 포함하는 전체 핀에 걸쳐 동일한 높이로 핀을 덮는다. 결과적으로, 이 조건에서 유리에 적용된 어닐링 프로세스의 결과로 전체 핀에 걸쳐 도핑 프로파일의 레벨이 균일하게 될 것이다. 이 균일한 레벨은 도 5 및 도 6에 도시된 바와 같이 변경될 것이다.
도 3 및 도 4는 각각 도핑 프로세스의 제2 단계에서의 도 1 및 도 2에서와 같은 소스 및 게이트 영역들을 도시하는 측단면도들이다. 이 경우 도 3에 도시된 소스 또는 드레인 영역은 도 1과 변함이 없다. 도 3 및 도 4에서는, 폴리실리콘 층이 핀 위에 그리고 유리 및 격리 층 위에 도포되고 HM(하드 마스크)가 폴리실리콘 위에 도포된다. 포토리소그래피 패터닝 및 에칭 후, 도 2에 도시된 바와 같이, 소스 및 드레인 영역 내의 폴리실리콘 및 HM이 제거된다. 일부 실시예들에서, 포토레지스트 층이 전체 핀 및 기판(102)상의 다른 구조체들 위에 도포된다. 포토레지스트는 노광 및 현상에 의해 패터닝되어 게이트 영역들만 노출시킨다. 폴리실리콘 및 HM 층이 전체 표면 위에 도포된 다음 포토레지스트 및 과잉 재료들은 에칭에 의해 제거된다.
도 5 및 도 6은 도핑 프로세스의 제3 단계에서의 도 1 및 도 2에서와 같은 소스 및 게이트 영역들을 도시하는 측단면도들이다. 도 6에서는, 폴리실리콘 및 HM이 핀의 게이트 영역 위에 남아 있다. 이 층들은 게이트 영역의 유리(106) 및 격리 층들(108)에 대한 보호 역할을 한다. 핀들의 게이트 영역은 폴리실리콘 및 HM에 의해 마스킹된다. 도 5의 소스 및 드레인 영역들은 폴리실리콘 및 HM 마스크에 의해 유사하게 보호되지 않는다. 무선 주파수 플라즈마 에칭과 같은 에칭이 전체 디바이스에 적용된다. 마스킹되지 않은 영역들은 도 6의 보호된 마스킹된 게이트 영역들에는 영향을 주지 않으면서 소스 및 드레인 영역들에서 유리 및 격리의 일부를 제거하는 플라즈마에 노출된다. 도 5에 도시된 바와 같이 유리 및 격리의 약 절반이 제거되어 핀의 약 1/4만 덮인 채로 남아 있다. 그러한 리세스는 많은 상황에서 양호한 결과를 제공하지만 도면은 정확한 치수들과 스케일을 보여주도록 제공되어 있지 않다.
이 에칭 프로세스는 소스 및 드레인 영역들을 위해 유리에 리세스를 생성한다. 즉, 소스 및 드레인 영역들에서의 유리 높이는 게이트 영역들에서의 유리 높이보다 낮다. 이 높이의 차이, 또는 유리 높이 델타는 도핑 프로파일의 차이를 유발한다. 유리에 대해 여기서 언급된 높이는 핀의 기부 또는 기판(102)으로부터 측정된 핀(104, 124)상의 높이를 지칭한다. 높이는 핀이 형성된 기판으로부터의 거리로 간주될 수 있다. 도 5 및 도 6에서와 같이 이중 높이의 리세스된 유리가 형성된 후에, 전체 기판 및 핀 구조체가 어닐링된다. 이는 반응 챔버에서, 유리로부터 핀으로 도펀트들을 확산시키기에 충분한 온도로 챔버를 가열함으로써 행해질 수 있다. 어닐링은 붕소 및 인과 같은 도펀트들을 핀으로 유도한다. 이것은 트랜지스터 구조체에 대한 도핑된 영역을 생성한다.
도 7 및 도 8은 도핑 프로세스의 제4 단계에서의 도 1 및 도 2에서와 같은 소스 및 게이트 영역들을 도시하는 측단면도들이다. 도 7에서는, 스페이서(136)가 폴리실리콘 측벽상에 형성된다. 게이트 영역들은 도 8에 도시된 바와 같이 기존의 폴리실리콘에 의해 스페이서 재료로부터 보호된다. 스페이서는, 특히, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 탄화물과 같은 다양한 상이한 재료들로 형성될 수 있다. 스페이서는 퇴적에 의해 전체 핀 위에 도포된 다음 플라즈마 에칭에 의해 핀의 상부로부터 제거된다. 에칭 레이트 및 에칭의 선택도는 도 7에 도시된 바와 같이 원하는 양의 스페이서만이 핀의 기부에 남도록 조정될 수 있다.
도 9 및 도 10은 도핑 프로세스의 제5 단계에서의 도 1 및 도 2에서와 같은 소스 및 게이트 영역들을 도시하는 측단면도들이다. 도 9에서는, 핀이 건식 에칭으로 언더컷되고 에피택셜 층(138)이 소스 및 드레인 영역들 위에 성장된다. 에피택셜 퇴적 프로세스를 수행하여 핀을 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금으로 덮어, 소스 및 드레인 영역들을 형성할 수 있다. 일부 구현들에서, 에피택셜 퇴적된 실리콘 합금은 붕소, 비소, 또는 인과 같은 도펀트들로 원위치에서(in situ) 도핑될 수 있다. 추가 구현들에서, 게르마늄 또는 III-V 족 재료 또는 합금과 같은 소스 및 드레인 영역들을 형성하기 위해 대체 재료들이 리세스들 내로 퇴적될 수 있다. 핀 스페이서(136)는 이 에피택셜 층(138)을 스페이서의 다른 측에 있는 유리 도펀트들(106)로부터 분리시킨다. 이 분리의 결과로 소스 및 드레인 영역에서 에피택셜과 유리 도펀트들 사이의 PN 접합에서 점진적인 전이가 생성되는 반면, 게이트에서의 유리 도펀트 레벨은 변하지 않는다. 결과적으로, 게이트에서의 유리 도펀트 레벨은 소스 및 드레인 영역들에서 접합 누설 전류를 낮게 유지하면서, 소스와 드레인 사이의 누설 전류를 유지할 수 있다. 도 10의 게이트는 도 4, 도 6, 도 8, 및 도 10에서 변함이 없다.
도 11은 기판(102)상의 핀(104)을 함께 도시하는 도 9 및 도 10의 구조체의 평면도이다. HM(132)은 게이트 위에 도시되고 에피택셜 층(138)은 핀의 소스 부분 위에 도시되어 있다. 유사한 에피택셜 층(139)이 드레인 영역 위에 도시되어 있다. A-A 라인은 도 1, 도 3, 도 5, 도 7, 및 도 9에 사용된 단면을 보여준다. B-B 라인은 도 2, 도 4, 도 6, 도 8, 및 도 10에 사용된 단면을 보여준다.
도 9 및 도 10에 도시된 바와 같은 제5 단계 후에, 게이트 유전체가 게이트 대체 방법을 사용하여 형성된다. 도시된 게이트 재료들은 나중에 대체 금속 게이트(WAG-Wrap Around Gate) 프로세스를 위해 제거되는 희생 재료들이다. 폴리실리콘 재료는 HM과 함께 제거되는 더미 재료이다. 그 후 빈 영역들은 유전체 및 게이트 재료들로 채워지고, 이 재료들은 다양한 상이한 재료들 중 임의의 것으로부터 선택될 수 있다. 게이트 격리 유전체는, 예를 들어, 실리콘 이산화물 또는 하이-k 게이트 유전체 재료들과 같은 임의의 적합한 산화물일 수 있다. 하이-k 게이트 유전체 재료들의 예로는, 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티탄 산화물, 바륨 스트론튬 티탄 산화물, 바륨 티탄 산화물, 스트론튬 티탄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염을 포함한다. 일부 실시예들에서, 하이-k 재료가 사용될 때 그 품질을 개선하기 위해 게이트 유전체 층에 대해 어닐링 프로세스가 수행될 수 있다. 일반적으로, 게이트 격리 유전체의 두께는 소스 및 드레인 콘택으로부터 게이트 전극을 전기적으로 격리하기에 충분해야 한다.
일부 실시예들에서, 하이-k 재료의 품질을 향상시키기 위한 어닐링 프로세스와 같은, 추가의 프로세싱이 하이-k 게이트 유전체 층에 대해 수행될 수 있다. HM 또는 게이트 재료는 대안적으로, 예를 들어, 폴리실리콘, 실리콘 질화물, 실리콘 탄화물, 또는 금속 층(예를 들어, 텅스텐, 티타늄 질화물, 탄탈, 탄탈 질화물)일 수 있지만, 다른 적합한 게이트 전극 재료들이 사용될 수도 있다. 게이트 격리 유전체 및 게이트 재료들 각각은, 예를 들어, 화학 기상 증착(CVD), 원자 층 증착(ALD), 스핀-온 증착(SOD), 또는 물리 기상 증착(PVD)과 같은 통상적인 퇴적 프로세스를 사용하여 퇴적될 수 있다. 예를 들어, 게이트 격리 유전체 및 게이트 재료들이 열적으로 성장될 수 있는 다른 퇴적 기법들이 사용될 수도 있다. 이 개시에 비추어 알 수 있는 바와 같이, 임의의 수의 다른 적합한 재료들, 기하 형상들, 및 형성 프로세스들이 누설 감소 디바이스를 구현하는 데 사용될 수 있다.
게이트 및 게이트 유전체들이 완전히 형성된 후에, 완성된 트랜지스터는 원하는 대로 콘택들, 전극들, 격리 층들, 층간 유전체들, 배선 경로들 및 임의의 다른 층들을 추가하도록 더 처리된다. 단순화를 위해 하나의 핀과 하나의 트랜지스터만이 도시되어 있지만, 전형적으로, 수천 또는 수백만 개의 트랜지스터가 동시에 형성될 수 있도록 설명된 동작들이 플라즈마 챔버를 사용하여 실리콘 웨이퍼에 대해 수행된다. 설명된 단계들은 고전력 트랜지스터들 또는 FinFET 트랜지스터들의 일부 또는 전부에 대해서만 사용될 수 있다. 추가 프로세스들 및 층들이 완성된 후, 웨이퍼는 다이싱될 수 있고 각 다이는 더 처리되고 패키징될 수 있다.
도 12는 핀의 길이를 따라 그리고 핀을 통해 또는 핀에 대해 세로 방향으로 취한 도 9 및 도 10의 FinFET 트랜지스터의 측단면도이다. 이 단면은 도 1의 A-A 및 B-B 라인들에 수직이다. 이 도면에서 핀(202)의 도시된 부분은 중앙 금속 게이트(208)와 이 게이트의 일측에 에피택셜 소스(204) 소스 및 게이트의 타측에 에피택셜 드레인(206)을 갖는다.
핀 내의 곡선은 핀 아래의 유리 레벨이 게이트 아래에서 하나의 레벨(210)에 있고 에피택셜 소스 및 드레인 아래에서 제2 하위 레벨(212)에 있음을 보여준다. 두 개의 유리 높이, 즉 도 5에 도시된 낮은 높이 및 도 6의 높은 높이는 결과적으로, 열 어닐링 후에, 곡선 모양의 도핑 프로파일이 생성되는 결과를 야기한다. 도핑된 유리는 소스 및 드레인 영역들에서 더 리세스되기 때문에, 서브-핀 도핑은 열 어닐링 동안 에피택셜 층들로부터 더 멀리 밀린다.
도 13은 일 구현에 따른 컴퓨팅 디바이스(11)를 도시한다. 컴퓨팅 디바이스(11)는 보드(2)를 수용한다. 보드(2)는 프로세서(4) 및 적어도 하나의 통신 칩(6)을 포함하지만 이에 제한되지 않는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(4)는 보드(2)에 물리적 및 전기적으로 결합된다. 일부 구현들에서 적어도 하나의 통신 칩(6)도 보드(2)에 물리적 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(6)은 프로세서(4)의 일부이다.
그 응용들에 따라, 컴퓨팅 디바이스(11)는 보드(2)에 물리적 및 전기적으로 결합될 수 있거나 그렇지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들로는 휘발성 메모리(예를 들어, DRAM)(8), 비휘발성 메모리(예를 들어, ROM)(9), 플래시 메모리(도시되지 않음), 그래픽 프로세서(12), 디지털 신호 프로세서(도시되지 않음), 암호화 프로세서(도시되지 않음), 칩셋(14), 안테나(16), 터치스크린 디스플레이와 같은 디스플레이(18), 터치스크린 제어기(20), 배터리(22), 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), 전력 증폭기(24), GPS(global positioning system) 디바이스(26), 나침반(28), 가속도계(도시되지 않음), 자이로스코프(도시되지 않음), 스피커(30), 카메라(32), 및 대용량 저장 디바이스(예를 들어 하드 디스크 드라이브)(10), CD(compact disk)(도시되지 않음), DVD(digital versatile disk)(도시되지 않음) 등)를 포함할 수 있지만, 이들로 한정되지 않는다. 이러한 컴포넌트들은 시스템 보드(2)에 연결되거나, 시스템 보드에 장착되거나, 또는 다른 컴포넌트들 중 임의의 것과 결합될 수 있다.
통신 칩(6)은 컴퓨팅 디바이스(11)로/로부터 데이터를 전송하기 위한 무선 및/또는 유선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어들은 비고체 매체를 통한 변조된 전자기 복사의 사용을 통해 데이터를 전달할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하는 데 사용될 수 있다. 이 용어는, 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서 연관된 디바이스들은 어떠한 와이어도 포함하지 않을 수도 있다. 통신 칩(6)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들 포함하지만, 이들로 한정되지는 않는, 다수의 무선 표준들 및 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(11)는 복수의 통신 칩(6)을 포함할 수 있다. 예를 들어, 제1 통신 칩(6)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고 제2 통신 칩(6)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타 등등과 같은 장거리 무선 통신에 전용될 수 있다.
도시된 상이한 컴포넌트들은 본 명세서에 설명된 바와 같이 제조되고 구조화된 FinFET 트랜지스터를 포함할 수 있다. 무선 통신 및 전력 디바이스들은 전류 누설이 더 중요한 더 높은 전력 트랜지스터들을 포함할 수 있다. 이들은 특히 본 명세서에 기술된 이중 높이 유리 기법들 및 구조체들로부터 이익을 얻을 수 있다. "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(11)는 랩톱, 넷북, 노트북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(11)는 웨어러블 디바이스를 포함하는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
실시예들은 마더보드, 주문형 집적 회로(ASIC), 및/또는 필드 프로그래머블 게이트 어레이(FPGA)를 사용하여 상호 연결되는 하나 이상의 메모리 칩들, 제어기들, CPU들(중앙 처리 장치), 마이크로 칩들 또는 집적 회로들의 일부로서 구현될 수 있다.
"일 실시예", "실시예", "예시적인 실시예", "다양한 실시예들"등의 언급은 그렇게 기술된 실시예(들)가 특정한 특징들, 구조들, 또는 특성들을 포함할 수 있음을 나타내지만, 모든 실시예가 반드시 그 특정한 특징들, 구조들, 또는 특성들을 포함하는 것은 아니다. 또한, 일부 실시예들은 다른 실시예들에 대해 기술된 특징들 중 일부, 모두를 가질 수 있거나, 아무 것도 갖지 않을 수도 있다.
다음의 설명 및 청구항들에서, "결합된"이라는 용어와 함께 그 파생어들이 사용될 수 있다. "결합된"은 두 개 이상의 요소가 서로 협력하거나 상호 작용함을 나타내기 위해 사용되지만, 그들은 그들 사이에 개재하는 물리적 또는 전기적 컴포넌트들을 가질 수도 있고 갖지 않을 수도 있다.
청구항들에서 사용될 때, 달리 명시되지 않는 한, 공통 요소를 기술하기 위해 서수 형용사 "제1", "제2", "제3" 등을 사용하는 것은 유사한 요소들의 상이한 인스턴스들이 언급되고 있는 것을 나타내는 것에 불과하며, 그렇게 기술된 요소들이 시간적으로, 공간적으로, 순위에서, 또는 임의의 다른 방식으로 주어진 순차로 있어야 한다는 것을 의미하려는 것은 아니다.
도면들 및 상기 설명들은 실시예들의 예들을 제공한다. 본 기술분야의 통상의 기술자는 설명된 요소들 중 하나 이상의 요소가 또한 단일 기능 요소로 결합될 수도 있다는 것을 이해할 것이다. 대안적으로, 특정 요소들은 다수의 기능 요소들로 분할될 수 있다. 일 실시예로부터의 요소들이 다른 실시예에 추가될 수도 있다. 예를 들어, 본 명세서에 기술된 프로세스들의 순서들은 변경될 수 있으며, 본 명세서에 기술된 방식으로 제한되지 않는다. 또한, 임의의 흐름도의 동작들은 도시된 순서로 구현될 필요는 없으며; 동작들 모두가 반드시 수행될 필요가 있는 것도 아니다. 또한, 다른 동작들에 의존하지 않는 동작들은 다른 동작들과 병렬로 수행될 수 있다. 실시예들의 범위는 이 특정 예들에 의해 결코 제한되지 않는다. 명세서에 명시적으로 제공되는지 여부에 관계없이, 구조, 치수, 및 재료 사용의 차이와 같은, 다수의 변형들이 가능하다. 실시예들의 범위는 적어도 하기 청구항들에 의해 주어진 만큼 넓다.
다음의 예들은 추가 실시예들에 관한 것이다. 상이한 실시예들의 다양한 특징들은 다양한 상이한 응용들에 적합하도록 포함된 일부 특징들은 포함되고 다른 것들은 제외되어 다양하게 결합될 수 있다. 일부 실시예들은 방법에 관한 것으로, 이 방법은 FinFET 구조체의 핀 위에 유리 층을 도포하는 단계 - 상기 핀은 소스 영역 및 게이트 영역을 가짐 -, 상기 게이트 영역 위에 폴리실리콘 층을 도포하는 단계, 상기 폴리실리콘을 도포한 후 상기 소스 영역으로부터 상기 유리 층의 부분을 제거하는 단계, 상기 유리를 열적으로 어닐링하여 도펀트들을 상기 핀 안으로 유도하는 단계, 및 상기 소스 영역 위에 에피택셜 층을 도포하는 단계를 포함한다.
추가 실시예들에서, 유리 층을 도포하는 단계는 도핑된 유리 층을 도포하는 단계를 포함한다.
추가 실시예들에서, 유리 층을 도포하는 단계는 상기 소스 및 드레인 영역 위에 붕소 도핑된 유리 층을 도포하고 상기 게이트 영역 위에 인 도핑된 유리 층을 도포하는 단계를 포함한다.
추가 실시예들은 상기 폴리실리콘을 도포하기 전에 상기 유리 층 위에 격리 층을 도포하는 단계를 포함한다.
추가 실시예들에서, 상기 유리 층의 부분을 제거하는 단계는 상기 소스 영역 이외의 영역들 위를 마스킹한 다음 유리 층을 에칭하는 단계를 포함한다.
추가 실시예들에서, 에칭하는 단계는 상기 소스 영역을 무선 주파수 플라즈마에 노출시키는 단계를 포함한다.
추가 실시예들은 상기 유리를 열적으로 어닐링한 후 그리고 상기 에피택셜 층을 도포하기 전에 상기 소스 영역 위에 유전체 스페이서를 형성하는 단계를 포함한다.
추가 실시예들에서 상기 스페이서는 얕은 트렌치 격리이다.
추가 실시예들은 상기 폴리실리콘 게이트를 도포하기 전에 상기 핀으로부터 상기 유리 및 격리 층들의 제2 부분을 제거하는 단계를 포함한다.
추가 실시예들은 상기 폴리실리콘을 제거하고 상기 폴리실리콘을 유전체 및 게이트 재료들로 대체하여 게이트를 형성하는 단계를 포함한다.
추가 실시예들에서, 상기 FinFET 구조체는 트랜지스터이고, 상기 핀은 드레인 영역을 더 갖고, 유리 층을 도포하고, 상기 유리 층을 제거하고, 에피택셜 층을 도포하는 단계는 상기 드레인 영역에서도 수행된다.
일부 실시예들은 반도체 구조체에 관한 것으로, 이 반도체 구조체는 FinFET 구조체를 탑재하기 위해 반도체 기판 위에 형성된 핀, 상기 핀상의 도핑된 소스 영역, 상기 핀상의 도핑된 게이트 영역, 상기 핀상에 상기 반도체 구조체 위로 제1 높이를 갖는 상기 소스 영역 위의 제1 도핑된 유리 층, 상기 핀상에 상기 반도체 구조체 위로 제2 높이를 갖는 상기 게이트 영역 위의 제2 도핑된 유리 층 - 상기 제2 높이는 상기 제1 높이보다 높음 -, 및 상기 게이트 영역 및 상기 유리 층 위의 게이트를 포함한다.
추가 실시예들에서, 상기 제1 도핑된 유리 층은 인으로 도핑된다.
추가 실시예들에서, 상기 제2 도핑된 유리 층은 붕소로 도핑된다.
추가 실시예들은 상기 핀상에 상기 소스 영역 위 및 상기 유리 층 위의 유전체 얕은 트렌치 격리를 포함한다.
추가 실시예들에서, 상기 제1 도핑된 유리 층은 상기 반도체 층 위로 상기 제2 도핑된 유리 층의 높이의 절반의 높이를 갖는다.
추가 실시예들은 상기 게이트 영역이 드레인 영역과 상기 소스 영역 사이에 있도록 상기 소스 영역의 반대편 상기 게이트 영역의 측에 있는 상기 핀상의 도핑된 드레인 영역, 및 상기 핀상에 상기 반도체 구조체 위로 상기 제1 높이를 갖는 상기 드레인 영역 위의 제3 도핑된 유리 층을 포함한다.
일부 실시예들은 컴퓨터 시스템에 관한 것으로, 이 컴퓨터 시스템은 시스템 보드, 상기 보드에 결합된 메모리, 및 상기 보드에 그리고 상기 보드를 통해 상기 메모리에 결합된 프로세서를 포함하고, 상기 프로세서는 복수의 트랜지스터를 갖고, 상기 트랜지스터들 중 적어도 일부는 FinFET 구조체를 기반으로 하고, 상기 구조체는 FinFET 구조체를 탑재하기 위해 반도체 기판 위에 형성된 핀, 상기 핀상의 도핑된 소스 영역, 상기 핀상의 도핑된 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이의 상기 핀상의 도핑된 게이트 영역, 상기 핀상에 상기 반도체 구조체 위로 제1 높이를 갖는 상기 소스 영역 위의 제1 도핑된 유리 층, 상기 핀상에 상기 반도체 구조체 위로 제2 높이를 갖는 상기 게이트 영역 위의 제2 도핑된 유리 층 - 상기 제2 높이는 상기 제1 높이보다 높음 -, 상기 핀상에 상기 반도체 구조체 위로 제1 높이를 갖는 상기 드레인 영역 위의 제3 도핑된 유리 층, 및 상기 게이트 영역 및 상기 유리 층 위의 게이트를 포함한다.
추가 실시예들은 상기 제1, 제2 및 제3 유리 층들 위의 격리 층을 포함하고, 상기 격리 층은 대응하는 유리 층과 본질적으로 동일한 높이를 갖는다.
추가 실시예들은 상기 제1 및 제3 도핑된 유리 영역들 위의 얕은 트렌치 격리 층을 포함한다.

Claims (20)

  1. 방법으로서,
    FinFET 구조체의 핀(fin) 위에 유리 층을 도포하는 단계 - 상기 핀은 소스 영역 및 게이트 영역을 가짐 -;
    상기 게이트 영역 위에 폴리실리콘 층을 도포하는 단계;
    상기 폴리실리콘을 도포한 후 상기 소스 영역으로부터 상기 유리 층의 부분을 제거하는 단계;
    상기 유리를 열적으로 어닐링하여 도펀트들을 상기 유리로부터 상기 핀 안으로 유도하는 단계;
    상기 소스 영역 위에 유전체 스페이서를 형성하는 단계; 및
    상기 소스 영역 위에 에피택셜 층을 도포하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 유리 층을 도포하는 단계는 도핑된 유리 층을 도포하는 단계를 포함하는, 방법.
  3. 제2항에 있어서, 유리 층을 도포하는 단계는 상기 소스 및 드레인 영역 위에 붕소 도핑된 유리 층을 도포하고 상기 게이트 영역 위에 인 도핑된 유리 층을 도포하는 단계를 포함하는, 방법.
  4. 제1항에 있어서, 상기 폴리실리콘을 도포하기 전에 상기 유리 층 위에 격리 층을 도포하는 단계를 추가로 포함하는, 방법.
  5. 제1항에 있어서, 상기 유리 층의 부분을 제거하는 단계는 상기 소스 영역 이외의 영역들 위를 마스킹한 다음 상기 유리 층을 에칭하는 단계를 포함하는, 방법.
  6. 제5항에 있어서, 상기 에칭하는 단계는 상기 소스 영역을 무선 주파수 플라즈마에 노출시키는 단계를 포함하는, 방법.
  7. 삭제
  8. 제1항에 있어서, 상기 스페이서는 얕은 트렌치 격리(shallow trench isolation)인, 방법.
  9. 제1항에 있어서, 상기 폴리실리콘 층을 도포하기 전에 상기 핀으로부터 상기 유리 및 격리 층들의 제2 부분을 제거하는 단계를 추가로 포함하는, 방법.
  10. 제1항에 있어서, 상기 폴리실리콘을 제거하고 상기 폴리실리콘을 유전체 및 게이트 재료들로 대체하여 게이트를 형성하는 단계를 추가로 포함하는, 방법.
  11. 제1항에 있어서, 상기 FinFET 구조체는 트랜지스터이고, 상기 핀은 드레인 영역을 추가로 갖고, 유리 층을 도포하고, 상기 유리 층을 제거하고, 에피택셜 층을 도포하는 단계는 상기 드레인 영역에서도 수행되는, 방법.
  12. 반도체 구조체로서,
    FinFET 구조체를 탑재(carry)하기 위한 반도체 기판 위에 형성된 핀;
    상기 핀의 도핑된 소스 영역;
    상기 핀의 도핑된 게이트 영역;
    상기 핀 상에 상기 반도체 기판 위로 제1 높이를 갖는 상기 소스 영역 상의 제1 도핑된 유리 층 - 상기 제1 도핑된 유리 층 내의 도펀트들은 상기 도핑된 소스 영역 내의 도펀트들과 같음 -;
    상기 핀 상에 상기 반도체 기판 위로 제2 높이를 갖는 상기 게이트 영역 상의 제2 도핑된 유리 층 - 상기 제2 높이는 상기 제1 높이보다 높고, 상기 제2 도핑된 유리 층 내의 도펀트들은 상기 도핑된 게이트 영역 내의 도펀트들과 같음 -;
    상기 핀의 상기 소스 영역 위의 유전체 스페이서; 및
    상기 게이트 영역 및 상기 유리 층 위의 게이트를 포함하는, 반도체 구조체.
  13. 제12항에 있어서, 상기 제1 도핑된 유리 층은 인으로 도핑되는, 반도체 구조체.
  14. 제12항에 있어서, 상기 제2 도핑된 유리 층은 붕소로 도핑되는, 반도체 구조체.
  15. 삭제
  16. 제12항에 있어서, 상기 제1 도핑된 유리 층은 상기 반도체 기판 위로 상기 제2 도핑된 유리 층의 높이의 절반의 높이를 갖는, 반도체 구조체.
  17. 제12항에 있어서,
    상기 게이트 영역이 드레인 영역과 상기 소스 영역 사이에 있도록 상기 소스 영역 반대편의 상기 게이트 영역 옆에 있는 상기 핀 상의 도핑된 드레인 영역; 및
    상기 핀 상에 상기 반도체 기판 위로 상기 제1 높이를 갖는 상기 드레인 영역 위의 제3 도핑된 유리 층을 추가로 포함하는, 반도체 구조체.
  18. 컴퓨터 시스템으로서,
    시스템 보드;
    상기 보드에 결합된 메모리; 및
    상기 보드에 그리고 상기 보드를 통해 상기 메모리에 결합된 프로세서를 포함하고, 상기 프로세서는 복수의 트랜지스터를 갖고, 상기 트랜지스터들 중 적어도 일부는 FinFET 구조체를 기반으로 하고, 상기 구조체는
    FinFET 구조체를 탑재하기 위한 반도체 기판 위에 형성된 핀;
    상기 핀의 도핑된 소스 영역;
    상기 핀의 도핑된 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이의 상기 핀의 도핑된 게이트 영역;
    상기 핀 상에 상기 FinFET 구조체 위로 제1 높이를 갖는 상기 소스 영역 상의 제1 도핑된 유리 층 - 상기 제1 도핑된 유리 층 내의 도펀트들은 상기 도핑된 소스 영역 내의 도펀트들과 같음 -;
    상기 핀 상에 상기 FinFET 구조체 위로 제2 높이를 갖는 상기 게이트 영역 위의 제2 도핑된 유리 층 - 상기 제2 높이는 상기 제1 높이보다 높고, 상기 제2 도핑된 유리 층 내의 도펀트들은 상기 도핑된 게이트 영역 내의 도펀트들과 같음 -;
    상기 핀 상에 상기 FinFET 구조체 위로 상기 제1 높이를 갖는 상기 드레인 영역 위의 제3 도핑된 유리 층;
    상기 핀의 상기 소스 영역 위의 유전체 스페이서; 및
    상기 게이트 영역 및 상기 유리 층 위의 게이트를 포함하는, 컴퓨터 시스템.
  19. 제18항에 있어서, 상기 FinFET 구조체는 상기 제1, 제2, 및 제3 유리 층들 위의 격리 층을 추가로 포함하고, 상기 격리 층은 대응하는 유리 층과 동일한 높이를 갖는, 컴퓨터 시스템.
  20. 삭제
KR1020177033371A 2015-06-22 2015-06-22 Finfet 도핑을 위한 이중 높이 유리 KR102385395B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2015/037003 WO2016209206A1 (en) 2015-06-22 2015-06-22 Dual height glass for finfet doping

Publications (2)

Publication Number Publication Date
KR20180019076A KR20180019076A (ko) 2018-02-23
KR102385395B1 true KR102385395B1 (ko) 2022-04-11

Family

ID=57585843

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177033371A KR102385395B1 (ko) 2015-06-22 2015-06-22 Finfet 도핑을 위한 이중 높이 유리

Country Status (6)

Country Link
US (1) US10304681B2 (ko)
EP (1) EP3311399A4 (ko)
KR (1) KR102385395B1 (ko)
CN (1) CN107750387B (ko)
TW (1) TW201709344A (ko)
WO (1) WO2016209206A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9391200B2 (en) * 2014-06-18 2016-07-12 Stmicroelectronics, Inc. FinFETs having strained channels, and methods of fabricating finFETs having strained channels
US10670641B2 (en) * 2017-08-22 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor test device and manufacturing method thereof
US10707333B2 (en) 2018-07-30 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN113921520B (zh) * 2021-09-29 2024-08-06 上海晶丰明源半导体股份有限公司 射频开关器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110133292A1 (en) * 2009-12-03 2011-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with Multiple Fin Heights
US20130280883A1 (en) * 2012-04-24 2013-10-24 Globalfoundries Inc. Methods of forming bulk finfet devices so as to reduce punch through leakage currents
CN104716171A (zh) * 2013-12-11 2015-06-17 中国科学院微电子研究所 半导体设置及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6723597B2 (en) 2002-07-09 2004-04-20 Micron Technology, Inc. Method of using high-k dielectric materials to reduce soft errors in SRAM memory cells, and a device comprising same
US8883597B2 (en) 2007-07-31 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US8575688B2 (en) 2009-02-24 2013-11-05 Maxpower Semiconductor, Inc. Trench device structure and fabrication
US8604548B2 (en) * 2011-11-23 2013-12-10 United Microelectronics Corp. Semiconductor device having ESD device
US8440552B1 (en) 2012-01-09 2013-05-14 International Business Machines Corporation Method to form low series resistance transistor devices on silicon on insulator layer
US8659032B2 (en) * 2012-01-31 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US9082853B2 (en) 2012-10-31 2015-07-14 International Business Machines Corporation Bulk finFET with punchthrough stopper region and method of fabrication
US8901607B2 (en) * 2013-01-14 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US8927352B2 (en) 2013-03-08 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Channel epitaxial regrowth flow (CRF)
CN104112668B (zh) * 2013-04-22 2018-06-22 中国科学院微电子研究所 半导体器件及其制造方法
EP3203529B1 (en) 2013-09-25 2022-12-21 Tahoe Research, Ltd. Isolation well doping with solid-state diffusion sources for finfet architectures
CN104576383B (zh) * 2013-10-14 2017-09-12 中国科学院微电子研究所 一种FinFET结构及其制造方法
US20150162438A1 (en) 2013-12-11 2015-06-11 International Business Machines Corporation Memory device employing an inverted u-shaped floating gate
US9059043B1 (en) 2014-02-11 2015-06-16 International Business Machines Corporation Fin field effect transistor with self-aligned source/drain regions
JP6399464B2 (ja) * 2014-07-14 2018-10-03 インテル・コーポレーション フィンベース電子装置のための固定ソース拡散接合

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110133292A1 (en) * 2009-12-03 2011-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with Multiple Fin Heights
US20130280883A1 (en) * 2012-04-24 2013-10-24 Globalfoundries Inc. Methods of forming bulk finfet devices so as to reduce punch through leakage currents
CN104716171A (zh) * 2013-12-11 2015-06-17 中国科学院微电子研究所 半导体设置及其制造方法

Also Published As

Publication number Publication date
US20180114695A1 (en) 2018-04-26
KR20180019076A (ko) 2018-02-23
CN107750387B (zh) 2021-10-01
US10304681B2 (en) 2019-05-28
EP3311399A4 (en) 2019-02-27
TW201709344A (zh) 2017-03-01
WO2016209206A1 (en) 2016-12-29
EP3311399A1 (en) 2018-04-25
CN107750387A (zh) 2018-03-02

Similar Documents

Publication Publication Date Title
US8957476B2 (en) Conversion of thin transistor elements from silicon to silicon germanium
KR102176513B1 (ko) Finfet 아키텍처용 고체-상태 확산 소스를 갖는 분리 웰 도핑
US11894262B2 (en) Back side processing of integrated circuit structures to form insulation structure between adjacent transistor structures
US11139370B2 (en) Dielectric and isolation lower fin material for fin-based electronics
TWI523226B (zh) 具有金屬源極及汲極區的半導體裝置
US9978636B2 (en) Isolated and bulk semiconductor devices formed on a same bulk substrate
KR20150130984A (ko) 나노와이어 트랜지스터에 대한 누설 감소 구조체
US9929273B2 (en) Apparatus and methods of forming fin structures with asymmetric profile
EP3440706B1 (en) Transistor with thermal performance boost
KR102385395B1 (ko) Finfet 도핑을 위한 이중 높이 유리
US20180226492A1 (en) Long channel mos transistors for low leakage applications on a short channel cmos chip
CN108369925B (zh) 基于鳍的iii-v/si或ge cmos sage集成
WO2018125191A1 (en) Subfin liner for finfet devices

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant