CN111463173B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中方法包括：提供衬底，所述衬底包括中间区，所述中间区包括第一区，所述第一区衬底表面具有第一鳍部，所述第一鳍部内掺杂有第一离子，所述衬底表面还具有隔离结构，所述隔离结构位于第一鳍部的部分侧壁表面，且所述隔离结构的表面低于所述第一鳍部的顶部表面；去除第一区的隔离结构，直至暴露出第一区衬底表面，在中间区衬底表面形成第一隔离结构；在形成所述第一隔离结构之后，在第一区暴露的衬底表面、以及第一鳍部顶部和侧壁形成第一外延层，所述第一外延层内掺杂有第二离子，所述第二离子与第一离子的离子类型相反。所述方法形成的半导体结构的性能较好。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，现有技术形成的半导体器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高半导体结构的性能。
为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括中间区，所述中间区包括第一区，所述第一区衬底表面具有第一鳍部，所述第一鳍部内掺杂有第一离子，所述衬底表面还具有隔离结构，所述隔离结构位于第二鳍部的部分侧壁表面，且所述隔离结构的表面低于所述第二鳍部的顶部表面；去除第一区的隔离结构，直至暴露出第一区衬底表面，在中间区形成第一隔离结构；在去除第一区的第一隔离结构之后，在第一区暴露的衬底表面、以及第一鳍部顶部和侧壁形成第一外延层，所述第一外延层内掺杂有第二离子，所述第二离子与第一离子的离子类型相反。
可选的，所述中间区还包括：第二区，所述第二区衬底表面具有第二鳍部，所述隔离结构还覆盖第二鳍部的部分侧壁表面，且所述隔离结构的的顶部表面低于第二鳍部的顶部表面；所述半导体结构的形成方法还包括：在第二区暴露的第一鳍部顶部和侧壁表面形成第二外延层。
可选的，形成第一隔离结构之后，形成第二外延层之前，还包括：在所述第二区第一隔离结构表面形成第一栅极结构，所述第一栅极结构覆盖第二鳍部部分顶部和侧壁表面。
可选的，所述第一隔离结构的形成方法包括：对所述第二区隔离结构进行离子注入工艺，使第二区隔离结构内具有掺杂离子；所述离子注入工艺后，刻蚀第一区衬底表面的隔离结构，直至暴露出第一区衬底表面，形成所述第一隔离结构，且在所述刻蚀工艺中，对所述第二区的隔离结构的刻蚀速率小于对第一区的隔离结构的刻蚀速率。
可选的，所述掺杂离子包括：硅离子、碳离子或锗离子。
可选的，所述隔离结构的材料包括：氧化硅、氮氧化硅或氮化硅。
可选的，去除隔离结构的工艺为湿法刻蚀工艺；所述湿法刻蚀工艺采用的刻蚀剂为稀释的氢氟酸溶液，水与氢氟酸的体积比为：100:1～5000：1。
可选的，对所述第二区隔离结构进行离子注入工艺的方法包括：在所述隔离结构表面形成掩膜层，所述掩膜层内具有开口，且所述开口暴露出第二区隔离结构表面；以所述掩膜层为掩膜，对所述隔离结构进行离子注入工艺。
可选的，所述衬底还包括边缘区，所述边缘区位于中间区的周围，所述边缘区衬底表面具有第三鳍部，所述中间区衬底表面高于边缘区衬底表面，所述隔离结构还覆盖第三鳍部的侧壁表面，且所述隔离结构的顶部表面低于第三鳍部的顶部表面；所述半导体结构的形成方法还包括：去除边缘区的部分隔离结构，形成覆盖第三鳍部的部分侧壁的第二隔离结构；形成所述第二隔离结构之后，还包括：在边缘区暴露的第三鳍部顶部和侧壁表面形成第三外延层。
可选的，所述边缘区第二隔离结构的顶部表面齐平或者低于中间区衬底表面。
可选的，形成所述第二隔离结构之后，形成第三外延层之前，还包括：在边缘区第二隔离结构表面形成第二栅极结构，所述第二栅极结构覆盖第三鳍部的部分顶部和侧壁表面；所述第二栅极结构位于相邻第三外延层之间的第三鳍部表面。
相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底包括中间区，所述中间区包括第一区，所述第一区衬底表面具有第一鳍部，所述第一鳍部内掺杂有第一离子；位于衬底表面的第一隔离结构，所述第一隔离结构暴露出第一区衬底表面、以及位于第一区衬底表面的第二鳍部侧壁；位于第一区衬底表面、以及第一鳍部顶部和侧壁表面的第一外延层，所述第一外延层内掺杂有第二离子，所述第二离子与第一离子的离子类型相反。
可选的，所述中间区还包括：第二区，所述第二区衬底表面具有第二鳍部，所述第一隔离结构还覆盖第二鳍部的部分侧壁表面；位于第二区第一隔离结构表面的第二外延层，所述第二外延层覆盖第二鳍部部分顶部和侧壁表面。
可选的，位于所述第二区第一隔离结构表面的第一栅极结构，所述第一栅极结构覆盖第二鳍部顶部和侧壁表面；所述第一栅极结构位于相邻第二外延层之间的第二鳍部表面。
可选的，第一区第一隔离结构内具有掺杂离子；所述掺杂离子包括：硅离子、碳离子或锗离子。
可选的，所述第一隔离结构的材料包括：氧化硅、氮氧化硅或氮化硅。
可选的，所述衬底还包括边缘区，所述边缘区位于中间区的周围，所述边缘区衬底表面具有第三鳍部，所述中间区衬底表面高于边缘区衬底表面；覆盖第三鳍部的侧壁表面的第二隔离结构，且所述第二隔离结构的的顶部表面低于第三鳍部的顶部表面；所述第二隔离结构还覆盖第三鳍部的部分侧壁；边缘区第二隔离结构表面还具有第三外延层，所述第三外延层覆盖第三鳍部的部分顶部和侧壁。
可选的，位于所述边缘区第二隔离结构表面的第二栅极结构，所述第二栅极结构覆盖第三鳍部顶部和侧壁表面；所述第二栅极结构位于相邻第三外延层之间的第三鳍部表面。
可选的，所述边缘区第二隔离结构的顶部表面齐平或者低于中间区衬底表面。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法，通过去除第一区的隔离结构，直至暴露出第一区衬底表面，在中间区衬底表面形成第一隔离结构。所述第一外延层与所述第一外延层覆盖的第一区衬底表面、以及第一鳍部顶部和侧壁表面之间形成P-N结。由于所述第一区衬底表面和位于第一区衬底表面的第一鳍部顶部和侧壁表面均被暴露，从而所述第一外延层与第一区衬底表面、以及第一鳍部顶部和侧壁表面之间的接触面面积较大，进而第一区形成的P-N结的接触面面积较大，使形成的二极管性能得到提高，进而形成的半导体结构的性能较好。
进一步，通过对所述第二区的隔离结构进行离子注入工艺，使第二区隔离结构内具有掺杂离子；所述离子注入工艺后，刻蚀第一区衬底表面的隔离结构，直至暴露出第一区衬底表面，形成所述第一隔离结构。由于第二区隔离结构内具有掺杂离子，第一区隔离结构未掺杂有离子，因此，第二区隔离结构和第一隔离结构之间具有刻蚀选择性。所述刻蚀工艺对所述第二区的隔离结构的刻蚀速率小于对第一区的隔离结构的刻蚀速率，即，当去除第一区隔离结构直至暴露出第一区衬底表面时，第二区隔离结构受到的损失较小。形成的所述第一隔离结构覆盖第二区衬底表面、以及位于第二区衬底表面的第二鳍部的部分侧壁表面，从而所述第一隔离结构能够将第一区形成的半导体结构和第二区形成的半导体结构较好地电隔离，进而使形成的半导体结构的性能较好。
附图说明
图1是一种半导体结构的结构示意图；
图2至图13是本发明一实施例中半导体结构形成过程各步骤的结构示意图。
具体实施方式
正如背景技术所述，半导体器件的性能较差。
现结合一种半导体器件的实施例，分析所述半导体器件的性能较差的原因：
图1是一种半导体结构的结构示意图，包括：基底100，所述基底100包括衬底110以及位于衬底110表面的鳍部120，所述衬底110表面具有隔离结构130，所述隔离结构130覆盖鳍部120部分侧壁表面，且所述隔离结构130的顶部表面低于鳍部120顶部表面，所述鳍部120内掺杂有第一离子；位于隔离结构130表面的外延层140，所述外延层140覆盖鳍部120顶部和侧壁表面，所述外延层140内掺杂有第二离子，所述第一离子和第二离子的离子类型相反。
上述半导体结构虽然在沟道控制以及降低浅沟道效应等方面具有较好效果。然而，随着半导体技术的不断发展，通过不断缩小集成电路器件的尺寸可以提高集成电路，从而所述鳍部120沿平行于衬底100表面且垂直于鳍部120延伸方向上的尺寸较小，则所述外延层140与鳍部120之间的接触面积较小。所述外延层140和所述外延层覆盖的鳍部120之间构成P-N结，由于所述外延层140与鳍部120接触面面积较小，即，形成的P-N结的结面积均较小，进而形成的二极管性能较差。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：去除第一区的隔离结构，直至暴露出第一区衬底表面，在中间区衬底表面形成第一隔离结构；在形成所述第一隔离结构之后，在第一区暴露的衬底表面、以及第一鳍部顶部和侧壁形成第一外延层，所述第一外延层内掺杂有第二离子，所述第二离子与第一离子的离子类型相反。所述方法形成的半导体结构的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图13是本发明一实施例中半导体结构形成方法的各步骤的结构示意图。
请参考图2，提供初始衬底201，所述初始衬底201包括中间区A，所述中间区A包括第一区I，所述第一区I初始衬底201表面具有初始第一鳍部202。
在本实施例中，所述中间区A还包括：第二区II，所述第二区II初始衬底201表面具有初始第二鳍部203。
在本实施例中，所述初始衬底201还包括边缘区B、以及位于边缘区B初始衬底201表面的初始第三鳍部204。在其他实施例中，所述初始衬底仅包括中间区、以及位于中间区衬底表面的鳍部。
在本实施例中，所述初始衬底201的材料为单晶硅。所述初始衬底还可以是多晶硅或非晶硅。所述初始衬底材料还可以为锗、锗化硅、砷化镓等半导体材料。所述初始衬底还能够是绝缘体上半导体结构，所述绝缘体上半导体结构包括绝缘体及位于绝缘体上的半导体材料层，所述半导体材料层的材料包括硅、锗、硅锗、砷化镓或铟镓砷等半导体材料。
所述初始第一鳍部202内掺杂有第一离子。
所述第一离子的导电类型与晶体管的类型相关。
在本实施例中，所述初始衬底201部分区域用于形成PMOS晶体管，因此，所述初始衬底201内掺杂的第一离子为N型离子，如：磷离子或者砷离子。在其他实施例中，所述器件部分用于形成NMOS晶体管，因此，所述初始衬底内掺杂的第一离子为P型离子，如：硼离子。
在本实施例中，所述初始第一鳍部202、初始第二鳍部203以及初始第三鳍部204顶部表面还具有保护层210。
所述保护层用于保护所述初始第一鳍部202、初始第二鳍部203以及初始第三鳍部204在后续刻蚀工艺中受到损伤。
请参考图3，刻蚀去除边缘区B的部分初始衬底201，形成衬底220，所述第一区I衬底220表面具有第一鳍部221。
在本实施例中，所述中间区A还包括：第二区II，所述第二区II衬底220表面具有第二鳍部222。
在本实施例中，所述衬底220还包括：边缘区B，所述边缘区B衬底220表面具有第三鳍部223。
所述衬底220的形成方法包括：在所述初始衬底201表面形成第二掩膜层(图中未示出)，所述第二掩膜层与初始第一鳍部202、初始第二鳍部203以及初始第三鳍部204的顶部表面齐平；在所述第二掩膜层表面形成第二图形化层(图中未示出)，所述第二图形化层暴露出边缘区B第二掩膜层表面；以所述第二图形化层为掩膜，去除边缘区B部分初始衬底201和第二掩膜层，形成所述衬底220。
去除边缘区B部分初始衬底201的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，通过去除边缘区B部分初始衬底201形成衬底220，所述衬底220包括中间区A和边缘区B，所述边缘区B衬底220表面低于中间区A衬底220表面，有利于后续在中间区A衬底和边缘区B衬底220表面形成厚度不同的第一隔离结构和第二隔离结构。
在本实施例中，所述第一鳍部221和第二鳍部222顶部表面距离中间区A衬底220表面的距离为600埃～900埃。
在本实施例中，所述第三鳍部223顶部表面距离边缘区B衬底220表面的距离为1000埃～1500埃。
在所述衬底220表面形成隔离结构，所述隔离结构位于第一鳍部221的部分侧壁表面，且所述隔离结构的表面低于所述第一鳍部221的顶部表面。
在本实施例中，所述隔离结构不仅位于第一鳍部221部分侧壁表面，还位于第二鳍部222、以及第三鳍部223的部分侧壁表面，且所述隔离结构顶部表面高于中间区A和边缘区B衬底表面。请结合图4至图5，对所述隔离结构的形成过程进行详细说明。
请参考图4，在衬底220表面形成隔离结构膜230，所述隔离结构膜230表面与第一鳍部221顶部表面齐平。
在本实施例中，所述隔离结构膜230表面还与第二鳍部222、以及第三鳍部223顶部表面齐平。
所述隔离结构膜230的形成方法包括：在所述衬底220表面形成隔离材料膜(图中未示出)，所述隔离材料膜顶部表面高于第一鳍部221、第二鳍部222以及第三鳍部223顶部表面；平坦化所述隔离材料膜，直至暴露出第一鳍部221、第二鳍部222以及第三鳍部223顶部表面的保护层210，形成所述隔离结构膜230。
形成所述隔离材料膜的工艺包括：化学气相沉积工艺、物理气相沉积工艺或热氧化工艺。
在本实施例中，所述隔离材料膜的材料为氧化硅，氧化硅能够与硅基底很好地粘附。相应的，所述隔离结构膜230的材料为氧化硅。在其他实施例中，所述隔离材料膜的材料也可以为氮氧化硅、氮化硅。
平坦化所述隔离材料膜的工艺包括：化学机械研磨工艺。
所述隔离结构膜230用于后续形成隔离结构。
请参考图5，去除部分所述隔离结构膜230，在所述衬底220表面形成隔离结构240，所述隔离结构240位于第一鳍部221部分侧壁表面，且所述隔离结构240的表面低于所述第一鳍部221的顶部表面。
在本实施例中，所述隔离结构240还位于第二区II第二鳍部222、以及边缘区B第三鳍部223的部分侧壁表面，且所述隔离结构240的顶部表面低于第二鳍部222、以及第三鳍部223的顶部表面。
去除部分所述隔离结构膜230的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，去除部分所述隔离结构膜230的工艺为干法刻蚀工艺；所述干法刻蚀工艺的参数包括：采用的刻蚀气体包括：He、NH3和NF3，He的流量为600标准毫升/分钟～5000标准毫升/分钟，NH3的流量为200标准毫升/分钟～5000标准毫升/分钟，NF3的流量为20标准毫升/分钟～2000标准毫升/分钟，压强为2托～100托，时间为20秒～1000秒。
所述隔离结构240用于实现不同半导体器件之间的电隔离。
形成所述隔离结构后，去除第一区的隔离结构，直至暴露出第一区衬底表面，在中间区衬底表面形成第一隔离结构。
在本实施例中，所述第一隔离结构的形成方法包括：对所述第二区隔离结构进行离子注入工艺，使第二区隔离结构内具有掺杂离子；所述离子注入工艺后，刻蚀第一区衬底表面的隔离结构，直至暴露出第一区衬底表面，在中间区衬底表面形成所述第一隔离结构，且在所述刻蚀工艺中，对所述第二区的隔离结构的刻蚀速率小于对第一区的隔离结构的刻蚀速率，请结合图6至图10对所述第一隔离结构的形成过程进行详细说明。
请参考图6，在所述隔离结构240表面形成第一掩膜层250，所述第一掩膜层250内具有开口251，且所述开口251暴露出第二区II隔离结构240表面。
所述第一掩膜层250的形成方法包括：在所述隔离结构240表面形成第一掩膜材料层(图中未示出)，所述第一掩膜材料层表面与第一鳍部221、第二鳍部222以及第三鳍部223的顶部表面齐平；在所述第一掩膜材料层表面形成第一图形化层(图中未示出)，所述第一图形化层暴露出第二区II的介质膜表面；以所述第一图形化层为掩膜，刻蚀所述第一掩膜材料层，直至暴露出第二区II隔离结构240，形成所述第一掩膜层250，且所述第一掩膜层250内具有开口251。
所述第一掩膜材料层的材料包括：有机材料。
在本实施例中，所述第一掩膜材料层的材料为底部抗反射涂层，相应的，所述第一掩膜层250的材料为底部抗反射涂层。
所述第一掩膜层250用于作为后续进行离子注入工艺的掩膜。
请参考图7，对第二区II隔离结构240进行离子注入工艺，使第二区II隔离结构240内具有掺杂离子。
在本实施例中，以所述第一掩膜层250为掩膜，对所述第二区II隔离结构240进行离子注入，使第二区II隔离结构240内具有掺杂离子。
所述掺杂离子包括：硅离子、碳离子或锗离子。
在本实施例中，所述掺杂离子为硅离子。
掺杂有硅离子的第二区II隔离结构240与第一区I隔离结构240之间具有刻蚀选择性，后续进行的刻蚀工艺对所述第二区II隔离结构240的刻蚀速率小于对所述第一区I隔离结构240的刻蚀速率，有利于去除第一区I隔离结构240，同时，第二区II隔离结构240受到的损失较小。
在本实施例中，所述离子注入之后，还包括：去除所述第一掩膜层250以及位于第一掩膜层250表面的第一图形化层。
请参考图8至图10，图9是图8沿切割线X-X1方向上的截面示意图，图10是图8沿Y-Y1切割线方向上的截面示意图，所述离子注入之后，刻蚀第一区I隔离结构240，直至暴露出第一区I衬底220表面，在中间区A衬底220表面形成所述第一隔离结构260。
刻蚀第一区I隔离结构240的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，刻蚀第一区I隔离结构240的工艺为湿法刻蚀工艺；所述湿法刻蚀工艺采用的刻蚀剂为稀释的氢氟酸溶液，水与氢氟酸的体积比为：100:1～5000：1。
通过去除第一区I的隔离结构240，直至暴露出第一区I衬底220表面，在中间区A衬底220表面形成第一隔离结构260。所述第一区I衬底220表面和位于第一区I衬底220表面的第一鳍部221顶部和侧壁表面均被暴露，有利于后续在暴露出第一区I衬底220表面、以及第一鳍部221顶部和侧壁表面形成面积较大的第一外延层。
在本实施例中，由于第二区II隔离结构240内掺杂具有硅离子，第一区I隔离结构240未掺杂有离子，掺杂有硅离子的第二区II隔离结构240与第一区I隔离结构240之间具有刻蚀选择性。所述刻蚀工艺对所述第二区II的隔离结构240的刻蚀速率小于对第一区I的隔离结构240的刻蚀速率，即，第二区II隔离结构240受到的损失较小。形成的所述第一隔离结构260覆盖第二区II衬底220表面、以及位于第二区II衬底220表面的第二鳍部222的部分侧壁表面，从而所述第一隔离结构260能够将第一区I形成的半导体结构和第二区II形成的半导体结构较好地电隔离，进而使形成的半导体结构的性能较好。
在本实施例中，所述半导体结构的形成方法还包括：去除边缘区B的部分隔离结构240，形成覆盖第三鳍部223的部分侧壁的第二隔离结构270。
在本实施例中，形成所述第一隔离结构260的刻蚀工艺的同时形成所述第二隔离结构262，因此制备工艺得以简化。
所述边缘区B第二隔离结构261的顶部表面齐平或者低于中间区A衬底220表面。
在本实施例中，所述第二隔离结构261的顶部表面齐平中间区A衬底220表面。
在本实施例中，形成第一隔离结构之后，后续形成第二外延层之前，还包括：在所述第二区第一隔离结构表面形成第一栅极结构，所述第一栅极结构覆盖第二鳍部部分顶部和侧壁表面，请参考图11至图12，对所述第一栅极结构的形成过程进行说明。
请参考图11和图12，图11是在图9的基础上形成的结构示意图，图12是在图10的基础上形成的结构示意图，在所述第二区II第一隔离结构260表面形成第一栅极结构271，所述第一栅极结构271覆盖第二鳍部222部分顶部和侧壁表面。
所述第一栅极结构271包括：位于第二区第二鳍部部分顶部和侧壁表面的第一栅介质层(图中未示出)、以及位于第一栅介质层表面的第一栅电极层(图中未示出)。
在本实施例中，所述半导体结构的形成方法还包括：在边缘区B第二隔离结构261表面形成第二栅极结构272，所述第二栅极结构272覆盖第三鳍部223的部分顶部和侧壁表面。
请参考图13，在形成所述第一栅极结构271之后，在第一区I暴露的衬底200表面、以及第一鳍部221顶部和侧壁形成第一外延层281，所述第一外延层281内掺杂有第二离子，所述第二离子与第一离子的离子类型相反。
需要说明的是，图13与图8的视图方向相同。
在本实施例中，还包括：在第二区II暴露的第二鳍部222顶部和侧壁表面形成第二外延层282，所述第二外延层282内掺杂有第三离子，所述第三离子与第一离子的离子类型相反。
在本实施例中，所述第二外延层282位于第一栅极结构271两侧。
在本实施例中，还包括：在边缘区B暴露的第三鳍部223顶部和侧壁表面形成第三外延层283，所述第三外延层283内掺杂有第四离子，所述第四离子与第一离子的离子类型相反。
在本实施例中，所述第三外延层283位于第二栅极结构272两侧。
形成所述第一外延层281、第二外延层282以及第三外延层283的工艺包括气相外延工艺或者分子束外延工艺。
在本实施例中，所述第一外延层281和第二外延层282、以及第三外延层283是同时形成的。
在第一外延层281内掺杂第二离子、在第二外延层282内掺杂第三离子以及在第三外延层283内掺杂第四离子的工艺为原位掺杂工艺。
在本实施例中，所述半导体结构部分区域用于形成PMOS晶体管，所述第一外延层281、第二外延层282以及第三外延层283的材料相同，均为硅，且所述第二离子、第三离子以及第四离子相同，均为硼离子。其他实施例中，所述半导体结构部分区域用于形成NMOS晶体管，所述第一外延层、第二外延层以及第三外延层的材料相同，均为硅，且所述第二离子、第三离子以及第四离子相同，均为硼离子。
所述第一外延层281与所述第一外延层281覆盖的第一区I衬底220表面、以及第一鳍部221顶部和侧壁表面之间形成P-N结。由于所述第一区I衬底220表面和位于第一区I衬底220表面的第一鳍部221顶部和侧壁表面均被暴露，从而所述第一外延层281与第一区I衬底220表面、以及第一鳍部221顶部和侧壁表面之间的接触面面积较大，进而第一区I形成的P-N结的接触面面积较大，使形成的二极管性能得到提高，进而形成的半导体结构的性能较好。
相应的，本发明还提供上述方法形成的一种半导体结构，请参考图9，包括：衬底220，所述衬底220包括中间区A，所述中间区A包括第一区I，所述第一区I衬底220表面具有第一鳍部221，所述第一鳍部221内掺杂有第一离子；位于衬底220表面的第一隔离结构260，所述第一隔离结构260暴露出第一区I衬底220表面；位于第一区I衬底220表面、以及第一鳍部221顶部和侧壁表面的第一外延层281，所述第一外延层281内掺杂有第二离子，所述第二离子与第一离子的离子类型相反。
以下结合附图详细说明。
所述中间区A还包括：第二区II，所述第二区II衬底220表面具有第二鳍部222，所述第一隔离结构260还覆盖第二鳍部222的部分侧壁表面；位于第二区II第一隔离结构260表面的第二外延层282，所述第二外延层282覆盖第二鳍部222部分顶部和侧壁表面。
所述半导体结构还包括：位于所述第二区II第一隔离结构260表面的第一栅极结构271，所述第一栅极结构271覆盖第二鳍部222顶部和侧壁表面；所述第一栅极结构271位于相邻第二外延层282之间的第二鳍部222表面。
第一区I第一隔离结构260内具有掺杂离子；所述掺杂离子包括：硅离子、碳离子或锗离子。
所述第一隔离结构260的材料包括：氧化硅、氮氧化硅或氮化硅。
所述衬底220还包括边缘区B，所述边缘区B位于中间区A的周围，所述边缘区B衬底220表面具有第三鳍部223，所述中间区A衬底220表面高于边缘区B衬底220表面；覆盖第三鳍部223的侧壁表面的第二隔离结构261，且所述第二隔离结构261的顶部表面低于第三鳍部223的顶部表面；边缘区B第二隔离结构261表面还具有第三外延层283，所述第三外延层283覆盖第三鳍部223的部分顶部和侧壁。
所述半导体结构还包括：位于所述边缘区B第二隔离结构261表面的第二栅极结构272，所述第二栅极结构272覆盖第三鳍部223顶部和侧壁表面；所述第二栅极结构272位于相邻第三外延层283之间的第三鳍部223表面。
所述边缘区B第二隔离结构261的顶部表面齐平或者低于中间区A衬底220表面。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括中间区，所述中间区包括第一区，所述第一区衬底表面具有第一鳍部，所述第一鳍部内掺杂有第一离子，所述衬底表面还具有隔离结构，所述隔离结构位于第一鳍部的部分侧壁表面，且所述隔离结构的表面低于所述第一鳍部的顶部表面；
去除第一区的隔离结构，直至暴露出第一区衬底表面，在中间区衬底表面形成第一隔离结构；
在形成所述第一隔离结构之后，在第一区暴露的衬底表面、以及第一鳍部顶部和侧壁形成第一外延层，所述第一外延层内掺杂有第二离子，所述第二离子与第一离子的离子类型相反；
所述中间区还包括：第二区，所述第二区衬底表面具有第二鳍部，所述隔离结构还覆盖第二鳍部的部分侧壁表面，且所述隔离结构的顶部表面低于第二鳍部的顶部表面；所述半导体结构的形成方法还包括：在第二区暴露的第二鳍部顶部和侧壁表面形成第二外延层；
形成第一隔离结构之后，形成第二外延层之前，还包括：在所述第二区第一隔离结构表面形成第一栅极结构，所述第一栅极结构覆盖第二鳍部部分顶部和侧壁表面；所述第一栅极结构位于相邻第二外延层之间的第二鳍部表面。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一隔离结构的形成方法包括：对所述第二区隔离结构进行离子注入工艺，使第二区隔离结构内具有掺杂离子；所述离子注入工艺后，刻蚀第一区和第二区衬底表面的隔离结构，直至暴露出第一区衬底表面，形成所述第一隔离结构，且在刻蚀工艺中，对所述第二区的隔离结构的刻蚀速率小于对第一区的隔离结构的刻蚀速率。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述掺杂离子包括：硅离子、碳离子或锗离子。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离结构的材料包括：氧化硅、氮氧化硅或氮化硅。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，去除隔离结构的工艺为湿法刻蚀工艺；所述湿法刻蚀工艺采用的刻蚀剂为稀释的氢氟酸溶液，水与氢氟酸的体积比为：100:1～5000：1。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，对所述第二区隔离结构进行离子注入工艺的方法包括：在所述隔离结构表面形成第一掩膜层，所述第一掩膜层内具有开口，且所述开口暴露出第二区隔离结构表面；以所述第一掩膜层为掩膜，对所述隔离结构进行离子注入工艺。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底还包括边缘区，所述边缘区位于中间区的周围，所述边缘区衬底表面具有第三鳍部，所述中间区衬底表面高于边缘区衬底表面，所述隔离结构还覆盖第三鳍部的侧壁表面，且所述隔离结构的顶部表面低于第三鳍部的顶部表面；所述半导体结构的形成方法还包括：去除边缘区的部分隔离结构，形成覆盖第三鳍部的部分侧壁的第二隔离结构；形成所述第二隔离结构之后，还包括：在边缘区暴露的第三鳍部顶部和侧壁表面形成第三外延层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述边缘区第二隔离结构的顶部表面齐平或者低于中间区衬底表面。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述第二隔离结构之后，形成第三外延层之前，还包括：在边缘区第二隔离结构表面形成第二栅极结构，所述第二栅极结构覆盖第三鳍部的部分顶部和侧壁表面；所述第二栅极结构位于相邻第三外延层之间的第三鳍部表面。
10.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括中间区，所述中间区包括第一区，所述第一区衬底表面具有第一鳍部，所述第一鳍部内掺杂有第一离子；
位于衬底表面的第一隔离结构，所述第一隔离结构暴露出第一区衬底表面；
位于第一区衬底表面、以及第一鳍部顶部和侧壁表面的第一外延层，所述第一外延层内掺杂有第二离子，所述第二离子与第一离子的离子类型相反；所述中间区还包括：第二区，所述第二区衬底表面具有第二鳍部，所述第一隔离结构还覆盖第二鳍部的部分侧壁表面；位于第二区第一隔离结构表面的第二外延层，所述第二外延层覆盖第二鳍部部分顶部和侧壁表面；
位于所述第二区第一隔离结构表面的第一栅极结构，所述第一栅极结构覆盖第二鳍部顶部和侧壁表面；所述第一栅极结构位于相邻第二外延层之间的第二鳍部表面。
11.如权利要求10所述的半导体结构，其特征在于，所述第一隔离结构内具有掺杂离子；所述掺杂离子包括：硅离子、碳离子或锗离子。
12.如权利要求10所述的半导体结构，其特征在于，所述第一隔离结构的材料包括：氧化硅、氮氧化硅或氮化硅。
13.如权利要求10所述的半导体结构，其特征在于，所述衬底还包括边缘区，所述边缘区位于中间区的周围，所述边缘区衬底表面具有第三鳍部，所述中间区衬底表面高于边缘区衬底表面；覆盖第三鳍部的侧壁表面的第二隔离结构，且所述第二隔离结构的顶部表面低于第三鳍部的顶部表面；边缘区第二隔离结构表面还具有第三外延层，所述第三外延层覆盖第三鳍部的部分顶部和侧壁。
14.如权利要求13所述的半导体结构，其特征在于，位于所述边缘区第二隔离结构表面的第二栅极结构，所述第二栅极结构覆盖第三鳍部顶部和侧壁表面；所述第二栅极结构位于相邻第三外延层之间的第三鳍部表面。
15.如权利要求13所述的半导体结构，其特征在于，所述边缘区第二隔离结构的顶部表面齐平或者低于中间区衬底表面。
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