CN106571302A - 鳍式场效应管的形成方法 - Google Patents
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Abstract
一种鳍式场效应管的形成方法，包括：提供衬底，衬底表面形成有鳍部，鳍部包括第一部分鳍部以及位于第一部分鳍部顶部表面的第二部分鳍部；在衬底表面形成牺牲层，牺牲层还覆盖第一部分鳍部侧壁表面；形成覆盖牺牲层表面、以及第二部分鳍部表面的侧墙膜；回刻蚀侧墙膜，在所述第二部分鳍部侧壁表面形成侧墙；刻蚀去除牺牲层，暴露出第一部分鳍部侧壁表面；在衬底表面和第一部分鳍部侧壁表面形成导电层，导电层内含有防穿通离子；在所述导电层表面形成介质层，所述介质层暴露出侧墙表面；去除所述侧墙。本发明改善了形成的鳍式场效应管的电学性能。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种鳍式场效应管的形成方法。
背景技术
随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。
然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。
然而，现有技术形成的鳍式场效应管的电学性能有待提高。
发明内容
本发明解决的问题是提供一种鳍式场效应管的形成方法，改善鳍式场效应管的电学性能。
为解决上述问题，本发明提供一种鳍式场效应管的形成方法，包括：提供衬底，所述衬底表面形成有鳍部，所述鳍部包括第一部分鳍部以及位于第一部分鳍部顶部表面的第二部分鳍部；在所述衬底表面形成牺牲层，所述牺牲层还覆盖第一部分鳍部侧壁表面；形成覆盖所述牺牲层表面、以及第二部分鳍部表面的侧墙膜；回刻蚀所述侧墙膜，在所述第二部分鳍部侧壁表面形成侧墙；刻蚀去除所述牺牲层，暴露出第一部分鳍部侧壁表面；采用外延工艺在所述衬底表面和第一部分鳍部侧壁表面形成导电层，所述导电层内含有防穿通离子；在所述导电层表面形成介质层；去除所述侧墙。
可选的，所述导电层的材料为硅、锗、锗化硅或碳化硅。可选的，形成的鳍式场效应管为PMOS器件，所述防穿通离子为N型离子；形成的鳍式场效应管为NMOS器件，所述防穿通离子为P型离子。可选的，所述防穿通离子为硼离子，所述导电层中硼离子的浓度为1E17atom/cm3至1E19atom/cm3。可选的，所述防穿通离子为磷离子，所述导电层中磷离子的浓度为1E17atom/cm3至1E19atom/cm3。可选的，在外延工艺的过程中，原位自掺杂所述防穿通离子。
可选的，形成所述牺牲层的工艺步骤包括：在所述衬底表面形成牺牲膜，所述牺牲膜覆盖鳍部侧壁表面，且所述牺牲膜顶部高于鳍部顶部；平坦化所述牺牲膜；回刻蚀去除位于第二部分鳍部侧壁表面的牺牲膜，形成所述牺牲层。可选的，所述牺牲层的材料为非晶碳、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。可选的，所述侧墙膜为单层结构或叠层结构；所述侧墙膜的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。可选的，所述介质层顶部与防穿通层顶部齐平；或者所述介质层顶部低于所述防穿通层顶部。
可选的，形成所述介质层的工艺步骤包括：形成覆盖所述导电层表面和侧墙表面的介质膜，所述介质膜顶部高于鳍部顶部；平坦化所述介质膜；对所述介质膜进行第一回刻蚀处理，使得侧墙表面被暴露出来；去除所述侧墙；对剩余介质膜进行第二回刻蚀处理，去除部分厚度的介质膜，形成所述介质层。可选的，采用流动性化学气相沉积工艺形成所述介质膜，还包括：对所述介质膜进行退火固化处理，其中，退火固化处理的处理温度为500摄氏度至1100摄氏度。可选的，在形成所述导电层的工艺步骤中，所述鳍部顶部表面形成有硬掩膜层。
可选的，所述衬底包括NMOS区域和PMOS区域；所述鳍部包括位于NMOS区域衬底表面的第一鳍部、位于PMOS区域衬底表面的第二鳍部；其中，第一鳍部包括第一部分第一鳍部以及位于第一部分第一鳍部顶部表面的第二部分第一鳍部，第二鳍部包括第一部分第二鳍部以及位于第一部分第二鳍部顶部表面的第二部分第二鳍部；形成所述牺牲层、侧墙膜、侧墙、介质层、以及防穿通层的工艺步骤包括：在所述衬底表面形成牺牲层，所述牺牲层覆盖第一部分第一鳍部侧壁表面以及第一部分第二鳍部侧壁表面；形成覆盖所述牺牲层表面、第二部分第一鳍部表面以及第二部分第二鳍部表面形成侧墙膜；回刻蚀所述NMOS区域的侧墙膜，在所述第二部分第一鳍部侧壁表面形成第一侧墙；刻蚀去除所述NMOS区域的牺牲层，暴露出第一部分第一鳍部侧壁表面；采用外延工艺，在所述NMOS区域衬底表面、第一部分第一鳍部侧壁表面形成第一导电层，所述第一导电层内含有第一防穿通离子；回刻蚀所述PMOS区域的侧墙膜，在所述第二部分第二鳍部侧壁表面形成第二侧墙；刻蚀去除所述PMOS区域的牺牲层，暴露出第一部分第二鳍部侧壁表面；采用外延工艺，在所述PMOS区域衬底表面、第一部分第二鳍部侧壁表面形成第二导电层，所述第二导电层内含有第二防穿通离子；在所述第一导电层表面以及第二导电层表面形成介质层；去除所述第一侧墙和第二侧墙。
可选的，所述第一防穿通离子包括B离子；所述第二防穿通离子包括P离子。可选的，所述第一导电层的材料为硅，第一防穿通离子为B离子，采用第一外延工艺形成所述第一导电层，第一外延工艺的工艺参数包括：腔室温度为500摄氏度至1250摄氏度，腔室压强为1托至100托，反应气体包括硅源气体、硼源气体、HCl和H2，硅源气体流量为1标况毫升/分钟至1000标况毫升/分钟，HCl流量为1标况毫升/分钟至1000标况毫升/分钟，H2流量为0.1标况升/分钟至50标况升/分钟。
可选的，所述第二导电层的材料为硅，所述第二防穿通离子为P离子，采用第二外延工艺形成所述第二导电层，第二外延工艺的工艺参数包括：腔室温度为500摄氏度至1250摄氏度，腔室压强为1托至100托，反应气体包括硅源气体、磷源气体、HCl和H2，硅源气体流量为1标况毫升/分钟至1000标况毫升/分钟，HCl流量为1标况毫升/分钟至1000标况毫升/分钟，H2流量为0.1标况升/分钟至50标况升/分钟。
可选的，先形成所述第一侧墙后形成所述第二侧墙；或者，先形成所述第二侧墙后形成所述第一侧墙；或者，在同一道工艺步骤中形成所述第一侧墙和第二侧墙。可选的，形成所述第一侧墙、第二侧墙、第一导电层和第二导电层的工艺步骤包括：在所述PMOS区域侧墙膜表面形成第一图形层；回刻蚀位于NMOS区域的侧墙膜，形成所述第一侧墙；刻蚀去除所述NMOS区域的牺牲层；去除所述第一图形层；在所述第一部分第一鳍部侧壁表面形成所述第一导电层；形成覆盖所述第一导电层和第一侧墙表面的第二图形层；回刻蚀位于PMOS区域的侧墙膜，形成所述第二侧墙；刻蚀去除所述PMOS区域的牺牲层；去除所述第二图形层；在所述第一部分第二鳍部侧壁表面形成所述第二导电层。可选的，形成所述第一侧墙、第二侧墙、第一导电层和第二导电层的工艺步骤包括：在形成所述侧墙膜之后，采用无掩膜工艺回刻蚀所述NMOS区域的侧墙膜和PMOS区域的侧墙膜，在第二部分第一鳍部侧壁表面形成第一侧墙，同时在第二部分第二鳍部侧壁表面形成第二侧墙；在所述PMOS区域的牺牲层表面以及第二侧墙表面形成第一图形层；刻蚀去除NMOS区域的牺牲层，暴露出第一部分第一鳍部侧壁表面；去除所述第一图形层；在所述第一部分第一鳍部侧壁表面形成所述第一导电层；在所述第一导电层表面以及第一侧墙表面形成第二图形层；刻蚀去除PMOS区域的牺牲层，暴露出第一部分第二鳍部侧壁表面；去除所述第二图形层；在所述第一部分第二鳍部侧壁表面形成第二导电层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的鳍式场效应管的形成方法的技术方案中，在第一部分鳍部侧壁表面形成牺牲层；接着，形成覆盖第二部分鳍部的侧墙；去除牺牲层，暴露出第一部分鳍部侧壁表面；在所述第一部分鳍部侧壁表面形成导电层，所述导电层内含有防穿通离子；在导电层表面形成介质层；去除所述侧墙。本发明中，所述导电层作为防穿通层，避免了离子注入工艺引入的注入损伤，使得鳍部保持良好的形貌和较高的晶格质量，且防穿通层内的防穿通离子浓度分布更均匀。因此，本发明形成的鳍式场效应管的电学性能得到提高。
进一步，本发明中，在外延形成导电层的过程中，原位自掺杂所述防穿通离子，因此无需进行使防穿通离子再扩散的退火处理，节约了热预算，且由于无需对导电层内的防穿通离子进行退火处理，使得导电层内的防穿通离子浓度保持不变，不存在掺杂深度损失的问题，从而进一步改善导电层的防穿通效果。
进一步，本发明中，采用外延工艺形成所述第一防穿通层，避免了离子注入工艺引入的注入损伤，使得第一鳍部保持良好的形貌和较高的晶格质量，且第一导电层内的第一防穿通离子浓度分布更均匀；采用外延形成所述第二防穿通层，避免了离子注入工艺引入的注入损伤，使得第二鳍部保持良好的形貌和较高的晶格质量，且第导电层内的第二防穿通离子浓度分布更均匀。因此，本发明形成的鳍式场效应管的电学性能得到提高。
附图说明
图1至图17为本发明一实施例提供的鳍式场效应管形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的鳍式场效应管的电学性能有待提高。
经研究发现，鳍式场效应管的鳍部底部与栅极结构的距离较远，栅极结构对鳍部的底部的控制能力较弱，且所述鳍部的掺杂浓度较小，沟道区域的空间电荷区在电场下展宽，源区和漏区空间电荷区连通，导致了鳍式场效应管的底部存在源区和漏区之间的穿通现象(punch through)，造成鳍式场效应管的电学性能低下。
为了防止所述穿通现象，提出了一种解决方法：在鳍部的底部形成防穿通层。具体的，在衬底表面形成鳍部之后，采用离子注入工艺在鳍部底部形成防穿通层，然后在衬底表面形成隔离层，所述隔离层顶部与防穿通层顶部齐平或者低于防穿通层顶部。所述防穿通层的掺杂离子与源区或漏区内的掺杂离子类型相反，以此避免源区和漏区发生穿通。
然而，形成所述防穿通层的离子注入工艺会对鳍部的表面造成注入损伤，导致鳍部的形貌不良且产生晶格损伤，造成鳍式场效应管的性能低下。并且，采用离子注入工艺形成所述防穿通层时，易导致在鳍部内不期望区域内注入离子，且所述防穿通层内的注入离子分布均匀度有待提高，通常防穿通层顶部的注入离子浓度高于防穿通层底部的注入离子浓度，使得防穿通层起到的防止源区和漏区发生穿通的能力低，进一步造成鳍式场效应管的性能低下。
为解决上述问题，本发明提供一种鳍式场效应管的形成方法，提供衬底，所述衬底表面形成有鳍部，所述鳍部包括第一部分鳍部以及位于第一部分鳍部顶部表面的第二部分鳍部；在所述衬底表面形成牺牲层，所述牺牲层还覆盖第一部分鳍部侧壁表面；形成覆盖所述牺牲层表面、以及第二部分鳍部表面的侧墙膜；回刻蚀所述侧墙膜，在所述第二部分鳍部侧壁表面形成侧墙；刻蚀去除所述牺牲层，暴露出第一部分鳍部侧壁表面；在所述衬底表面和第一部分鳍部侧壁表面形成导电层，所述导电层内含有防穿通离子；在所述导电层表面形成介质层，所述介质层暴露出侧墙表面；去除所述侧墙。
本发明形成导电层的工艺不会对鳍部造成不良影响，使得鳍部保持良好的形貌以及较高的晶格质量，且导电层层内的防穿通离子浓度分布均匀，提高了导电层的防穿通作用。因此本发明形成的鳍式场效应管的电学性能得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图17为本发明一实施例提供的鳍式场效应管形成过程的剖面结构示意图。
参考图1，提供衬底101，所述衬底101表面形成有鳍部。
本实施例以形成的鳍式场效应管为CMOS器件作为示例，所述衬底101包括NMOS区域I和PMOS区域II，所述NMOS区域I衬底101表面形成有若干分立的第一鳍部102，所述PMOS区域II衬底101表面形成有若干分立的第二鳍部103。所述NMOS区域I为待形成NMOS器件的区域，所述PMOS区域II为待形成PMOS器件的区域，所述NMOS区域I和PMOS区域II为相邻的区域。在其他实施例中，所述NMOS区域和PMOS区域也可以相隔。在其他实施例中，所述衬底能够仅包括NMOS区域或PMOS区域，从而相应的形成NMOS器件或PMOS器件。
所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述衬底101为硅衬底。
所述第一鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述第二鳍部103的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述第一鳍部102的材料为硅，所述第二鳍部103的材料为硅，以NMOS区域I衬底101表面具有1个第一鳍部102，PMOS区域II衬底101表面具有1个第二鳍部103为例。
本实施例中，形成所述衬底101、第一鳍部102以及第二鳍部103的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层104；以所述硬掩膜层104为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底101，位于NMOS区域I衬底101表面的凸起作为第一鳍部102，位于PMOS区域II衬底101表面的凸起作为第二鳍部103。
在一个实施例中，形成所述硬掩膜层104的工艺步骤包括：首先形成初始硬掩膜；在所述初始硬掩膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀所述初始硬掩膜，在初始衬底表面形成硬掩膜层104；去除所述图形化的光刻胶层。在其他实施例中，所述硬掩膜层的形成工艺还能够包括：自对准双重图形化(SADP，Self-aligned Double Patterned)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned)工艺。所述双重图形化工艺包括LELE(Litho-Etch-Litho-Etch)工艺或LLE(Litho-Litho-Etch)工艺。
本实施例中，在形成所述第一鳍部102和第二鳍部103之后，保留位于第一鳍部102顶部表面的硬掩膜层104，保留位于第二鳍部103顶部表面的硬掩膜层104。所述硬掩膜层104的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层104顶部表面能够作为平坦化工艺的停止位置；且在后续的工艺过程中，所述硬掩膜层104还能够起到保护第一鳍部102顶部和第二鳍部103顶部的作用，使得第一鳍部102顶部和第二鳍部103顶部免受损伤。
本实施例中，所述第一鳍部102的顶部尺寸小于底部尺寸，所述第二鳍部103的顶部尺寸小于底部尺寸。在其他实施例中，所述第一鳍部的侧壁还能够与衬底表面相垂直，即第一鳍部的顶部尺寸等于底部尺寸，所述第二鳍部的侧壁还能够与衬底表面相垂直，即第二鳍部的顶部尺寸等于底部尺寸。
所述第一鳍部102包括位于衬底101表面的第一部分第一鳍部102、位于第一部分第一鳍部102顶部表面的第二部分第一鳍部102。所述第二鳍部103包括位于衬底101表面的第一部分第二鳍部103、位于第一部分第二鳍部103顶部表面的第二部分第二鳍部103。
所述第一部分第一鳍部102和第二部分第一鳍部102的厚度比为1/4至2/3；所述第一部分第二鳍部103和第二部分第二鳍部103的厚度比为1/4至2/3。
本实施例中，还包括步骤：对所述第一鳍部102表面以及第二鳍部103表面进行氧化处理，在第一鳍部102表面以及第二鳍部103表面形成氧化层(未图示)。
由于所述第一鳍部102、第二鳍部103为通过对初始衬底刻蚀后形成，所述第一鳍部102通常具有凸出的棱角且表面具有缺陷，所述第二鳍部103通常具有凸出的棱角且表面具有缺陷，在后续形成鳍式场效应管后会影响器件性能。因此，本实施例对第一鳍部102和第二鳍部103进行氧化处理形成氧化层，在氧化处理过程中，由于第一鳍部102凸出的棱角部分的比表面更大，更容易被氧化，不仅第一鳍部102表面的缺陷层被氧化，且凸出棱角部分也被氧化，使所述第一鳍部102的表面光滑，晶格质量改善，避免第一鳍部102顶角尖端放电问题，有利于改善鳍式场效应管的性能；同样的第二鳍部103表面的缺陷层也被氧化，且凸出棱角部分也被氧化，使所述第二鳍部103的表面光滑，晶格质量改善，避免第二鳍部103顶角尖端放电问题，有利于改善鳍式场效应管的性能。
所述氧化处理可以采用氧等离子体氧化工艺、或者硫酸和过氧化氢的混合溶液氧化工艺。所述氧化处理还会对衬底101表面进行氧化，使得形成的氧化层还位于衬底101表面。
在形成所述氧化层之后，所述第一鳍部102表面晶格质量得到提高，使得第一鳍部102顶角更圆滑，避免了第一鳍部102尖端放电问题；所述第二鳍部103表面晶格质量得到提高，使得第二鳍部103顶角更圆滑，避免了第二鳍部103尖端放电问题。
本实施例中，采用ISSG(原位蒸汽生成，In-situ Stream Generation)氧化工艺对第一鳍部102以及第二鳍部103进行氧化处理，形成所述氧化层，由于第一鳍部102和第二鳍部103的材料为硅，相应形成的氧化层的材料为氧化硅。在形成所述氧化层之后，保留位于第一鳍部102表面以及第二鳍部103表面的氧化层，在后续的工艺过程中所述氧化层能够起到保护第一鳍部102和第二鳍部103的作用。
参考图2，在所述衬底101表面形成牺牲膜105，且所述牺牲膜105还覆盖第一鳍部102侧壁和第二鳍部103侧壁，所述牺牲膜105顶部高于第一鳍部102顶部和第二鳍部103顶部。
所述牺牲膜105为后续形成位于衬底101表面的牺牲层提供工艺基础，后续回刻蚀去除部分厚度的牺牲膜105形成牺牲层。所述牺牲膜105的材料与第一鳍部102、第二鳍部103以及衬底101的材料不同，且所述牺牲膜105的材料为易于被去除的材料，使得后续去除牺牲层的工艺不会对第一鳍部102和第二鳍部103造成损伤。
所述牺牲膜105的材料为非晶碳、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述牺牲膜105。本实施例中，所述牺牲膜105的材料为氧化硅，采用化学气相沉积工艺形成所述牺牲膜105。
参考图3，平坦化所述牺牲膜105(参考图2)；回刻蚀去除位于第二部分第一鳍部102侧壁表面以及第二部分第二鳍部103侧壁表面的牺牲膜105，在所述衬底101表面形成牺牲层106。
本实施例中，采用化学机械研磨工艺平坦化所述牺牲膜105，且平坦化所述牺牲膜105的停止位置为硬掩膜层104顶部表面。
采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺和湿法刻蚀工艺相结合的工艺，回刻蚀去除位于第二部分第一鳍部102侧壁表面和第二部分第二鳍部103侧壁表面的牺牲膜105。
所述牺牲层106覆盖第一部分第一鳍部102侧壁表面，暴露出第二部分第一鳍部102侧壁表面，为后续在第二部分第一鳍部102侧壁表面形成第一侧墙提供基础。所述牺牲层106覆盖第一部分第二鳍部103侧壁表面，暴露出第二部分第二鳍部103侧壁表面，为后续在第二部分第二鳍部103侧壁表面形成第二侧墙提供基础。
根据后续待形成的第一防穿通层的厚度以及第二防穿通层的厚度，确定所述牺牲层106的厚度。
参考图4，形成覆盖所述牺牲层106表面、第二部分第一鳍部102表面以及第二部分第二鳍部103表面形成侧墙膜107。
本实施例中，所述侧墙膜107覆盖第二部分第一鳍部102侧壁表面，还覆盖第一鳍部102顶部表面的硬掩膜层104表面；所述侧墙膜107覆盖第二部分第二鳍部103表面，还覆盖第二鳍部103顶部表面的硬掩膜层104表面。所述侧墙膜107为后续形成覆盖第二部分第一鳍部102侧壁表面的第一侧墙，覆盖第二部分第二鳍部103侧壁表面的第二侧墙提供工艺基础。
所述侧墙膜107的材料与牺牲层106的材料不同，且所述侧墙膜107的材料还与第一鳍部102、第二鳍部103的材料不同。所述侧墙膜107的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅；所述侧墙膜107为单层结构或叠层结构。
本实施例中，所述侧墙膜107为叠层结构，包括氧化硅膜以及位于氧化硅膜表面的氮化硅膜，其中，所述氧化硅膜能够起到第一鳍部102与氮化硅膜之间的晶格常数过渡作用，防止氮化硅膜与第一鳍部102直接接触产生的应力作用过大；同样的，所述氧化硅膜还能够防止氮化硅膜与第二鳍部103直接接触产生的应力作用过大。
参考图5，在所述PMOS区域II侧墙膜107表面形成第一图形层108。
所述第一图形层108起到保护PMOS区域II侧墙膜107的作用。
本实施例中，所述第一图形层108的材料为光刻胶，所述第一图形层108顶部表面高于PMOS区域II侧墙膜107顶部表面。形成所述第一图形层108的工艺步骤包括：在所述侧墙膜107表面涂覆光刻胶膜；对所述光刻胶膜进行曝光处理；对所述曝光处理后的光刻胶膜进行显影处理，去除位于NMOS区域I的光刻胶膜，形成所述第一图形层108。
参考图6，回刻蚀所述NMOS区域I的侧墙膜107(参考图5)，形成位于NMOS区域I部分牺牲层106表面的第一侧墙109，所述第一侧墙109覆盖第二部分第一鳍部102侧壁表面。
本实施例中，采用干法刻蚀工艺，刻蚀去除位于硬掩膜层104顶部表面的侧墙膜107，还刻蚀去除位于部分牺牲层106表面的侧墙膜107，形成所述第一侧墙109。
所述第一侧墙109的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅；所述第一侧墙109为单层结构或叠层结构。
本实施例中，所述第一侧墙109为叠层结构，所述第一侧墙109包括位于第二部分第一鳍部102侧壁表面的氧化硅层以及位于氧化硅层侧壁表面的氮化硅层。
在回刻蚀NMOS区域I的侧墙膜107的过程中，位于NMOS区域I的部分厚度的牺牲层106被刻蚀去除，且所述第一图形层108起到保护PMOS区域II的侧墙膜107的作用。
参考图7，刻蚀去除所述NMOS区域I的牺牲层106(参考图6)，暴露出第一部分第一鳍部102侧壁表面。
采用湿法刻蚀工艺刻蚀去除所述NMOS区域I的牺牲层106，在刻蚀去除NMOS区域I的牺牲层106的同时，还刻蚀去除位于第一部分第一鳍部102侧壁表面的氧化层。本实施例中，所述湿法刻蚀工艺采用的刻蚀液体包括氢氟酸溶液。
在去除所述牺牲层106之后，去除所述第一图形层108(参考图6)。本实施例中，采用湿法去胶或灰化工艺去除所述第一图形层108。
参考图8，在所述第一部分第一鳍部102侧壁表面形成第一导电层110，所述第一导电层110内含有第一防穿通离子。
所述第一导电层110后续向第一部分第一鳍部102内提供第一防穿通离子。采用第一外延工艺形成所述第一导电层110。所述第一导电层110的材料晶格常数与第一鳍部102的材料晶格常数相匹配，使得第一外延工艺过程中，沿着第一部分第一鳍部102侧壁表面晶向逐层生长薄膜，直至形成厚度符合预设目标的第一导电层110。本实施例中，所述第一导电层110还位于NMOS区域I衬底101表面。
由于第二部分第一鳍部102侧壁表面被侧第一侧墙109覆盖，所述第一鳍部102顶部表面被硬掩膜层104覆盖，所述第一导电层110的材料与第一侧墙109的材料晶格常数不匹配，所述第一导电层110的材料与硬掩膜层104的材料晶格常数也不匹配，因此在所述第一外延工艺过程中，不会在第一鳍部102顶部和第二鳍部103侧壁生长薄膜。
在采用第一外延工艺形成所述第一导电层110的过程中，原位自掺杂所述第一防穿通离子。
所述第一导电层110的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述第一防穿通离子为P型离子。本实施例中，所述第一导电层110的材料为硅，所述第一导电层110的厚度为10埃至200埃，所述第一防穿通离子包括硼离子。由于本实施例中，后续无需对第一导电层110进行退火处理，因此第一防穿通离子不存在掺杂深度损失的问题，因此，本实施例中，无需考虑由于掺杂深度损失造成的第一防穿通离子浓度减小的问题，使得所述第一导电层110中的硼离子浓度较小，所述第一导电层110中硼离子的浓度为1E17atom/cm3至1E19atom/cm3。
在一个具体实施例中，采用第一外延工艺形成所述第一导电层110的工艺参数包括：腔室温度为500摄氏度至1250摄氏度，腔室压强为1托至100托，反应气体包括硅源气体、硼源气体、HCl和H2，硅源气体流量为1标况毫升/分钟至1000标况毫升/分钟，HCl流量为1标况毫升/分至1000标况毫升/分钟，H2流量为0.1标况升/分钟至50标况升/分钟。
参考图9，形成覆盖所述第一导电层110表面以及第一侧墙109表面的第二图形层111。
所述第二图形层111起到保护第一导电层110的作用。本实施例中，所述第二图形层111的材料为光刻胶，所述第二图形层111的顶部高于硬掩膜层104顶部。
参考图10，回刻蚀所述PMOS区域II的侧墙膜107(参考图9)，形成位于PMOS区域II部分牺牲层106表面的第二侧墙112，所述第二侧墙112覆盖第二部分第二鳍部103侧壁表面。
本实施例中，采用干法刻蚀工艺，刻蚀去除位于硬掩膜层104顶部表面的侧墙膜107，还刻蚀去除位于部分牺牲层106表面的侧墙膜107，形成所述第二侧墙112。
所述第二侧墙112的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅；所述第二侧墙112为单层结构或叠层结构。本实施例中，所述第二侧墙112为叠层结构，所述第二侧墙112包括位于第二部分第二鳍部103侧壁表面的氧化硅层以及位于氧化硅层侧壁表面的氮化硅层。
在回刻蚀PMOS区域II的侧墙膜107的过程中，位于PMOS区域II的部分厚度的牺牲层106被刻蚀去除，且所述第二图形层111起到保护第一导电层110的作用。
参考图11，去除所述PMOS区域II的牺牲层106(参考图10)，暴露出第一部分第二鳍部103侧壁表面。
采用湿法刻蚀工艺刻蚀去除所述PMOS区域II的牺牲层106，在刻蚀去除PMOS区域II的牺牲层106的过程中，还刻蚀去除位于第一部分第二鳍部103侧壁表面的氧化层。
本实施例中，所述湿法刻蚀工艺采用的刻蚀液体包括氢氟酸溶液。在去除所述PMOS区域II的牺牲层106之后，去除所述第二图形层111(参考图10)。本实施例中，采用湿法去胶或灰化工艺去除所述第二图形层111。
参考图12，在所述第一部分第二鳍部103侧壁表面形成第二导电层113，所述第二导电层113内含有第二防穿通离子。
所述第二导电层113后续向第一部分第二鳍部103内提供第二防穿通离子。采用第二外延工艺形成所述第二导电层113。所述第二导电层113的材料晶格常数与第二鳍部103的材料晶格常数相匹配，使得第二外延工艺过程中，沿着第一部分第二鳍部103侧壁表面晶向逐层生长薄膜，直至形成厚度符合预设目标的第二导电层113。本实施例中，所述第二导电层113还位于PMOS区域II衬底101表面。
由于第二部分第二鳍部103侧壁表面被第二侧墙112覆盖，所述第二鳍部103顶部表面被硬掩膜层104覆盖，所述第二导电层113的材料与第二侧墙112的材料晶格常数不匹配，所述第二导电层113的材料与硬掩膜层104的材料晶格常数不匹配，因此在进行第二外延工艺过程中，不会在第二鳍部103顶部和第一鳍部102侧壁生长薄膜。
在采用第二外延工艺形成所述第二导电层113的过程中，原位自掺杂所述第二防穿通离子。
所述第二导电层113的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述第二防穿通离子为N型离子。本实施例中，所述第二导电层113的材料为硅，所述第二导电层113的厚度为10埃至200埃，所述第二防穿通离子包括磷离子。由于本实施例中，后续无需对第二导电层113进行退火处理，因此第一防穿通离子不存在掺杂深度损失的问题，因此，本实施例中，无需考虑由于掺杂深度损失造成的第二防穿通离子浓度减小的问题，使得第二导电层113中的磷离子浓度较小，所述第二导电层113中磷离子的浓度为1E17atom/cm3至1E19atom/cm3。
在一个具体实施例中，采用第二外延工艺形成所述第二导电层113的工艺参数包括：腔室温度为500摄氏度至1250摄氏度，腔室压强为1托至100托，反应气体包括硅源气体、磷源气体、HCl和H2，硅源气体流量为1标况毫升/分钟至1000标况毫升/分钟，HCl流量为1标况毫升/分钟至1000标况毫升/分钟，H2流量为0.1标况升/分钟至50标况升/分钟。
本实施例以先形成第一侧墙109、第一导电层110，后形成第二侧墙112、第二导电层113为例，在其他实施例中，还能够先形成第二侧墙和第二导电层，后形成第一侧墙和第一导电层。
在另一实施例中，还能够在同一道工艺步骤中形成所述第一侧墙和第二侧墙。具体的，形成所述第一侧墙、第二侧墙、第一导电层和第二导电层的工艺步骤包括：在形成所述侧墙膜之后，采用无掩膜刻蚀工艺回刻蚀所述NMOS区域的侧墙膜和PMOS区域的侧墙膜，在第二部分第一鳍部侧壁表面形成第一侧墙，同时在第二部分第二鳍部侧壁表面形成第二侧墙；在所述PMOS区域的牺牲层表面以及第二侧墙表面形成第一图形层；刻蚀去除NMOS区域的牺牲层，暴露出第一部分第一鳍部侧壁表面；去除所述第一图形层；在所述第一部分第一鳍部侧壁表面形成所述第一导电层；在所述第一导电层表面以及第一侧墙表面形成第二图形层；刻蚀去除PMOS区域的牺牲层，暴露出第一部分第二鳍部侧壁表面；去除所述第二图形层；在所述第一部分第二鳍部侧壁表面形成第二导电层。
在又一实施例中，形成所述第一侧墙、第二侧墙、第一导电层和第二导电层的工艺步骤包括：在形成所述侧墙膜之后，采用无掩膜工艺回刻蚀所述NMOS区域的侧墙膜和PMOS区域的侧墙膜，在第二部分第一鳍部侧壁表面形成第一侧墙，同时在第二部分第二鳍部侧壁表面形成第二侧墙；刻蚀去除NMOS区域的牺牲层和PMOS区域的牺牲层，暴露出第一部分第一鳍部，还暴露出第一部分第二鳍部；在所述PMOS区域衬底表面、第一部分第二鳍部以及第二侧墙表面形成第一图形层；在所述第一部分第一鳍部侧壁表面形成第一导电层；去除所述第一图形层；在所述第一导电层表面以及第一侧墙表面形成第二图形层；在所述第一部分第二鳍部侧壁表面形成第二导电层；去除所述第二图形层。
参考图13，形成覆盖所述第一导电层110表面、第二导电层113表面、第一侧墙109表面、以及第二侧墙112表面的介质膜114，所述介质膜114顶部高于第一鳍部102顶部和第二鳍部103顶部。
本实施例中，所述介质膜114顶部高于硬掩膜层104顶部。所述介质膜104为后续形成鳍式场效应管的隔离结构提供工艺基础。所述介质膜114的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述介质膜114的材料为氧化硅。
所述介质膜114所需填充的开口深宽比较大，具体的，介质膜114填充的开口包括：相邻第一鳍部102与衬底101构成的开口，相邻第二鳍部103与衬底101构成的开口，第一鳍部102、第二鳍部103与衬底101构成的开口。为了提高介质膜114的填孔(gap-filling)能力，使得后续形成的介质层与第一鳍部102底部、第二鳍部103底部接触紧密，且避免后续形成的介质层内形成空洞，采用流动性化学气相沉积(FCVD)工艺形成所述介质膜114。
在进行流动性化学气相沉积工艺过程中，将衬底101保持在预定的温度范围内，使流动性化学气相沉积工艺的反应前驱物材料能够流动的填充进入开口内，从而形成填充满开口的前驱材料层。特别的，较低的衬底101温度(低于150℃)可以保持反应前驱物材料在衬底101及开口内的流动性和粘度。由于反应前驱物材料具有一定的流动性和粘度，在将具有流动性的反应前驱物材料填充入开口内后，开口底部进行了无空洞填充，从而避免了在开口底部产生空洞。本实施例中，在进行流动性化学气相沉积工艺过程中，衬底101的温度小于150℃，例如，衬底200的温度为20℃、50℃、70℃或110℃等。
本实施例中，在形成所述介质膜114之后，还包括步骤：对所述介质膜114进行退火固化处理，所述退火固化处理在含氧氛围下进行。在退火固化处理过程中，介质膜114内化学键重组，介质膜114内的Si-O键、O-Si-O键增加，且使介质膜114的致密度得到提高。本实施例中，所述退火固化处理的处理温度为500摄氏度至1000摄氏度。
参考图14，平坦化所述介质膜114。
本实施例中，采用化学机械研磨工艺，平坦化所述介质膜114，平坦化所述介质膜114工艺的停止位置为硬掩膜层104顶部表面。由于前述对介质膜114进行了退火固化处理，使得介质膜114的致密度得到提高，因此平坦化所述介质膜114之后，能够使介质膜114顶部表面平坦。
参考图15，对所述介质膜114进行第一回刻蚀处理，使得第一侧墙109侧壁表面以及第二侧墙112侧壁表面被暴露出来。
所述第一回刻蚀处理采用的工艺为干法刻蚀工艺、湿法刻蚀工艺或给干法刻蚀工艺和湿法刻蚀工艺相结合的工艺。本实施例中，采用湿法刻蚀工艺进行所述第一回刻蚀处理，刻蚀去除部分厚度的介质膜114，所述湿法刻蚀工艺采用的刻蚀液体包括氢氟酸溶液。
参考图16，去除所述第一侧墙109(参考图15)和第二侧墙112(参考图15)。
采用湿法刻蚀工艺刻蚀去除所述第一侧墙109和第二侧墙112。本实施例中，所述湿法刻蚀工艺采用的刻蚀液体为磷酸溶液，其中，磷酸的质量百分比为65％至85％，溶液温度为120摄氏度至200摄氏度。
由于本实施例中，所述第一侧墙109包括氧化硅层和位于氧化硅层表面的氮化硅层，所述第二侧墙112包括氧化硅层和位于氧化硅层表面的氮化硅层，所述湿法刻蚀工艺刻蚀去除第一侧墙109中的氮化硅层，刻蚀去除第二侧墙112中的氮化硅层。
参考图17，对剩余介质膜114(参考图16)进行第二回刻蚀处理，去除部分厚度剩余介质膜114，在所述第一导电层110表面以及第二导电层113表面形成介质层115。
所述介质层115顶部低于第一部分第一鳍部102顶部；所述介质层115顶部低于第一部分第二鳍部103顶部。本实施例中，采用湿法刻蚀工艺进行所述第二回刻蚀处理，不仅刻蚀去除部分厚度剩余介质膜113，还刻蚀去除第一侧墙109中的氧化硅层，刻蚀去除第二侧墙112中的氧化硅层。
由于第一导电层110和第二导电层113本身能够作为导电通道，因此本实施例中，所述第一导电层110能够作为第一防穿通层，所述第二导电层113能够作为第二防穿通层，减少了对半导体器件进行退火处理的工艺步骤，从而减少了热预算。
所述第一防穿通层能够与后续形成于第一鳍部102内的源区或漏区形成PN结，在所述源区和漏区之间形成反向隔离，从而提高所述源区和漏区之间的穿通电压，以此防止第一鳍部102内的源区和漏区之间发生穿通现象。
本实施例在第一鳍部102内形成第一防穿通层的方法为外延的方法，避免了离子注入工艺形成第一防穿通层引入的注入损伤问题，使得第一鳍部102保持良好的形貌且具有较高的晶格质量，且避免了在第一鳍部102内不期望区域进行掺杂的问题。并且，采用外延的方法形成的第一防穿通层内第一防穿通离子浓度分布更均匀，有效的提高第一防穿通层的反向隔离能力，进一步防止在第一鳍部102内的源区和漏区之间发生穿通现象。所述第二防穿通层能够与后续形成于第二鳍部103内的源区或漏区形成PN结，在所述源区和漏区之间形成反向隔离，从而提高所述源区和漏区之间的穿通电压，以此防止第二鳍部103内的源区和漏区之间发生穿通现象。
本实施例在第二鳍部103内形成第二防穿通层的方法为外延的方法，避免了离子注入工艺引入的注入损伤问题，使得第二鳍部103保持良好的形貌且具有较高的晶格质量，且避免了在第二鳍部103内不期望区域进行掺杂的问题。并且，采用外延的方法形成的第二防穿通层内的第二防穿通离子浓度分布更均匀，有效的提高的第二防穿通层的反向隔离能力，进一步防止在第二鳍部103内的源区和漏区之间发生穿通现象。
同时，由于在外延形成第一导电层110过程中原位自掺杂了第一防穿通离子，无需再对第一防穿通离子进行退火处理，因此所述第一导电层110内的第一防穿通离子不存在掺杂深度损失的问题。同样的，第二导电层113中的第二防穿通离子也不存在掺杂深度损失的问题。
因此，本实施例形成的鳍式场效应管的第一鳍部102和第三鳍部103的质量良好，且第一防穿通层和第二防穿通层的反向隔离能力强，从而显著的改善的鳍式场效应管的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种鳍式场效应管的形成方法，其特征在于，包括：
提供衬底，所述衬底表面形成有鳍部，所述鳍部包括第一部分鳍部以及位于第一部分鳍部顶部表面的第二部分鳍部；
在所述衬底表面形成牺牲层，所述牺牲层还覆盖第一部分鳍部侧壁表面；
形成覆盖所述牺牲层表面、以及第二部分鳍部表面的侧墙膜；
回刻蚀所述侧墙膜，在所述第二部分鳍部侧壁表面形成侧墙；
刻蚀去除所述牺牲层，暴露出第一部分鳍部侧壁表面；
采用外延工艺在所述衬底表面和第一部分鳍部侧壁表面形成导电层，所述导电层内含有防穿通离子；
在所述导电层表面形成介质层；
去除所述侧墙。
2.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述导电层的材料为硅、锗、锗化硅或碳化硅。
3.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，形成的鳍式场效应管为PMOS器件，所述防穿通离子为N型离子；形成的鳍式场效应管为NMOS器件，所述防穿通离子为P型离子。
4.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述防穿通离子为硼离子，所述导电层中硼离子的浓度为1E17atom/cm3至1E19atom/cm3。
5.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述防穿通离子为磷离子，所述导电层中磷离子的浓度为1E17atom/cm3至1E19atom/cm3。
6.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，在外延工艺的过程中，原位自掺杂所述防穿通离子。
7.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，形成所述牺牲层的工艺步骤包括：在所述衬底表面形成牺牲膜，所述牺牲膜覆盖鳍部侧壁表面，且所述牺牲膜顶部高于鳍部顶部；平坦化所述牺牲膜；回刻蚀去除位于第二部分鳍部侧壁表面的牺牲膜，形成所述牺牲层。
8.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述牺牲层的材料为非晶碳、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
9.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述侧墙膜为单层结构或叠层结构；所述侧墙膜的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
10.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述介质层顶部与防穿通层顶部齐平；或者所述介质层顶部低于所述防穿通层顶部。
11.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，形成所述介质层的工艺步骤包括：形成覆盖所述导电层表面和侧墙表面的介质膜，所述介质膜顶部高于鳍部顶部；平坦化所述介质膜；对所述介质膜进行第一回刻蚀处理，使得侧墙表面被暴露出来；去除所述侧墙；对剩余介质膜进行第二回刻蚀处理，去除部分厚度的介质膜，形成所述介质层。
12.如权利要求11所述的鳍式场效应管的形成方法，其特征在于，采用流动性化学气相沉积工艺形成所述介质膜，还包括：对所述介质膜进行退火固化处理，其中，退火固化处理的处理温度为500摄氏度至1100摄氏度。
13.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，在形成所述导电层的工艺步骤中，所述鳍部顶部表面形成有硬掩膜层。
14.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述衬底包括NMOS区域和PMOS区域；所述鳍部包括位于NMOS区域衬底表面的第一鳍部、位于PMOS区域衬底表面的第二鳍部；其中，第一鳍部包括第一部分第一鳍部以及位于第一部分第一鳍部顶部表面的第二部分第一鳍部，第二鳍部包括第一部分第二鳍部以及位于第一部分第二鳍部顶部表面的第二部分第二鳍部；形成所述牺牲层、侧墙膜、侧墙、介质层、以及防穿通层的工艺步骤包括：
在所述衬底表面形成牺牲层，所述牺牲层覆盖第一部分第一鳍部侧壁表面以及第一部分第二鳍部侧壁表面；
形成覆盖所述牺牲层表面、第二部分第一鳍部表面以及第二部分第二鳍部表面形成侧墙膜；
回刻蚀所述NMOS区域的侧墙膜，在所述第二部分第一鳍部侧壁表面形成第一侧墙；
刻蚀去除所述NMOS区域的牺牲层，暴露出第一部分第一鳍部侧壁表面；
采用外延工艺，在所述NMOS区域衬底表面、第一部分第一鳍部侧壁表面形成第一导电层，所述第一导电层内含有第一防穿通离子；
回刻蚀所述PMOS区域的侧墙膜，在所述第二部分第二鳍部侧壁表面形成第二侧墙；
刻蚀去除所述PMOS区域的牺牲层，暴露出第一部分第二鳍部侧壁表面；
采用外延工艺，在所述PMOS区域衬底表面、第一部分第二鳍部侧壁表面形成第二导电层，所述第二导电层内含有第二防穿通离子；
在所述第一导电层表面以及第二导电层表面形成介质层；
去除所述第一侧墙和第二侧墙。
15.如权利要求14所述的鳍式场效应管的形成方法，其特征在于，所述第一防穿通离子包括B离子；所述第二防穿通离子包括P离子。
16.如权利要求14所述的鳍式场效应管的形成方法，其特征在于，所述第一导电层的材料为硅，第一防穿通离子为B离子，采用第一外延工艺形成所述第一导电层，第一外延工艺的工艺参数包括：腔室温度为500摄氏度至1250摄氏度，腔室压强为1托至100托，反应气体包括硅源气体、硼源气体、HCl和H2，硅源气体流量为1标况毫升/分钟至1000标况毫升/分钟，HCl流量为1标况毫升/分钟至1000标况毫升/分钟，H2流量为0.1标况升/分钟至50标况升/分钟。
17.如权利要求14所述的鳍式场效应管的形成方法，其特征在于，所述第二导电层的材料为硅，所述第二防穿通离子为P离子，采用第二外延工艺形成所述第二导电层，第二外延工艺的工艺参数包括：腔室温度为500摄氏度至1250摄氏度，腔室压强为1托至100托，反应气体包括硅源气体、磷源气体、HCl和H2，硅源气体流量为1标况毫升/分钟至1000标况毫升/分钟，HCl流量为1标况毫升/分钟至1000标况毫升/分钟，H2流量为0.1标况升/分钟至50标况升/分钟。
18.如权利要求14所述的鳍式场效应管的形成方法，其特征在于，先形成所述第一侧墙后形成所述第二侧墙；或者，先形成所述第二侧墙后形成所述第一侧墙；或者，在同一道工艺步骤中形成所述第一侧墙和第二侧墙。
19.如权利要求14所述的鳍式场效应管的形成方法，其特征在于，形成所述第一侧墙、第二侧墙、第一导电层和第二导电层的工艺步骤包括：在所述PMOS区域侧墙膜表面形成第一图形层；回刻蚀位于NMOS区域的侧墙膜，形成所述第一侧墙；刻蚀去除所述NMOS区域的牺牲层；去除所述第一图形层；在所述第一部分第一鳍部侧壁表面形成所述第一导电层；形成覆盖所述第一导电层和第一侧墙表面的第二图形层；回刻蚀位于PMOS区域的侧墙膜，形成所述第二侧墙；刻蚀去除所述PMOS区域的牺牲层；去除所述第二图形层；在所述第一部分第二鳍部侧壁表面形成所述第二导电层。
20.如权利要求14所述的鳍式场效应管的形成方法，其特征在于，形成所述第一侧墙、第二侧墙、第一导电层和第二导电层的工艺步骤包括：在形成所述侧墙膜之后，采用无掩膜工艺回刻蚀所述NMOS区域的侧墙膜和PMOS区域的侧墙膜，在第二部分第一鳍部侧壁表面形成第一侧墙，同时在第二部分第二鳍部侧壁表面形成第二侧墙；在所述PMOS区域的牺牲层表面以及第二侧墙表面形成第一图形层；刻蚀去除NMOS区域的牺牲层，暴露出第一部分第一鳍部侧壁表面；去除所述第一图形层；在所述第一部分第一鳍部侧壁表面形成所述第一导电层；在所述第一导电层表面以及第一侧墙表面形成第二图形层；刻蚀去除PMOS区域的牺牲层，暴露出第一部分第二鳍部侧壁表面；去除所述第二图形层；在所述第一部分第二鳍部侧壁表面形成第二导电层。
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
| CN103855015A (zh) * | 2012-11-30 | 2014-06-11 | 中国科学院微电子研究所 | FinFET及其制造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109300846A (zh) * | 2017-07-24 | 2019-02-01 | 格芯公司 | 用于产生表面电荷的包括压电衬垫的finfet装置及其制造方法 |
| CN109300846B (zh) * | 2017-07-24 | 2023-10-27 | 格芯(美国)集成电路科技有限公司 | 用于产生表面电荷的包括压电衬垫的finfet装置及其制造方法 |
| CN111463173A (zh) * | 2019-01-18 | 2020-07-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN111463173B (zh) * | 2019-01-18 | 2023-04-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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