JP3324518B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
方法に係わり、特に、半導体層におけるチャネル形成領
域の上下に、二つのゲート電極を持つダブルゲート型M
OSFETに好適な半導体装置の製造方法に関する。
例えば、ダブルゲート型SOI−MOSFETが、関川
によってソリッドステートエレクトロニクス、27巻、
827頁(Solid.State.Electro
n.Vol.27、p.827、1984年)に提案さ
れている。これは、半導体層の上下に二つのゲート電極
を設けることにより、半導体層電位に対するゲート電極
の制御性を強め、短チャネル効果を抑制することを目的
としたものである。なお、SOI−MOSFETとは、
絶縁体上の半導体層(SOI:Silicon on
insulator)に形成される電界効果型トランジ
スタをさす。また、短チャネル効果とは、電界効果型ト
ランジスタを微細化すると、トランジスタのしきい値電
圧等の電気特性が変化する性能劣化をいう。
体101中に半導体層を埋め込み、その上下にゲート電
極(第一のゲート電極102、第二のゲート電極10
3)が設けられる。ゲート電極102、103に挟まれ
た部分の半導体層はチャネルが形成されるチャネル形成
領域105となる。チャネル形成領域105には不純物
を導入しないか、あるいは導入しても低濃度とする。
叉、チャネル形成領域を挟んで不純物を高濃度に導入し
たソース/ドレイン領域106が形成される。ソース/
ドレイン領域の導電型はチャネルと同一であり、nチャ
ネルトランジスタではn+ 型、pチャネルトランジスタ
ではp+ 型である。
ネルに対するゲート電極の制御性が強まるので短チャネ
ル効果が抑制される。しかし、ゲート絶縁膜が薄すぎる
と、ゲート絶縁膜を通して漏れ電流(トンネル電流)が
流れるという新たな問題が起きる。したがって、ゲート
絶縁膜をトンネル電流が問題にならない程度までに薄く
する方法と、チャネル電位の制御に有効な上記ダブルゲ
ート構造を組み合わせるという方法が、短チャネル効果
の抑制方法として有効と考えられる。
の製造方法が、田中らによって、1991年アイイーデ
ィーエム、テクニカルダイジェスト(IEDM、Tec
h.Dig.683ページ〜685ページ)に記述され
ている。その工程を以下に述べる。
を、通常の選択酸化法によってシリコン基板111上に
形成する。フィールド酸化膜112は、シリコン層を研
磨により取り除く際のストッパとなる。続いて通常の工
程により、下部ゲート酸化膜115と、p+ ポリシリコ
ンよりなる下部ゲート114を形成する。続いてCVD
によりSiO2 層113を堆積し、その表面を研磨によ
り平坦化する。
(ボロンリンガラス)116を堆積した後、前記シリコ
ン基板111と、ベースウエハ117とを張り合わせ
る。張り合わせは、900度窒素雰囲気中で、CVDS
iO2 の表面とBPSG116の表面を接触させ、パル
ス電圧を印加することにより行う。 (c)シリコン基板111を選択研磨によって薄膜化
し、シリコン活性層118(SOI層)を形成する。シ
リコン活性層の厚さは、フィールド酸化膜の厚さによっ
て決まる。
ト120を通常の方法で形成し、続いてソース/ドレイ
ン領域118を形成すれば、半導体層118の上下に二
つのゲート電極114及び120を持ったダブルゲート
型SOI−MOSFETを形成できる。 (3)第三の従来技術 また、これとは異なり、X線露光技術を用いてダブルゲ
ート型SOIMOSFETを製造する方法が、青山らに
よって特開平6−302822号公報に、及び氷見らに
よって特開平7−221321号公報に記述されてい
る。これらは、上下の二つのゲート電極の位置合わせを
自己整合的に行い、位置ずれを減らすことが目的であ
る。特開平6−302822号公報に記された例を図3
6に示す。工程は以下の通りである。
膜172、金属よりなるバックゲート173、SiO2
膜174、素子形成層としてシリコン層175、SiO
2 膜176、ポリシリコン177が積層された表面に、
レジスト膜178を被着する。 (b)シリコン基板171の裏側から、X線を照射する
と、X線はシリコン基板を透過し、表面に設けられたレ
ジスト178に達するが、金属よりなるバックゲート1
73はX線を透過しないので、バックゲート173の上
部に位置するレジストだけは露光されず、レジストを現
像すると、バックゲート173と位置が揃ったレジスト
のパターン(転写パターン178A)が形成される。
マスクに、ポリシリコン177をRIE等により加工
し、フロントゲート177Aを構成する。そして、フロ
ントゲートの両側にソース/ドレイン領域を形成すれ
ば、ダブルゲートのSOIMOSFETが形成できる。
バックゲートの材料は、特開平6−302822号公報
においてはTi,Ta,W、Mo、Auが適当であると
記載され、叉、特開平7−221321号公報において
は、W,Ta,Ti,Moに加えてこれらの材料とポリ
シリコンよりなる多層膜が適当であると記されている。
イア基板を用い、叉、X線に代えて光を用いることによ
り、同様の手順によりダブルゲートトランジスタを製造
する方法が、特開平4−290473号公報に記載され
ている。これは、サファイア基板が光を透過するという
性質を利用したものである。 (4)第四の従来技術 また、一つのレジストパターンによって二つのゲート電
極と半導体層を同時に加工する方法が、高瀬によって、
特開平5ー48098号公報に記述されている。ここに
記載された製造方法を図37に示す。
ゲート電極材料152(ポリシリコン)、ゲート絶縁層
153(熱酸化膜)、単結晶半導体層154、ゲート絶
縁層155(熱酸化膜)、ゲート電極材料156(ポリ
シリコン)を積層した構造を形成する。 (b)フォトレジスト157をマスクに、RIE等を用
いたエッチングによって、前記積層した構造をパターニ
ングし、図37(b)に示す帯状の領域を形成する。
構造のうち、ゲート電極材料152(ポリシリコン)と
ゲート電極材料156(ポリシリコン)の両端をある範
囲に渡って除去することによって、ゲート電極152
a、156aを形成する。 (d)レジスト157を除去し、ゲート電極152a、
156aの両側にソース/ドレイン領域(158、15
9)を形成することによって、電界効果型トランジスタ
を形成する。
OSFETを製造する方法が、ウォンらによって、19
97アイ・イー・ディー・エム、テクニカルダイジェス
ト(H- S. P. Wong et.al、1997 I
EDM Tech.Dig.427ページ〜430ペー
ジ)に報告さている。
述べる。シリコン基板131上に、酸化膜層132、窒
化膜133、第二の酸化膜134、アモルファスシリコ
ン135、第三の酸化膜136をこの順に堆積する。第
二の酸化膜134、アモルファスシリコン135、第三
の酸化膜136をパターニングしたのち(図34a)、
上部に厚い窒化膜を堆積する。これら積層構造の上に、
フォトレジストを設け、RIEによりこれら積層構造を
パターニングする(図34b)。この時、下部の酸化膜
層132でエッチングを止める。これによりアモルファ
スシリコン層の側面が露出する。アモルファスシリコン
スペーサをKOHによりエッチングし、除去して、トン
ネル状の領域を形成する。トンネルの回りには酸化膜1
37を堆積させる。トンネルはソース/ドレイン領域と
なる領域に向けて開口する。続いて、エピタキシャル成
長に用いるシード窓138を、ソース/ドレイン領域と
なる領域のうち、一方に形成する(図34c)。
コン139を成長させ、トンネルの中にエピタキシャル
シリコンが入るようにする(図35a)。エピタキシャ
ルシリコンはさらに成長し、シード窓138を持たない
ほうの窪みも埋めるようにする。酸化膜137と窒化膜
133を取り除くと、RIEにより形成された窪みに成
長したエピタキシャルシリコンより成るソース141と
ドレイン142、及びトンネル内に成長したシリコンよ
り成るチャネル140が露出した状態となる(図35
b)。この状態で、エピタキシャルシリコンの表面を酸
化して図36cのように酸化膜137を形成する。この
時、チャネル140の上下に形成された酸化膜はゲート
絶縁膜となる。次に、減圧CVDにより、ポリシリコン
をチャネル下の空洞部に回り込むように堆積してゲート
電極143を形成すると、電界効果型トランジスタが得
られる。
した構造を形成するために、前記第二から第五の技術が
提案されているが、これらは以下に示すような欠点があ
った。 (1)第一の課題 第二の従来技術(図33)は、上下二つのゲートを別々
の工程においてパターニングする。二つ目のゲートを形
成する際には、初めに形成されたゲートに対して位置合
わせをすることにより、上下のゲートの位置を揃える。
しかし、素子が微細化し、ゲート長(図33の横方向に
おけるゲートの幅)が小さくなると、位置合わせが難し
くなる。即ち、一方のゲートが他方のゲートに対して、
図の横方向にずれやすくなる。図33の従来法では、S
OI構造の形成前に一つ目のゲート114を、SOI構
造(シリコン活性層118)を形成した後に、二つ目の
ゲート120を形成しているので、二つのゲートの位置
がずれるという問題は避けられない。
述べるように、トランジスタの性能が劣化する。ソース
・ドレイン領域は一方のゲートに対して自己整合的に形
成される。従って、上下のゲート電極の位置がずれる
と、他方のゲートに対してはソース/ドレイン領域の位
置は整合されない。すなわち、一方のゲート電極の一端
がソース・ドレイン領域から離れる(ゲートがオフセッ
トする)という問題が起き易くなる。ゲートがオフセッ
トすると、チャネル電荷が充分に誘起されないので、電
流が低下する。また、逆に、ゲートがソース/ドレイン
領域と重なると、寄生容量が発生する。
ゲート電極長(ゲート電極の図33における横方向の長
さ)を大きくし、ソース・ドレイン領域に重なる部分を
増すことにより、オフセットを防ぐ方法もあるが、その
かわりに、ゲート電極とソース・ドレイン領域が重なる
部分に付く寄生容量が大きくなる。このような電流低下
や寄生容量の発生は、トランジスタの特性を劣化させる
ので好ましくない。従って、上下のゲートの位置がずれ
ない製造方法が求められる。
めに発明されたものであり、初めに設けたゲート電極の
位置に、他方のゲートを自己整合的に形成することがで
きる。この従来技術では、あるレジストパターンを用い
て第一のゲートを形成し、薄い半導体層を形成する、張
り合わせ工程等を経た後に、二つ目のゲート(第二のゲ
ート)に関するレジストパターンを、第一のゲートの位
置に整合させて形成する。しかしこの方法では、第一及
び第二のゲートを形成するためのレジストは、それぞれ
異なる工程において露光及び現像される。一般に、レジ
ストの幅は露光または現像条件に依存して変化する。従
って、異なる工程において露光、現像を行う限り、二つ
のゲートはその中心の位置こそ整合しても、その幅(ゲ
ート長、図33の横方向のゲート幅)が同じになること
は、全く保証されない。上下のゲート長が異なれば、ゲ
ートの端部は互いにずれることになり、第一の課題と同
じ問題が発生する。従って、上下のゲートを形成する際
に、レジストパターン形成工程をそれぞれ個別に行うこ
とを必要としない製造方法が求められる。
必要とする。このために、特開平6−302822号公
報及び特開平7−221321号公報記載の発明ではシ
リコン基板にX線を透過させることにより、特開平7−
221321号公報においてはサファイア基板を透過さ
せる方法を用いている。
従来の製造工程との整合性が低いという第三の課題を持
つ。基板を透過して露光するには、上記したようにX線
露光又はサファイア基板のいずれかが必要となる。X線
露光には、X線を発生させるためのシンクロトロンを新
たに導入する必要があるが、その費用は通常の露光装置
に比べて高価である。また、現在のところ、一般の工場
に導入できるX線露光技術はまだ確立されていない。
サファイア基板がシリコン基板にくらべ高価であるとい
う問題がある。また、素子の量産に必要な大口径ウェハ
(例えば8インチ以上)の入手は容易でない。すなわ
ち、基板を透過して露光を行う技術は、いずれの例も高
価な投資が必要となることに加えて、量産性が良くな
い。これはこれらの技術を用いて製造されたLSIのコ
ストパフォーマンスを著しく損なうことになる。従っ
て、通常のシリコン基板及び露光装置(エキシマレーザ
ー等の光、あるいは電子ビームを光源とする装置)を用
いて形成可能なダブルゲート型トランジスタの製造方法
が必要となる。
ために、露光、現像工程を二度行う必要がない。しか
し、ゲート長はレジストパターンを反映して形成される
のではなく、横向きに進む等方的エッチングを制御する
ことにより行われる。ところで、スパッタリング現象等
を用いた物理的なエッチングは、エッチングに係わるイ
オンの入射方向に依存して異方的になる。このため、特
に水平方向の物理的エッチングは困難である。従って、
等方的なエッチングには化学反応を利用したエッチング
(化学的エッチング)が必要となる。一方、ゲート電極
にはポリシリコン等の多結晶材料が用いられる。多結晶
材料はさまざまな方向を向いた結晶の集合体であるか
ら、多結晶材料を構成する個々の結晶においてエッチン
グガスに暴露される界面の面方位は一定でない。化学的
エッチングの速度は面方位に強く依存するので、多結晶
を化学的にエッチングすると、個々の結晶においてエッ
チングの進む速度が変化し、その結果、エッチング量は
場所によってばらつく(例えば、上部のゲート、下部の
ゲート、それぞれの左端と右端、それぞれのゲートにつ
いての図面奥行き方向の位置に対してばらつく)。従っ
て、ゲート電極長は場所によってばらつくことになる。
特に、エッチング量が多いほど、このようなばらつきは
顕著になる。この製造方法では、ポリシリコンを外側か
ら、ソース/ドレイン領域の幅に相当する長さだけ横方
向にエッチングし、ゲート電極を形成する。ソース/ド
レイン領域のそれぞれの幅(図の横方向)は、一般にゲ
ート電極幅の2倍以上あるので、ゲートを形成するため
に必要はエッチング量は多くなり、前記ばらつきは顕著
になる。すなわち、第四の従来技術は、寸法精度及び加
形形状が悪いという第四の課題を持つ。これは上下のゲ
ート電極に局所的な位置ずれを惹き起こし、第一の課題
と同じ問題を引き起こす。したがって、ゲートの寸法精
度と加工形状の良い製造方法が必要となる。また、この
製造方法は、ゲート加工時に半導体層にダメージを与え
易いという問題も持つ。
ャネルを形成するシリコン層の下にゲート電極の材料と
なるポリシリコンを回り込ませる必要がある。ポリシリ
コンは図34、35に示した断面に対して手前側または
奥側から、回り込むことになるが、チャネル幅(図3
4、35断面に対する奥行き方向に対するトランジスタ
の大きさ)が大きいトランジスタで、充分に回り込ませ
ることが困難になる。
域において下部のゲート電極が形成されなかったり、あ
るいは一部の領域で下部のゲート電極が薄いためにゲー
ト抵抗が増したりしてしまう。また、ゲート材料をCV
Dにより回り込ませるための開口の形成方法、エピタキ
シャル時にシリコンがこの開口を塞がないようにする方
法などは容易とは考えられず、また有効な方法も示され
ていない。
ス・ドレイン領域は一般に厚いことが好ましい。一方、
SOI−MOSFETにおいて短チャネル効果を抑制す
るためには、チャネル領域の半導体層(SOI層)は薄
いほうが好ましい。これらをともに満たすには、チャネ
ル形成領域に比べ、ソース・ドレイン領域を厚くするこ
とが好ましい。しかし、ダブルゲートSOI−MOSF
ETにおいて、チャネル領域よりもソース・ドレイン領
域を厚くすることに向いた製造方法は示されていいな
い。
する場合、張り合わせ工程では張り合わせるために二枚
のウェハが必要になる上、SOIの膜厚が研磨量で規定
されために膜厚の精度が劣るので、コストパフォーマン
スが劣化という問題がある。
した従来技術の欠点を改良し、特に、上下の二つのゲー
ト電極の位置を、厳密に一致させることを可能にしたダ
ブルゲート型MOSFETの製造方法を提供するもので
ある。叉、本発明の他の目的は、短チャネル効果の抑制
に有効なダブルゲート型MOSFETの製造方法を提供
するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の製造方法の第1態様は、半導体基板上にスペ
ーサと、前記スペーサを上下から挟んで向かい合う二つ
の導電体を形成し、前記スペーサを除去することにより
前記二つの導電体の間に空隙を設け、前記二つの導電体
の表面に絶縁膜を形成した後に、前記空隙に前記半導体
基板をシードとして単結晶半導体をエピタキシャル成長
させることを特徴とするものであり、叉、第2態様は、
半導体基板上にスペーサと、前記スペーサを上下から挟
んで向かい合う二つの絶縁層と、前記二つの絶縁層を上
下から挟んで向かい合う二つの導電体を形成し、前記ス
ペーサを除去することにより前記二つの絶縁層の間に空
隙を設け、前記二つの導電体の側面に絶縁膜を形成した
後に、前記空隙に前記半導体基板をシードとして単結晶
半導体をエピタキシャル成長させることを特徴とするも
のであり、叉、第3態様は、前記スペーサの除去に先立
ち、前記二つの導電体の側面に絶縁膜を形成することを
特徴とするものであり、叉、第4態様は、前記絶縁膜
は、導電体を酸化することにより形成することを特徴と
するものであり、叉、第5態様は、前記スペーサとして
アモルファスフッ化カーボン層を用いることを特徴とす
るものであり、叉、第6態様は、前記スペーサとしてア
モルファスカーボン層を用いることを特徴とするもので
あり、叉、第7態様は、前記スペーサとして金属層を用
いることを特徴とするものであり、叉、第8態様は、前
記絶縁膜にSiO2を用いることを特徴とするものであ
り、叉、第9態様は、前記スペーサとしてSi3N4を
用いることを特徴とするものであり、叉、第10態様
は、前記単結晶半導体の成長中または成長後に、前記二
つの導電体の両側に位置する単結晶半導体にソース/ド
レイン拡散層を形成し、前記二つの導電体をゲート電極
として用いるダブルゲート型MOSFETを形成するこ
とを特徴とするものであり、叉、第11態様は、単結晶
半導体基板上に第1の導電体、スペーサ、第2の導電体
を順次積層して積層構造を形成し、前記積層構造をパタ
ーニングした後に絶縁体で覆い、前記絶縁体に前記積層
構造に接する開口部を設けると共に、前記開口部の少な
くとも一方が前記単結晶半導体基板に達するように前記
積層構造の両側に形成し、前記積層構造中のスペーサを
除去することにより空隙を形成し、前記第1の導電体及
び前記第2の導電体の表面に絶縁膜を形成し、単結晶半
導体基板に達する開口部から前記空隙を通して反対側の
開口部に達するように単結晶半導体を前記単結晶半導体
基板からエピタキシャル成長させ、空隙中に成長した前
記単結晶半導体をチャネル形成領域とし、積層構造中の
第1の導電体及び第2の導電体をゲート電極とすること
を特徴とするものであり、叉、第12態様は、単結晶半
導体基板上に第1の導電体、第1の絶縁層、スペーサ、
第2の絶縁層、第2の導電体を順次積層して積層構造を
形成し、前記積層構造をパターニングした後に絶縁体で
覆い、前記絶縁体に前記積層構造に接する開口部を形成
すると共に、前記開口部の少なくとも一方が前記単結晶
半導体基板に達するように前記積層構造の両側に形成
し、前記積層構造中のスペーサを除去することにより、
前記第1の絶縁層及び前記第2の絶縁層に挟まれた空隙
を形成し、前記第1の導電体及び前記第2の導電体の側
面に絶縁膜を形成し、単結晶半導体基板に達する開口部
から前記空隙を通して反対側の開口部に達するように単
結晶半導体を前記単結晶半導体基板からエピタキシャル
成長させ、空隙中に成長した前記単結晶半導体をチャネ
ル形成領域とし、積層構造中の第1の導電体及び第2の
導電体をゲート電極とすることを特徴とするものであ
り、叉、第13態様は、前記開口部を形成した後、前記
スペーサの除去に先立ち、前記第1の導電体及び第2の
導電体の側面に絶縁膜を形成することを特徴とするもの
である。
方法は、図6に示すように、半導体基板1上に少なくと
もスペーサ4を含む構造体とこの構造体を上下から挟ん
で向かい合う二つの導電体3、5を形成し、前記スペー
サ4を除去することにより前記二つの導電体3、5の間
に空隙21を設け、図7に示すように、空隙21に前記
半導体基板1をシードとして単結晶半導体15をエピタ
キシャル成長させるものである。
電極を持つ半導体装置を形成することができる。またこ
の方法は、図示したダブルゲート型SOI−MOSFE
Tに限らず、半導体層の上下にゲート電極を持つあらゆ
る半導体素子に対して有効である。例えば、pn接合部
にゲート絶縁膜を介してゲート電極を持つゲートコント
ロールドダイオード、あるいはp+ 層とn+ 層の間にp
- 型またはn- 型層を設けて、p- 型またはn- 型上に
ゲート電極を設けるルビスター(lubistor)等
の半導体装置において、半導体層の上下にゲート電極を
設ける場合にも本発明は有効である。
た後に、その間に半導体層を挿入するという手順でSO
I構造を形成するので、上下二つのゲートを同時に形成
することができる。よって、上下のゲート電極の位置決
め及びこれらを形成するための露光、現像工程を一度で
行えるので、第一、第二、第三の課題が解決される。
ので、エッチング速度の面方位依存性が小さい通常のR
IEによりゲート電極を形成でき、第四の課題が解決さ
れる。本発明が従来技術の課題の解決に対してもたらす
上述の効果は、以下のように整理することができる。従
来技術における第一、第二、第三、第四及び第五の課題
は、いずれもチャネル形成領域となる半導体層が設けら
れた状態で、第二のゲートを加工するという手順をとる
ことに起因している。
ゲートの上部に位置する半導体層の更に上部に第ニのゲ
ート電極を加工するという手順に起因している。また、
第四の課題は、半導体層の下にあるポリシリコンにゲー
ト電極を加工するために、等方的エッチングが必要とな
ることに因る。第五の課題は、半導体層の下にあるポリ
シリコンよりなるゲート電極を形成するため、ゲート電
極材料を半導体層の下に回り込ませる必要から生じる。
となる導電体を加工した後に、その間に半導体層を形成
するという新規な手順を用いる。従って本発明は、上下
何れかのゲート電極を加工する段階においても、まだ半
導体層が存在しない。よって、半導体層が設けられた状
態で、第二のゲートを加工するという手順に起因する前
記第一、第二、第三、第四、第五の課題が解決される。
関する第一、ニ、三、四、五の各課題に対する本発明の
効果は、ダブルゲート型SOI−MOSFET以外の、
半導体層の上下にゲート電極を持つ半導体素子を製造す
る場合においても同様に有効である。叉、本発明は、少
なくとも単結晶半導体をエピタキシャル成長させる前
に、前記空隙と前記二つの導電体を隔絶する絶縁膜が形
成する。そして、空隙中に半導体を成長させると、前記
絶縁膜を、半導体と前記二つの導電体により形成される
ゲート電極との間を絶縁するゲート絶縁膜として利用で
きる。従って、第五の従来例のように半導体層の成長後
にゲート絶縁膜を形成する必要がなくなる。
含む構造体が、スペーサの上下に設けられた絶縁体とス
ペーサとから構成され、このスペーサを除去して空隙を
形成することによって、前記スペーサの上下に設けられ
た絶縁体が、空隙と前記二つの導電体を隔絶するもので
ある。この製造方法では、中央部のスペーサを取り除い
て空隙を形成すると、スペーサの上下に設けられていた
絶縁体が、空隙と導電体を隔絶する絶縁体となるので、
空隙中に半導体を成長すれば、積層構造体中においてス
ペーサの上下に設けられいた絶縁体を、前記二つの導電
体によりなるゲート電極と、空隙中に成長した半導体と
の間を絶縁するゲート絶縁膜として利用することができ
る。
を形成した後、前記導電体の空隙に接する側の表面に絶
縁膜を形成することにより、空隙と前記二つの導電体を
隔絶することができる。また、本発明は、前記二つの導
電体が金属よりなり、この金属表面を酸化することによ
り、空隙と前記二つの導電体を隔絶する絶縁膜を形成す
る。前記した二つのゲート電極として、W、Mo、T
i、Ta等を用い、これらの表面を酸化させることによ
り得られた金属酸化物を、絶縁膜として利用できる。従
って、これらの金属酸化物を最終的にはゲート絶縁膜と
して利用できる。
スフッ化カーボン層を用いる。また、本発明はスペーサ
としてアモルファスカーボン層を用いる。アモルファス
フッ化カーボン層、アモルファスカーボン層はCF4 、
O2 等のプラズマにより除去できる。これらのプラズマ
は、ポリシリコン、SiO2 等、スペーサ以外の領域を
構成する材料に対するエッチング速度が低くなるように
設定しやすいので、スペーサを除去する過程で、スペー
サ以外の部分に与えるダメージを軽減できる。特に、O
2 プラズマにおいては、その効果は顕著である。
い。スペーサとしてアルミニウム等の金属を用いると、
塩酸等の酸によって、スペーサ以外の部分にあまりダメ
ージを与えることなく、スペーサを除去できる。また、
スペーサにSiO2 を用いることも出来る。この場合、
スペーサ以外の露出部分をSiO2 以外の材料で構成す
ることにより、HFにより、スペーサ以外の部分にあま
りダメージを与えることなく、スペーサを除去できる。
も出来る。この場合は、スペーサ以外の露出部分をSi
3 N4 以外の材料で構成し、例えば、スペーサ以外の部
分をSiO2 で覆い、加熱したリン酸でスペーサを除去
すれば、スペーサ以外の部分にあまりダメージを与える
ことなく、スペーサを除去できる。また、スペーサにS
i3 N4 を用いると、Si3 N4 は酸化をマスクする作
用があるので、スペーサ或はゲート電極の上下に酸化に
よる変形を起こさずに、ゲート電極の側面を酸化するこ
とができる。
は成長後に、前記二つの導電体の両側に位置する単結晶
半導体にソース/ドレイン拡散層を形成し、前記二つの
導電体をゲート電極として用いるダブルゲート型SOI
−MOSFETを形成する。また、本発明は、スペーサ
4を挟んで二つの導電体3及び5を形成したのち、スペ
ーサ4を除去して形成される空隙(図6の21)の界面
に、熱酸化またはCVDにより絶縁膜14を形成し、こ
の絶縁膜14に挟まれた空隙21に単結晶半導体をエピ
タキシャル成長させることにより、ダブルゲート型SO
I−MOSFETを形成する。
に、単結晶基板1上に導電体3、絶縁層31、スペーサ
32、絶縁層33、導電体5を順次積層し、この積層構
造をパターニングした後、厚い絶縁体9で覆い、この積
層構造に接する開口部を単結晶基板に達するように設
け、続いて積層構造中のスペーサを除去することによ
り、絶縁層31及び32に挟まれた空隙21を形成し、
更に前記開口部から空隙を通して単結晶半導体を単結晶
基板からエピタキシャル成長させ、空隙中に成長した単
結晶半導体をチャネル形成領域とし、積層構造中の導電
体をゲート電極とするダブルゲート型SOI−MOSF
ETを形成する。
1上に導電体3、スペーサ4、導電体5を順次積層し、
この積層構造をパターニングしたのち、厚い絶縁体で覆
い、この積層構造に接して単結晶基板1に達する開口部
11及び13を設け、積層構造中のスペーサ4を除去す
ることにより空隙21を形成し、単結晶基板に達する開
口部11から空隙21を通して単結晶半導体15をエピ
タキシャル成長させる。そして、導電体3及び導電体5
に挟まれた領域の半導体層をチャネル形成領域とし、積
層構造中の導電体3及び5をゲート電極とすることで、
ダブルゲート型SOI−MOSFETを形成する。
ト電極の位置決めを同時に行うことを可能にした。ま
た、上下二つのゲート電極となる二つの導電体の間に、
チャネル形成領域となる単結晶半導体を成長させるため
の空隙を形成できる。チャネル形成領域の厚さはトラン
ジスタ特性に影響するので、厚さに対する制御性、及
び、膜厚の均一性が高いことが望ましい。本発明では、
チャネル形成領域の厚さは、CVD、スパッタ、蒸着等
の工程によって堆積したスペーサの厚さによって規定さ
れる。CVD工程は膜厚の均一性、制御性に優れるの
で、バルクウェハを研磨等により薄膜化して半導体層を
形成する第一、第ニ、第三及び第四の従来技術に比べ
て、本発明は半導体層の厚さに対する制御性、及び、膜
厚の均一性が高い。
タは、チャネル形成領域に比べ、ソース/ドレイン領域
が厚くなるので、ソース/ドレイン領域の寄生抵抗が低
減できるという長所も持つので、第七の課題が解決され
る。また、本発明により形成されるトランジスタは、ソ
ース、ドレイン領域、チャネル形成領域が、ウェハの表
面に平行な方向に配置される。チャネル面(ゲートと対
向するチャネル形成領域の面)もウェハの表面に平行に
なる。これは、通常のSOI−MOSFET及びバルク
基板上のFETと同じであるので、回路を形成するため
の素子の配置を通常の素子と同じように行える。
法の具体例を図面を参照しながら詳細に説明する。 (第1の具体例)図1〜図9は、本発明に係わる半導体
装置の具体例の構造を示す図であって、これらの図に
は、半導体基板1上に少なくともスペーサ4を含む構造
体とこの構造体を上下から挟んで向かい合う二つの導電
体3、5を形成し、前記スペーサ4を除去することによ
り前記二つの導電体3、5の間に空隙21を設け、空隙
21に前記半導体基板1をシードとして単結晶半導体1
5をエピタキシャル成長させる半導体装置の製造方法が
示されている。
リコン基板1上に厚さ100nmのSi3 N4 膜2、厚
さ150nmでn+型の第一のドープトアモルファスシ
リコン膜、厚さ50nmのSiO2 層4、厚さ150n
mでn+ 型の第二のドープトアモルファスシリコン膜、
厚さ100nmの第二のSi3 N4 層6、厚さ150n
mの第三のポリシリコン層7をこの順にCVDにより堆
積する。
よって、第一のドープトアモルファスシリコン膜、第二
のドープトアモルファスシリコン膜は、それぞれn+ 型
の第一のポリシリコン層3、n+ 型の第二のポリシリコ
ン層5となる(図1)。次に、幅(図2の横方向)0.
2ミクロンのレジスト層8を、フォトリソグラフィ等に
よって設け、これをマスクにSi3 N4 膜2、第一のポ
リシリコン層3、SiO2 層4、第二のポリシリコン層
5、第二のSi3 N4 層6、第三のポリシリコン層7を
エッチングし、図2の形状を得る。この時、エッチング
する材料に応じて、RIEの条件を変える。次に、全面
にCVDSiO2 層9を厚さ1000nm堆積し、これ
をCMP(ケミカルメカノポリッシュ)により平坦化
し、図3の形状を得る。
ジスト10を、その開口部の一部が、第三のポリシリコ
ン7の上にかかるように形成し、フォトレジスト10
と、第三のポリシリコン7をマスクに、選択的RIEに
よりCVDSiO2 膜9に、シリコン基板1に達する開
口部11を設ける。次に、図5に示すように、第三のフ
ォトレジスト12を、その開口部の一部が、第三のポリ
シリコン7の上にかかるように形成し、フォトレジスト
12と、第三のポリシリコン7をマスクに、選択的RI
EによりCVDSiO2 膜9に、シリコン基板1に達し
ない開口部13を設ける。但し、第三のフォトレジスト
12の開口部及びCVDSiO2 膜9の開口部13は、
第一、第二、第三のポリシリコン層を挟んで、開口部1
1とは反対側に設けられる。
ト12を除去し、希フッ酸、緩衝フッ酸等を用いたウェ
ットエッチングによって、SiO2 膜4を除去する。こ
の時、CVDSiO2 膜9の一部が除去され、開口部1
1、13は幅が広くなる。続いて、熱酸化により、第
一、第二、第三のポリシリコン層3、5、7の表面に、
厚さ10nmの熱酸化膜14を形成する。このとき、シ
リコン基板1が露出した部分にも熱酸化膜14が形成さ
れる。空隙に接する部分の熱酸化膜14はゲート絶縁膜
となる。
エッチング工程により、開口11底面の酸化膜14に開
口部を設ける(この開口部をシード領域20と称す)。
シード領域から、例えば基板温度を900°Cに保ち、
SiH2 Cl2 ガス、B2 H 6 ガス、及びHClガスを
用いた選択エピタキシャル成長法で、ホウ素を2×10
17cm-3含んだ単結晶シリコンを選択的にエピタキシャ
ル成長させ、エピタキシャル層15を形成する。エピタ
キシャル層15は第一開口部11から、第一、第二のポ
リシリコン層3、5の間に設けられた空隙21を通り、
第二の開口部13に達するようにする(図7)。
れをCMPにより平坦化したのち、SiO2 とシリコン
との間に選択比が大きくない条件で、これをエッチバッ
クし、第二のSi3 N4 膜6の表面が露出する程度の高
さに、上面を揃える。続いて、SiO2 に対して選択性
を持つ条件で、エピタキシャル層15をおよそ100n
mエッチバックする。続いて、イオン注入などにより、
ヒ素またはリン等のドナーを注入し、n+ 型のソース・
ドレイン領域16を形成する。ソース/ドレイン領域の
ドナー濃度は、1019cm-3以上、典型的には5×10
19cm-3から5×1020cm-3とする。第一、第二のポ
リシリコン3、5をゲート電極、これらに挟まれたエピ
タキシャル層15をチャネル形成領域として用いること
により、図8のようにnチャネル電界効果型トランジス
タが形成される。
り、A9−A9' 断面の位置が、図1から図8に示した
断面に一致する。ソース/ドレイン領域に対する配線の
接触(コンタクト)は、通常のMOSFETにおける製
造方法と同様に行えば良い。ゲート電極へのコンタクト
は、例えば、図18に示すように、上下二つのゲート電
極に配線がコンタクト孔において接触するように形成す
れば良い。
する位置における断面図である。図17は、トランジス
タ上に層間絶縁膜24を設けたのち、上部のゲート電極
5を貫き、下部のゲート3に達するコンタクト孔を設け
た状態を示す。図18は、この中に、配線26を埋め込
んだ状態であり、上部のゲートの上面及び側面、下部の
ゲートの上面とが配線26と接触する。また、コンタク
トの孔の幅を一定にし、上部のゲートの側面と下部のゲ
ートの上面とが配線26と接触する構造を形成しても良
い。なお、コンタクト孔に配線26を埋め込むのではな
く、配線26の形成に先立って導電体を埋めておき、そ
の後、配線を形成しても良い。
800°Cから1100°C、典型的には900°Cに
おける、SiH2 Cl2 及びHClガスを用いたCVD
成長、あるいは基板温度600°Cから900°C、典
型的には750°Cにおける、HClガス又はCl2 ガ
スの一方又は両方ともSi2 H6 ガスを用いたCVD成
長等、シリコン領域上に選択的にエピタキシャル成長を
行える条件を用いれば良い。
(ハ)の方法で製造しても良い。 (イ)第一、第二のアモルファスシリコンに代えて、最
初からポリシリコンを堆積しても良い。また、第一、第
二のアモルファスシリコンに代えて、W、Mo、Ta等
の金属を堆積し、これをゲート電極として用いても良
い。W、Mo、Taによりゲート電極を形成する場合、
ゲート絶縁膜としては、これらを熱酸化して形成される
材料を用いる。例えば、Wに対してはWO2 、WO3 、
あるいはWとOが他の構成比となった酸化物、例えば、
Moに対してはMoO3 、あるいはMoとOが他の構成
比となった酸化物、Taに対してはTa2 O5 等がこれ
に当たる。W、Mo、Taによりゲート電極を形成する
と、ゲート電極の抵抗分が減るとともに、ゲート電極の
仕事関数によって、しきい値電圧を制御できるというメ
リットがある。
じめパターニングしておくことにより、上下の二つのゲ
ートにそれぞれ別のコンタクトを設け、二つのゲートに
異なる電圧を印加するようにしても良い。これは、例え
ば、上部の第二のポリシリコンを小さめに作っておき、
第一のポリシリコンのうちその上部に第二のポリシリコ
ンが位置しないところに、第一のポリシリコン(下部の
ゲート)に対するコンタクトを取り、第二のポリシリコ
ン(上部のゲート)には、上から接触するコンタクト
を、別々に設ければ良い。
が、左右異なる方向に延長されるように予めスペーサの
上下の導電体を加工しておき、夫々が延長された位置に
おいて、夫々のゲート電極に対してコンタクトを設けて
も良い。例えば、ソース/ドレイン領域11、13に対
して、図38(a)のように上下のうち一方のゲートを
右に、一方のゲートを左に延長し、延長した位置におい
て、配線からのコンタクトをとれば良い。なお、図38
(a)は、スペーサを除去する前の、図9のC9−C
9' に相当する位置の断面を示す。ゲート延長部を図2
の構造の幅よりも大きくとっておけば、スペーサを除去
するためのエッチングは、ゲート延長部まで達しないの
で、ゲート延長部ではスペーサ除去工程後もスペーサが
残存し、上下ゲート電極間を絶縁することが出来る。
る方向に延長するには、例えば図1の工程中において、
夫々上下ゲート電極となる導電体層を堆積する工程に続
いて、リソグラフィ及びエッチングを用いて、コンタク
トを設けるための延長構造を加工しておく。図2の形状
の加工を行う領域に対して、手前から奥行きに相当する
方向の断面図を図38(a)に示す。これは、図9のC
9−C9' に相当する。このようにしておけば、図2の
加工を行う領域の手前及び奥行き方向では、導電体とし
ては適当な形状を持つゲート電極の引き出し部だけが設
けられることになる。ゲート電極の引き出しを一方向に
設ける場合は、上下のゲートの延長部を同じ方向に設け
れば良い。
う領域の手前又は奥行き方向では、リソグラフィ及びエ
ッチングを用いて除去しておくと(図38(b))、チ
ャンネル形成領域以外の領域では上下のゲートが接し
て、互いに電気的に導通が取られるので、上のゲートだ
けにコンタクトをとれば良いことになる。この製造方法
は、スペーサとして導電性の材料を用いる場合など、上
下ゲート電極の間にスペーサが残存すると都合の悪い場
合等に有効である。
クセプタ)の濃度は1×1017cm -3から、5×1018
cm-3程度であり、必要なしきい値を満たすように、チ
ャネル形成領域の厚さとゲート絶縁膜の厚さとの関係か
ら決定すれば良い。また、ゲート電極に金属等を用い
て、ゲート電極の仕事関数によりしきい値を制御する場
合には不純物を導入しなくても良い。
ネル形成領域を形成する際にB2 H 6 に代えて、AsH
3 、PH3 ガス等のドナーをドーピングするガスを用い
て、ヒ素またはリンを1×1017cm-3から、5×10
18cm-3程度に導入すれば良い。但し、以上のドナーま
たはアクセプタn濃度は、nチャネルトランジスタにお
いてn+ ポリシリコン、pチャネルトランジスタにおい
てp+ ポリシリコンを用いる、最も一般的な構造に対す
るものであり、ゲート電極にこれ以外の材料を用いる場
合はこの限りでない。例えば、必要なしきい値電圧を満
たすために、nチャネルトランジスタにおいてヒ素また
はリン等のドナーを、pチャネルトランジスタにおいて
ホウ素等のアクセプタを導入しても良い。或はチャンネ
ル形成領域に不純物を導入しなくても良い。また、pチ
ャネルトランジスタの場合には、ソース/ドレイン領域
にはドナーに代えてホウ素等のアクセプタを導入する。
体例を図10〜図13を用いて説明する。図3の形状を
形成したあと、図10に示すように、第二のフォトレジ
スト22を、第三のポリシリコン7の両側に一定の間隔
(例えば0.25μm)を置くように形成し、第二のフ
ォトレジスト22と、第三のポリシリコン7をマスク
に、選択的RIEによりCVDSiO2 膜9に、シリコ
ン基板1に達する開口23を設ける。この時、開口23
はポリシリコン7を含む積層構造を挟んで、二つ設けら
れる。
フッ酸、緩衝フッ酸等を用いたウェットエッチングによ
って、SiO2 膜4を除去する。この時、CVDSiO
2 膜9の一部が除去され、開口部23は幅が広くなる。
続いて、熱酸化により、第一、第二、第三のポリシリコ
ン層の表面に、厚さ10nmの熱酸化膜14を形成す
る。このとき、シリコン基板1が露出した部分にも熱酸
化膜14が形成される(図6)。
グラフィとRIE等のエッチング工程により、一方の開
口23において、底面の熱酸化膜14に開口部を設ける
(シード領域20と称す)。このシード領域20から、
第1の具体例と同様に単結晶シリコン15をピタキシャ
ル成長させる。以後、第1の具体例と同様に工程を進め
ることにより図13のように、二つのゲート電極3、5
を持ったダブルゲート型SOIMOSFETが形成され
る。
体例を図14〜図16を用いて説明する。第1の具体例
と同様に、図4の構造を形成した後、図5のように第三
のフォトレジスト12を形成したのち、フォトレジスト
12と第三のポリシリコン7をマスクに、選択的RIE
によりCVDSiO2 膜9に開口部13を設け、更に、
図14のように、RIEにより開口部13をシリコン基
板1のある一定の深さ(例えば0.3μm)まで掘り下
げる。
口部の表面に熱酸化膜14を形成する。そしてフォトリ
ソグラフィ及びRIE等のエッチングによって、熱酸化
膜14にシード領域となる開口をもうけ、このシード領
域を通して単結晶シリコン15、15をエピタキシャル
成長させ、図15の形状を得る。そして、ソース/ドレ
イン領域を形成すれば、図16に示すようにダブルゲー
ト型SOI型MOSFETが得られる。
だけ選択エピタキシャル成長が起きるように、開口1
1、13の一方にだけシード領域を設けている。これ
は、両側から成長が起きた場合に、空隙21が中央に空
洞を残したままふさがれてしまうことを防ぐためであ
る。また、両端からの成長が空隙21の中央に空洞を残
さず、空隙21の中でぶつかるようにして止まり、ぶつ
かった部分に粒界等の結晶欠陥が発生することも防ぐこ
とができる。この具体例では、二つの開口11、13の
両方にシード領域を設けているが、開口の深さが異なる
ので、空隙21は浅い開口から成長した結晶によって埋
められ、両方から成長した結晶がぶつかる点(図15の
粒界27)は、チャネル領域から離れた位置に形成され
るので、粒界が形成されてもトランジスタ特性に影響を
与えない。
ゲート電極のパターニング前に、予め形成する具体例に
ついて図19〜図27に基づき説明する。始めに、図1
9に示すように、シリコン基板1上に厚さ100nmの
Si3 N 4 膜2、厚さ150nmでn+ 型の第一のドー
プトアモルファスシリコン膜3、厚さ10nmのSi3
N4 膜(第一のゲートSi3 N4 層)31、スペーサと
なる厚さ50nmのアモルファスフッ素化カーボン32
をC4 F8 を用いたCVD法により堆積する。
mのSi3 N4 膜(第二のゲートSi3 N4 層)33、
厚さ150nmでn+ 型の第二のドープトアモルファス
シリコン膜5、厚さ100nmの第二のSi3 N4 層
6、厚さ150nmの第三のポリシリコン層7をこの順
にCVDにより堆積する。堆積後の600度乃至950
度の熱処理によって、第一のドープトアモルファスシリ
コン膜3、第二のドープトアモルファスシリコン膜5
は、それぞれn+ 型の第一のポリシリコン層3、n+ 型
の第二のポリシリコン層5となる。
より、ゲートポリシリコン、スペーサ等を含む層を柱状
に加工し、その後、CVDSiO2 層9を堆積、平坦化
し、図21の形状を得る。この時、第一のSi3 N4 層
2は図21のようにエッチングしなくても良い。次に、
フォトレジスト12と第三のポリシリコン7をマスク
に、選択的RIEによりCVDSiO2 膜9に、第一の
Si3 N4 層2に達する開口部23を設ける。開口部2
3からCF4 によるプラズマエッチングにより、アモル
ファスフッ素化カーボンスペーサ32を除去して、空隙
21を形成し、図22の形状を得る。
一、及び第二のゲートポリシリコン3、5の側面に、厚
さ20nmの熱酸化膜14を形成する。この時、第三の
ポリシリコン層7の表面にも熱酸化膜が形成される。ま
た、Si3 N4 膜の表面は、わずかに酸化される。通常
のフォトリソグラフィとRIE工程により、一方の開口
部23において、第一のSi3 N4 膜2に、シリコン基
板1に達する開口(シード領域20)を設ける。そし
て、図24に示すように、シード領域20から単結晶シ
リコンを形成させ、続いて、図25に示すように、平坦
化とシリコン層15のエッチバックを行い、ヒ素または
リンをイオン注入し、n型不純物を1019cm-3以上の
濃度で含むソース/ドレイン領域16を形成する。第一
及び第二のポリシリコン3、5をゲート電極として、
叉、第一及び第二のゲートSi3 N4 膜31、33をゲ
ート絶縁膜、空隙21内に成長させたシリコン層をチャ
ネル形成領域として用いことにより、ダブルゲート型S
OI型MOSFETが形成される。
〜(ニ)の形態を取っても良い。 (イ)スペーサは、フッ素化アモルファスカーボン以外
にも、アモルファスカーボンまたはグラファイト等の炭
素系材料を、スパッタ、CVD等により堆積しても良
い。これら炭素系材料を除去するためのプラズマエッチ
ングには、O2 を用いても良い。また、CF4 とO2 の
混合気体等でも良い。これらの工程は、エッチング装置
を用いても良いし、レジストの除去に用いられるプラズ
マアッシング装置を用いて行っても良い。
れら炭素系材料(フッ素化アモルファスカーボンを含
む)を含む層を柱状に加工する際には、例えば、CF4
とO2混合ガスを用いてRIEを行えば良い。 (ロ)図21の形状を加工するに当たって、第一のSi
3 N4 層2を図2の工程のようにエッチングして除去し
ても良い。また、第1〜第3の具体例においても、図2
1のように第一のSi3 N4 層2を残しても良い。第一
のSi3 N4 層2を残す工程では、図21の形状を形成
する際、第一のポリシリコン3を加工後、改めてエッチ
ング条件を変えて、第一のSi3 N4 層2を加工する必
要がないので、工程を短縮できる。一方Si3 N4 層2
を除去する工程では、Si3 N4層2とシリコン基板1
が接触する面積が減るので、一般に応力が発生しやすい
界面であるSi3 N4 層2とシリコンの界面の面積を小
さくし、応力の影響を小さくできる。
においても、図22の工程で、開口部23の中のSi3
N4 層2をすべて除去しても良い。この場合、エッチン
グを途中で止める必要はないので工程が簡略化できる。
一方、Si3 N4 層2の少なくとも一部、またはSi3
N4 層2のすべてに加えて、その上部のSiO2 層9を
残す方法では、あとで成長させる単結晶シリコン15と
シリコン基板1の間に間隔を設けられるので、その分だ
けソース/ドレイン領域と基板間の寄生容量を低減で
き、素子を高速動作させるのに有利である。これは、特
に高濃度のソース/ドレイン領域が深い位置まで達する
場合に顕著となる。
ーピングを行って良い。これを図26、27に示す。ド
ーピングに用いるガスは、チャネル形成領域へのドーピ
ングと同じである。 (ニ)スペーサに用いるフッ素化アモルファスカーボン
の堆積には、基板温度を50乃至150°C(典型的に
は100°C)として、C4 F8 を用いたプラズマCV
D法により堆積すれば良い。また、C4 F8 にかえて、
メタン、エタン、エチレン等の炭化水素系ガスを用いれ
ば、アモルファスカーボンを堆積できる。
パッタ、真空中での炭素電極のアーク放電を用いた蒸着
等、物理的な堆積法によりスペーサとなる炭素系材料を
堆積しても良い。また、蒸着時に低圧(5torr以
下)のAr、He等の不活性ガスを導入することによ
り、微結晶、クラスタ等の炭素の微細粒子層を堆積させ
ると、除去されやすい多孔質のスペーサを形成できるの
で、O2 プラズマ等によりスペーサを除去して空隙21
を形成する工程を短時間で行える。
ても良い。スペーサとしてアルミニウム等の金属を用い
ると、塩酸等の酸によって、スペーサ以外の部分にあま
りダメージを与えることなく、スペーサを除去できる。 (第5の具体例)次に、図28〜図31を用いて、スペ
ーサとしてSi3 N4 膜を用いるとともに、ゲート電極
の側面にゲート絶縁膜よりも厚い絶縁膜を設ける具体例
について説明する。
厚さ100nmの第一のSiO2 膜41、厚さ150n
mでn+ 型の第一のドープトアモルファスシリコン膜
3、厚さ50nmのスペーサSi3 N4 膜42、第二の
ドープトアモルファスシリコン膜5、厚さ100nmの
第二のSiO2 膜43、厚さ150nmの第三のポリシ
リコン層7をこの順にCVDにより堆積し、図2の構造
に代えて図28の構造を得る。
設けた後、第一、第二のポリシリコン3、5の側面を熱
酸化することによって、第一のSiO2 膜44を形成す
る。この時、シリコン基板1の上部、第三のポリシリコ
ン7の表面にも酸化膜が形成される。続いて、図30に
示すように、リン酸により、スペーサSi3 N4 膜42
をエッチングして除去し、空隙21を形成する。そし
て、空隙内を熱酸化して、第二のSiO2 膜45を形成
する。続いて、フォトリソグラフィとRIEにより、一
方の開口部23において、シリコン基板1上の第一のS
iO2 膜44を少なくとも一部除去することにより、シ
ード領域20を形成する。そしてシード領域20から、
単結晶シリコン層をエピタキシャル成長させ、第1の具
体例と同様に、ソース/ドレイン領域を形成し、第二の
SiO2 膜45をゲート絶縁膜として用いることによ
り、ダブルゲートの電界効果型トランジスタが形成され
る。この状態は図31に示されている。
レイン領域の間には寄生容量が付くが、第一の第一のS
iO2 膜44が、厚いので、図31の構造ではこの寄生
容量が低減し、素子の高速動作に有利となる。また、ゲ
ート電極の側面の絶縁膜を厚くする方法として以下のよ
うにしても良い。図2或は図10等ゲート電極の側面が
露出する状態で、側面に高濃度の酸素(ドーズ量1×1
017cm-2以上、典型的には2×1017cm-2台)をイ
オン注入し、熱処理することにより、側面に例えば40
nmから200nm程度の厚さのSiO2 膜を形成して
も良い。また、水素等を側面に注入し、熱処理によりポ
リシリコン側壁を多孔質化すると、図6、図11の工程
において、ゲート酸化する時点で、側面の酸化速度が速
くなり、側面に厚い酸化膜が形成される。
にnチャネルトランジスタについて述べたが、導電型の
極性を逆にすれば、同様にpチャネルトランジスタが形
成される。また、第1〜第5の具体例で説明した各製造
方法は、例示したダブルゲート型SOI−MOSFET
に限らず、半導体層の上下にゲート電極を持つあらゆる
半導体素子を形成できる。例えば、pn接合部にゲート
絶縁膜を介してゲート電極を持つゲートコントロールド
ダイオード、或はp+ 層とn+ 層の間にp- 型またはn
- 型層を設けて、p- 型またはn- 型上にゲート電極を
設けるルビスター(lubistor)等の半導体装置
において、半導体層の上下にゲート電極を設ける場合
に、上述の各製造方法を用いることが有効である。
トランジスタは、ソース/ドレイン領域の一部がゲート
電極に挟まれた領域に入り込んでも良い。また、ソース
/ドレイン領域の一部が不純物濃度の低いLDD領域で
あっても良い。叉、第1の具体例に対する(イ)〜
(ハ)の変形は、第2〜第5の具体例に同様に適用して
も良い。
は、上述のように構成したので、上下の二つのゲート電
極の位置を厳密に一致させることを可能にし、更に、短
チャネル効果の抑制に有効な製造方法を実現させた。
具体例の製造工程を示す断面図である。
の具体例の製造工程を示す断面図である。
の具体例の製造工程を示す断面図である。
ある。
ある。
の具体例の製造工程を示す断面図である。
の具体例の製造工程を示す断面図である。
る。
造工程を示す断面図である。
工程を示す断面図である。
図である。
Claims (13)
- 【請求項1】 半導体基板上にスペーサと、前記スペー
サを上下から挟んで向かい合う二つの導電体を形成し、
前記スペーサを除去することにより前記二つの導電体の
間に空隙を設け、前記二つの導電体の表面に絶縁膜を形
成した後に、前記空隙に前記半導体基板をシードとして
単結晶半導体をエピタキシャル成長させることを特徴と
する半導体装置の製造方法。 - 【請求項2】 半導体基板上にスペーサと、前記スペー
サを上下から挟んで向かい合う二つの絶縁層と、前記二
つの絶縁層を上下から挟んで向かい合う二つの導電体を
形成し、前記スペーサを除去することにより前記二つの
絶縁層の間に空隙を設け、前記二つの導電体の側面に絶
縁膜を形成した後に、前記空隙に前記半導体基板をシー
ドとして単結晶半導体をエピタキシャル成長させること
を特徴とする半導体装置の製造方法。 - 【請求項3】 前記スペーサの除去に先立ち、前記二つ
の導電体の側面に絶縁膜を形成することを特徴とする請
求項1記載の半導体装置の製造方法。 - 【請求項4】 前記絶縁膜は、導電体を酸化することに
より形成することを特徴とする請求項1乃至3の何れか
に記載の半導体装置の製造方法。 - 【請求項5】 前記スペーサとしてアモルファスフッ化
カーボン層を用いることを特徴とする請求項1乃至4の
何れかに記載の半導体装置の製造方法。 - 【請求項6】 前記スペーサとしてアモルファスカーボ
ン層を用いることを特徴とする請求項1乃至4の何れか
に記載の半導体装置の製造方法。 - 【請求項7】 前記スペーサとして金属層を用いること
を特徴とする請求項1乃至4の何れかに記載の半導体装
置の製造方法。 - 【請求項8】 前記スペーサとしてSi3N4を用いる
ことを特徴とする請求項1乃至4の何れかに記載の半導
体装置の製造方法。 - 【請求項9】 前記絶縁膜にSiO2を用いることを特
徴とする請求項1乃至4の何れかに記載の半導体装置の
製造方法。 - 【請求項10】 前記単結晶半導体の成長中または成長
後に、前記二つの導電体の両側に位置する単結晶半導体
にソース/ドレイン拡散層を形成し、前記二つの導電体
をゲート電極として用いるダブルゲート型MOSFET
を形成することを特徴とする請求項1乃至9の何れかに
記載の半導体装置の製造方法。 - 【請求項11】 単結晶半導体基板上に第1の導電体、
スペーサ、第2の導電体を順次積層して積層構造を形成
し、前記積層構造をパターニングした後に絶縁体で覆
い、前記絶縁体に前記積層構造に接する開口部を設ける
と共に、前記開口部の少なくとも一方が前記単結晶半導
体基板に達するように前記積層構造の両側に形成し、前
記積層構造中のスペーサを除去することにより空隙を形
成し、前記第1の導電体及び前記第2の導電体の表面に
絶縁膜を形成し、単結晶半導体基板に達する開口部から
前記空隙を通して反対側の開口部に達するように単結晶
半導体を前記単結晶半導体基板からエピタキシャル成長
させ、空隙中に成長した前記単結晶半導体をチャネル形
成領域とし、積層構造中の第1の導電体及び第2の導電
体をゲート電極とすることを特徴とする半導体装置の製
造方法。 - 【請求項12】 単結晶半導体基板上に第1の導電体、
第1の絶縁層、スペーサ、第2の絶縁層、第2の導電体
を順次積層して積層構造を形成し、前記積層構造をパタ
ーニングした後に絶縁体で覆い、前記絶縁体に前記積層
構造に接する開口部を形成すると共に、前記開口部の少
なくとも一方が前記単結晶半導体基板に達するように前
記積層構造の両側に形成し、前記積層構造中のスペーサ
を除去することにより、前記第1の絶縁層及び前記第2
の絶縁層に挟まれた空隙を形成し、前記第1の導電体及
び前記第2の導電体の側面に絶縁膜を形成し、単結晶半
導体基板に達する開口部から前記空隙を通して反対側の
開口部に達するように単結晶半導体を前記単結晶半導体
基板からエピタキシャル成長させ、空隙中に成長した前
記単結晶半導体をチャネル形成領域とし、積層構造中の
第1の導電体及び第2の導電体をゲート電極とすること
を特徴とする半導体装置の製造方法。 - 【請求項13】 前記開口部を形成した後、前記スペー
サの除去に先立ち、前記第1の導電体及び第2の導電体
の側面に絶縁膜を形成することを特徴とする請求項11
記載の半導体装置の製造方法。
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- 1998-08-24 JP JP23783398A patent/JP3324518B2/ja not_active Expired - Fee Related
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