KR101020099B1 - 스타 구조를 갖는 반도체 소자 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 138
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 35
- 238000000034 method Methods 0.000 title claims description 55
- 239000010410 layer Substances 0.000 claims description 166
- 238000005530 etching Methods 0.000 claims description 81
- 239000000463 material Substances 0.000 claims description 67
- 238000005192 partition Methods 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 25
- 239000011229 interlayer Substances 0.000 claims description 16
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 13
- 238000003475 lamination Methods 0.000 claims description 11
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical group [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 210000000746 body region Anatomy 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 2
- 238000000137 annealing Methods 0.000 claims description 2
- 229910052739 hydrogen Inorganic materials 0.000 claims description 2
- 239000001257 hydrogen Substances 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 239000012535 impurity Substances 0.000 description 5
- 230000008021 deposition Effects 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
Abstract
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 수직채널을 가지면서도 소스/드레인을 좌, 우측으로 형성하여 채널의 폭을 얼마든지 크게 할 수 있고, 하나의 게이트로 수직으로 적층된 하나 이상의 반도체층을 교차하거나 감싸며 지나가게 되어, 경우에 따라 바디 컨택 및 이웃 소자와 바디 공유도 가능한 싱글 게이트(Single Gate), 더블 게이트(Double Gate) 및 게이트 올 어라운드(Gate All Around: GAA) 구조 중 어느 한 구조를 가진 반도체 소자를 수직으로 복수개 형성할 수 있음으로써, 스위칭 소자 뿐만 아니라 메모리 소자에도 응용될 수 있는 적층 어레이 구조(STAR 구조)를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
스타구조, 적층 어레이, 수직채널, 반도체, 메모리, 소자
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 스위칭 소자 뿐만 아니라 메모리 소자에도 응용될 수 있는 적층 어레이 구조(STAR 구조: STacked ARray 구조, 이하 '스타 구조'라 함)를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
현재, 스위칭 소자로 사용되는 MOSFET은 대부분 평면형(planar type) 구조이어서, 이를 1T-DRAM 등 메모리 어레이 스위칭 소자로 사용하기 위해서는 많은 면적을 차지하여, 상기 메모리 어레이를 고집적화 하기에는 일정한 한계가 있어왔다.
또한, 메모리 셀로 사용되는 메모리 소자도 대부분 평면형(planar type) 구조이어서 상기와 같은 문제점이 있고, 이를 개선하고자 수직채널을 갖는 다양한 형태의 메모리 소자들이 개발되고 있으나, 지금까지 개발된 메모리 소자들은 단층의 비트 라인과 워드 라인 사이에 연결된 것이어서, 종래 메모리 소자로 메모리 어레이를 고집적화 하기에는 일정한 한계가 있을 수밖에 없는 문제점이 있었다.
상기 종래 기술의 문제점을 해결하기 위하여, 수직채널을 가지면서도 채널의 폭을 얼마든지 크게 할 수 있고, 필요에 따라 싱글 게이트(Single Gate), 더블 게이트(Double Gate) 및 게이트 올 어라운드(Gate All Around: GAA)로 구현될 수 있는 스타 구조를 갖는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 스타 구조를 갖는 반도체 소자는 기판으로부터 떨어져 수직하게 일정거리 이격되며 하나 이상 적층된 반도체층과; 상기 각 반도체층 상에 게이트 절연막을 사이에 두고 상기 반도체층 모두를 지나며 형성된 게이트와; 상기 각 반도체층에서 상기 게이트 양측으로 형성된 소스 및 드레인과; 상기 각 반도체층의 소스 및 드레인을 각각 둘러싸거나, 상기 각 반도체층 주위의 빈 공간에 채워진 층간 절연막을 포함하여 구성되되, 상기 게이트 절연막을 사이에 두고 상기 게이트가 지나는 상기 각 반도체층의 단면은 사각형, 원형 및 타원형 중에서 어느 하나이고, 상기 게이트가 지나는 상기 각 반도체층의 단면이 사각형인 경우 상기 게이트는 상기 각 반도체층과 일 측면 또는 양 측면에서 교차하거나 4개 측면 모두를 감싸며 지나가고, 상기 게이트가 지나는 상기 각 반도체층의 단면이 원형 또는 타원형인 경우 상기 게이트는 상기 각 반도체층의 외주면을 감싸며 지나가는 것을 특징으로 한다.
그리고, 본 발명에 의한 스타 구조를 갖는 반도체 소자의 제조방법은 소정의 기판상에 "적층매개층->반도체층"을 n번 반복 형성시킨 후, n번째 반도체층 상부에 n+1번째 적층매개층을 한번 더 형성시킨 다음, 상기 n+1번째 적층매개층 상부에 식각 마스크 물질을 증착시키는 제 1 단계와; 상기 식각 마스크 물질을 패터닝한 후, 이를 제 1 식각 마스크로 하여 상기 n+1번째 적층매개층부터 상기 n번 적층된 "반도체층/적층매개층"을 순차 식각하여 기둥 형상의 적층 구조를 형성하는 제 2 단계 와; 상기 제 1 식각 마스크를 제거하고, 상기 기둥 형상의 적층 구조 상에 게이트 절연막을 형성하는 제 3 단계와; 상기 기판 전면에 게이트 물질을 증착후 제 2 식각 마스크로 상기 게이트 물질을 식각하여 게이트를 형성하는 제 4 단계와; 상기 게이트 물질 식각으로 드러난 상기 게이트 절연막을 제거한 다음, 소스/드레인을 형성하는 제 5 단계와; 상기 n+1개의 적층매개층 모두를 제거한 다음, 드러난 구조물의 빈 공간을 층간 절연막으로 채우는 제 6 단계를 포함하여 구성되거나,
소정의 기판상에 "적층매개층->반도체층"을 n번 반복 형성시킨 후, n번째 반도체층 상부에 n+1번째 적층매개층을 한번 더 형성시킨 다음, 상기 n+1번째 적층매개층 상부에 식각 마스크 물질을 증착시키는 제 1 단계와; 상기 식각 마스크 물질을 패터닝한 후, 이를 제 1 식각 마스크로 하여 상기 n+1번째 적층매개층부터 상기 n번 적층된 "반도체층/적층매개층"을 순차 식각하여 기둥 형상의 적층 구조를 형성하는 제 2 단계와; 상기 기판 전면에 홈충전물질을 증착한 후 상기 제 1 식각 마스크가 드러나도록 평탄화시킨 다음, 제 2 식각 마스크를 형성하는 제 3 단계와; 상기 제 2 식각 마스크를 이용하여 상기 제 2 식각 마스크 사이에 드러난 상기 홈충전물질을 식각하여 칸막이를 형성하고, 상기 칸막이 양측으로 상기 제 2 단계의 적층 구조 일부가 드러나게 한 다음, 상기 제 2 식각 마스크를 제거하는 제 4 단계와; 상기 드러난 적층 구조의 적층매개층을 식각하여 상기 칸막이 양측으로 상기 제 1 식각 마스크 및 상기 반도체층만 드러나게 하는 제 5 단계와; 상기 칸막이 양측으로 드러난 상기 반도체층에 게이트 절연막을 형성시키는 제 6 단계와; 상기 기판 전면에 게이트 물질을 증착한 다음, 상기 제 1 식각 마스크가 드러나도록 평탄 화시킨 후, 상기 제 1 식각 마스크를 제거하는 제 7 단계와; 상기 칸막이를 제거하고 상기 칸막이 제거로 드러난 상기 반도체층에 소스/드레인을 형성하는 제 8 단계와; 상기 구조의 빈 공간에 층간 절연막으로 채우는 제 9 단계를 포함하여 구성된 것을 특징으로 한다.
상기 구성에 의하여, 본 발명은 수직채널을 가지면서도 소스/드레인을 좌, 우측으로 형성하여 채널의 폭을 얼마든지 크게 할 수 있고, 하나의 게이트로 수직으로 적층된 하나 이상의 반도체층을 교차하거나 감싸며 지나가게 되어, 경우에 따라 이웃 소자와 바디를 공유하며 바디 컨택도 가능한 싱글 게이트(Single Gate), 더블 게이트(Double Gate) 및 게이트 올 어라운드(Gate All Around: GAA) 구조 중 어느 한 구조를 가진 반도체 소자를 수직으로 복수개 형성할 수 있는 효과가 있다.
특히, 본 발명에 의한 반도체 소자가 하나의 게이트로 각 반도체층을 감싸며 형성됨으로써, 게이트 올 어라운드(Gate All Around: GAA) 구조를 갖게 될 경우, 각 채널은 각 반도체층의 단면 형상에 따라 사각통형 또는 원통형으로 형성하게 되고, 게이트의 각 채널에 대한 지배력이 크게 향상되는 효과가 있다.
나아가, 상기 GAA 구조를 갖는 반도체 소자를 메모리 셀로 활용할 경우 게이트와 각 반도체층 사이에는 곡률반경을 달리하며 단일 또는 다층구조의 절연막이 위치하게 되어 셀의 동작특성을 높일 수 있는 효과도 있다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
도 1 내지 도 8은 본 발명의 일 실시예로 게이트(500)가 각 반도체층(220, 240)을 교차하며 지나가는 소자 구조 및 그 제조방법을 보여주기 위한 공정 사시도이고, 도 9 내지 도 17은 본 발명의 다른 실시예로 게이트(510, 520, 530)가 각 반도체층(220, 240)을 감싸며 지나가는 소자 구조 및 그 제조방법을 보여주기 위한 공정 사시도이며, 도 18 내지 도 22는 본 발명의 또 다른 실시예로 게이트(510, 520, 530)가 감싸는 각 반도체층(220, 240)의 단면이 원형인 소자 구조 및 그 제조방법을 보여주기 위한 공정 사시도이다.
상기 도면들은 반복되는 구조의 일 단면의 특징이 나타나도록 도시되었으나, 이는 당업자가 본 발명을 이해하여 실시할 수 있도록 대표적인 예를 개념적으로 도시한 것에 불과한 것이어서, 첨부된 특허청구범위의 청구항 해석에 제한적으로 적용되어서는 아니된다(도면부호가 동일한 것은 형상이 다를지라도 동일한 구성을 나타냄).
<소자 구조에 관한 실시예>
본 발명에 의한 반도체 소자의 구조는 기본적으로, 도 8(도 7 참조), 도 17(도 16 참조) 또는 도 22(도 21 참조)와 같이, 기판(100)으로부터 떨어져 수직하게 일정거리 이격되며 하나 이상 적층된 반도체층(220 및 240)과; 상기 각 반도체층 상에 게이트 절연막(400, 410 또는 420)을 사이에 두고 상기 반도체층 모두를 지나며 형성된 게이트(500, 510, 520 또는 530)와; 상기 각 반도체층에서 상기 게 이트 양측으로 형성된 소스(222) 및 드레인(226)과; 상기 각 반도체층의 소스 및 드레인을 각각 둘러싸거나, 상기 각 반도체층 주위의 빈 공간에 채워진 층간 절연막(600)을 포함하여 구성된다.
따라서, 본 실시예의 특징은, 도 7, 도 14 또는 도 19와 같이, 액티브 영역인 반도체층이 기판(100)으로부터 떨어져 수직하게 일정거리 이격되며 하나 이상 적층된 구조를 갖는다는 점, 상기 수직으로 적층된 반도체층 모두(220 및 240)는 게이트 절연막(400, 410 또는 420)을 사이에 두고 하나의 게이트(500, 510, 520 또는 530)로 연결되어 있다는 점, 소스(222) 및 드레인(226)은 상기 게이트 좌, 우측으로 수평적으로 형성되어 있다는 점, 그리고 상기 각 반도체층의 소스 및 드레인을 각각 둘러싸거나(도 17 또는 도 22), 상기 각 반도체층 주위의 빈 공간에 채워진(도 8) 층간 절연막(600)으로 소자 분리를 위한 필드 영역을 구성한 점에 있어, 본 실시예에 의하여 소자의 채널 폭을 수직으로 얼마든지 크게 할 수 있고(고성능 소자를 집적도 영향없이 구현 가능함), 싱글 게이트(Single Gate, 미도시) 및 더블 게이트(Double Gate, 도 7)는 물론 채널 영역을 둘러싸는 게이트 올 어라운드(Gate All Around: GAA, 도 16 또는 도 21) 구조를 가진 반도체 소자도 수직으로 복수개 형성할 수 있는 장점이 있다.
상기 실시예를 보다 구체화하기 위하여, 상기 각 반도체층(220 또는 240)의 단면은, 도 7 또는 도 13과 같이, 사각형(정사각형은 물론 직사각형도 가능함)으로 하거나, 도 18과 같이, 원형(물론 타원형도 가능함)으로 한다.
여기서, 상기 각 반도체층(220 또는 240)의 단면이 사각형인 경우, 상기 게 이트는, 도 7의 도면부호 500과 같이, 각 반도체층과 양 측면에서 교차하며 지나가도록 하여 더블 게이트(Double Gate) 구조를 갖거나, 도 16의 도면부호 510, 520 또는 530과 같이, 4개 측면 모두를 감싸도록 하여 게이트 올 어라운드(Gate All Around: GAA) 구조를 갖도록 하는 것이 바람직하고, 도면에는 미도시되었으나, 각 반도체층과 일 측면에서 교차하며 지나가도록 하여 싱글 게이트(Single Gate) 구조를 갖도록 할 수도 있다.
한편, 상기 각 반도체층(220 또는 240)의 단면이 원형 또는 타원형인 경우, 상기 게이트는, 도 21의 도면부호 510, 520 또는 530과 같이, 각 반도체층의 외주면을 감싸도록 하여 게이트 올 어라운드(Gate All Around: GAA) 구조를 갖도록 하는 것이 바람직하다.
그리고, 각 반도체층과 게이트 사이에 절연 목적으로 개재되는 상기 게이트 절연막은, 도 7과 같이, 상기 게이트(500)가 상기 각 반도체층(220, 240)과 교차하며 지나갈 경우 편면형 구조(400)이고, 도 16 또는 도 21과 같이, 상기 게이트(510, 520 또는 530)가 상기 각 반도체층(220, 240)을 감싸며 지나갈 경우 사각통형(410) 또는 원통형(420) 구조를 갖는다.
그리고, 상기 소스(222) 및 드레인(226)은, 상기 게이트를 사이에 두고 상기 각 반도체층(220 또는 240)의 일 측면(미도시) 또는 양 측면(도 7)에 형성되거나, 상기 게이트가 감싼 구조(도 16 또는 도21)에서 상기 각 반도체층(220 또는 240)의 외주면에 일정 깊이로 형성되도록 함으로써, 상기 소스(222) 및 드레인(226)이 형성되지 않은 각 반도체층(220 또는 240)의 타측 또는 내부에는 바디 영역이 존재하 도록 하여, 외부와 바디 컨택(body contact)이 가능하고 이웃 소자(동일한 반도체층에 연결된 소자, 이하 동일)와 바디를 공유할 수 있게 함이 바람직하다.
<소자의 제조방법에 관한 실시예 1>
본 발명에 따른 반도체 소자의 제조방법에 관한 일 실시예를, 도 1 내지 도 8을 참조하며 설명하면 하기와 같다.
우선, 도 1과 같이, 소정의 기판(100) 상에 "적층매개층(210a)->반도체층(220a)"을 n번 반복 형성시킨 후(도 1에서는 도면 작성 편의상 2번 반복 형성시킴), n번째 반도체층(도 1에서 2번째 반도체층: 240a) 상부에 n+1번째 적층매개층(도 1에서 3번째 적층매개층: 250a)을 한번 더 형성시킨 다음, 상기 n+1번째 적층매개층(250a) 상부에 식각 마스크 물질(300a)을 증착시킨다(제 1 단계).
여기서, 상기 적층매개층(210a, 230a, 250a) 및 상기 반도체층(220a, 240a)의 적층은 단결정 성장을 위한 에피텍시(epitaxy)법에 의함이 바람직하다.
또한, 상기 적층매개층(210a, 230a, 250a)은 상기 반도체층(220a, 240a)을 상기 기판(100)으로부터 떨어뜨려 수직으로 일정거리 이격시키며 적층하기 위한 것이고, 차후에 식각시켜 없앤 다음 층간 절연막으로 채워 각 반도체층을 전기적으로 분리시키기기 위하여 사용되는 것이다.
따라서, 상기 적층매개층(210a, 230a, 250a)은 상기 반도체층(220a, 240a)의 물질과 격자구조가 비슷하여 에피텍시(epitaxy)에 의한 적층이 용이하고, 상기 반도체층(220a, 240a)의 물질과 식각 선택비가 큰 것이면, 어느 것이나 가능하다. 예 를들어, 상기 기판(100) 및 상기 반도체층(220a, 240a)의 물질이 실리콘(Si)이면, 상기 적층매개층(210a, 230a)의 물질은 실리콘게르마늄(SiGe)인 것이 바람직하다.
그리고, 상기 식각 마스크 물질(300a)은 상기 적층매개층(210a, 230a, 250a) 및 상기 반도체층(220a, 240a)과 식각 선택비가 큰 물질이면 어느 것이든 족하나, 상기 적층매개층(210a, 230a)의 물질이 실리콘게르마늄(SiGe)이고, 상기 반도체층(220a, 240a)의 물질이 실리콘(Si)일 경우, 질화물(nitride)이 바람직하다.
상기 "적층매개층(210a)->반도체층(220a)"을 n번 반복시 n=1일 경우 단순 스위칭 소자를 제조할 수 있고, n이 2 이상일 경우 수직으로 복수개 적층된 메모리 소자(셀)를 얻을 수 있다.
다음, 도 2와 같이, 상기 식각 마스크 물질(300a)을 패터닝한 후, 이를 제 1 식각 마스크(300)로 하여 상기 n+1번째 적층매개층(250a)부터 상기 n번 적층된 "반도체층/적층매개층"을 순차 식각하여 기둥 형상의 적층 구조(200)를 형성한다(제 2 단계).
여기서, 상기 기둥 형상의 적층 구조(200) 형성시 상기 1번째 적층매개층(210a)은 식각 공정여유를 줄 수 있다. 즉, 식각시 상기 1번째 적층매개층(210a)이 도과되지 않도록 공정조건을 잡을 수 있는 여유가 있다.
이어, 도 3과 같이, 상기 제 1 식각 마스크(300)를 제거하고, 상기 기둥 형상의 적층 구조(200) 상에 게이트 절연막(400a)을 형성한다(제 3 단계).
상기 게이트 절연막(400a) 형성 공정은 단순히 열산화막 공정으로 진행하여 스위칭 소자로 제조할 수도 있고, 고유전체 등을 포함한 단일 또는 다층구조로 형 성함으로써 메모리 소자가 형성되도록 할 수 있다.
다음, 도 4와 같이, 상기 기판 전면에 게이트 물질을 증착후 제 2 식각 마스크(미도시)로 상기 게이트 물질을 식각하여 게이트(500)를 형성한다(제 4 단계).
상기 게이트 물질 증착은 상기 게이트 절연막(400a)으로 덮혀진 하나 이상의 상기 기둥 형상의 적층 구조(200) 사이에도 채워지도록 하고, 상기 게이트(500)를 형성하기 위한 상기 게이트 물질 식각은 평탄화 공정(예컨대, CMP 공정)을 더 거친 후에 실시하는 것이 바람직하다.
이어, 도 5와 같이, 상기 게이트 물질 식각으로 드러난 상기 게이트 절연막(400a)을 제거한 다음, 도 6과 같이, 드러난 각 반도체층(220 또는 240)에 소스(222)/드레인(226)을 형성한다(제 5 단계).
여기서, 상기 소스(222)/드레인(226) 형성은 불순물 도펀트(dopant)을 주입시킨 상태에서 에피텍시(epitaxy)법 또는 플라즈마 방식에 의한다.
도 6에서 도면부호 224는 게이트(500) 아래에서 게이트 절연막(400)과 접하여 소자 동작시 채널이 형성되는 영역을 나타낸 것이고, 도 7에서, 이격된 각 반도체층(220 또는 240)은 액티브 바디 영역이 된다.
이후, 도 7과 같이, 상기 기둥 구조를 이루는 n+1개의 적층매개층(210, 230, 250) 모두를 제거한 다음, 도 8과 같이, 드러난 구조물의 빈 공간을 층간 절연막(600)으로 채운다(제 6 단계).
상기 n+1개의 적층매개층(210, 230, 250) 제거는 상기 반도체층(220 및 240)과의 식각 선택비가 차이가 남을 이용한다.
상기 n+1개의 적층매개층(210, 230, 250) 제거로 드러난 구조물의 빈 공간을 층간 절연막(600)으로 채우기 앞서, 노출된 게이트 절연막(400)을 제거하는 공정을 더 진행할 수도 있다.
상기 층간 절연막(600) 채우는 공정은 공지의 CVD 공정 등을 이용하여, 빈 공간을 채울 수 있는데, 이는 이웃한 각 반도체층(220 또는 240), 게이트(500) 및 기판(100)을 서로 전기적으로 격리시키기 위함이므로, 약간의 빈틈(void)이 생겨도 무방하다.
<소자의 제조방법에 관한 실시예 2>
본 발명에 따른 반도체 소자의 제조방법에 관한 다른 실시예를, 도 9 내지 도 17을 참조하며 설명하면 하기와 같다.
이 경우도 먼저, 상기 소자의 제조방법에 관한 실시예 1의 제 1 단계 및 제 2 단계와 동일하게 실시한 이후, 도 9의 상태에서, 도 10과 같이, 상기 기판 전면에 홈충전물질(700)을 증착한 후 상기 제 1 식각 마스크(300)가 드러나도록 평탄화시킨 다음, 도 11과 같이, 제 2 식각 마스크(800)를 형성한다(제 3 단계).
여기서, 상기 홈충전물질(700)은 적층매개층(210, 230, 250) 물질과 식각률(식각 선택비)이 동일하거나 비슷한 물질이 바람직하고, 상기 기판(100) 및 반도체층(220, 240) 물질이 실리콘(Si)일 경우 상기 적층매개층(210, 230, 250) 및 상기 홈충전물질(700)은 모두 실리콘게르마늄(SiGe)인 것이 보다 바람직하다.
상기 평탄화 공정은 상기 제 1 식각 마스크(300)를 질화물로 형성하였을 경 우 상기 제 1 식각 마스크(300)를 식각 스톱퍼(stopper)로 사용하여 공지의 CMP 공정을 이용하는 것이 바람직하다.
상기 제 2 식각 마스크(800) 형성은 마스크의 폭(A)이 마스크 사이 간격(B)보다 더 크게 되도록 하거나, 경사 식각(slope etch)을 이용하여 마스크의 하부 폭이 상부 폭보다 더 크게 되도록 하는 것이 바람직하다.
특히, 후자의 경우는 동일한 사진 식각에 의한 분해능으로 마스크 사이의 간격을 형성시켜도, 실제 제 2 식각 마스크(800) 사이의 간격은 더 좁게 얻을 수 있는 장점이 있다.
이는 상기 제 2 식각 마스크(800) 사이의 간격(B)은 상기 홈충전물질(700)을 식각할 수 있는 틈만 주면되고, 차후 상기 홈충전물질(700)로 형성된 칸막이(710, 720)가 더 식각되면서 칸막이(710, 720) 사이의 폭은 줄어들고 간격은 커지는 점을 고려한 것이다.
이어, 도 12와 같이, 상기 제 2 식각 마스크(800)를 이용하여 상기 제 2 식각 마스크 사이에 드러난 상기 홈충전물질(700)을 식각하여 홈(715)을 사이에 두며 칸막이(710, 720)를 형성하고, 상기 칸막이 양측으로 상기 제 2 단계의 적층 구조(200, 300) 일부가 드러나게 한 다음(210b, 220b, 230b, 240b, 250b 참조), 상기 제 2 식각 마스크(800)를 제거한다(제 4 단계).
이때, 상기 칸막이(710, 720) 형성 공정은 상기 제 2 식각 마스크(800) 사이로 드러난 상기 홈충전물질(700)이 수직하게 식각되도록 비등방성 식각 방식을 이용하는 것이 바람직하다.
다음, 도 13과 같이, 상기 드러난 적층 구조의 적층매개층(210b, 230b, 250b)을 식각하여 상기 칸막이(712, 722) 양측으로 상기 제 1 식각 마스크(300) 및 상기 반도체층(220b, 240b)만 드러나게 한다(제 5 단계).
여기서, 상기 드러난 적층매개층(210b, 230b, 250b)의 식각은 등방성 식각 방식을 이용하여 상기 홈충전물질(700)로 된 칸막이(710, 720)도 일부 식각되도록 하는 것이 바람직하다. 이는 상기 홈충전물질(700)을 적층매개층(210, 230, 250)과 동일한 물질(예: 실리콘게르마늄) 또는 식각률이 서로 유사한 물질로 할 경우 가능하다. 도 13에서 도면부호 712 및 722는 상기 홈충전물질(700)이 상기 적층매개층(210, 230, 250)과 동일한 물질(예: 실리콘게르마늄)로 이루어진 경우, 각 반도체층(220 또는 240)을 둘러싸며 칸막이를 형성함을 보여준다.
이어, 도 14와 같이, 상기 칸막이(712 또는 722) 양측으로 드러난 상기 반도체층(220b, 240b)에 게이트 절연막(410)을 형성시킨다(제 6 단계).
상기 게이트 절연막(410) 형성 공정은 상기 소자의 제조방법에 관한 실시예 1에서와 동일하게 실시할 수 있다.
다만, 상기 칸막이(712 또는 722) 물질이 실리콘계 물질(예: 실리콘게르마늄)일 경우 여기에도 게이트 절연막(412)이 형성되고, 상기 기판(100)이 실리콘일 경우에도 마찬가지이다.
결국, 도 14와 같이, 노출된 구조 전면에 상기 게이트 절연막(410, 412)이 형성될 수 있다.
이어, 상기 기판 전면에 게이트 물질을 증착한 다음, 상기 제 1 식각 마스 크(300)가 드러나도록 평탄화시킨 후, 도 15와 같이, 상기 제 1 식각 마스크(300)를 제거하여 게이트(510, 520 또는 530)를 형성한다(제 7 단계).
상기 게이트 물질 증착은 도핑된 폴리실리콘 등 실리콘계 물질이나 금속 등으로 상기 칸막이들(712 및 722) 사이를 메꾸며 진행하여, 상기 게이트 절연막(410)이 형성된 각 반도체층(220b 또는 240b)을 둘러싸게 된다.
다음, 도 16과 같이, 상기 칸막이(712 및 722)를 제거하고 상기 칸막이 제거로 드러난 상기 각 반도체층에 소스(222)/드레인(226)을 형성한다(제 8 단계).
여기서도, 상기 소스(222)/드레인(226) 형성은 불순물 도펀트(dopant)을 주입시킨 상태에서 에피텍시(epitaxy)법 또는 플라즈마 방식에 의한다.
상기 불순물 주입시 상기 칸막이 제거로 드러난 상기 각 반도체층의 외주면을 둘러싸며 불순물이 주입되도록 하여, 도 16과 같이, 상기 각 반도체층의 내측에는 바디 영역이 존재하도록 하는 것이 바람직하다. 상기 바디 영역 중 상기 게이트 절연막(410)을 사이에 두고 상기 게이트(예: 520)가 감싸는 부분이 소자 동작시 채널이 형성되는 영역(224)이다.
상기 소스(222)/드레인(226) 형성은 상기 칸막이(712 및 722) 측면에 형성되었던 게이트 절연막(412)도 제거한 이후에 진행하여, 상기 게이트(510, 520 또는 530)가 실리콘계 물질로 형성되었을 경우, 이에도 불순물 이온 주입이 되도록 하는 것이 바람직하다.
이어, 도 17과 같이, 상기 칸막이(712 및 722) 제거로 생긴 빈 공간에 층간 절연막(600)으로 채운다(제 9 단계).
상기 층간 절연막(600) 채우는 공정은 상기 제조방법에 관한 실시예 1과 동일하므로, 이에 대한 설명은 생략한다.
<소자의 제조방법에 관한 실시예 3>
본 발명에 따른 반도체 소자의 제조방법에 관한 또 다른 실시예를, 도 18 내지 도 22를 참조하며 설명하면 하기와 같다.
상기 제조방법에 관한 실시예 2와 동일하게 실시하되, 상기 제 5 단계와 상기 제 6 단계 사이에는 상기 칸막이(712, 722) 양측으로 드러난 상기 반도체층의 표면을, 도 18의 도면부호 220c 및 240c와 같이, 곡면화시키는 공정이 더 추가된 것을 특징으로 한다.
이렇게 함으로써, 차후 공정에서 원통 구조의 반도체층(220c, 240c)의 표면에 원통형 게이트 절연막(420)이 형성되고(도 19 참조), 상기 원통형 게이트 절연막(420)을 감싸며 게이트 물질이 증착되어 게이트(510, 520, 530)가 상기 칸막이(712, 722) 사이로 형성되고(도 20 참조), 상기 칸막이(712, 722) 제거 후 드러난 각 반도체층에 소스(222)/드레인(226)을 형성하고(도 21 참조), 상기 상기 칸막이(712, 722) 제거로 생긴 빈 공간에 층간 절연막(600)으로 채워 반도체 소자를 제조하게 된다(도 22 참조).
상기 제조방법에 따른 장점은 원통 구조의 반도체층(220c, 240c) 형성, 원통형 게이트 절연막(420) 형성, 그리고 상기 원통형 게이트 절연막(420)을 감싸며 상기 칸막이(712, 722) 사이에 각 게이트(510, 520, 530)를 형성할 수 있다는데 있 다.
여기서, 도 13과 같이, 상기 칸막이(712, 722) 양측으로 드러난 상기 반도체층(220b, 240b)의 표면을, 도 18의 도면부호 220c 및 240c와 같이, 곡면화시키기 위해서는, 수소 어닐링공정을 이용하거나 실리콘 잠식이 일어나는 산화공정 및 산화막 식각공정을 반복적으로 이용할 수 있다.
기타, 공정들은 상기 제조방법에 관한 실시예 2와 동일하므로, 이에 대한 설명은 생략한다.
도 1 내지 도 8은 본 발명의 일 실시예로 게이트(500)가 각 반도체층(220, 240)을 교차하며 지나가는 소자 구조 및 그 제조방법을 보여주기 위한 공정 사시도이고,
도 9 내지 도 17은 본 발명의 다른 실시예로 게이트(510, 520, 530)가 각 반도체층(220, 240)을 감싸며 지나가는 소자 구조 및 그 제조방법을 보여주기 위한 공정 사시도이며,
도 18 내지 도 22는 본 발명의 또 다른 실시예로 게이트(510, 520, 530)가 감싸는 각 반도체층(220, 240)의 단면이 원형인 소자 구조 및 그 제조방법을 보여주기 위한 공정 사시도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 기판 200 : 기둥형상의 적층구조
210, 230, 250 : 적층매개층 220, 240 : 반도체층
300 : 제 1 식각 마스크 400, 410, 420 : 게이트 절연막
500, 510, 520, 530 : 게이트 600 : 층간 절연막
700 : 홈충전물질 710, 720 : 칸막이
800 : 제 2 식각 마스크
Claims (19)
- 삭제
- 삭제
- 기판으로부터 떨어져 수직하게 일정거리 이격되며 하나 이상 적층된 반도체층과;상기 각 반도체층 상에 게이트 절연막을 사이에 두고 상기 반도체층 모두를 지나며 형성된 게이트와;상기 각 반도체층에서 상기 게이트 양측으로 형성된 소스 및 드레인과;상기 각 반도체층의 소스 및 드레인을 각각 둘러싸거나, 상기 각 반도체층 주위의 빈 공간에 채워진 층간 절연막을 포함하여 구성되되,상기 게이트 절연막을 사이에 두고 상기 게이트가 지나는 상기 각 반도체층의 단면은 사각형, 원형 및 타원형 중에서 어느 하나이고,상기 게이트가 지나는 상기 각 반도체층의 단면이 사각형인 경우 상기 게이트는 상기 각 반도체층과 일 측면 또는 양 측면에서 교차하거나 4개 측면 모두를 감싸며 지나가고,상기 게이트가 지나는 상기 각 반도체층의 단면이 원형 또는 타원형인 경우 상기 게이트는 상기 각 반도체층의 외주면을 감싸며 지나가는 것을 특징으로 하는 스타 구조를 갖는 반도체 소자.
- 제 3 항에 있어서,상기 게이트 절연막은 상기 게이트가 상기 각 반도체층과 교차하며 지나갈 경우 편면형 구조이고, 상기 게이트가 상기 각 반도체층을 감싸며 지나갈 경우 사각통형 또는 원통형 구조인 것을 특징으로 하는 스타 구조를 갖는 반도체 소자.
- 제 3 항 또는 제 4 항에 있어서,상기 소스 및 드레인은 상기 각 반도체층의 일 측면, 양 측면 및 외주면 중 어느 하나에서 일정 깊이로 형성되고, 타측 또는 내부에는 바디 영역이 존재하는 것을 특징으로 하는 스타 구조를 갖는 반도체 소자.
- 소정의 기판상에 "적층매개층->반도체층"을 n번 반복 형성시킨 후, n번째 반도체층 상부에 n+1번째 적층매개층을 한번 더 형성시킨 다음, 상기 n+1번째 적층매개층 상부에 식각 마스크 물질을 증착시키는 제 1 단계와;상기 식각 마스크 물질을 패터닝한 후, 이를 제 1 식각 마스크로 하여 상기 n+1번째 적층매개층부터 상기 n번 적층된 "반도체층/적층매개층"을 순차 식각하여 기둥 형상의 적층 구조를 형성하는 제 2 단계와;상기 제 1 식각 마스크를 제거하고, 상기 기둥 형상의 적층 구조 상에 게이트 절연막을 형성하는 제 3 단계와;상기 기판 전면에 게이트 물질을 증착후 제 2 식각 마스크로 상기 게이트 물질을 식각하여 게이트를 형성하는 제 4 단계와;상기 게이트 물질 식각으로 드러난 상기 게이트 절연막을 제거한 다음, 소스/드레인을 형성하는 제 5 단계와;상기 n+1개의 적층매개층 모두를 제거한 다음, 드러난 구조물의 빈 공간을 층간 절연막으로 채우는 제 6 단계를 포함하여 구성된 것을 특징으로 하는 스타 구조를 갖는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 제 4 단계의 게이트 물질 식각은 평탄화 공정을 더 거친 후에 실시하는 것을 특징으로 하는 스타 구조를 갖는 반도체 소자의 제조방법.
- 제 6 항 또는 제 7 항에 있어서,상기 적층매개층 및 상기 반도체층의 적층은 에피텍시(epitaxy)법에 의한 것을 특징으로 하는 스타 구조를 갖는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 제 5 단계의 소스/드레인 형성은 에피텍시(epitaxy)법 또는 플라즈마 방식에 의한 것을 특징으로 하는 스타 구조를 갖는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 기판 및 상기 반도체층의 물질은 실리콘(Si)이고,상기 적층매개층의 물질은 실리콘게르마늄(SiGe)이고,상기 제 1 식각 마스크 물질은 질화물(nitride)인 것을 특징으로 하는 스타 구조를 갖는 반도체 소자의 제조방법.
- 소정의 기판상에 "적층매개층->반도체층"을 n번 반복 형성시킨 후, n번째 반도체층 상부에 n+1번째 적층매개층을 한번 더 형성시킨 다음, 상기 n+1번째 적층매개층 상부에 식각 마스크 물질을 증착시키는 제 1 단계와;상기 식각 마스크 물질을 패터닝한 후, 이를 제 1 식각 마스크로 하여 상기 n+1번째 적층매개층부터 상기 n번 적층된 "반도체층/적층매개층"을 순차 식각하여 기둥 형상의 적층 구조를 형성하는 제 2 단계와;상기 기판 전면에 홈충전물질을 증착한 후 상기 제 1 식각 마스크가 드러나도록 평탄화시킨 다음, 제 2 식각 마스크를 형성하는 제 3 단계와;상기 제 2 식각 마스크를 이용하여 상기 제 2 식각 마스크 사이에 드러난 상기 홈충전물질을 식각하여 칸막이를 형성하고, 상기 칸막이 양측으로 상기 제 2 단계의 적층 구조 일부가 드러나게 한 다음, 상기 제 2 식각 마스크를 제거하는 제 4 단계와;상기 드러난 적층 구조의 적층매개층을 식각하여 상기 칸막이 양측으로 상기 제 1 식각 마스크 및 상기 반도체층만 드러나게 하는 제 5 단계와;상기 칸막이 양측으로 드러난 상기 반도체층에 게이트 절연막을 형성시키는 제 6 단계와;상기 기판 전면에 게이트 물질을 증착한 다음, 상기 제 1 식각 마스크가 드러나도록 평탄화시킨 후, 상기 제 1 식각 마스크를 제거하는 제 7 단계와;상기 칸막이를 제거하고 상기 칸막이 제거로 드러난 상기 반도체층에 소스/드레인을 형성하는 제 8 단계와;상기 구조의 빈 공간에 층간 절연막으로 채우는 제 9 단계를 포함하여 구성된 것을 특징으로 하는 스타 구조를 갖는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 제 4 단계의 칸막이 형성 공정은 비등방성 식각을 이용하고,상기 제 5 단계의 적층매개층 식각은 등방성 식각을 이용하여 상기 홈충전물질로 된 칸막이도 일부 식각되는 것을 특징으로 하는 스타 구조를 갖는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 제 3 단계의 제 2 식각 마스크 형성은 마스크의 폭이 마스크 사이 간격보다 더 크게 되도록 하거나, 경사 식각(slope etch)을 이용하여 마스크의 하부 폭이 상부 폭보다 더 크게 되도록 하는 것을 특징으로 하는 스타 구조를 갖는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 제 5 단계와 상기 제 6 단계 사이에는 상기 칸막이 양측으로 드러난 상기 반도체층의 표면을 곡면화시키는 공정이 더 추가된 것을 특징으로 하는 스타 구조를 갖는 반도체 소자의 제조방법.
- 제 14 항에 있어서,상기 반도체층 표면 곡면화 공정은 수소 어닐링공정을 이용하거나 산화공정 및 산화막 식각공정을 이용한 것을 특징으로 하는 스타 구조를 갖는 반도체 소자의 제조방법.
- 제 11 항 내지 제 15 항 중 어느 한 항에 있어서,상기 제 8 단계의 소스/드레인 형성은 상기 칸막이 제거로 드러난 상기 반도체층 외주면에 형성하여 내측에는 바디 영역이 존재하도록 한 것을 특징으로 하는 스타 구조를 갖는 반도체 소자의 제조방법.
- 제 16 항에 있어서,상기 적층매개층 및 상기 반도체층의 적층은 에피텍시(epitaxy)법에 의한 것을 특징으로 하는 스타 구조를 갖는 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 제 8 단계의 소스/드레인 형성은 에피텍시(epitaxy)법 또는 플라즈마 방식에 의한 것을 특징으로 하는 스타 구조를 갖는 반도체 소자의 제조방법.
- 제 18 항에 있어서,상기 기판 및 상기 반도체층의 물질은 실리콘(Si)이고,상기 적층매개층의 물질 및 상기 홈충전물질은 실리콘게르마늄(SiGe)이고,상기 제 1 식각 마스크 물질은 질화물(nitride)인 것을 특징으로 하는 스타 구조를 갖는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080102209A KR101020099B1 (ko) | 2008-10-17 | 2008-10-17 | 스타 구조를 갖는 반도체 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080102209A KR101020099B1 (ko) | 2008-10-17 | 2008-10-17 | 스타 구조를 갖는 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100042968A KR20100042968A (ko) | 2010-04-27 |
| KR101020099B1 true KR101020099B1 (ko) | 2011-03-09 |
Family
ID=42218195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080102209A KR101020099B1 (ko) | 2008-10-17 | 2008-10-17 | 스타 구조를 갖는 반도체 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101020099B1 (ko) |
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2008
- 2008-10-17 KR KR1020080102209A patent/KR101020099B1/ko active IP Right Grant
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