JPS6057675A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装１ｈとくに集積回路に適したンヨット
キバリア型電界効米トランジスタ（以下５ＢＦＥＴと略
記する）の製造方法に関する。特にＧ　ａ　Ａ　ｓ集積
回路（以下ＧａＡｓ　ＩＣと”’ｆｊ　ｒｌ、；する）
に用いろＧａ、Ａｓ５ＢＦＥＴの製造方法に曲する。

従来β・１］の構成とその問題点 ＧａＡｓ　５ＢＦＥＴはマイクｌＪ波トシンジスタとし
てすでに実用されている。この」：うな１’ｌ−；Ｊ速
動作において、高利得、高信頼性のＧ　ａ　Ａ　ｓ　Ｓ
　Ｂ　Ｆ　Ｅ　Ｔ　ｆ得るためＶＣは、ゲート長命Ｚ−
ノかくするとともＶ（ソース抵抗を低減し、トレ・ｒン
面１圧を高することか中要である。

第１図はソース電極１およびトレーイン電極２０間にゲ
ート’ｉＪｉ極３全配置ｉ’ｆする従来の５ＢＦＥＴの
ｉ：、’７ｊ造図であり、半導体層４のゲート電極３を
配置するチャネル部を堀９込んだいわゆる′°リセス°
′構造にすることにより、ドレインの高耐化を実現して
いる。第１図中５ｉｌ−ｉ：半導体基板である。現在Ｇ
ａＡｓ　５ＢＦＥＴ　Ｖこは第１図ａのようにリセスの
側面が急峻になっている製造あるいは、第１図すのよう
にリセスのイ則Ｉｌ′ｉ１がゆるい勾凸已のテーパ状に
なっている１１４造のいずれかのリセス構造が用いられ
ているが、これらのり七ス構造には、以下に述べるよう
にそれぞれ一長一短がある。ｆｆ１Ｊぢ図１ａのような
構造の場合、動作ノに：厚みが急峻に変化しているドレ
イン電イ返側のリセス段差都６への電界集中が生じ、こ
れ［Ｊ：って利イ４％　、効率の数機が妨げられている
。一方第１図すのような構のでは動作層の厚みが除々に
変化しているので局Ｔ″ｊＩＳ的な電界集中Ｉｌ″ｉ緩
和されるがノースゲート間ｊ’１．Ｉν８１１が必然的
に長くなり、ソース抵抗が増大する欠点がある。

発明の目的 本発明の目的はこれらの欠点を取り除いた新しい電界効
果トランジスタの製造方法全提供することにある。

発明の構成 本発明は、半導体動作領域が形成されている半導体基板
において、その−１−に全面Ｖこ１１９λを形成し、さ
らにその上にフォトレジス）・（ｆこより、ソース領域
を含みかつゲート領域上にパターンの端がつ：（るよう
にン第１・レジストパターンで形成する。この場合この
フォ！・レジストパターンの端は、半２．９体基板に垂
直な面に対してノースｉｌｌ　Ｉｃ傾きを持つように開
孔する。その後不活性ガス粒子による物しψ的なエツチ
ングを全ｉｉ’ｉｊＫ　ｌｉｄずことＶＣｊす、グー！
・領域においてソース側で急峻となり、かつドレイン（
ｌ’ｉ１１でチー・く形状を持つ掘り込みＦｌ’）　’
、ｊ青か形成−〇きる。その後フォトレジスト’ｚ除去
する。グーｉ・電極を形成するために７第１・し／スト
てゲート領域の開孔を行い全ｔＭ＋８’（：１Ａｉ」記
半棉体動イ′１層と７−Ｊノトキ障Ｖ、全形成する金属
を蒸着により全面に（”Ｊ’　７ｉさぜリントオフ法に
よりケート上極全形成する。

さらに、前記半導体動作層とオルミツク俵触企形成する
金属金円いて同様に、ソース、ドレイン領域にソース、
ドレイン電極を形成することＧ′こより５ＢＦＥＴが形
成できる。

本発明はり、下に述べるような実験事実を基にしてなさ
れたものである。第２図は、実験事実全説明するための
概念図である。半導体基板１１上にフォトレジスト膜１
２を形成し、開孔１３を形成したのち、全面を半導体基
板に垂直の方向に不活性ガス１４によりイオンミリング
ラ姉すと、開孔部の周辺部ぢフォトレジストパターンの
端の部分で半導体基板に溝が掘られる。さらにその溝１
５゜１６の断面１’ｆ’ｆ造は、第２図すに示すように
７オトレジストパターンの端の部分が最も深く、フォト
レジストの端からｒｉｉ＋−れるに従って浅く「クサビ
形状」になる。このような形状になる原因は、フォトレ
ジストパターンの開孔が底部より上部の方が大きく、ｈ
［＋、１．Ｉ形状か第２図ａのよう（Ｃテーパ形状にな
っているため、真上から米だエツチングガスが７オトレ
ジストの側面１０に当たり反射されて半４７体基板全エ
ツチングするためであると思われる。

従ってこの形状の溝を利用すれば、ソース側で急峻でか
つトレ・ｒン側でテーパ形状を持つ「クサビ形状」の堀
り込み構造のゲート領域が形成できる。

実施例の説明 以下実姉例を用いて本発明を詳画１に１説明する。

第３図ａ〜ｑ！ｒＬ本発明シておける第１の実だｉｉ　
１；１１を説明するための図で製ユ告工程のｌｉ：ｌ＋
面図である。

第３図ａ（Ｃおいて、クロムＣｒｆドープしたＧａＡｓ
珊畷牲半導体基板２１に／ｆ−さ例えば３０００人のシ
リコン窒化１１莫２２を］゛ラズマＣＶＤ法により形成
し、その上にン第１・レジスト２３全回転塗布する。フ
ォトレジスト２３、シリコン窒化膜２２にフォトエ８（
ｌこより５ＢＦＥＴを形成する領域に開孔部２４．２６
＋ｉ形成し、イオン注入法を用いて加速エネルギ１５０
　ＫｅＶ　、ドース’＋＋’＋、’に’　Ｉ　Ｘ　１０
”ｃｍ　’　としてシリコンＳ１を注入し、高濃度イオ
ン注入層２６．２７を形成する。フォトレジスト２３全
除去し、新たにフォトレジスト てチャネル領域形成部分の１」１］孔１・ＸＩＳ２　９
　２形成し、イオン注入法ケ用いて加速エネルギー１０
０ＫｅＶ。

ドーズ量６　Ｘ　１０１２ｃｍ　’としてシリコンＳｉ
を・注入し、チャネル領域３０を領域３　０　’５形成
する（第３図（ｂ））。

フォトレジスト２８．シリコン窒化膜２２全除去し、新
たにシリコン屋化ｊ１・１３３１Ｑ約２０００人プラズ
マＣ’Ｖ　Ｄ法により形成する。フォトレジスト３２を
約１．５７１ｍの厚さに回転塗布し、フォト工程を用い
てチャネル領域３０の真上にン第１・レジストの端３３
が来るようにテーパ形状の開孔を行う。その後アルゴン
Ａｒガスを用いて、ＧａＡｓ基板２１に垂直の方間にイ
オンミリングを行う（第３１菌（Ｃ））。イオンミリン
グの条件は、１×１Ｏ−２Ｐ４の圧力でイオンの加速電
圧５００Ｖ　、イオン電流密度０．６ｍＡ／ｃｎｆであ
る。この条件によるとシリコン窒化Ｉｌ！、！３１のエ
ツチング速度は約２００八／ｍｉｎ、ＧａＡｓ基板２１
のエツチング速度は約６ｏＱ人／ｍｉ　ｎである。

これにより第３１凶ｄ（に示すようにチャネル領域３０
に、ソースＩＩＩＩＩて急後てドレイン側でテーパ形状
を持つ「クサビ形状」の掘り込み３４を形成する。その
後フォトレジスト３２全除去してイオン注入層２６，２
７．３０を活性化し、イオンミリングによる損１もを妬
二減するためにＡ　ｓ　Ｈ３雰囲気中で８６０Ｃの温度
で２０分間熱処理を・行う。

その後第３１′凶ｅに示すように、フォトレジスト３５
を約１．３μｍの厚さＶこ回転体布して、フォト工程を
用いてゲート電極用開孔？４１３３６ケ形成し、ゲート
金属３γと１−ての白金Ｐ　ｔとそ−の−Ｌ　（／（チ
タンＴ１さら（ｌ′ｒＣその上に金Ａｕ全剖約４０００
人蒸／高し、レジスト溶剤を用いてフォトレジスト３５
を除去し、いわゆるリフトオフｉｌ＆に用いてゲート’
４極３８を形成する。その後第３図ｆに示すようにフォ
トレジスト３つを約１゜５μｍの厚さに回転塗布し、フ
ォトエ８を用いてソース、ドレイン電極用開孔部４０，
４１ｉ形ノ戎する。その後ソース。

ドレイン電極材料４２として金ＡｕとゲルマニウムＧｅ
の合金とその上に金へｕｋ　ｎ−ｌ約４００・）へ蒸着
しリフトオフ法を用いてソース電１叱４３．ドレイン電
極４４を形成し、第３１；／、Ｉ　（ｙ　（ｌこ示す」
：うな５ＢＦＥＴが形成される。

第４南は、本発明の他の実施例にかかる５ＢＦＥＴの製
造方法について示したものである。ここに示すＦＥＴは
マイクロ波の高利得、高出力の目的のために、ソースお
よびドレインを交互に配置し、その間にゲートを配置す
るという構造金持つものである。

第４１ンＩａにおいてクロムＣｒ　ｆドープしｆ（Ｇａ
Ａｓ半１１色縁注半導体基板２１に、厚さ例えば２００
０へのシリコン窒化膜２２、その上に厚さ例えば１．５
μｍのフォトレジスト膜２３を形成する。フォトレジス
ト２３．シリコン窒化ｊ換２２にフォト工程Ｖこより５
ＢＦＥ’ｒｆ、形成する領域に開孔部２４．２６を形成
し、イオン注入法を用いてシリコン５ｉｉ１５０ＫｅＶ
のエネルギーでドーズｉ＝　１　Ｘ　１０　（Ｊｌｌと
してシリコンＳｉｉ注入し、イオン注入層２６゜２７を
形成する。同様にして、フォトレジスト２８を用いてチ
ャネル領域形成部分の開孔部２９を形成し、シリコンＳ
　ｉ　ｆ、３）　１００ＫｅＶのエネルギーでドーズ−
）、Ｈ６Ｘ　１０”　Ｃ１１ｌ’注入を行いチャネル領
域３０を形成する（第４図（ｂ））。

新たにシリコン窒化膜３１を約２０００人形成し、さら
にその上にフォトレジス）’（ｚｌ、５μｍの厚さに回
転塗布し、チャネル領域３０の真上Ｖこフォトレジスト
パターンの端３３が来るよう（（テーパ形状のパターン
形成を行う（第４図（Ｃ））。次にアルゴンＡｒガスを
用いて、　Ｇａ、Ａｓ、基板に垂直にイオンミリングを
行う。これにより第４ｊンＩ　ｄ　Ｖ（示ずようにフォ
トレジストの端３３の付近てＧ　ａ　Ａ　ｓ基板がクサ
ビ形３４にエツチングされる。その暖、フォトレジスト
を除去し、ＡＳＨ３Ｗ囲気中で８５０Ｃの温度で２０分
間熱処理を行う。

その後フォトレジスト膜３　ｓ　？形成し、ゲーｉ・電
極用の開孔部３らを形成する。ゲート金属３７を蒸着後
リフトオフ法によりゲート電極３８を形成する（第４図
（ｅ））。さら（（フォトレジスト３つを用いて、ソー
ストレイン電Ｊｌｉｆｆｌ　ｌ”１の開孔；′１１≦４
０゜４１を形成し、ソース、ドレイン用の金属全蒸着す
る（第４図（ｆ））リフトオフ、去を用いてソース電牛
９４３．ドレイノ’：ｌＬ極４４−■形成［〜（第４１
ン１（ｑＪ）。

ソース、ゲート、トレ・ｆンがくし状に配置された高出
力用の５ＥＦＥＴが１：１４成される。この力°法−Ｃ
（１４成する５ＢＦＥＴでは、フォトレジストパターン
の両端をゲート構造の形成に利用出来るため、５ＢＦＥ
Ｔのより高密度化が可能となる。

以上の方法で製造した５ＢＦＥＴを第１図ａ、ｂに示し
た従来例と比較してみる。各部の大きさは同しである。

ゲート長Ｌｇは１μｍ、ゲート幅Ｗｇは２０μｍ、ソー
ス・ゲート間、ドレイン・ゲート間の距離はどもに１μ
ｍである。第１図ｄに示した５ＢＦＥＴでは、ドレイン
面ｊ圧が約１０Ｖであるのに対して本発明によるＦＥＴ
は約１４Ｖである。一方ソース抵抗は、第１図すに示し
た従来の５ＢＦＥＴがＦＪ１２ｏΩであるのに対し不発
り］による５ＢＦＥＴは約４ｏΩである・ なお以上の実１（ｎ例は、ＧａＡｓを用いて説明したが
、他の半導体材料たとえばシリコン、ＩｎＡｓＰ混晶等
を用いた５ＢＦＥＴにも適用できることはい′うまても
ない。ｔた「クサビ形状」形成のエツチングにはイオン
ミリングを用いて説明したが、他の方法、たとえばスパ
ッタを用いた場合など、粒子による物理的なエツチング
を用いた場合にも適用できる。

発明の効果 以上実施例で説明したように、本発明は、チャネル層を
リセス構造にする際、ソース１ｉｌｌではわ峻な勾自己
を持ち、ドレイン１１１ではゆるやかなテーパ形成をも
つクサビ形状全形成することにより、ソース抵抗を低減
でき、ドレイン：ｍ１圧の１ｊ−６いＣａ　Ａ　５ＳＢ
ＦＥＴ−２形成することができる。さらにこのクサビ形
の掘り込みヲ・イオンミリング’ｄ−ｚ　（Ｕ用いて形
成すると鞘ｊ斐がよく、丑た１」Ｊ現性良く前１尼クギ
ビ形状を作ることが出来５ＢＦＥＴのしきい値′１４Ｓ
、圧のばらつきを小さくてき集積回？、’？’ｒ　ｉ’
こ用いた場合１′１．軸性を高めることができる。

４、図面のｔｔｓｉ　ｉ−ａな説（ｐ」第１図ａ、ｂは
従来のリセス（１′４造合有するＧａ八へＳＢＦＥＴの
断面構造図、第２図ａ、ｂは本発明のもととなった実験
小火全説明するための棚、企図、ｉ３図ａ　−ｑは不発
１す」によるＧ　ａ　、へｓ　５ＢＦＥＴの製造方法の
一実施例を説明するため製造工程の輪、略図、第４図ａ
　−ｇは本発明によるＧａＡｓ　５ＢＦＥＴの製造方法
の他の実施例を説明するための製造工程の概略図である
。

２１・・・・半絶縁性Ｇ　ａ　Ａ　ｓ基板、２２．３１
・・・シリコン窒化膜、２３，２８，３２，３ら、３９
川・・・フォトレジスト、２６．２７・・・・・高濃度
イオン注入層、３０・−・・・チトネル領域、３７・・
曲ゲート金属、３８・・・・ケー　トＴＩ％、４２・・
・・・ソース替トレイン′電極用金属、４３・・・・・
・ソース電極、４４・・・・・ドレイン電極。

代理人の氏名　弁理士　中　尾　敏　男　ほか１名＠１
図 第２図 ｆ４ （ｄ） ３図 ２６；　：ｌＯ？’１

Claims (1)

1. 【特許請求の範囲】 （０活性層が形成されている半尋体基板上に、一層板上
   の薄膜を形成する第１の工程、前記薄膜に形成する開孔
   １（１≦の端がゲート形成領域のほぼ真上になるように
   、前記薄膜に開孔部を形成する第２の工程、前記活性層
   のチャネル領域のソースＩＬ１１１で急峻な段Ａ′があ
   りかつドレイン（ｉｌｌｌでゆるやかな形状を持つクサ
   ビ形状のエツチングＰｒ１ｓｋ　、前記活Ｉ’１１．Ｊ
   ＋？Ｏに形成する第３の工程、前記エツチング部にゲー
   ト電極を形成する第４の工程を含ｔｒこと全４”Ｊ’徴
   とする電界効果トランジスタの製造方法。 （２）ソース電極とトレ・ｒン電・岡が交互に配置され
   、ソース、ドレイン′電極間にゲート電極を有すること
   を特徴とする特許請求の範囲第１項記載の電界効果トラ
   ンジスタの製造方法。 （３）イオンミリングを用いてエツチング部を形成する
   ことを特徴とする特許請求の範囲第１項記載の電界効果
   トランジスタの製造方法。