JPS6064478A - 電界効果半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、リセス内に於い′Ｃソース側にオフ・セント
したショットキ・デー１〜電極を有する電界効果半導体
装置を製造するのに好適な方法に関する。

従来技術と問題点 従来、砒化ガリウム（ＧａＡｓ）からなる半導体層を能
動層としているショットキ・バリア型電界効果半導体装
置に於い゛（は、−４１周波特性、出力特性、効率を向
上する為、ゲート長短縮化に依るソース・ゲーＩ−間の
直列抵抗のイｌ（減化及びゲート・ドレイン間のショッ
トキ耐化の向ＪＪどが６．１がられている。

通常、この棟の電界効果半導体装置では、前記能動層の
ソース電極及びドレイン電極間の電流や闇値電圧ｖｔｈ
の調節は能動層の厚めを制御することに依って行なわれ
る。

ところで、能動層を薄くすると、その抵抗値は−に昇し
、そのままでは、ソース・ゲート間の直列抵抗も高くな
るので好ましくない。

そこで、能動層のソース・ドレイン間にリセス（ｒｅｃ
ｅｓｓ：凹所）を形成して厚みを制御するようにし、そ
して、このリセス内にゲート電極を形成することに依り
、ソース・ゲート間を見た場合、出来る限りゲートに近
いとごろまで能動層を厚く維持するようにしてソース・
ゲート間に於ける直列抵抗の上昇を防止している。

然し乍ら、このようなリセス内にゲート電極を形成する
場合、リセス幅とゲート電極とが接近するにつれて空乏
層が拡がり難くなり、晶電界になる為、ショットキ耐圧
が低下する。尚、ショットキ耐圧が低いと、電界効果半
導体装置の動作時にゲート電流が増加しＰゲート電極の
エレクＩ−口・マイグレーションが起り、電界効果半導
体装置の寿命を著しく短（する。

さて、ショットキ耐圧を向−ヒさせる一つの方法として
は、能動層のギヤリヤ濃度を低下させる方法があるが、
キャリヤ濃度を一トすると９．が低下するので高性能の
電界効果半導体装’、＋Ｙ＋”をｉＪするごとができな
い。

また、他の方法として、ケート電極をソース側にオフ・
セントさせることが行なわれていて、これは、ソース・
ゲート間の直列抵抗を低減し、ゲート・ドレイン間のシ
ョットキ耐圧を向上させるのに有効であるが、オフ・七
ノドしたケート′ｄｉ極を形成する技術が問題である。

従来、多用され”でいる技術としては、ゲーＩ・電極パ
ターンを有するマスク膜に斜め蒸着法を通用してオフ・
セットされたゲート電極を形成する方法が知られている
が、この技術に依ると、オフ・セットさせる方向が一方
向である為、一つの電界効果半導体装置内でソースとド
レインの位−３，１統一されなければならず、部分的に
ソースと１・し・インの位置を逆にすることは不可能で
ある。

若し、そのようなことをすれば、ゲート電極がドレイン
側にオフ・セットされた状態となる場合が生ずるごとに
なる。

また、斜め蒸着法自体が蒸捏反復再現性が良い技術とは
前えない状態にあることも事実である。

発明の目的 本発明は、リセス内でソース側にオフ・セットさせたゲ
ート電極を形成するのに有効な電界効果半導体装置の製
造方法を提供し、ソース・ゲート間の直列抵抗が低減さ
れ、且つ、ゲート・ドレイン間のショットキ耐圧が向上
された電界効果半導体装置を得られるようにする。

発明の構成 本発明の電界効果半導体装置の製造方法では、基板上に
半導体能動層を形成する工程と、次いで、前記半導体能
動層のリセス形成予定領域上にスペーサを形成する工程
と、次いで、全面にレジストを塗布して前記スペーサを
充分に越える厚さをもつレジスト膜を形成する工程と、
次いで、前記リセス形成予定領域のソース側にオフ・セ
ントした部分に於ける前記レジスト膜にゲート電極パタ
ーンに従う露光処理を行なう工程と、次いで、前記レジ
スト秋を現像し°ζゲート電極パターンをもつ開口を形
成する工程と、次いで、前記開口を介して前記スペーサ
゛のエツチングを行なっ゛Ｃ除去する工程と、次いで、
前記レジスト膜をマスクとし゛（前記半導体能動層を選
択的にエツチングしてリセスを形成する工程と、次い°
乙前記しジストＭＡをマスクとして前記リセスのソース
側にオフ・セットした表向にゲート電極を形成する工程
とを経ることに依って、ソース電極とドレイン電極との
間の半導体能動層に形成されたリセスの表面にソース側
にオフ・セリトンたデー１〜電極が形成されてなる電界
効果半導体装置を容易はつ再現性良く製造することがで
きる。

発明の実施例 第１図乃至第８図は本発明−実施例を説明する為の工程
要所に於ける電界効果１’−Ｐ＃体装置の要部切断側面
図であり、以下これ等の図を参照しつつ解説する。

第１図参照 ■気相エピタキシャル成長法を適用し、半絶縁性Ｇ　ａ
　Ａ　ｓ　基板１上にノン・ドープのＧａＡｓハ７ファ
層２を厚さ例えば１〜３　〔μｍ）程度に形成する。

■気相エビクキシャル成長法を通用し、ＧａＡｓバッフ
ァＮ２上にｎ型ＧａＡｓ能動層３を厚さ例えば０．２〜
０．７〔μｍ〕程度に形成する。このｎ型ＧａＡｓ能動
層３に於ける不純物濃度は１〜３　Ｘ　１０１７（ｃ＋
ｎ−３）程度である。

前記工程の後、図示されていないが、素子間分離の為の
メザ・エツチングを行なう。

−■蒸着法を適用し、金（Ａｕ）　・ゲルマニウム（Ｇ
ｅ：１２比量〔％〕）合金層とＡｕ層の二車層からなる
電極金属層を厚さ例えば４０００〜５０００　〔人〕程
度に形成する。

■フォト・リソグラフィ技術を適用し、前記電極金属層
のパターニングを行ない、ソース電極４及びドレイン電
極５を形成する。

■温度約４５０（”Ｃ）程度で熱処理を行ない、ソース
電極４及びドレイン電極５のオーミック・コンタクＩ・
を採る。

第２図参照 ■ソース電極４及びドレイン電極５の間に於りるリセス
形成予定領域上に、例えば二酸化シリコン（Ｓｉ０２）
からなり■っリセス・パターンと同じ寸法を有するスペ
ーサ６を形成する。

このスペーサ６の祠料は前記Ｓ　ｉ　Ｏ２の外に例えば
ＧａＡｓ能動層３等に悪影響を与えることなく且つその
エツチング液がレジストに１１傷を与えないものであれ
ば使用することができる。また、特に別設することなく
、ソース電極４及びドレイン電極５を形成する場合のリ
フト・オフ用スペーサなどを使用することができる。

第３図参照 ■スピン・コート法を適用し、全曲にフォト・レジスト
（例えばＡＺ：アゾプレ−１・・シブレイ社〔米国））
１９７を形成してから・・−キング処理を施す。

■電子ビーム、Ｘ線、紫外線等を適宜選択して前記レジ
スト膜７に露光処理をするのであるが、ここでは、紫外
線を採用し、ソース形成予定領域上のソース電極４側に
偏倚した部分のレシスト１１９７」二にゲート電極パタ
ーンに従う露光を行なう。

■レジスト１１央７の現像処理を行なうと、ゲート電Ｊ
Ｎｉｘパターンの開ロアＡが形成され、そこにスペーサ
６のソース側寄りの部分に於ける表面が露出される。

第４図参照 ｑΦ例えばスペーサ６が５ｉ０２である場合、弗酸（Ｉ
（Ｆ）　・弗化アンモニウム（ＮＨ４Ｆ）系エツチング
液を用い、開ロアＡを介してスペーサ６のエツチングを
行なって除去する。

これに依り、レジストｌｌ１７には表面にゲート電極パ
ターンを有する開ロアＡが、また、その裏面にはリセス
・パターンを有する開ロアＢがそれぞれ形成されるもの
である。

第５図参照 ■レジス日美７をマスクとして能動１ｉｆ３のエツチン
グを行ない、開ロアＢでパターンが規制されたリセス８
を形成する。このときのエツチング液としては、ＨＦ系
すセス液を用いる。

このリセス８の幅及び深さは電界効果トランジスタの特
性から割出して決定されることは云うまでもない。

第６図参照 ■蒸着法を適用し、レジスト膜７をマスクとし、例えば
アルミニウムの真空蒸着を行なっ′Ｃ１厚さ例えば０．
７〔μｍ〕程度のアルミニウムＮ’１９を形成する。面
、この場合、斜め蒸着など４４行なう必要がない。

第７図参照 ＠レジスト躾７を溶剤中で除去する。

これに依り、レジスト映７上に形成されていたアルミニ
ウム膜９が同時に除去され、所謂リフト・オフ法に依る
パターニングが行なわれ、リセス８内に残留するアルミ
ニウム１挨がデー１−電極となるものであり、図では、
該ゲート電極を記号９Ｇで１指示しである。

第８図参照 ［相］化学気相堆積（ｃｈｅｍｉｃａ　１　ｖａｐｏｕ
ｒ　ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法或いはスパッタ
法等を適用することに依り二酸化シリコン（３ｉ０２）
からなる厚さ例えば５０００〜６０００〔人〕程度のパ
ッジヘイジョン膜１０を形成する。

［相］フォト・リソグラフィ技術にてパッシベイション
膜１０のパターニングを行ない、ソース電極４及びドレ
イン電極５上に窓を形成する。

■鍍金法を適用し、パッシベイション１５ｉｉｌＯをマ
スクとして金層１１を厚さ例えば０．５〜２〔μｍ〕程
度に形成する。

このようにして、ＧａＡｓ電界効果半導体装置が完成さ
れる。

第９図は他の実施例を説明する為の工程要所に於ける電
界効果半導体装置の要部切断側面図であり、前出の第６
図に対応するものであり、それに関して説明した部分と
同部分は同記号で指示しである。

この実施例が、前記説明した実施例と相違する点は、前
記スペーサ６を形成した段階で、その上に窒化シリコン
（Ｓｉ３Ｎ＜）膜１２を厚さ例えば１（１００（人〕程
度に形成し、その」二にフォト・レジスト膜７を形成す
ることである。

このようにすると、リセス８を形成した際、そのエツジ
の立ち上がりがレジストＩＩ’Ａ　７のみの場合と比較
して著しく急峻になり、図丞の角θは、例えば５４．４
°にもなる。

第１Ｏ図は更に他の実施例を説明する為の工程要所に於
ける電界効果半導体装置の要部切１１ｉ側面図であり、
第９図に関して説明した部分と同部分は同記号で指示し
である。

この実施例が、第９図に間し゛ζ説明した実施例と相違
する点は、前記スペーサ６を形成する簡の段階でＳｉ３
Ｎ４膜１２を形成し、その−ヒにスペーサ６、更にその
上にレジス＋−＋＋柴７を形成するものである。従って
、リセス８を形成する前の段階でスペーサ６を除去して
から同しリセス・パターンでＳ　ｊ　３　Ｎ４膜１２も
バターニングしである。

尚、この実施例に於いても、リセス８に於りるエツジの
立ぢ上がりが急峻になることは全く変りない。

本発明は、前記各実施例で説明した半導体装：ｉ６゛の
外、他のｍ−ｖ族化合物半導体装置或いは同一導電型の
へテロ接合を有する化合物半導体装置などを製造する場
合に適用することができる。

発明の効果 本発明の電界効果半導体装置の製造方法に依れば、半導
体能動層のリセス形成予定領域上にスペーサを形成し、
その上に前記スペーサを充分に越える厚さのレジス日臭
を形成し、そのレジスト肋にゲート電極パターンの開口
を形成し、その開口を介して前記スペークのエツチング
を行なって除去することに依り前記レジスト膜の裏面に
リセス・パターンの開口を形成し、前記レジスト膜をマ
スクとして前記半導体能動層にリセスを形成し、そして
、ゲート電極を形成することに依り、リセス内のソース
側にオフ・セットした位置にゲート電極が形成された電
界効果半導体装置を容易に且つ再現性良く製造すること
ができ、そのようにして得られた電界効果半導体装置は
、ソース・ゲート間の直列抵抗が低減され、ゲート・ド
レイン間のショットキ耐圧が向上されるので、動作時の
ゲート電流は少なく、エレクトロ・マイグレーションも
防止された性能及び信頼性がｄ’ｌ＋いものとなり、更
にまた、ゲート電圧を深く印加し゛（高電源効率で動作
させることが可能である。

【図面の簡単な説明】

第１図乃至第８図Ｉｔ本発明一実施例を説明する為の工
程要所に於ける電界効果半導体装置の要部切断側面図、
第９図は他の実施例を説明する為の工程要所に於ける電
界効果半導体装置の要部切断側面図、第１０図は更に他
の実施例を説明する為の工程要所に於ける電界効果半導
体装置の要部切断側面図である。 図に於いて、１は半絶縁性ＧａＡｓ基板、２はＧ　’ａ
　Ａ　ｓバッファ１Ｍ、３ばｎ型ＧａＡｓ能動層、４は
ソース電極、５はドレイン電極、６番よスベー９・、７
はレジス゛ト映、７八は開Ｌ１．８４；ｌリセス、９は
アルミニウム股、９Ｇ＆Ｊゲー１〜電極、Ｉ（ＮＪパッ
ジヘイジョン膜、１１は金層である。 第１図 第２図 第３図 第４１ 第５１２ｉ 第　７　図 Ｇ 第８　区 第９図 第１０図

Claims (1)

【特許請求の範囲】
1. 基板上に半導体能動ｊ＠を形成する工程と、次いで、前
   記半導体能動１ｍのリセス形成予定領域上にスペーサを
   形成する工程と、次いで、全面にレジストを塗布して前
   記スペーサを充分に越える厚さをもつレジスト膜を形成
   する工程と、次いで、前記リセス形成予定領域のソース
   側にオフ・セットした部分に於ける前記レジスト股にゲ
   ート電極パターンに従う露光処理を行なう工程と、次い
   で、ｒｉｉｆ記レジスト膜を現Ｉ象してゲート電極パタ
   ーンをもつ開口を形成する工程と、次いで、前記開口を
   倉して前記スペーサのエツチングを行なって除去する工
   程と、次いで、前記レジスト１模をマスクとして前記半
   導体能動層を選択的にエツチングしてリセスを形成する
   工程と、次いで、前記レジスト膜をマスクとして前記リ
   セスのソース側にオフ・セントした表面にゲート電極を
   形成する工程とを有し°ζなることを特徴とする電界す
   Ｊ原生導体装置の製造方法。